CN108538839B - 半导体结构、用于存储器元件的半导体结构及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体结构、用于存储器元件的半导体结构及其制作方法，该用于存储器元件的半导体结构包含有一定义有一存储单元区与一周边电路区的基底、至少一形成于该周边电路区内的主动区域、一设置于该周边电路区内的该主动区域内的埋藏式字符线结构、一设置于该埋藏式字符线结构上的信号线结构、至少一设置于该存储单元区内的位线接触插塞、以及一设置于该埋藏式字符线结构与该信号线结构之间的绝缘层。此外，绝缘层电性隔离该埋藏式字符线结构与该信号线结构。

Description

半导体结构、用于存储器元件的半导体结构及其制作方法
技术领域
本发明涉及一种半导体结构、一种用于存储器元件的半导体结构及其制作方法，尤其是涉及一种用于动态随机存取存储器(dynamic random access memory，以下简称为DRAM)元件的半导体结构以及制作方法。
背景技术
一般说来，半导体存储器元件可分为随机存取存储器元件(random accessmemory，RAM)和只读存储器元件(read only memory，ROM)。而随机存取存储器元件包括DRAM和静态随机存取存储器元件(static random access memory，以下简称为SRAM)。DRAM)的每个存储单元单元(memory cell)具有一个晶体管和一个电容器，而SRAM的每一个存储单元单元则具有四个晶体管和二个负载电阻，因此在芯片集成度和制作工艺方面，DRAM都比SRAM更加有效率，也因此前者的应用比后者更加广泛。
请参阅图1，图1为一DRAM元件的电路示意图。如图1所示，DRAM元件100由数目庞大的存储单元110聚集，以直行横列的方式在一存储单元区(memory cell region)内排列成阵列，并且以位线(bit line，BL)120与字符线(word line，WL)130控制，用来存储数据。在存储单元区以外的周边电路区则设置有位线感测放大器(BL sensing amplifier)140，用以放大各位线120间微小的电位差，以便各存储单元110读取数据或是更新各存储单元110内所存储的数据。
请参阅图2，图2为一位线感测放大器140的电路示意图。如图2所示，位线感测放大器140包含有一放大单元142与一预充电路单元144。放大单元142包含有连接于一上拉电压线RTO与一位线对(bit line pair)(包含位线BL及互补位线/BL)之间的两个p型MOS晶体管，以及连接于一下拉电压线SB与位线对BL及/BL之间的两个n型MOS晶体管。放大单元142即用以放大位线对BL与/BL之间的电位差。预充电路单元144包含有三个n型晶体管元件，其中二个互相串联的n型晶体管电连接于位线对BL与/BL之间，作为位线预充电晶体管；而与这两个n型晶体管并联，且亦电连接于位线对BL与/BL之间的第三个n型晶体管元件则作为位线等化(equalizer)晶体管。预充电路单元144会对位线对BL与/BL进行预充电，并使之等于预充电的电压电位VBLP，以回应预充电控制信号BLEQ。
由此可知，DRAM元件的制作不仅牵涉到存储单元区内各存储单元的制作，还包含周边电路区内电路元件的制作。随着DRAM的集成度提高，周边电路区内的元件设计与制作也必须随之提高。也就是说，周边电路区内的位线感测放大器140内的各元件的尺寸缩减与存储单元区内存储单元110的尺寸缩减一样重要。是以，目前仍需要一种用于DRAM元件的半导体结构设计及其制作方法。
发明内容
本发明的一目的在于提供一种用于存储器元件的位线感测放大器的预充电单元的架构及其制作方法。
本发明提供一种用于存储器元件的半导体结构，包含有一定义有一存储单元区与一周边电路区的基底、至少一形成于该周边电路区内的主动区域、一设置于该周边电路区内的该主动区域内的埋藏式字符线(buried word line)结构、一设置于该埋藏式字符线结构上的信号线(signal line)结构、至少一设置于该存储单元区内的位线接触插塞、以及一设置于该埋藏式字符线结构与该信号线结构之间的绝缘层。此外，绝缘层实体(physically)与电性隔离该埋藏式字符线结构与该信号线结构。
本发明另提供一种半导体结构，该半导体结构包含有一定义有一存储单元区与一周边电路区的基底、一设置于该存储单元区内的该基底上的位线结构、至少一设置于该周边电路区内的埋藏式字符线结构、以及一设置于该周边电路区内的该基底上的平面(planar)栅极结构，该平面栅极结构直接设置于该埋藏式字符线结构上，且与该埋藏式字符线结构实体与电性隔离。
本发明还提供一种用于存储器元件的半导体结构的制作方法。该制作方法首先提供一基底，该基底定义有一存储单元区与一周边电路区，且该周边电路区内包含有至少一主动区域。接下来于该主动区域内形成至少一埋藏式字符线结构，且该埋藏式字符线结构的顶部设置有一绝缘层。随后于该埋藏式字符线结构上形成一信号线结构，且该信号线结构通过该绝缘层与该埋藏式字符线结构实体与电性隔离。在形成该信号线结构之后，形成一局部内连线结构与一内连线结构，该局部内连线结构电连接该埋藏式字符线结构的一第一侧的主动区域与该信号线结构，该内连线结构设置于该埋藏式字符线结构相对于该第一侧的一第二侧。
根据本发明所提供的半导体结构、用于存储器元件的半导体结构及其制作方法，在周边电路区内形成埋藏式字符线结构，且该埋藏式字符线结构可作为位线感测放大器的预充电单元所需的三个晶体管元件的栅极，而用以提供预充电的电压电位VBLP的信号线结构或平面栅极结构直接设置于埋藏式字符线结构的上方，故可大幅缩减预充电路单元的占用面积，且可避免现有技术中需利用连接垫(landing pad)等大面积结构建构电连接而导致的良率问题。
附图说明
图1为一DRAM的电路示意图；
图2为一位线感测放大器的电路示意图；
图3～图7为本发明所提供的半导体结构以及用于存储器元件的半导体结构的制作方法的一第一优选实施例示意图；
图3与图8～图9为本发明所提供的半导体结构以及用于存储器元件的半导体结构的制作方法的一第二优选实施例示意图；
图3与图10～图11为本发明所提供的半导体结构以及用于存储器元件的半导体结构的制作方法的一第三优选实施例示意图；
图12～图16分别为本发明所提供的半导体结构以及用于存储器元件的半导体结构的布局结构的示意图；
图17为本发明所提供的半导体结构以及用于存储器元件的半导体结构示意图，且为图12中沿C-C’切线获得的剖面示意图。
主要元件符号说明
100 动态随机存取存储器元件
110 存储单元
120 位线
130 字符线
140 位线感测放大器
142 放大单元
144 预充电单元
200 基底
202 存储单元区
204 周边电路区
206 浅沟隔离结构
208a 存储单元区内的主动区域
208b 周边电路区内的主动区域
209a 第一梳齿部分
209b 第二梳齿部分
209c 梳脊部分
209c’ 共用梳脊部分
210 介电层
212 埋藏式栅极
214 埋藏式字符线结构
216 绝缘层
218 存储单元
220 绝缘层
222a 存储单元区内的凹槽
222b 周边电路区内的凹槽
224 半导体层
226 含金属层
228 位线接触插塞
230 平面栅极结构/信号线结构
232、234 接触插塞下部分
236 内层介电层
240 第一接触插塞
242、244 接触插塞上部分
232/242、242’ 第二接触插塞
234/244、244’ 第三接触插塞
250 位线结构
252、254 连线层
260 局部内连线结构
262 内连线结构
270 虚置结构
300a、300b、300c、300d、300e 半导体结构
BL 位线
/BL 互补位线
RTO 上拉电压线
SB 下拉电压线
BLEQ 预充电控制信号
VBLP 预充电的电压电位
D1 第一方向
D2 第二方向
W1 第一宽度
W2 第二宽度
具体实施方式
熟悉该项技术的人士应可理解的是，以下提供多个不同的实施例，用以公开本发明的不同特征，但不以此为限。另外，以下公开的附图被简化以更清楚表达本发明的特征，故以下公开的图示并未绘示出一指定元件(或装置)的所有元件。此外，以下公开的图示是根据本发明理想化的示意图，故由这些示意图变异的型态，利如因制造技术和或容许误差造成的差异为可预期的。也因此本发明的公开不应指限定于以下附图公开的特定形状，且应包括如因制作工艺技术造成的形状的偏差。
此外，熟悉该项技术的人士应可理解以下说明中，当某一组成元件，例如一区域、一层、一部分等类似组成元件，被称为在另一组成元件「上」，是指该组成元件是直接设置于该另一组成元件上，亦可指涉或有其他组成元件介于两者之间。然而，当某一组成元件背称为直皆形成在另一组成元件上，则是指这两个组成元件之间并未再有其他组成元件存在。另外，本发明所揭露的当某一组成元件「形成」在另一组成元件上时，该组成元件可以生长(growth)、沉积(deposition)、蚀刻(etch)、连结(attach)、连接(connect)耦接(couple)等方法，或其他方式制备或制造于该组成元件上。
另外，本发明中所使用的用语如「底部」、「下方」、「上方」、「顶部」等，是用以描述图示中不同组成元件的相对位置。然而，当将附图翻转使其上下颠倒时，前述的「上方」即成为「下方」。由此可知，本发明中所使用的相对性描述用语可依据该元件或设备的方位而定。
请参阅图3～图7，其为本发明所提供的半导体结构以及用于存储器元件的半导体结构的制作方法的一第一优选实施例示意图。如图3所示，本优选实施例所提供的制作方法首先提供一基底200，基底200可包含一硅基底、一锗基底、或一硅锗基底，但不限于此。基底200上至少定义有一存储单元区202与一周边电路区204。存储单元区202与周边电路区204内形成有多个浅沟隔离(shallow trench isolations，以下简称为STI)结构206，用以于存储单元区202内定义出多个主动区域208a，同时于周边电路区204内定义出至少一主动区域208b，且STI结构206用以提供这些主动区域208a/208b之间的电性隔离。接下来，在STI结构206中形成多个凹槽，并且于各凹槽内形成覆盖其侧壁与底部的介电层210。之后于存储单元区202中的凹槽内分别形成一埋藏式栅极(buried gate)212。值得注意的是，本优选实施例在形成介电层210与埋藏式栅极212的同时，还于周边电路区204内的STI结构206的凹槽中形成至少一埋藏式字符线结构214。如图3所示，埋藏式栅极212与埋藏式字符线结构214的顶部表面皆低于基底200的表面。埋藏式栅极212与埋藏式字符线结构214可包含掺杂半导体材料如掺杂硅(doped silicon)、金属材料如钨(tungsten，W)、铝(aluminum，Al)、钛(titanium，Ti)和/或钽(tantalum，Ta)、金属氮化物如氮化钛、(titanium nitride，TiN)、氮化钽(tantalum nitride，TaN)、和/或氮化钨(tungsten nitride，WN)、和金属-半导体化合物如金属硅化物，但不限于此。而在形成埋藏式栅极212与埋藏式字符线结构214之后，在各凹槽内形成密封凹槽的绝缘层216。绝缘层216可包含氧化硅(silicon oxide，SiO)、氮化硅(silicon nitride，SiN)、和/或氮氧化硅(silicon oxynitride，SiON)，但不限于此。之后，可于埋藏式栅极212两侧与埋藏式字符线结构214两侧的基底200内形成源极/漏极区域(图未示)。是以，在存储单元区202内形成多个存储单元218，且存储单元218以直行横列的方式于存储单元区202内排列成一阵列(图未示)。然而，熟悉该项技术的人士应知，存储单元218可通过任何合适的制作工艺与步骤形成，故不限于此。而在形成源极/漏极区域之后，在基底200上全面性地形成一绝缘层220。一般地说，绝缘层220可作为周边电路区内后续形成的晶体管元件的栅极绝缘层，是以绝缘层220可包含氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)和/或高介电常数(high-k)材料，但不限于此。
请参阅图4。接下来进行一图案化制作工艺，移除部分绝缘层220，而暴露出存储单元区202内的部分主动区域208a，以及周边电路区204内的部分主动区域208b。如图4所示，在存储单元区202内，暴露出同一主动区域208a内两个埋藏式栅极212之间的部分主动区域208a，即两个埋藏式栅极212之间的源极/漏极区域。而在周边电路区204内，则是暴露出埋藏式字符线结构214两侧的部分主动区域208b。在本发明的某些实施例中，在暴露出上述部分主动区域208a/208b后即可进行后续如图5所示的步骤。而在本发明的某些实施例中，更可进一步蚀刻暴露出的基底200，而于存储单元区202内同一主动区域208a内两个埋藏式栅极212之间形成一凹槽222a，同时于周边电路区204内埋藏式字符线结构214的两侧分别形成一凹槽222b，如图4所示。
请参阅图5。接下来，在基底200上全面性地形成一半导体层224，随后于半导体层224上形成一含金属层226。在本优选实施例中，半导体层224可包含一掺杂多晶硅层，而含金属层226可以是一金属层和/或一金属硅化物层，但皆不限于此。
请参阅图6。在形成半导体层224与含金属层226之后，进行一图案化制作工艺，而于存储单元区202内形成位线接触插塞(lower portion)228与位线结构250，同时于周边电路区204内形成一平面栅极结构230、一接触插塞下部分232与一接触插塞下部分234。由此可知，存储单元区202内的位线接触插塞228/位线结构250与周边电路区204内的平面栅极结构230、接触插塞下部分232与接触插塞下部分234包含相同的材料。此外，图案化制作工艺可自动停止于绝缘层220，但不限于此。如图6所示，存储单元区202内的位线接触插塞228是实体接触并电连接同一主动区域208a内的两相邻埋藏式栅极212之间的源极/漏极区域，而位线结构250通过位线接触插塞228分别与排列于同一行的存储单元218电连接。在周边电路区204中，平面栅极结构230直接设置于埋藏式字符线结构214之上，且与埋藏式字符线结构214重叠，用以作为一信号线结构。而绝缘层216与220则设置于平面栅极结构/信号线结构230与埋藏式字符线结构214之间，以实体分离且电性隔离平面栅极结构/信号线结构230与埋藏式字符线结构214。接触插塞下部分232设置于埋藏式字符线结构214的一第一侧的主动区域208b上，而接触插塞下部分234则设置于埋藏式字符线结构214相对于第一侧的一第二侧的主动区域208b上，如图6所示。此外，在本发明的部分实施例中，可在平面栅极结构/信号线结构230的侧壁、位线结构250的侧壁、以及接触插塞下部分232与234的侧壁分别形成衬垫间隙壁(spacer liner)，但不限于此。
请参阅图7。另外需注意的是，虽然在图7中仅绘示周边电路区204的各组成元件，但熟悉该项技术的人士应可轻易思及存储单元区202内其他需要的组成元件的制作过程，故于此将不再加以赘述。接下来，在基底200上全面性地形成一内层介电(inter layerdielectric，以下简称为ILD)层236。随后于周边电路区204内的ILD层236中形成一第一接触插塞240、一接触插塞上部分242以及一接触插塞上部分244。由此可知，周边电路区204内的第一接触插塞240、接触插塞上部分242与接触插塞上部分244包含相同的材料。如图7所示，在周边电路区204中，第一接触插塞240直接设置于平面栅极结构/信号线结构230上，且实体接触并电连接平面栅极结构/信号线结构230。接触插塞上部分242实体接触且电连接线接触插塞下部分232，并形成一完整的第二接触插塞232/242。接触插塞上部分244实体接触且电连接线接触插塞下部分234，并形成一完整的第三接触插塞234/244。
请继续参阅图7。在完成第一接触插塞240、第二接触插塞232/242与第三接触插塞234/244之后，在周边电路区204内形成连线层252与连线层254。如图7所示，连线层252电连接第一接触插塞240与第二接触插塞232/242，连线层254则电连接第三接触插塞234/244。值得注意的是，第一接触插塞240、第二接触插塞232/242与连线层252是于埋藏式字符线结构214的第一侧的主动区域208b上构成一局部内连线结构260，且局部内连线结构260电连接平面栅极结构/信号线结构230与主动区域208b。而第三接触插塞234/244与连线层254则于埋藏式字符线结构214的第二侧的主动区域208b上构成一内连线结构262，且内连线结构262二择一地(alternatively)电连接主动区域208b与一位线BL，或主动区域208b与一互补位线/BL。
根据本优选实施例所提供的制作方法，周边电路区204的所有元件皆可与存储单元区202内的元件整合制作，且由于周边电路区204内所需的晶体管栅极以埋藏式字符线结构214取代，而信号线结构230则直接设置于埋藏式字符线结构214上方，故可大幅缩减这些结构的占用面积。
请参阅图3与图8～图9，其为本发明所提供的半导体结构以及用于存储器元件的半导体结构的制作方法的一第二优选实施例示意图。值得注意的是，本优选实施例中，与前述第一优选实施例相同的元件包含相同的符号说明，且可包含相同的材料选择，故该等细节将不予赘述。如图3所示，本优选实施例所提供的制作方法首先提供一基底200，基底200上至少定义有存储单元区202与周边电路区204。于存储单元区202与周边电路区204内形成多个STI结构206，用以于存储单元区202内定义出多个主动区域208a，同时于周边电路区204内定义出至少一主动区域208b。接下来，在存储单元区202中的STI结构206内分别形成一埋藏式栅极212，同时于周边电路区204内的STI结构206中形成至少一埋藏式字符线结构214。如图8所示，埋藏式栅极212与埋藏式字符线结构214的顶部表面皆低于基底200的表面。而在形成埋藏式栅极212与埋藏式字符线结构214之后，在各凹槽内形成密封凹槽的绝缘层216。之后，可于埋藏式栅极212两侧与埋藏式字符线结构214两侧的基底200内形成源极/漏极区域(图未示)。是以，在存储单元区202内形成多个存储单元218，且存储单元218以直行横列的方式于存储单元区202内排列成一阵列。
请参阅图8。接下来进行一图案化制作工艺，移除部分绝缘层220，而暴露出存储单元区202内的部分主动区域208a，以及周边电路区204内的主动区域208b。在本发明的某些实施例中，在暴露出上述部分主动区域208a、208b后即可进行后续步骤，而不须如图8所示，进一步蚀刻暴露出的基底200而形成一凹槽。请继续参阅图8。接下来，在基底200上全面性地形成一半导体层224，随后于半导体层224上形成一含金属层226。之后进行一图案化制作工艺，而于存储单元区202内形成位线接触插塞228与位线结构250，同时于周边电路区204内形成一平面栅极结构230、一接触插塞下部分232与一接触插塞下部分234。如图8所示，存储单元区202内的位线接触插塞228是实体接触并电连接同一主动区域208a内的两相邻埋藏式栅极212之间的源极/漏极区域，而位线结构250通过位线接触插塞228分别与排列于同一行的存储单元218电连接。在周边电路区204中，平面栅极结构230直接设置于埋藏式字符线结构214之上，并用以作为一信号线结构。而绝缘层216与220则设置于平面栅极结构/信号线结构230与埋藏式字符线结构214之间，以实体分离且电性隔离平面栅极结构/信号线结构230与埋藏式字符线结构214。接触插塞下部分232设置于埋藏式字符线结构214的一第一侧的主动区域208b上，而接触插塞下部分234则设置于埋藏式字符线结构214相对于第一侧的一第二侧的主动区域208b上，如图8所示。值得注意的是，在本优选实施例中，由于埋藏式字符线结构214两侧的部分主动区域208b上不再有绝缘层作为蚀刻停止层，故本优选实施例中，半导体层224与含金属层226的图案化制作工艺是可以蚀刻时间作为控制因子，但不限于此。
请参阅图9。如前所述，虽然在图9中仅绘示周边电路区204的各组成元件，但熟悉该项技术的人士应可轻易思及存储单元区202内其他需要的组成元件的制作过程，故于此将不再加以赘述。接下来，可于基底200上全面性地形成一ILD层236。随后于周边电路区204内的ILD层236中形成一第一接触插塞240、一接触插塞上部分242以及一接触插塞上部分244。换句话说，周边电路区204内的第一接触插塞240、接触插塞上部分242与接触插塞上部分244包含相同的材料。如图9所示，在周边电路区204中，第一接触插塞240直接设置于平面栅极结构/信号线结构230上，且实体接触并电连接平面栅极结构/信号线结构230。接触插塞上部分242实体接触且电连接线接触插塞下部分232，并形成一完整的第二接触插塞232/242。接触插塞上部分244实体接触且电连接线接触插塞下部分234，并形成一完整的第三接触插塞234/244。
请继续参阅图9。在完成第一接触插塞240、第二接触插塞232/242与第三接触插塞234/244之后，在周边电路区204内形成连线层252与连线层254。如图9所示，连线层252电连接第一接触插塞240与第二接触插塞232/242，连线层254则电连接第三接触插塞234/244。值得注意的是，第一接触插塞240、第二接触插塞232/242与连线层252是于埋藏式字符线结构214的第一侧的主动区域208b上构成一局部内连线结构260，且局部内连线结构260电连接平面栅极结构/信号线结构230与主动区域208b。而第三接触插塞234/244与连线层254则于埋藏式字符线结构214的第二侧的主动区域208b上构成一内连线结构262，且内连线结构262二择一地性连接主动区域208b与一位线BL，或主动区域208b与一互补位线/BL。
根据本优选实施例所提供的制作方法，周边电路区204的所有元件皆可与存储单元区202内的元件整合制作，且由于周边电路区204内所需的晶体管栅极可以埋藏式字符线结构214取代，而信号线结构230则直接设置于埋藏式字符线结构214上方，故可大幅缩减这些结构的占用面积。与前述图6所示第一优选实施例相较，本优选实施例中由于半导体层224与基底202之间不再存有绝缘层220，故可降低第二接触插塞232/242与主动区域208b，以及第三接触插塞234/244与主动区域208b之间的电阻。
请参阅图3与图10～图11，其为本发明所提供的半导体结构以及用于存储器元件的半导体结构的制作方法的一第三优选实施例示意图。值得注意的是，本优选实施例中，与前述第一优选实施例相同的元件包含相同的符号说明，且可包含相同的材料选择，故该等细节将不予赘述。如图3所示，本优选实施例所提供的制作方法首先提供一基底200，基底200上至少定义有一存储单元区202与一周边电路区204。在存储单元区202与周边电路区204内形成多个STI结构206，用以在存储单元区202内定义出多个主动区域208a，同时于周边电路区204内定义出至少一主动区域208b。接下来，于存储单元区202中的STI结构206内分别形成一埋藏式栅极212，同时于周边电路区204内的STI结构206中形成至少一埋藏式字符线结构214。如图3所示，埋藏式栅极212与埋藏式字符线结构214的顶部表面皆低于基底200的表面。而在形成埋藏式栅极212与埋藏式字符线结构214之后，在各凹槽内形成密封凹槽的绝缘层216。之后，可于埋藏式栅极212两侧与埋藏式字符线结构214两侧的基底200内形成源极/漏极区域(图未示)。是以，在存储单元区202内形成多个存储单元218，且存储单元218以直行横列的方式于存储单元区202内排列成一阵列。
请参阅图10。接下来进行一图案化制作工艺，移除部分绝缘层220，而暴露出存储单元区202内的部分主动区域208a，以及周边电路区204内的主动区域208b。在本发明的某些实施例中，在暴露出上述部分主动区域208a/208b后即可进行后续步骤，而不须如前述实施例的图10所示，进一步蚀刻暴露出的基底202而形成一凹槽。请继续参阅图10。接下来，在基底200上全面性地形成一半导体层224，随后于半导体层224上形成一含金属层226。之后进行一图案化制作工艺，而于存储单元区202内形成位线接触插塞228与位线结构250，同时于周边电路区204内形成一平面栅极结构230。如图10所示，存储单元区202内的位线接触插塞228是实体接触并电连接同一主动区域208a内的两相邻埋藏式栅极212之间的源极/漏极区域，而位线结构250通过位线接触插塞228分别与排列于同一行的存储单元218电连接。在周边电路区204中，平面栅极结构230直接设置于埋藏式字符线结构214之上，并用以作为一信号线结构。而绝缘层216与220则设置于平面栅极结构/信号线结构230与埋藏式字符线结构214之间，以实体分离且电性隔离平面栅极结构/信号线结构230与埋藏式字符线结构214。而在埋藏式字符线结构214两侧的半导体层224与含金属层226则予以移除，以暴露出主动区域208b。此外，在本优选实施例中，由于埋藏式字符线结构214两侧的主动区域208b上不再有绝缘层作为蚀刻停止层，故本优选实施例中，半导体层224与含金属层226的图案化制作工艺是可以蚀刻时间作为控制因子，但不限于此。
请参阅图11。如前所述，虽然在图11中仅绘示周边电路区204的各组成元件，但熟悉该项技术的人士应可轻易思及存储单元区202内其他需要的组成元件的制作过程，故于此将不再加以赘述。接下来，可于基底200上全面性地形成一ILD层236。随后于周边电路区204内的ILD层236中形成一第一接触插塞240、一第二接触插塞242’以及一第三接触插塞244’。换句话说，周边电路区204内的第一接触插塞240、第二接触插塞242’与第三接触插塞244’包含相同的材料。如图11所示，在周边电路区204中，第一接触插塞240是直接设置于平面栅极结构/信号线结构230上，且实体接触并电连接平面栅极结构/信号线结构230。第二接触插塞242’实体接触且电连接埋藏式字符线结构214的第一侧的主动区域208b，而第三接触插塞244’则实体接触且电连接相对于埋藏式字符线结构214第一侧的第二侧的主动区域208b。
请继续参阅图11。在完成第一接触插塞240、第二接触插塞242’与第三接触插塞244’之后，在周边电路区204内形成连线层252与连线层254。如图11所示，连线层252电连接第一接触插塞240与第二接触插塞242’，连线层254则电连接第三接触插塞244’。如前所述，第一接触插塞240、第二接触插塞242’与连线层252是于埋藏式字符线结构214的第一侧的主动区域208b上构成一局部内连线结构260，且局部内连线结构260电连接平面栅极结构/信号线结构230与主动区域208b。而第三接触插塞244’与连线层254则于埋藏式字符线结构214的第二侧的主动区域208b上构成一内连线结构262，且内连线结构262二择一地性连接主动区域208b与一位线BL，或主动区域208b与一互补位线/BL。
根据本优选实施例所提供的制作方法，周边电路区204的所有元件皆可与存储单元区202内的元件整合制作，且由于周边电路区204内所需的晶体管栅极是可以埋藏式字符线结构214取代，而信号线结构230则直接设置于埋藏式字符线结构214上方，故可大幅缩减这些结构的占用面积。
接下来请参阅图12与图17，其为本发明所提供的半导体结构的一优选实施例的布局结构示意图。首先需注意的事，本优选实施例所提供的半导体结构可根据上述制作方法制作，且前述的图7、图9与图11可以是图12中沿A-A’或B-B’切线获得的剖视图，图17则是图12中沿C-C’切线获得的剖视图。如图12所示，本优选实施例所提供的半导体结构的布局结构300a可包含多个主动区域208b，由STI隔离结构(图未示)定义于一DRAM元件的周边电路区204内。在本优选实施例中，主动区域208b可包含梳子形状，且梳齿部分朝向一第一方向D1延伸。在本优选实例中，主动区域208b可包含一第一梳齿部分209a、一第二梳齿部分209b，以及一梳脊部分209c，如图12所示。半导体结构的布局结构300a还包含一埋藏式字符线结构214与一信号线结构/平面栅极结构230，沿一第二方向D2延伸，且第二方向D2与第一方向D1垂直。更重要的是，信号线结构/平面栅极结构230是与埋藏式字符线结构214重叠，但信号线结构/平面栅极结构230是通过绝缘层216/220与埋藏式字符线结构214实体与电性分离，如图7、图9、图11与图17所示。在埋藏式字符线结构214的第一侧的主动区域208b，即梳脊部分209c上，设置有第二接触插塞232/242(或242’)，而在埋藏式字符线结构214的第二侧的主动区域208b内的第一梳齿部分209a与第二梳齿部分209b上分别设置有一第三接触插塞234/244(或244’)。值得注意的是，在本优选实施例中，第一梳齿部分209a上的第三接触插塞与连线层254构成内连线结构262(示于图7、图9与图11)，并且电连接至位线BL，而第二梳齿部分209b上的第三接触插塞234/244(或244’)与连线层254构成内连线结构262(示于图7、图9与图11)，并且电连接至互补位线/BL。在信号线结构/平面栅极结构230上，设置有第一接触插塞240，第一接触插塞240通过连线层252电连接至第二接触插塞232/242(或242’)，并构成一局部内连线结构260(示于图7、图9与图11)。此外，如图7、图9、图11、图12与图17所示，埋藏式字符线结构214包含有一第一宽度W1，信号线结构/平面栅极结构230包含有一第二宽度W2，在需设置第一接触插塞240的信号线结构/平面栅极结构230的部分，第二宽度W2可大于第一宽度W1，以更提升第一接触插塞240的制作工艺宽裕度(processwindow)。而在不需设置第一接触插塞240的信号线结构/平面栅极结构230的部分，第二宽度W2则可小于第一宽度W1。
根据本优选实施例所提供的半导体结构，信号线结构/平面栅极结构230接受一预充电的电压电位VBLP，并通过局部内连线结构260使电流如图12中的虚线箭头所示，经过第一接触插塞240、连线层252、第二接触插塞232/242(或242’)进入主动区域208b的梳脊部分209c，然后通过埋藏式字符线结构214周边形成的通道区后进入主动区域208b的第一梳齿部分209a，并通过内连线结构262，经过第三接触插塞234/244(或244’)与连线层254而达字符线BL。另一方面，电流也可如虚线箭头所示，进入主动区域208b的第二梳齿部分209b，并通过内连线结构262，经过第三接触插塞234/244(或244’)与连线层254而达互补字符线/BL。是以，本优选实施例可根据上述半导体结构形成二个预充电晶体管。除此之外，第一梳齿部分209a、埋藏式字符线结构214与第二梳齿部分209b可构成一位线等化晶体管，与位线BL电连接的第一梳齿部分209a以及与互补位线/BL电连接的第二梳齿部分209b分别作为此晶体管的源极与漏极，如图12中的实线箭头所示。
由此可知，本优选实施例所提供的半导体结构为一用于DRAM元件的位线感测放大器的预充电路单元，且此预充电路单元是利用埋藏式字符线结构214作为预充电路单元的三个晶体管元件的栅极，而用以提供预充电的电压电位VBLP的信号线结构或平面栅极结构直接设置于埋藏式字符线结构的上方，故可大幅度地缩减预充电路单元的占用面积，且可避免现有技术中需利用连接垫等大面积结构建构电连接而导致的良率问题。
接下来请参阅图13至图16，图13至图16分别为本发明所提供的半导体结构的布局结构的其他优选实施例的示意图。首先需注意的是，图13至图16所示的实施例中，与前述实施例相同的组成元件包含相同的符号说明与材料选择，且可利用相同的步骤完成，故该等细节不再予以赘述，以下仅说明实施例中不同之处。
请参阅图13。本实施例与图12所示的实施例不同之处在于，本实施例所提供的半导体结构300b中，二个相邻的主动区域208b的梳脊部分可成对地彼此实体连接，而形成一连续性的共用梳脊部分209c’，而这二个梳脊部分209c彼此连接的结构中，可在信号线结构/平面栅极结构230上设置单一第一接触插塞240，并在共用梳脊部分209c’上设置单一第二接触插塞232/242(或242’)。是以，可以更简化位线感测放大器的预充电路单元的布局设计与绕线设计。然而，在本实施例的变化型中，仍然可在共用梳脊部分209c’内设置二个第二接触插塞，并在信号线结构/平面栅极结构230上设置二个第一接触插塞。另外，可依不同的产品或制作工艺需求，另设置虚置结构(图未示)。
请参阅图14。本实施例与图12所示的实施例不同之处在于，本实施例所提供的半导体结构300c中，所有的主动区域208b的梳脊部分皆彼此实体连接，而形成一连续性的共用梳脊部分209c’，以更简化位线感测放大器的预充电路单元的布局设计。并且，在共用梳脊部分209c’内设置多个第二接触插塞232/242(或242’)，以及在信号线结构/平面栅极结构230上设置多个第一接触插塞240。在本优选实施例中，第二接触插塞232/242(或242’)与第一接触插塞240的数量可以与第一梳齿部分209a与第二梳齿部分209b的成对(pair)数相等。然而在本实施例的其他变化型中，亦可于信号线结构/平面栅极结构230上设置单一第一接触插塞，并在共用梳脊部分209c’上设置单一第二接触插塞。另外如前所述，可依不同的产品或制作工艺需求，另设置虚置结构(图未示)。
请参阅图15。本实施例与图12所示的实施例不同之处在于，本实施例所提供的半导体结构300d中，第一梳齿部分209a与第二梳齿部分209b成对地设计，而相邻对的第一梳齿部分209a与第二梳齿部分209b可包含不同的长度。通过不同长度的成对第一梳齿部分209a/第二梳齿部分209b设计，可使得第三接触插塞234/244成对地错开，故可更改善第三接触插塞的制作结果。此外，在本优选实施例中，相邻的主动区域208b的梳脊部分209c可彼此实体连接，而形成一连续性的共用梳脊部分209c’，然而也可如图12所示，形成各自独立的主动区域梳脊部分209。另外如前所述，可依不同的产品或制作工艺需求，另设置虚置结构270。
请参阅图16。本实施例与图12所示的实施例不同之处在于，本实施例所提供的半导体结构300e中，第一梳齿部分209a与第二梳齿部分209b分别包含不同的长度。通过不同长度的第一梳齿部分209a与第二梳齿部分209b设计，可使得第三接触插塞234/244(或244’)分别错开，故可更改善第三接触插塞234/244(或244’)的制作结果。此外，在本优选实施例中，相邻的主动区域208b的梳脊部分209c可彼此实体连接，而形成一连续性的共用梳脊部分209c’，然而也可如图12所示，形成各自独立的主动区域梳脊部分209。另外如前所述，可依不同的产品或制作工艺需求，另设置虚置结构270。
综上所述，根据本发明所提供的半导体结构、用于存储器元件的半导体结构及其制作方法，在周边电路区内形成埋藏式字符线结构，且该埋藏式字符线结构作为位线感测放大器的预充电单元的三个晶体管元件的栅极，而用以提供预充电的电压电位VBLP的信号线结构或平面栅极结构直接设置于埋藏式字符线结构的上方，故可大幅度地缩减预充电路单元的占用面积，且可避免现有技术中需利用连接垫等大面积结构建构电连接而导致的良率问题。此外，根据上述的预充电路单元设计，本发明提供多种布局结构的设计，以使半导体结构的布局设计与绕线设计得以改善，并可满足不同的制作工艺与产品需求。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (15)

1.一种用于半导体存储器元件的半导体结构，包含有：
基底，该基底定义有一存储单元区与一周边电路区；
至少一主动区域，形成于该周边电路区内；
埋藏式字符线结构，设置于该周边电路区内的该主动区域内；
信号线结构，设置于该埋藏式字符线结构上；
至少一位线接触插塞，设置于该存储单元区内；
绝缘层，设置于该埋藏式字符线结构与该信号线结构之间，电性隔离该埋藏式字符线结构与该信号线结构；以及
一局部内连线结构，电连接该信号线结构与该周边电路区内的该主动区域，其中该局部内连线结构还包含：
至少一第一接触插塞，设置于该信号线结构上；
至少一第二接触插塞，设置于该主动区域内，且设置于该埋藏式字符线结构的一第一侧；以及
至少一连线层，用以电连接该第一接触插塞与该第二接触插塞。
2.如权利要求1所述的用于半导体存储器元件的半导体结构，其中该第二接触插塞包含有一上部分与一下部分。
3.如权利要求2所述的用于半导体存储器元件的半导体结构，其中该上部分与该第一接触插塞包含相同的材料，该下部分与该信号线结构包含相同的材料。
4.如权利要求1所述的用于半导体存储器元件的半导体结构，还包含一内连线结构，设置于该主动区域内，且设置于该埋藏式字符线结构相对于该第一侧的一第二侧。
5.如权利要求4所述的用于半导体存储器元件的半导体结构，其中该内连线结构二择一地电连接该主动区域与一位线，或该主动区域与一互补位线。
6.一种半导体结构，包含有：
基底，该基底包含有一存储单元区与一周边电路区；
至少一埋藏式字符线结构，设置于该周边电路区的主动区域内；
位线结构，设置于该存储单元区内的该基底上；
平面栅极结构，设置于该周边电路区内的该基底上，且该平面栅极结构设置于该埋藏式字符线结构正上方；
绝缘层，设置于该埋藏式字符线结构与该平面栅极结构之间，且该绝缘层是在实体上与电性上隔离该平面栅极结构与该埋藏式字符线结构；以及
一局部内连线结构，电连接该平面栅极结构与该周边电路区内的该主动区域，其中该局部内连线结构还包含：
至少一第一接触插塞，设置于该平面栅极结构上；
至少一第二接触插塞，设置于该主动区域内，且设置于该埋藏式字符线结构的一第一侧；以及
至少一连线层，用以电连接该第一接触插塞与该第二接触插塞。
7.如权利要求6所述的半导体结构，还包含多个埋藏式栅极，设置于该存储单元区内的该基底中。
8.如权利要求6所述的半导体结构，其中该埋藏式字符线结构包含有一第一宽度，该平面栅极结构包含有一第二宽度，且该第一宽度大于该第二宽度。
9.如权利要求6所述的半导体结构，其中该第二接触插塞包含有一上部分与一下部分。
10.如权利要求9所述的半导体结构，其中该上部分与该第一接触插塞包含相同的材料，该下部分与该平面栅极结构包含相同的材料。
11.如权利要求8所述的半导体结构，还包含一内连线结构，设置于该主动区域内，且设置于该埋藏式字符线结构相对于该第一侧的一第二侧。
12.一种用于半导体存储器元件的电连接结构的制作方法，包含有：
提供一基底，该基底定义有一存储单元区与一周边电路区，且该周边电路区内包含有至少一主动区域；
在该主动区域内形成至少一埋藏式字符线结构，且该埋藏式字符线结构的顶部设置有一绝缘层；
在该埋藏式字符线结构上形成一信号线结构，且该信号线结构通过该绝缘层与该埋藏式字符线结构在实体上与电性上隔离；以及
形成一局部内连线结构与一内连线结构，该局部内连线结构电连接该埋藏式字符线结构的一第一侧上的主动区域与该信号线结构，该内连线结构设置于该埋藏式字符线结构相对于该第一侧的一第二侧，
其中该局部内连线结构还包含有：
至少一第一接触插塞，设置于该信号线结构上；
至少一第二接触插塞，设置于该主动区域内，且设置于该埋藏式字符线结构的该第一侧；以及
至少一连线层，用以电连接该第一接触插塞与该第二接触插塞。
13.如权利要求12所述的制作方法，其中该第二接触插塞包含有一上部分与一下部分，该上部分与该第一接触插塞包含相同的材料，该下部分与该信号线结构包含相同的材料。
14.如权利要求12所述的制作方法，其中该内连线结构二择一地电连接该主动区域与一位线，或该主动区域与一互补位线。
15.如权利要求12所述的制作方法，还包含于该存储单元区内形成至少一位线接触插塞，且该位线接触插塞与该信号线结构包含相同的材料。
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