TW202249257A - 具有接觸插塞的半導體裝置 - Google Patents

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Abstract

本發明提供一種半導體裝置，包含：基底，包含具有第一主動區的單元區域及具有第二主動區的周邊電路區域；直接接觸件，接觸單元區域中的第一主動區；位元線結構，安置於直接接觸件上；電容器結構，電連接至第一主動區；閘極結構，安置於周邊電路區域中的第二主動區上；下部佈線層，鄰近於閘極結構安置且電連接至第二主動區；上部佈線層，安置於下部佈線層上；佈線絕緣層，安置於下部佈線層與上部佈線層之間；以及上部接觸插塞，連接至下部佈線層及上部佈線層中的至少一者且延伸穿過佈線絕緣層。

Description

具有接觸插塞的半導體裝置
[相關申請案的交叉引用]
本申請案主張2021年6月14日在韓國智慧財產局申請的韓國專利申請案第10-2021-0076645號的優先權，所述申請案的揭露內容以全文引用的方式併入本文中。
本揭露內容的例示性實施例是關於一種具有接觸插塞的半導體裝置。
根據對半導體裝置的高整合度及小型化的需求，此半導體裝置的大小按比例縮小。因此，電子器具中所使用的半導體記憶體裝置亦需要高整合度，且因而，減少半導體記憶體裝置的構成元件的設計規則。舉例而言，需要用於經由在核心/周邊區域中的狹窄空間內安置佈線來減小裝置的大小的技術。
本揭露內容的例示性實施例提供上部佈線層及上部接觸插塞。
一種根據本揭露內容的例示性實施例的半導體裝置可包含：基底，在第一方向及垂直於第一方向的第二方向上延伸，且包含具有第一主動區的單元區域及具有第二主動區的周邊電路區域；直接接觸件，接觸單元區域中的第一主動區；位元線結構，安置於直接接觸件上；電容器結構，電連接至第一主動區；閘極結構，安置於周邊電路區域中的第二主動區上；下部佈線層，鄰近於閘極結構安置且電連接至第二主動區；上部佈線層，安置於下部佈線層上；佈線絕緣層，安置於下部佈線層與上部佈線層之間；以及上部接觸插塞，連接至下部佈線層及上部佈線層中的至少一者且在垂直於第一方向及第二方向的第三方向上延伸穿過佈線絕緣層。
一種根據本揭露內容的例示性實施例的半導體裝置可包含：基底，在第一方向及垂直於第一方向的第二方向上延伸，且包含具有第一主動區的單元區域及具有第二主動區的周邊電路區域；直接接觸件，接觸單元區域中的第一主動區；位元線結構，安置於直接接觸件上；電容器結構，電連接至第一主動區；板層，覆蓋電容器結構；閘極結構，安置於周邊電路區域中的第二主動區上；下部佈線層，鄰近於閘極結構安置且電連接至第二主動區；上部佈線層，安置於下部佈線層上；佈線絕緣層，安置於下部佈線層與上部佈線層之間；以及上部接觸插塞，連接至下部佈線層及上部佈線層中的至少一者且在垂直於第一方向及第二方向的第三方向上延伸穿過佈線絕緣層。板層可包含與上部佈線層相同的材料。
一種根據本揭露內容的例示性實施例的半導體裝置可包含：基底，在第一方向及垂直於第一方向的第二方向上延伸，且包含具有第一主動區的單元區域及具有第二主動區的周邊電路區域；直接接觸件，接觸單元區域中的第一主動區；位元線結構，安置於直接接觸件上；電容器結構，電連接至第一主動區，所述電容器結構包含下部電極、覆蓋下部電極的電容器介電層以及覆蓋電容器介電層的上部電極；板層，覆蓋上部電極；電容器接觸插塞，連接至板層；閘極結構，安置於周邊電路區域中的第二主動區上；下部佈線層，鄰近於閘極結構安置且電連接至第二主動區；上部佈線層，安置於下部佈線層上；佈線絕緣層，安置於下部佈線層與上部佈線層之間；以及上部接觸插塞，連接至下部佈線層及上部佈線層中的至少一者且在垂直於第一方向及第二方向的第三方向上延伸穿過佈線絕緣層。
圖1為根據本發明概念的實例實施例的半導體裝置的平面圖。圖2為沿著圖1中所繪示的線I-I'及線II-II'截取的半導體裝置的豎直橫截面圖。
參考圖1及圖2，半導體裝置100可包含基底102、閘極電極WL、位元線結構BLS、閘極結構GS、絕緣間隔件132、內埋接觸件BC、著陸墊LP、下部接觸插塞CL、下部佈線層LL、下部電極162、電容器介電層164、上部電極166、佈線絕緣層IL、上部佈線層LU以及第一上部接觸插塞CU1。
基底102可包含單元區域MCA、介面區域IA以及周邊電路區域CPA。單元區域MCA可表示安置有DRAM裝置的記憶體單元的區域。介面區域IA可安置於單元區域MCA與周邊電路區域CPA之間，同時包圍單元區域MCA。周邊電路區域CPA可為核心/周邊區域。基底102可包含半導體材料或可由半導體材料形成。舉例而言，基底102可為矽基底、鍺基底、矽鍺基底或絕緣體上矽（silicon-on-insulator；SOI）基底。
基底102可包含第一主動區AR1、第二主動區AR2、元件隔離層104以及區隔離層106。元件隔離層104可為自基底102的上部表面向下延伸（亦即，在垂直於x方向及y方向的方向上縱向延伸）的絕緣層，且可界定單元區域MCA中的第一主動區AR1。舉例而言，主動區AR1可分別對應於由元件隔離層104包圍的基底102的上部表面的部分。當以平面圖查看時，第一主動區AR1可具有含有較短軸及較長軸的桿的形式，且可彼此間隔開。元件隔離層104可界定周邊電路區域CPA中的第二主動區AR2。區隔離層106可安置於介面區域IA中。區隔離層106可在介面區域IA中使第一主動區AR1與基底102的一部分電絕緣。描述為在特定方向上「縱向」延伸的物件、層或物件或層的部分具有在特定方向上的長度及垂直於彼方向的寬度，其中長度大於寬度。
當以平面圖查看時，閘極電極WL可在x方向上延伸，同時在y方向上彼此間隔開。另外，閘極電極WL可與第一主動區AR1相交。舉例而言，兩個閘極電極WL可與一個第一主動區AR1相交。閘極電極WL可內埋於基底102中，且例如可分別安置於形成於基底102中的溝渠中。閘極電極WL的上部表面可與元件隔離層104及區隔離層106的上部表面共面。如本文中所使用的諸如「相同」、「相等」、「平面」或「共面」的術語涵蓋包含可能例如由於製造製程而發生的變化的相同或近似相同。除非上下文或其他陳述另外指示，否則本文中可使用術語「實質上」來強調此含義。
半導體裝置100可更包含在基底102與位元線結構BLS之間的緩衝層110。緩衝層110可覆蓋元件隔離層104及區隔離層106的上部表面。在實施例中，緩衝層110可包含氮化矽或可由氮化矽形成。
當以平面圖查看時，位元線結構BLS在y方向上延伸，同時在x方向上彼此間隔開。位元線結構BLS可具有在y方向上延伸的桿的形式。當以橫截面圖查看時，位元線結構BLS可包含依序堆疊於緩衝層110上的第一導電層112C、第二導電層114C、第三導電層116C、第一罩蓋層118C、絕緣襯裡122以及第二罩蓋層130C。第一導電層112C、第二導電層114C、第三導電層116C以及第一罩蓋層118C可在y方向上延伸，且當以橫截面圖查看時可具有實質上相同的寬度。絕緣襯裡122可覆蓋單元區域MCA中的第一罩蓋層118C，且可延伸至介面區域IA及周邊電路區域CPA。舉例而言，絕緣襯裡122可覆蓋基底102及區隔離層106的上部表面。第二罩蓋層130C可覆蓋單元區MCA中的絕緣襯裡122。第二罩蓋層130可安置於與第二罩蓋層130C相同的水平高度處，且可延伸至介面區域IA及周邊電路區域CPA。
第一導電層112C可包含多晶矽或可由多晶矽形成，且第二導電層114C及第三導電層116C中的每一者可包含氮化鈦（TiN）、氮化矽鈦（TiSiN）、鎢（W）、矽化鎢或其組合，或可由氮化鈦、氮化矽鈦、鎢、矽化鎢或其組合形成。第一罩蓋層118C、絕緣襯裡122以及第二罩蓋層130C可包含氧化矽、氮化矽、氮氧化矽或其組合，或可由氧化矽、氮化矽、氮氧化矽或其組合形成。在實施例中，第一罩蓋層118C、絕緣襯裡122以及第二罩蓋層130C可包含氮化矽或可由氮化矽形成。
緩衝層110、第一導電層112C、第二導電層114C、第三導電層116C以及第一罩蓋層118C可更延伸至介面區域IA。舉例而言，緩衝層110、第一導電層112C、第二導電層114C、第三導電層116C以及第一罩蓋層118C的末端可安置於區隔離層106上。
半導體裝置100可更包含直接接觸件DC，其在接觸第一主動區AR1的位元線結構BLS的一部分處安置於位元線結構BLS下方。舉例而言，直接接觸件DC可填充形成於基底102的上部表面處的凹槽。當以平面圖查看時，直接接觸件DC可接觸主動區的中間部分。直接接觸件DC的上部表面可安置於與第一導電層112C的上部表面相同的水平高度處。直接接觸件DC可將第一主動區AR1電連接至位元線結構BLS。舉例而言，直接接觸件DC可延伸穿過位元線結構BLS的第一導電層112C，且可電連接至第二導電層114C及第三導電層116C。直接接觸件DC可包含多晶矽或可由多晶矽形成。
閘極結構GS可安置於周邊電路區域CPA中的第二主動區AR2上。儘管未繪示，但源極/汲極區可安置於第二主動區AR2的上部表面處，同時鄰近於閘極結構GS。閘極結構GS可包含依序堆疊的閘極介電層111、第一導電層112P、第二導電層114P、第三導電層116P以及第一罩蓋層118P。第一導電層112P、第二導電層114P、第三導電層116P以及第一罩蓋層118P可分別包含與第一導電層112C、第二導電層114C、第三導電層116C以及第一罩蓋層118C相同的材料。
半導體裝置100可更包含邊緣間隔件120C及閘極間隔件120P。邊緣間隔件120C可覆蓋緩衝層110、第一導電層112C、第二導電層114C、第三導電層116C以及第一罩蓋層118C的末端。邊緣間隔件120C可安置於介面區域IA中，且例如可安置於區隔離層106上。邊緣間隔件120C可由自單元區域MCA延伸的絕緣襯裡122覆蓋。
閘極間隔件120P可覆蓋閘極結構GS的側表面。舉例而言，當以平面圖查看時，閘極間隔件120P可包圍閘極結構GS。閘極結構GS及閘極間隔件120P可由自單元區域MCA延伸的絕緣襯裡122覆蓋。閘極間隔件120P可包含與邊緣間隔件120C相同的材料。舉例而言，邊緣間隔件120C及閘極間隔件120P可包含氧化矽、氮化矽、氮氧化矽或其組合，或可由氧化矽、氮化矽、氮氧化矽或其組合形成。
半導體裝置100可更包含下部層間絕緣層124。下部層間絕緣層124可安置於介面區域IA及周邊電路區域CPA中的絕緣襯裡122上，且可接觸第二罩蓋層130的下部表面。另外，下部層間絕緣層124可安置於邊緣間隔件120C及閘極間隔件120P的側表面處。下部層間絕緣層124的上部表面可與單元區域MCA中的絕緣襯裡122的上部表面共面。下部層間絕緣層124可包含氧化矽、氮化矽、氮氧化矽或其組合，或可由氧化矽、氮化矽、氮氧化矽或其組合形成。
絕緣間隔件132可分別安置於位元線結構BLS的相對側表面處，且可在y方向上延伸。絕緣間隔件132的一部分可延伸至基底102的凹槽中，且可覆蓋直接接觸件DC的側表面。絕緣間隔件132可由單層或多層構成。
內埋接觸件BC可安置於位元線結構BLS之間。內埋接觸件BC的上部表面可安置於比第二罩蓋層130C的上部表面更低的水平高度處，且內埋接觸件BC的下部部分可延伸至基底102中。舉例而言，內埋接觸件BC的下部末端可安置於比基底102的上部表面更低的水平高度處，且可接觸第一主動區AR1。半導體裝置100可更包含當以平面圖查看時在y方向上與內埋接觸件BC交替地安置的圍欄絕緣層（未繪示）。圍欄絕緣層可與閘極電極WL重疊。內埋接觸件BC可包含多晶矽或可由多晶矽形成。
著陸墊LP可安置於位元線結構BLS上，且可接觸內埋接觸件BC。著陸墊LP可包含障壁圖案151及導電圖案153。障壁圖案151可共形地沿著位元線結構BLS及內埋接觸件BC的上部表面形成，且導電圖案153可安置於障壁圖案151上。舉例而言，導電圖案153的下部表面可安置於比第二罩蓋層130C的上部表面更低的水平高度處，且可對應於內埋接觸件BC。著陸墊LP的上部表面可安置於比第二罩蓋層130C更高的水平高度處。著陸墊LP可經由內埋接觸件BC電連接至主動區。
半導體裝置100可更包含安置於著陸墊LP之間的絕緣結構155。絕緣結構155可使著陸墊LP彼此電絕緣。絕緣結構155的上部表面可與著陸墊LP的上部表面共面。在實施例中，著陸墊LP可包含鎢或可由鎢形成，且絕緣結構155可包含氧化矽或可由氧化矽形成。著陸墊LP的障壁圖案151及導電圖案153可延伸至介面區域IA。舉例而言，障壁圖案151及導電圖案153可安置於介面區域IA中的第二罩蓋層130上。
下部接觸插塞CL及下部佈線層LL可鄰近於周邊電路區域CPA中的閘極結構GS安置。下部接觸插塞CL可接觸第二主動區AR2，同時延伸穿過下部層間絕緣層124及第二罩蓋層130。下部佈線層LL可安置於下部接觸插塞CL上，且可經由下部接觸插塞CL電連接至第二主動區AR2。下部佈線層LL的上部表面可安置於與著陸墊LP的上部表面相同的水平高度處，且下部接觸插塞CL及下部佈線層LL可包含與著陸墊LP相同的材料。舉例而言，下部接觸插塞CL及下部佈線層LL可包含導電層152及包圍導電層152的下部表面的障壁層150。下部接觸插塞CL可實質上與下部佈線層LL連續。舉例而言，構成下部接觸插塞CL的障壁層150及導電層152可實質上與構成下部佈線層LL的障壁層150及導電層152連續。在實施例中，下部佈線層LL可具有在水平方向上延伸的線的形式或彼此間隔開的島狀物的形式。絕緣結構155可使下部佈線層LL彼此電絕緣。如本文中所使用，術語「實質上連續」可指同時形成及由相同材料形成的結構、圖案及/或層，而形成所述結構、圖案及/或層的材料的連續性沒有中斷。作為一個實例，「實質上連續」的結構、圖案及/或層可為均質的單體結構。
半導體裝置100可更包含安置於著陸墊LP、絕緣結構155以及下部佈線層LL上的蝕刻終止層160。佈線絕緣層IL可安置於介面區域IA及周邊電路區域CPA中的蝕刻終止層160上。佈線絕緣層IL可包含其上部表面處的凹槽。在實施例中，佈線絕緣層IL可更延伸至單元區MCA。蝕刻終止層160及佈線絕緣層IL可包含氮化矽或可由氮化矽形成。
半導體裝置100的電容器結構可安置於單元區域MCA中的著陸墊LP上。電容器結構可由下部電極162、電容器介電層164以及上部電極166構成。下部電極162可安置成接觸著陸墊LP中的對應者，同時分別延伸穿過刻蝕終止層160，且電容器介電層164可共形地沿著絕緣結構155及下部電極162安置。上部電極166可安置於電容器介電層164上。在實施例中，電容器介電層164及上部電極166可部分地覆蓋佈線絕緣層IL。
半導體裝置100可更包含連接至下部電極162同時在水平方向上延伸的第一支撐件S1，及第一支撐件S1上的第二支撐件S2。第一支撐件S1及第二支撐件S2可防止下部電極162的崩塌，且可由電容器介電層164覆蓋。第一支撐件S1及第二支撐件S2可包含氮化矽或可由氮化矽形成。
半導體裝置100可更包含由第一支撐件S1及第二支撐件S2支撐同時在豎直方向上延伸的虛設電極163。虛設電極163可為自下部電極162當中最接近周邊電路區域CPA的下部電極162。在實施例中，虛設電極163可接觸佈線絕緣層IL的上部表面，且可由電容器介電層164覆蓋。虛設電極163可包含與下部電極162相同的材料。
半導體裝置100可更包含覆蓋上部電極166的板層170。板層170可覆蓋單元區域MCA中的上部電極166的上部表面及側表面。在實施例中，板層170可部分地覆蓋佈線絕緣層IL的上部表面。舉例而言，板層170可包含覆蓋上部電極166的上部表面同時在水平方向上延伸的第一水平部分170a、覆蓋上部電極166的側表面同時在豎直方向上延伸的豎直部分170b以及覆蓋佈線絕緣層IL的上部表面同時在水平方向上延伸的第二水平部分170c。在實施例中，可省略第二水平部分170c。板層170可包含導電材料，且可電連接至上部電極166。舉例而言，板層170可包含鎢（W）或可由鎢形成。
上部佈線層LU可安置於周邊電路區域CPA中的佈線絕緣層IL上。上部佈線層LU可安置於比電容器結構的上部表面更低的水平高度處，且例如，上部佈線層LU的上部表面可安置於比上部電極166的上部表面更低的水平高度處。上部佈線層LU的下部表面可安置於與板層170的垂直部分170b及第二水平部分170c的下部表面相同的水平高度處。板層170及上部佈線層LU可藉由圖案化導電層形成，所述導電層覆蓋單元區域MCA、介面區域IA以及周邊電路區域CPA中的上部電極166及佈線絕緣層IL。因此，上部佈線層LU可包含與板層170相同的材料。上部佈線層LU可安置成彼此間隔開。在實施例中，上部佈線層LU可具有在水平方向上延伸的線的形式或彼此間隔開的島狀物的形式。
半導體裝置100可更包含覆蓋板層170及上部佈線層LU的上部絕緣層172，及覆蓋上部絕緣層172的上部層間絕緣層174。舉例而言，上部絕緣層172可覆蓋單元區域MCA中的板層170，且可覆蓋周邊電路區域CPA中的上部佈線層LU。上部層間絕緣層174可安置於介面區域IA及周邊電路區域CPA中，且上部層間絕緣層174的上部表面可與上部絕緣層172的上部表面共面。上部絕緣層172可包含氮氧化矽或可由氮氧化矽形成，且上部層間絕緣層174可包含氧化矽或可由氧化矽形成。
第一上部接觸插塞CU1可連接至上部佈線層LU且與所述上部佈線層LU接觸，同時延伸穿過周邊電路區域CPA中的上部絕緣層172及上部層間絕緣層174。第一上部接觸插塞CU1的上部表面可與上部層間絕緣層174的上部表面共面。另外，第一上部接觸插塞CU1可連接至下部佈線層LL且與所述下部佈線層LL接觸，同時延伸穿過佈線絕緣層IL及蝕刻終止層160。第一上部接觸插塞CU1可電連接至下部佈線層LL及上部佈線層LU。第一上部接觸插塞CU1可包含金屬，諸如Ti、W、Ni、Co等，或金屬氮化物，諸如TiN、TiSiN、TiAlN、TaN、TaSiN、WN等，或可由所述金屬或所述金屬氮化物形成。應理解，當元件被稱為「連接」或「耦接」至另一元件時或「在」另一元件「上」時，所述元件可直接連接或耦接至另一元件或在另一元件上，或可存在介入元件。相比之下，當元件被稱為「直接連接」或「直接耦接」至另一元件，或被稱為「接觸」另一元件或「與」另一元件「接觸」時，接觸點處不存在介入元件。
半導體裝置100可更包含連接至板層170同時延伸穿過單元區域MCA中的上部絕緣層172的電容器接觸插塞178。電容器接觸插塞178可經由板層170電連接至上部電極166。電容器接觸插塞178的上部表面可與上部絕緣層172及上部層間絕緣層174的上部表面共面。電容器接觸插塞178可包含與第一上部接觸插塞CU1相同的材料。
半導體裝置100可更包含絕緣層180、接觸插塞182及接觸插塞183以及佈線圖案184及佈線圖案185。絕緣層180可安置於上部絕緣層172及上部層間絕緣層174上。接觸插塞182可分別連接至第一上部接觸插塞CU1。佈線圖案184可安置於絕緣層180上，且可分別連接至接觸插塞182。接觸插塞183可連接至單元區域MCA中的電容器接觸插塞178。佈線圖案185可安置於絕緣層180上，且可連接至接觸插塞183。
圖3為圖2中所繪示的半導體裝置的放大圖。
參考圖3，第一上部接觸插塞CU1可包含下部部分CU1a、中間部分CU1b以及上部部分CU1c。舉例而言，低於佈線絕緣層IL的上部表面的第一上部接觸插塞CU1的一部分可稱為下部部分CU1a，延伸穿過上部絕緣層172及上部佈線層LU的第一上部接觸插塞CU1的一部分可稱為中間部分CU1b，且安置於中間部分CU1b上方的第一上部接觸插塞CU1的一部分可稱為上部部分CU1c。在實施例中，中間部分CU1b的水平寬度可小於上部部分CU1c的水平寬度，且下部部分CU1a的水平寬度可小於中間部分CU1b的水平寬度。當然，本揭露內容的例示性實施例不限於上述條件，且在實施例中，下部部分CU1a、中間部分CU1b以及上部部分CU1c的水平寬度可實質上相等。在另一實施例中，中間部分CU1b的水平寬度可大於上部部分CU1c的水平寬度，且下部部分CU1a的水平寬度可大於中間部分CU1b的水平寬度。在另一實施例中，第一上部接觸插塞CU1的側表面可不具有階梯，但可具有楔形形狀，所述楔形形狀具有隨著第一上部接觸插塞CU1自上部部分CU1c延伸至下部部分CU1a而逐漸減小的寬度。
圖4至圖7為根據本發明概念的實例實施例的半導體裝置的豎直橫截面圖。
參考圖4，除第一上部接觸插塞CU1以外，半導體裝置200可包含第二上部接觸插塞CU2及第三上部接觸插塞CU3。如本文中所使用，除非上下文另外明確地指示，否則單數形式「一（a/an）」及「所述」亦意欲包含複數形式。在實施例中，第二上部接觸插塞CU2可連接至下部佈線層LL且與所述下部佈線層LL接觸，且可不連接至上部佈線層LU且不與所述上部佈線層LU接觸。舉例而言，第二上部接觸插塞CU2可不在豎直方向上與上部佈線層LU重疊，且可安置成在水平方向上與上部佈線層LU間隔開。第二上部接觸插塞CU2可包含下部部分CU2a、中間部分CU2b以及上部部分CU2c。下部部分CU2a可完全地延伸穿過佈線絕緣層IL，且可部分地延伸穿過上部層間絕緣層174。亦即，下部部分CU2a的上部末端可安置於比佈線絕緣層IL的上部表面更高的水平高度處，且第二上部接觸插塞CU2的側表面可具有位於比佈線絕緣層IL的上部表面更高的水平高度處的階梯。
第三上部接觸插塞CU3可不連接至下部佈線層LL且不與所述下部佈線層LL接觸，且可連接至上部佈線層LU且與所述上部佈線層LU接觸。在實施例中，第三上部接觸插塞CU3的下部表面可安置於比佈線絕緣層IL的下部表面更高的水平高度處。舉例而言，第三上部接觸插塞CU3的下部表面可接觸佈線絕緣層IL的上部表面。第三上部接觸插塞CU3可包含下部部分CU3a及上部部分CU3b。第三上部接觸插塞CU3的下部部分CU3a可延伸穿過上部佈線層LU及上部絕緣層172。第三上部接觸插塞CU3的上部部分CU3b可延伸穿過上部層間絕緣層174。連接至第三上部接觸插塞CU3的上部佈線層LU可連接至第一上部接觸插塞CU1，且因而可執行佈線功能。類似於第一上部接觸插塞CU1，第二上部接觸插塞CU2及第三上部接觸插塞CU3可包含金屬，諸如Ti、W、Ni、Co等，或金屬氮化物，諸如TiN、TiSiN、TiAlN、TaN、TaSiN、WN等，或可由所述金屬或所述金屬氮化物形成。諸如「第一」、「第二」、「第三」等序數可簡單地用作某些元件、步驟等的標記以將此類元件、步驟等彼此區分開。在本說明書中未使用「第一」、「第二」等描述的術語在申請專利範圍中仍可稱為「第一」或「第二」。另外，用特定序數引用的術語（例如，在特定申請專利範圍中的「第一」）可在其他處用不同序數（例如，在本說明書或另一申請專利範圍中的「第二」）描述。
參考圖5，半導體裝置300可包含連接至下部佈線層LL的第二上部接觸插塞CU2。圖5亦可包含第一上部接觸插塞CU1及第三上部接觸插塞CU3。圖5中所示出的第一上部接觸插塞CU1及第三上部接觸插塞CU3可類似於圖4中所示出的第一上部接觸插塞CU1及第三上部接觸插塞CU3。如圖5中所示出，第二上部接觸插塞CU2可包含下部部分CU2a、中間部分CU2b以及上部部分CU2c。在實施例中，第二上部接觸插塞CU2的下部部分CU2a的上部末端可安置於與佈線絕緣層IL的上部表面相同的水平高度處。舉例而言，第二上部接觸插塞CU2的側表面可具有位於與佈線絕緣層IL的上部表面相同水平高度處的階梯。
參考圖6，半導體裝置400可包含連接至上部佈線層LU的第四上部接觸插塞CU4。圖6亦可包含第一上部接觸插塞CU1及第二上部接觸插塞CU2。圖6中所示出的第一上部接觸插塞CU1及第二上部接觸插塞CU2可類似於圖4中所示出的第一上部接觸插塞CU1及第二上部接觸插塞CU2。如圖6中所示出，第四上部接觸插塞CU4的水平寬度可小於第一上部接觸插塞CU1及第二上部接觸插塞CU2的水平寬度。第四上部接觸插塞CU4可不完全地延伸穿過上部佈線層LU。第四上部接觸插塞CU4可不連接至下部佈線層LL且不與所述下部佈線層LL接觸，且可連接至上部佈線層LU且與所述上部佈線層LU接觸。舉例而言，第四上部接觸插塞CU4的下部表面可安置於比佈線絕緣層IL的上部表面更高的水平高度處。類似於第一上部接觸插塞CU1，第四上部接觸插塞CU4可包含金屬，諸如Ti、W、Ni、Co等，或金屬氮化物，諸如TiN、TiSiN、TiAlN、TaN、TaSiN、WN等，或可由所述金屬或所述金屬氮化物形成。
參考圖7，半導體裝置500可包含連接至閘極結構GS的第五上部接觸插塞CU5。圖7亦可包含第一上部接觸插塞CU1及第三上部接觸插塞CU3。第五上部接觸插塞CU5可連接至第三導電層116P且與所述第三導電層116P接觸，同時延伸穿過上部層間絕緣層174、佈線絕緣層IL、蝕刻終止層160、絕緣結構155、第二罩蓋層130、絕緣襯裡122以及第一罩蓋層118P。第五上部接觸插塞CU5可與下部佈線層LL及上部佈線層LU電絕緣。舉例而言，絕緣結構155可使第五上部接觸插塞CU5與下部佈線層LL電絕緣，且上部層間絕緣層174可使第五上部接觸插塞CU5與上部佈線層LU電絕緣。
圖8為根據本發明概念的實例實施例的佈線層的佈局。
參考圖8，半導體裝置600可包含圖5至圖7中所繪示的上部接觸插塞CU1、上部接觸插塞CU2以及上部接觸插塞CU3。儘管未特定示出，但半導體裝置600亦可包含上部接觸插塞CU4及上部接觸插塞CU5。舉例而言，半導體裝置600可包含第一下部佈線層LL1、第二下部佈線層LL2、第三下部佈線層LL3、第一上部佈線層LU1、第二上部佈線層LU2、第三上部佈線層LU3、第四上部佈線層LU4、第一上部接觸插塞CU1、第二上部接觸插塞CU2以及第三上部接觸插塞CU3。在實施例中，第一下部佈線層LL1、第二下部佈線層LL2以及第三下部佈線層LL3可具有在水平方向上延伸的線的形式。第一上部接觸插塞CU1、第二上部接觸插塞CU2以及第三上部接觸插塞CU3可具有在水平方向上延伸的線的形式，而第四上部佈線層LU4可具有與剩餘上部佈線層LU間隔開的島狀物的形式。
第一上部佈線層LU1及第二下部佈線層LL2可藉由第一上部接觸插塞CU1互連。另外，第一上部佈線層LU1可藉由第三上部接觸插塞CU3連接至佈線圖案184。因此，第一上部佈線層LU1可充當電互連第二下部佈線層LL2與佈線圖案184的佈線。在實施例中，連接至第一上部佈線層LU1的第一上部接觸插塞CU1的高於第一上部佈線層LU1的上部表面的一部分可不充當佈線。
第二下部佈線層LL2亦可連接至第四上部佈線層LU4及第一上部接觸插塞CU1，所述第一上部接觸插塞CU1與第二下部佈線層LL2及第四上部佈線層LU4互連。第二上部佈線層LU2及第一下部佈線層LL1可藉由第一上部接觸插塞CU1互連。第二上部佈線層LU2亦可連接至第三上部接觸插塞CU3。第三上部佈線層LU3可連接至第三上部接觸插塞CU3，且第三下部佈線層LL3可連接至第二下部接觸插塞CL。
圖9至圖27為以過程次序示出製造根據本發明概念的實例實施例的半導體裝置的方法的平面圖及豎直橫截面圖。
參考圖9，元件隔離層104及區隔離層106可形成於基底102處。基底102可包含單元區域MCA、介面區域IA以及周邊電路區域CPA。介面區域IA可安置於單元區域MCA與周邊電路區域CPA之間，同時包圍單元區域MCA。元件隔離層104可安置於單元區域MCA及周邊電路區域CPA中，且區隔離層106可安置於介面區域IA中。
可藉由在基底102的上部表面處形成溝渠且利用絕緣材料填充溝渠來形成元件隔離層104及區隔離層106。第一主動區AR1可由單元區域MCA中的元件隔離層104界定，且第二主動區AR2可由周邊電路區域CPA中的元件隔離層104界定。舉例而言，第一主動區AR1及第二主動區AR2可對應於由元件隔離層104包圍的基底102的上部表面的部分。當以平面圖查看時，第一主動區AR1可具有含有較短軸及較長軸的桿的形式，且可彼此間隔開。元件隔離層104及區隔離層106可包含氧化矽、氮化矽、氮氧化矽或其組合，或可由氧化矽、氮化矽、氮氧化矽或其組合形成。元件隔離層104及區隔離層106可由單層或多層構成。雖然元件隔離層104繪示為具有與元件隔離層106相同的深度，但本揭露內容的例示性實施例不限於此。區隔離層106的水平寬度可大於元件隔離層104的水平寬度。
儘管橫截面圖中未繪示，但閘極電極WL可形成為與單元區域MCA中的主動區相交。舉例而言，閘極電極WL可藉由在基底102的上部表面處形成在x方向上延伸的溝渠及在溝渠中形成電極材料來形成。閘極電極WL可在y方向上彼此間隔開。閘極電極WL可包含Ti、TiN、Ta、TaN、W、WN、TiSiN、WSiN或其組合，或可由Ti、TiN、Ta、TaN、W、WN、TiSiN、WSiN或其組合形成。
在實施例中，在形成閘極電極WL之後，雜質離子可在每一閘極電極WL的相對側處植入於基底102的第一主動區AR1的部分中，由此形成源極區及汲極區。在另一實施例中，用於形成源極區及汲極區的雜質離子植入製程可在形成閘極電極WL之前執行。另外，用於形成源極區及汲極區的雜質離子植入製程亦可在第二主動區AR2中執行。
參考圖10，緩衝層110、第一導電材料層112、直接接觸件DC、第二導電材料層114、第三導電材料層116以及第一罩蓋材料層118可形成於單元區域MCA及介面區域IA中的基底102上。緩衝層110可覆蓋元件隔離層104、區隔離層106、第一主動區AR1以及第二主動區AR2。第一導電材料層112可覆蓋緩衝層110。緩衝層110可包含氧化矽、氮化矽、氮氧化矽、高k介電質或其組合，或可由氧化矽、氮化矽、氮氧化矽、高k介電質或其組合形成。第一導電材料層112可包含多晶矽或可由多晶矽形成。
此後，可藉由非等向性蝕刻製程在基底102的上部表面處形成凹槽。可藉由利用導電材料填充凹槽及執行平坦化製程來形成直接接觸件DC。直接接觸件DC的上部表面可與第一導電材料層112的上部表面共面。直接接觸件DC可形成於主動區中，且例如可接觸第一主動區AR1的源極區。另外，直接接觸件DC可延伸穿過緩衝層110及第一導電材料層112，且可填充凹槽。
第二導電材料層114、第三導電材料層116以及第一罩蓋材料層118可依序堆疊於第一導電材料層112及直接接觸件DC上。第一導電材料層112、第二導電材料層114以及第三導電材料層116可構成位元線材料層BLp。位元線材料層BLp可覆蓋單元區域MCA、介面區域IA以及周邊電路區域CPA。
直接接觸件DC可包含Si、Ge、W、WN、Co、Ni、Al、Mo、Ru、Ti、TiN、Ta、TaN、Cu或其組合，或由Si、Ge、W、WN、Co、Ni、Al、Mo、Ru、Ti、TiN、Ta、TaN、Cu或其組合形成。在一些實施例中，直接接觸件DC可包含多晶矽或可由多晶矽形成。第二導電材料層114及第三導電材料層116中的每一者可包含TiN、TiSiN、W、矽化鎢或其組合，或可由TiN、TiSiN、W、矽化鎢或其組合形成。第一罩蓋材料層118可包含氮化矽或可由氮化矽形成。
閘極介電層111可形成於周邊電路區域CPA中的第二主動區AR2上。在實施例中，閘極介電層111可藉由針對第二主動區AR2的上部表面執行熱氧化製程而形成，且可包含氧化矽或可由氧化矽形成。第一導電材料層112可覆蓋元件隔離層104及閘極介電層111。
參考圖11，可部分地蝕刻緩衝層110、位元線材料層BLp以及第一罩蓋材料層118。當蝕刻第一導電材料層112、第二導電材料層114、第三導電材料層116以及第一罩蓋材料層118時，可分別形成第一導電層112C、第二導電層114C、第三導電層116C以及第一罩蓋層118C。舉例而言，可部分地蝕刻位元線材料層BLp，且位元線材料層BLp的末端表面可安置於介面區域IA中的區隔離層106上。
在周邊電路區域CPA中，可蝕刻閘極介電層111、位元線材料層BLp以及第一罩蓋材料層118，由此形成閘極結構GS。當蝕刻第一導電材料層112、第二導電材料層114、第三導電材料層116以及第一罩蓋材料層118時，可分別形成第一導電層112P、第二導電層114P、第三導電層116P以及第一罩蓋層118P。緩衝層110、第一導電層112P、第二導電層114P、第三導電層116P以及第一罩蓋層118P可形成閘極結構GS。閘極結構GS可鄰近於第二主動區AR2中的源極/汲極區域安置。舉例而言，源極/汲極區可安置於閘極結構GS的相對側處。
在位元線材料層BLp的蝕刻之後，可形成邊緣間隔件120C及閘極間隔件120P。舉例而言，可藉由沈積絕緣材料以使得絕緣材料覆蓋基底102、元件隔離層104、區隔離層106以及經蝕刻位元線材料層BLp，且接著藉由非等向性蝕刻製程蝕刻絕緣材料而形成邊緣間隔件120C及閘極間隔件120P。邊緣間隔件102C可安置於介面區域IA中，且可覆蓋緩衝層110、第一導電層112C、第二導電層114C、第三導電層116C以及第一罩蓋層118C的側表面。閘極間隔件120P可安置於周邊電路區域CPA中，且可覆蓋緩衝層110、第一導電層112P、第二導電層114P、第三導電層116P以及第一罩蓋層118P的側表面。
邊緣間隔件120C及閘極間隔件120P可包含氧化矽、氮化矽、氮氧化矽或其組合，或可由氧化矽、氮化矽、氮氧化矽或其組合形成。在實施例中，邊緣間隔件120C及閘極間隔件120P可包含氧化矽或可由氧化矽形成。
隨後，可沈積絕緣材料，由此形成絕緣襯裡122。絕緣襯裡122可共形地形成於單元區域MCA、介面區域IA以及周邊電路區域CPA上。舉例而言，絕緣襯裡122可覆蓋基底102、第一罩蓋層118C、邊緣間隔件120C、閘極結構GS以及閘極間隔件120P。在實施例中，絕緣襯裡122可包含氮化矽或可由氮化矽形成。
參考圖12，可形成下部層間絕緣層124及第二罩蓋層130。可藉由在絕緣襯裡122上沈積絕緣材料，且接著執行平坦化製程以使得暴露絕緣襯裡122的上部表面而形成下部層間絕緣層124。儘管下部層間絕緣層124的上部表面可與絕緣襯裡122的上部表面共面，但本揭露內容的例示性實施例不限於此。在實施例中，可藉由平坦化製程移除第一罩蓋層118C上的絕緣襯裡122的一部分，且下部層間絕緣層124的上部表面可與第一罩蓋層118C的上部表面共面。下部層間絕緣層124可包含氧化矽或可由氧化矽形成。
第二罩蓋層130可形成於絕緣襯裡122及下部層間絕緣層124上。第二罩蓋層130可包含氧化矽、氮化矽、氮氧化矽或其組合，或可由氧化矽、氮化矽、氮氧化矽或其組合形成。在實施例中，第二罩蓋層130可包含氮化矽或可由氮化矽形成。
參考圖13，可蝕刻緩衝層110、第一導電層112C、第二導電層114C、第三導電層116C、第一罩蓋層118C以及第二罩蓋層130以形成在y方向上延伸的溝渠T，由此形成位元線結構BLS。第一導電層112C、第二導電層114C、第三導電層116C、第一罩蓋層118C、絕緣襯裡122以及第二罩蓋層130C可構成位元線結構BLS。位元線結構BLS可具有在y方向上延伸的桿的形式。
在位元線結構BLS的形成之後，絕緣間隔件132可形成於位元線結構BLS的側表面處。可藉由沈積覆蓋位元線結構BLS及溝渠T的內壁的絕緣材料，且接著非等向性地蝕刻絕緣材料而形成絕緣間隔件132。絕緣間隔件132可覆蓋位元線結構BLS的側表面，且亦可覆蓋直接接觸件BC的側表面。絕緣間隔件132可由單層或多層構成，且可包含氧化矽、氮化矽、氮氧化矽或其組合，或可由氧化矽、氮化矽、氮氧化矽或其組合形成。
在絕緣間隔件132的形成之後，內埋接觸件BC可形成於位元線結構BLS的側表面處。可藉由在位元線結構BLS的側表面處形成在y方向上延伸同時填充溝渠T的犧牲層（未繪示），在豎直方向上在犧牲層的與閘極電極WL重疊的部分處形成柵欄絕緣層（未繪示），移除犧牲層，且接著在位元線結構BLS的相對側處沈積導電材料而形成內埋接觸件BC。
在內埋接觸件BC的形成之後，可進一步執行用於蝕刻內埋接觸件BC的上部部分的回蝕製程。舉例而言，內埋接觸件BC的上部表面可安置於比位元線結構BLS的上部表面更低的水平高度處。內埋接觸件BC可延伸至基底102中。舉例而言，內埋接觸件BC的下部末端可安置於比基底102的上部表面更低的水平高度處，且可接觸第一主動區AR1的汲極區。絕緣間隔件132可安置於內埋接觸件BC與位元線結構BLS之間，且因而可使內埋接觸件BC及位元線結構BLS彼此電絕緣。內埋接觸件BC可包含多晶矽或可由多晶矽形成。
暴露第二主動區AR2的第一接觸孔H1可形成於周邊電路區域CPA中。第一接觸孔H1可藉由非等向性地蝕刻下部層間絕緣層124及第二罩蓋層130而形成，且可鄰近於閘極結構GS而形成。
參考圖14，可形成障壁層150及導電層152。障壁層150可共形地形成於圖13的所得結構上。舉例而言，障壁層150可沿著位元線結構BLS、溝渠T、第二罩蓋層130以及第一接觸孔H1形成。導電層152可沈積於障壁層150上。在實施例中，在障壁層150的形成之前，可進一步執行用於在內埋接觸件BC上形成金屬矽化物層的製程。
障壁層150可包含金屬矽化物，諸如矽化鈷、矽化鎳以及矽化錳，可由所述金屬矽化物形成。導電層152可包含多晶矽、金屬、金屬矽化物、導電金屬氮化物或其組合，或可由多晶矽、金屬、金屬矽化物、導電金屬氮化物或其組合形成。在實施例中，導電層152可包含鎢或可由鎢形成。
參考圖15，可形成著陸墊LP、絕緣結構155、下部接觸插塞CL、下部佈線層LL以及蝕刻終止層160。障壁圖案151及導電圖案153可藉由在單元區域MCA中圖案化圖14的障壁層150及導電層152而形成，且可構成著陸墊LP。著陸墊LP可經由內埋接觸件BC電連接至第一主動區AR1。
可藉由蝕刻圖14的障壁層150及導電層152，且接著利用絕緣材料填充障壁層150及導電層152的蝕刻部分而形成絕緣結構155。絕緣結構155可安置於著陸墊LP中的鄰近者之間，且因而可使著陸墊LP彼此電絕緣。絕緣結構155的上部表面可與著陸墊LP的上部表面共面。絕緣結構155可包含氧化矽、氮化矽、氮氧化矽或其組合，或可由氧化矽、氮化矽、氮氧化矽或其組合形成。
絕緣結構155亦可安置於周邊電路區域CPA中。舉例而言，當絕緣結構155形成於周邊電路區域CPA中時，可形成由絕緣結構155界定的下部接觸插塞CL及下部佈線層LL。下部接觸插塞CL可接觸第二主動區AR2，同時填充第一接觸孔H1。下部接觸插塞CL可包含導電層152以及覆蓋導電層152的下部表面及側表面的障壁層150。下部佈線層LL可安置於下部接觸插塞CL的上部表面處，且可包含導電層152以及覆蓋導電層152的下部表面的障壁層150。下部佈線層LL可實質上與下部接觸插塞CL連續。舉例而言，下部佈線層LL的導電層152與下部接觸插塞CL的導電層152可實質上彼此連續，且下部佈線層LL的障壁層150與下部接觸插塞CL的障壁層150可實質上彼此連續。下部佈線層LL的上部表面可安置於與著陸墊LP及絕緣結構155的上部表面相同的水平高度處。下部佈線層LL中的鄰近者可藉由絕緣結構155彼此電絕緣。在實施例中，下部佈線層LL可具有在水平方向上延伸的線的形式或彼此間隔開的島狀物的形式。
蝕刻終止層160可形成為沿著單元區域MCA、介面區域IA以及周邊電路區域CPA中的全部延伸，且可覆蓋著陸墊LP、絕緣結構155以及下部佈線層LL的上部表面。在實施例中，蝕刻終止層160可包含SiBN或可由SiBN形成。
參考圖16，佈線絕緣層IL可形成於刻蝕終止層160的上部表面處。可藉由沈積覆蓋蝕刻終止層160的絕緣材料，且蝕刻絕緣材料以使得暴露蝕刻終止層160的對應於單元區域MCA中的著陸墊LP的一部分（亦即，不由佈線絕緣層IL覆蓋）而形成佈線絕緣層IL。舉例而言，佈線絕緣層IL可安置於介面區域IA及周邊電路區域CPA中。在實施例中，佈線絕緣層IL亦可安置於單元區域MCA中。佈線絕緣層IL可包含相對於蝕刻終止層160具有蝕刻選擇性的材料。在實施例中，佈線絕緣層IL可包含氮化矽或可由氮化矽形成。
參考圖17，第一模具層M1、第一支撐件S1、第二模具層M2以及第二支撐件S2可形成於單元區域MCA、介面區域IA以及周邊電路區域CPA中。可藉由沈積覆蓋蝕刻終止層160及佈線絕緣層IL的絕緣材料，且接著平坦化絕緣材料而形成第一模具層M1。第一模具層M1及第二模具層M2可包含相對於第一支撐件S1及第二支撐件S2具有蝕刻選擇性的材料。在實施例中，第一模具層M1及第二模具層M2可包含氧化矽或可由氧化矽形成，且第一支撐件S1及第二支撐件S2可包含氮化矽或可由氮化矽形成。
參考圖18，可形成接觸著陸墊LP的下部電極162。可藉由形成豎直地延伸穿過第一模具層M1、第一支撐件S1、第二模具層M2以及第二支撐件S2的通孔，且接著利用導電材料填充通孔而形成下部電極162。在通孔的形成之後，可移除蝕刻終止層160，且因而可暴露著陸墊LP。下部電極162可經由著陸墊LP電連接至內埋接觸件BC。
在實施例中，下部電極162的形成可包含形成虛設電極163。虛設電極163可由下部電極162中的最外部者定義。舉例而言，虛設電極163可為自下部電極162當中最接近周邊電路區域CPA的下部電極162。在實施例中，虛設電極163可接觸佈線絕緣層IL的上部表面。舉例而言，虛設電極163可部分地延伸穿過佈線絕緣層IL，且虛設電極163的下部表面可安置於比下部電極162的下部表面更高的水平高度處。儘管圖18中僅繪示一個虛設電極163，但本揭露內容的例示性實施例不限於此。在實施例中，可形成多個虛設電極163。
在實施例中，下部電極162及虛設電極163可具有柱形狀，但不限於此。在另一實施例中，下部電極162及虛設電極163可具有圓柱形形狀或柱形狀及圓柱形形狀的混合形狀。下部電極162可包含金屬，諸如Ti、W、Ni、Co等，或金屬氮化物，諸如TiN、TiSiN、TiAlN、TaN、TaSiN、WN等，或可由所述金屬或所述金屬氮化物形成。在實施例中，下部電極162可包含TiN或可由TiN形成。
此後，可圖案化第一支撐件S1及第二支撐件S2。舉例而言，可經由第一支撐件S1及第二支撐件S2形成支撐件孔（未繪示），且可移除介面區域IA及周邊電路區域CPA中的第一支撐件S1及第二支撐件S2的部分。在圖案化第一支撐件S1及第二支撐件S2之後，可移除第一模具層M1及第二模具層M2。可藉由濕式蝕刻製程移除第一模具層M1及第二模具層M2，且可不移除相對於第一模具層M1及第二模具層M2具有蝕刻選擇性的第一支撐件S1及第二支撐件S2。未移除的第一支撐件S1及第二支撐件S2可防止下部電極162的崩塌。
參考圖19，可形成電容器介電層164及上部電極166。電容器介電層164可共形地形成於圖18的所得結構上。舉例而言，電容器介電層164可覆蓋蝕刻終止層160、第一支撐件S1、第二支撐件S2、佈線絕緣層IL、下部電極162以及虛設電極163。電容器介電層164可包含金屬氧化物，諸如HfO 2、ZrO 2、Al 2O 3、La 2O 3、Ta 2O 3以及TiO 2，具有鈣鈦礦結構的介電材料，諸如SrTiO 3（STO）、BaTiO 3、PZT以及PLZT，或其組合，或可由所述金屬氧化物、所述介電材料或其組合形成。
上部電極166可形成於電容器介電層164上。舉例而言，上部電極166可填充下部電極162之間的空間。另外，上部電極166亦可形成於介面區域IA及周邊電路區域CPA中。下部電極162、電容器介電層164以及上部電極166可構成半導體裝置的電容器結構。在實施例中，上部電極166可包含矽層。舉例而言，上部電極166可包含導電材料及覆蓋導電材料的SiGe。舉例而言，導電材料可包含金屬，諸如Ti、W、Ni、Co等，或金屬氮化物，諸如TiN、TiSiN、TiAlN、TaN、TaSiN、WN等，或可由所述金屬或所述金屬氮化物形成。
參考圖20，可部分地蝕刻電容器介電層164及上部電極166。舉例而言，可移除覆蓋介面區域IA及周邊電路區域CPA的電容器介電層164及上部電極166的部分。在實施例中，可不移除電容器介電層164。
參考圖21，板層170可形成於佈線絕緣層IL及上部電極166上。板層170可覆蓋單元區域MCA中的上部電極166，同時覆蓋介面區域IA及周邊電路區域CPA中的佈線絕緣層IL。板層170可由物理氣相沈積（physical vapor deposition；PVD）製程形成。在板層170的形成之後，可省略障壁材料形成製程，且因而，板層170可接觸上部電極166及佈線絕緣層IL。在實施例中，板層170可包含金屬，諸如Ti、W、Ni、Co、Ru等，或可由所述金屬形成，但不限於此。
參考圖22，上部絕緣層172可形成於板層170上。上部絕緣層172可覆蓋單元區域MCA、介面區域IA以及周邊電路區域CPA中的板層170。上部絕緣層172可包含氧化矽、氮化矽、氮氧化矽或其組合，或可由氧化矽、氮化矽、氮氧化矽或其組合形成。在實施例中，上部絕緣層172可包含氮氧化矽或可由氮氧化矽形成。
參考圖23，可圖案化板層170及上部絕緣層172。舉例而言，板層170的一部分覆蓋上部電極166，且板層170的在水平方向上於佈線絕緣層IL上延伸的一部分可彼此分離。圖案化製程可包含形成覆蓋上部絕緣層172的硬式罩幕（諸如旋塗硬式罩幕（spin-on hardmask；SOH））、使用光阻圖案化硬式罩幕以及使用經圖案化硬式罩幕作為蝕刻罩幕來執行非等向性蝕刻。佈線絕緣層IL上的經圖案化板層170可稱為上部佈線層LU。上部佈線可自覆蓋上部電極166的板層170電絕緣。上部佈線可具有在水平方向上延伸的桿的形式或彼此間隔開的島狀物的形式。在圖案化製程中，可部分地蝕刻佈線絕緣層IL，且因而，凹槽可形成於佈線絕緣層IL的上部表面處。舉例而言，凹槽可形成於上部佈線層LU當中。
如圖23中所繪示，上部佈線層LU可藉由圖案化板層170而形成，且可充當佈線。由於上部佈線層LU充當佈線，因此可提高設計自由度，且可減小周邊電路區域CPA的大小。
參考圖24，可形成上部層間絕緣層174及絕緣層176。可藉由沈積覆蓋上部絕緣層172的絕緣材料，且接著平坦化絕緣材料以使得暴露上部絕緣層172的上部表面而形成上部層間絕緣層174。上部層間絕緣層174可覆蓋介面區域IA及周邊電路區域CPA中的上部絕緣層172。絕緣層176可覆蓋上部絕緣層172及上部層間絕緣層174。上部層間絕緣層174及絕緣層172可包含氧化矽、氮化矽、氮氧化矽或其組合，或可由氧化矽、氮化矽、氮氧化矽或其組合形成。
參考圖25，可形成延伸穿過上部層間絕緣層174及絕緣層176的第二接觸孔H2及第三接觸孔H3。第二接觸孔H2可暴露上部佈線層LU及上部絕緣層172的側表面以及佈線絕緣層IL的上部表面。上部佈線層LU及上部絕緣層172處的第二接觸孔H2的水平寬度可小於上部層間絕緣層174處的第二接觸孔H2的水平寬度。第二接觸孔H2的形成可藉由非等向性蝕刻製程使用暴露絕緣層176的對應於第二接觸孔H2的一部分的硬式罩幕作為蝕刻罩幕來執行。在實施例中，第二接觸孔H2的形成可更包含藉由濕式蝕刻製程蝕刻上部佈線層LU。在實施例中，第二接觸孔H2中的至少一者可具有比剩餘第二接觸孔H2更小的水平寬度。舉例而言，第二接觸孔H2的一部分可具有相對較小的水平寬度，且可不完全地延伸穿過如圖6中所繪示的第四上部接觸插塞CU4中的上部佈線層LU。
第三接觸孔H3可暴露板層170。在實施例中，第三接觸孔H3的水平寬度可不同於第二接觸孔H2的水平寬度。舉例而言，第三接觸孔H3的水平寬度可小於第二接觸孔H2的水平寬度。第三接觸孔H3可與第二接觸孔H2同時形成，或與第二接觸孔H2分開形成。
參考圖26，第二接觸孔H2可藉由非等向性蝕刻製程進一步向下延伸，且因而可延伸穿過佈線絕緣層IL及蝕刻終止層160，由此暴露下部佈線層LL。第二接觸孔H2可暴露下部佈線層LL及上部佈線層LU兩者，但不限於此。在實施例中，在使用防止暴露第二接觸孔H2中的至少一者的硬式罩幕來執行蝕刻製程時，第二接觸孔H2的一部分可不延伸穿過如圖4中所繪示的第三上部接觸插塞CU3中的佈線絕緣層IL。
參考圖27，導電材料可填充第二接觸孔H2及第三接觸孔H3，由此形成第一上部接觸插塞CU1及電容器接觸插塞178。舉例而言，導電材料可包含金屬，諸如Ti、W、Ni、Co等，或金屬氮化物，諸如TiN、TiSiN、TiAlN、TaN、TaSiN、WN等，或可由所述金屬或所述金屬氮化物形成。在實施例中，第一上部接觸插塞CU1及電容器接觸插塞178可包含鎢（W）或可由鎢形成。在第一上部接觸插塞CU1及電容器接觸插塞178的形成之後，絕緣層176可藉由平坦化製程移除。上部絕緣層172的一部分的上部表面可與上部層間絕緣層174的上部表面共面。
再次參考圖2，絕緣層180可形成於上部絕緣層172及上部層間絕緣層174上。隨後，可蝕刻絕緣層180以暴露第一上部接觸插塞CU1及電容器接觸插塞178，且可接著執行導電材料的填充，由此形成接觸插塞182及接觸插塞183以及佈線圖案184及佈線圖案185。佈線圖案184可經由接觸插塞182電連接至第一上部接觸插塞CU1。佈線圖案185可經由接觸插塞183電連接至上部電極166及板層170。
圖28及圖29為根據本發明概念的實例實施例的半導體裝置的豎直橫截面圖。
參考圖28，半導體裝置700可包含下部佈線層LL與上部佈線層LU之間的佈線絕緣層IL。佈線絕緣層IL可安置於介面區域IA及周邊電路區域CPA中。在實施例中，佈線絕緣層IL可不接觸虛設電極163。舉例而言，佈線絕緣層IL可不在豎直方向上與虛設電極163重疊，且可在水平方向上與虛設電極163間隔開。上部電極166可填充於佈線絕緣層IL與虛設電極163之間，且佈線絕緣層IL可在豎直方向上與上部電極166重疊。在實施例中，佈線絕緣層IL可不在豎直方向上與上部電極166重疊，且可在水平方向上與上部電極166間隔開。
參考圖29，半導體裝置800可包含板層170、上部佈線層LU以及上部層間絕緣層174。在實施例中，可省略圖2中所繪示的半導體裝置100的上部絕緣層172。板層170及上部佈線層LU可接觸上部層間絕緣層174。
根據本揭露內容的例示性實施例，半導體裝置可包含下部佈線層上的上部佈線層，且因而可增強線的設計自由度，且可減小裝置的大小。
雖然已參考隨附圖式描述了本揭露內容的實施例，但所屬領域中具有通常知識者應理解，可在不脫離本揭露內容的範疇且不改變其本質特徵的情況下進行各種修改。因此，上文所描述之實施例應僅以描述性意義考慮且並不出於限制目的。
100、200、300、400、500、600、700、800:半導體裝置 102:基底 104:元件隔離層 106:區隔離層 110:緩衝層 111:閘極介電層 112:第一導電材料層 112C、112P:第一導電層 114:第二導電材料層 114C、114P:第二導電層 116:第三導電材料層 116C、116P:第三導電層 118:第一罩蓋材料層 118C、118P:第一罩蓋層 120C:邊緣間隔件 120P:閘極間隔件 122:絕緣襯裡 124:下部層間絕緣層 130、130C:第二罩蓋層 132:絕緣間隔件 150:障壁層 151:障壁圖案 152:導電層 153:導電圖案 155:絕緣結構 160:蝕刻終止層 162:下部電極 163:虛設電極 164:電容器介電層 166:上部電極 170:板層 170a:第一水平部分 170b:豎直部分 170c:第二水平部分 172:上部絕緣層 174:上部層間絕緣層 176、180:絕緣層 178:電容器接觸插塞 182、183:接觸插塞 184、185:佈線圖案 AR1:第一主動區 AR2:第二主動區 BC:內埋接觸件 BLp:位元線材料層 BLS:位元線結構 CL:下部接觸插塞 CPA:周邊電路區域 CU1:第一上部接觸插塞 CU1a、CU2a:下部部分 CU1b、CU2b:中間部分 CU1c、CU2c:上部部分 CU2:第二上部接觸插塞 CU3:第三上部接觸插塞 CU4:第四上部接觸插塞 CU5:第五上部接觸插塞 DC:直接接觸件 GS:閘極結構 H1:第一接觸孔 H2:第二接觸孔 H3:第三接觸孔 IA:介面區域 IL:佈線絕緣層 I-I'、II-II':線 LL:下部佈線層 LL1:第一下部佈線層 LL2:第二下部佈線層 LL3:第三下部佈線層 LP:著陸墊 LU:上部佈線層 LU1:第一上部佈線層 LU2:第二上部佈線層 LU3:第三上部佈線層 LU4:第四上部佈線層 M1:第一模具層 M2:第二模具層 MCA:單元區域 S1:第一支撐件 S2:第二支撐件 T:溝渠 WL:閘極電極 x、y:方向
本發明概念的以上及其他目標、特徵以及優勢對所屬領域中具有通常知識者在考慮參考隨附圖式的以下詳細描述後將變得更顯而易見。 圖1為根據本發明概念的實例實施例的半導體裝置的平面圖。 圖2為沿著圖1中所繪示的線I-I'及線II-II'截取的半導體裝置的豎直橫截面圖。 圖3為圖2中所繪示的半導體裝置的放大圖。 圖4至圖7為根據本發明概念的實例實施例的半導體裝置的豎直橫截面圖。 圖8為根據本發明概念的實例實施例的佈線層的佈局。 圖9至圖27為以過程次序示出製造根據本發明概念的實例實施例的半導體裝置的方法的平面圖及豎直橫截面圖。 圖28及圖29為根據本發明概念的實例實施例的半導體裝置的豎直橫截面圖。
100:半導體裝置
116C:第三導電層
120C:邊緣間隔件
120P:閘極間隔件
132:絕緣間隔件
AR1:第一主動區
BC:內埋接觸件
BLS:位元線結構
CU1:第一上部接觸插塞
CU2:第二上部接觸插塞
CU3:第三上部接觸插塞
DC:直接接觸件
GS:閘極結構
I-I'、II-II':線
LP:著陸墊
WL:閘極電極
x、y:方向

Claims (20)

  1. 一種半導體裝置，包括： 基底，在第一方向及垂直於所述第一方向的第二方向上延伸，且包含具有第一主動區的單元區域及具有第二主動區的周邊電路區域； 直接接觸件，接觸所述單元區域中的所述第一主動區； 位元線結構，安置於所述直接接觸件上； 電容器結構，電連接至所述第一主動區； 閘極結構，安置於所述周邊電路區域中的所述第二主動區上； 下部佈線層，鄰近於所述閘極結構安置且電連接至所述第二主動區； 上部佈線層，安置於所述下部佈線層上； 佈線絕緣層，安置於所述下部佈線層與所述上部佈線層之間；以及 上部接觸插塞，連接至所述下部佈線層及所述上部佈線層中的至少一者且在垂直於所述第一方向及所述第二方向的第三方向上延伸穿過所述佈線絕緣層。
  2. 如請求項1所述的半導體裝置，其中： 所述下部佈線層包含第一下部佈線層； 所述上部佈線層包含第一上部佈線層；且 所述上部接觸插塞包含連接至所述第一下部佈線層及所述第一上部佈線層的第一上部接觸插塞。
  3. 如請求項2所述的半導體裝置，其中： 所述第一上部接觸插塞包含下部部分、中間部分以及上部部分； 所述第一上部接觸插塞的所述下部部分接觸所述第一下部佈線層；且 所述第一上部接觸插塞的所述中間部分延伸穿過所述第一上部佈線層，且所述第一上部接觸插塞的所述中間部分在所述第一方向上具有比所述下部部分更大的寬度。
  4. 如請求項2所述的半導體裝置，其中： 所述下部佈線層包含第二下部佈線層； 所述上部接觸插塞包含連接至所述第二下部佈線層的第二上部接觸插塞；且 所述第二上部接觸插塞在所述第一方向上與所述上部佈線層間隔開。
  5. 如請求項4所述的半導體裝置，更包括： 層間絕緣層，包圍所述上部接觸插塞， 其中所述層間絕緣層接觸所述佈線絕緣層的上部表面及所述上部佈線層之間的所述第二上部接觸插塞的側表面。
  6. 如請求項2所述的半導體裝置，其中： 所述上部佈線層包含第二上部佈線層； 所述上部接觸插塞包含連接至所述第二上部佈線層的第二上部接觸插塞；且 所述第二上部接觸插塞的下部表面在所述第三方向上安置於比所述佈線絕緣層的下部表面更高的水平高度處。
  7. 如請求項6所述的半導體裝置，其中所述第二上部接觸插塞的所述下部表面在所述第三方向上安置於比所述佈線絕緣層的上部表面更高的水平高度處，且所述第二上部接觸插塞在所述第一方向上的寬度小於所述第一上部接觸插塞的寬度。
  8. 如請求項2所述的半導體裝置，其中： 所述上部接觸插塞包含連接至所述閘極結構且延伸穿過所述佈線絕緣層的第二上部接觸插塞， 其中所述第二上部接觸插塞與所述下部佈線層及所述上部佈線層電絕緣。
  9. 如請求項1所述的半導體裝置，其中： 所述下部佈線層包含第一下部佈線層； 所述上部佈線層包含第一上部佈線層；且 所述上部接觸插塞包含連接至所述第一上部佈線層及所述第一下部佈線層的第一上部接觸插塞，以及連接至所述第一上部佈線層的第二上部接觸插塞。
  10. 如請求項1所述的半導體裝置，其中所述佈線絕緣層包含形成於所述上部佈線層之間的所述佈線絕緣層的上部表面處的凹槽。
  11. 如請求項1所述的半導體裝置，其中所述上部佈線層在所述第三方向上安置於比所述電容器結構的上部表面更低的水平高度處。
  12. 如請求項1所述的半導體裝置，其中： 所述佈線絕緣層延伸至所述單元區域；且 所述電容器結構包含接觸所述佈線絕緣層的上部表面的虛設電極。
  13. 如請求項1所述的半導體裝置，其中： 所述電容器結構包含虛設電極；且 所述虛設電極在所述第一方向上與所述佈線絕緣層間隔開。
  14. 如請求項1所述的半導體裝置，更包括： 層間絕緣層，包圍所述上部接觸插塞， 其中所述層間絕緣層接觸所述上部佈線層。
  15. 一種半導體裝置，包括： 基底，在第一方向及垂直於所述第一方向的第二方向上延伸，且包含具有第一主動區的單元區域及具有第二主動區的周邊電路區域； 直接接觸件，接觸所述單元區域中的所述第一主動區； 位元線結構，安置於所述直接接觸件上； 電容器結構，電連接至所述第一主動區； 板層，覆蓋所述電容器結構； 閘極結構，安置於所述周邊電路區域中的所述第二主動區上； 下部佈線層，鄰近於所述閘極結構安置且電連接至所述第二主動區； 上部佈線層，安置於所述下部佈線層上； 佈線絕緣層，安置於所述下部佈線層與所述上部佈線層之間；以及 上部接觸插塞，連接至所述下部佈線層及所述上部佈線層中的至少一者且在垂直於所述第一方向及所述第二方向的第三方向上延伸穿過所述佈線絕緣層， 其中所述板層包含與所述上部佈線層相同的材料。
  16. 如請求項15所述的半導體裝置，其中： 所述板層包含在所述第一方向上延伸且覆蓋所述電容器結構的上部表面的第一部分，及在所述第三方向上延伸且覆蓋所述電容器結構的側表面的第二部分；且 所述第二部分的下部表面在所述第三方向上安置於與所述上部佈線層的下部表面相同的水平高度處。
  17. 如請求項16所述的半導體裝置，其中所述板層更包含在所述第一方向上自所述第二部分延伸的第三部分，且所述第三部分接觸所述佈線絕緣層的上部表面。
  18. 如請求項15所述的半導體裝置，更包括： 上部絕緣層，覆蓋所述單元區域中的所述板層且覆蓋所述周邊電路區域中的所述上部佈線層。
  19. 一種半導體裝置，包括： 基底，在第一方向及垂直於所述第一方向的第二方向上延伸，且包含具有第一主動區的單元區域及具有第二主動區的周邊電路區域； 直接接觸件，接觸所述單元區域中的所述第一主動區； 位元線結構，安置於所述直接接觸件上； 電容器結構，電連接至所述第一主動區，所述電容器結構包含下部電極、覆蓋所述下部電極的電容器介電層以及覆蓋所述電容器介電層的上部電極； 板層，覆蓋所述上部電極； 電容器接觸插塞，連接至所述板層； 閘極結構，安置於所述周邊電路區域中的所述第二主動區上； 下部佈線層，鄰近於所述閘極結構安置且電連接至所述第二主動區； 上部佈線層，安置於所述下部佈線層上； 佈線絕緣層，安置於所述下部佈線層與所述上部佈線層之間；以及 上部接觸插塞，連接至所述下部佈線層及所述上部佈線層中的至少一者且在垂直於所述第一方向及所述第二方向的第三方向上延伸穿過所述佈線絕緣層。
  20. 如請求項19所述的半導體裝置，更包括： 下部接觸插塞，將所述下部佈線層及所述第二主動區互連； 絕緣結構，使所述下部佈線層彼此電絕緣；以及 層間絕緣層，包圍所述上部接觸插塞， 其中所述層間絕緣層在所述上部佈線層之間延伸。
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