JP2011243960A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2011243960A JP2011243960A JP2011091071A JP2011091071A JP2011243960A JP 2011243960 A JP2011243960 A JP 2011243960A JP 2011091071 A JP2011091071 A JP 2011091071A JP 2011091071 A JP2011091071 A JP 2011091071A JP 2011243960 A JP2011243960 A JP 2011243960A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- conductive material
- layer
- film
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 137
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 66
- 238000000034 method Methods 0.000 claims abstract description 68
- 239000000758 substrate Substances 0.000 claims abstract description 65
- 238000005530 etching Methods 0.000 claims abstract description 35
- 238000009792 diffusion process Methods 0.000 claims description 122
- 239000003990 capacitor Substances 0.000 claims description 69
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 67
- 229920005591 polysilicon Polymers 0.000 claims description 67
- 239000004020 conductor Substances 0.000 claims description 49
- 238000002955 isolation Methods 0.000 claims description 38
- 229910052751 metal Inorganic materials 0.000 claims description 31
- 239000002184 metal Substances 0.000 claims description 31
- 238000005192 partition Methods 0.000 claims description 22
- 238000000926 separation method Methods 0.000 claims description 18
- 229910021332 silicide Inorganic materials 0.000 claims description 17
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 17
- 230000004888 barrier function Effects 0.000 claims description 15
- 239000011810 insulating material Substances 0.000 claims description 15
- 239000012535 impurity Substances 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 5
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims 5
- 238000010030 laminating Methods 0.000 claims 1
- 230000008569 process Effects 0.000 abstract description 26
- 230000007261 regionalization Effects 0.000 abstract description 3
- 239000012774 insulation material Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 176
- 239000011229 interlayer Substances 0.000 description 54
- 230000015572 biosynthetic process Effects 0.000 description 18
- 150000004767 nitrides Chemical class 0.000 description 18
- 239000011295 pitch Substances 0.000 description 18
- 239000010937 tungsten Substances 0.000 description 16
- 229910052721 tungsten Inorganic materials 0.000 description 16
- 229910052581 Si3N4 Inorganic materials 0.000 description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 13
- 239000000463 material Substances 0.000 description 13
- 229910052814 silicon oxide Inorganic materials 0.000 description 13
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 239000010941 cobalt Substances 0.000 description 10
- 229910017052 cobalt Inorganic materials 0.000 description 10
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 10
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 9
- 238000000206 photolithography Methods 0.000 description 9
- 239000010936 titanium Substances 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 7
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 6
- 230000006866 deterioration Effects 0.000 description 5
- 238000004140 cleaning Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- -1 tungsten nitride Chemical class 0.000 description 3
- 229910019001 CoSi Inorganic materials 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007687 exposure technique Methods 0.000 description 1
- 238000009616 inductively coupled plasma Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002736 metal compounds Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Drying Of Semiconductors (AREA)
Abstract
【解決手段】半導体基板上に形成された絶縁材料層100に、第1の方向に延在し、底部の幅W1より上部の幅W2が広い第1の溝101を形成する工程と、第1の溝101内に、溝の上端より低い位置まで埋め込み層102を形成する工程と、埋め込み層102上に露出している第1の溝101の側壁を覆うサイドウォール103を形成する工程と、サイドウォール103をマスクとして埋め込み層102をエッチングして第1の方向に分離する工程と、
を含むことを特徴とする。
【選択図】図33
Description
半導体基板上に、第1の方向に延在し、底部の幅より上部の幅が広い第1の溝を形成する工程と、
前記第1の溝内に、前記溝の上端より低い位置まで埋め込み層を形成する工程と、
前記埋め込み層上に露出している前記第1の溝の側壁を覆うサイドウォールを形成する工程と、
前記サイドウォールをマスクとして前記埋め込み層をエッチングして第1の方向に分離する工程と、
を含むことを特徴とする半導体装置の製造方法が提供される。
半導体基板上に形成された絶縁材料層と、
該絶縁材料層を上下に貫通する導電材料プラグと、を備え、
該導電材料プラグの上面と下面の中心位置が平面視上ずれており、該導電材料プラグは、前記ずれ方向の延長線上の少なくとも一つの側面に実質的な段差がないことを特徴とする半導体装置が提供される。
半導体基板上に形成された絶縁材料層と、
該絶縁材料層を上下に貫通する第1及び第2の導電材料プラグと、を備え、
該第1及び第2の導電材料プラグの上面中心間の距離は下面中心間の距離より広いことを特徴とする半導体装置が提供される。
埋め込み層206上にSiN膜からなるサイドウォール207を形成し(図43(c))、続いて、サイドウォール207をマスクとして、埋め込み層206を第1の方向に分割して、溝204の両側壁にゲート電極208を形成する(図43(d))。その後、SiN膜(マスクSiN膜203及びサイドウォール207)を除去した後、埋め込み絶縁膜209をゲート電極208の間を含む溝204に埋め込み、さらに、溝の両側壁のシリコン基板(シリコンピラー)の上部にN型不純物拡散層210を形成することで、図43(e)に示す構造が完成する。
図1〜図25を参照して、本発明の実施例1の製造方法を説明する。
半導体基板に対して平行な平面上において、X方向、X方向に直交するY方向を、図1(C)に示すように定義する。メモリセルの素子形成領域が延在する方向をα方向、α方向に直交するβ方向として、それぞれ図1(C)のように定義する。また、半導体基板に対して垂直な方向をZ方向とする。なお、Y方向が上記説明の第1の方向に相当し、X方向が第2の方向に相当する。また、α方向を第3の方向、β方向を第4の方向とする。
図4(D)は、図4(A)のZ2−Z2’で切った半導体基板に平行な断面図。
図20(D)は、図20(A)のZ3−Z3’で切った半導体基板に平行な断面図。
図25(D)は、図25(A)のZ4−Z4’で切った半導体基板に平行な断面図。
図1〜図25においては、(A)又は(A1)は各図(C)又は(D)に示すY方向に沿ったY1−Y1’線で切った半導体基板に垂直な断面図。(A2)は、各図(C)又は(D)に示すY方向に沿ったY2−Y2’線で切った半導体基板に垂直な断面図。
各図(B)又は(B1)は、各図(C)又は(D)に示すX方向に沿ったX1−X1’線で切った半導体基板に垂直な断面図。各図(B2)は、各図(C)又は(D)に示すX方向に沿ったX2−X2’線で切った半導体基板に垂直な断面図。
図25(E)は、図25(D)のA方向に沿ったA1−A1’線で切った半導体基板に垂直な断面図。
半導体基板1に、素子分離膜2から成る素子分離領域Iを形成する。半導体基板1にはシリコン基板を、素子分離膜2にはシリコン酸化膜を用いるとする。素子分離領域Iにより区画されて、半導体基板1から成る素子形成領域Aが画定される。素子分離領域Aは、平面上、X方向から傾いたα方向に延在する形状を有し、β方向に所定の間隔で繰り返し配置される。なお、本実施例では、P型の半導体基板を用いるとする。
平面で見て、素子分離領域の幅W1−Iを50nm、素子形成領域の幅W1−Aを50nmとする。また、素子分離膜2の深さは300nmとする。
素子形成領域Aの表面領域に不純物を導入して、トランジスタのソース又はドレインとなる拡散層3を形成する。不純物にはリンを用い、イオン注入法により、エネルギー30KeV、ドーズ量2×1013atoms/cm2で導入した。拡散層3の深さは、完成時において、埋め込みゲート電極の上面の位置と同程度の位置になるように、ドーズ量、エネルギーは調整される。
基板上にマスク絶縁膜4を形成する。材料はシリコン酸化膜で、膜厚は50nmとする。
半導体基板にゲートトレンチを形成するための第1レジスト開口部5Aが形成された第1レジストマスク5を形成する。第1レジスト開口部5Aのパターンは、X方向に開口幅S5=40nmを持ち、Y方向に延在して開口される形状を有し、X方向にピッチ80nmで配列される。隣接する第1レジスト開口部の間には、幅L5=40nmでY方向に延在する第1レジストマスク5が形成される。なお、本実施形態1では、最小加工寸法Fを40nmとし、第1レジストマスク5は、F値を用いたライン・アンド・スペースパターンで形成されている。
引き続き、露出した半導体基板1、素子分離膜2をエッチングして、トレンチを形成する。このトレンチをゲートトレンチ6と呼ぶ。
ゲートトレンチ6は、半導体基板1から素子分離膜2にかけて連続的に形成される。素子形成領域Aに形成されたゲートトレンチ6Aと、素子分離領域Iに形成されたゲートトレンチ6Iは略同じ深さになるように形成され、半導体基板主表面から200nmの深さに形成した。
第1レジストマスク5を除去する。
ゲートトレンチ6内に露出した半導体基板表面に、ゲート絶縁膜7を形成する。ゲート絶縁膜7はシリコン酸化膜で、熱酸化法で5nm形成した。なお、ゲート絶縁膜7の材料はこれに限定されず、シリコン酸窒化膜や高誘電率膜などを用いても良い。また、形成方法は熱酸化法に限定されず、CVD法、ALD法などを用いても良い。
ゲートタングステン膜8Mとゲート窒化チタン膜8Bを順次エッチバックして埋め込みゲート電極8を形成する。このエッチバックは、ゲートタングステン膜8M上面及びゲート窒化チタン膜8B面の位置が、半導体基板主表面から、略100nmリセスするように行う。埋め込みゲート電極8の、ゲートトレンチ6底部からの高さは100nmに形成される。
ゲートトレンチ6内の埋め込みゲート電極8の上に形成されたリセス部分を埋め込むように、シリコン窒化膜を50nm形成する。このシリコン窒化膜を埋め込み窒化膜9と呼ぶ。
ソース拡散層3S上を開口するためのレジスト開口パターン10Aが形成された第2レジストマスク10を形成する。レジスト開口パターン10Aは、X方向の開口幅W10が60nmを持ち、Y方向に延在して開口される細長状のパターンを持ち、Y方向に並んで形成されたソース拡散層上を一つの開口部で開口するパターンに形成された。レジスト開口パターンのX方向の開口幅は、幅40nmを持つソース拡散層3Sに対して、重ね合わせマージンとして片側10nmずつ確保されて、60nmの幅で開口された。その結果、レジスト開口部では、マスク絶縁膜上面と、マスク絶縁膜4に隣接して形成されている埋め込窒化膜上面が露出された。
第2レジストマスク10を除去する。
ビット線12材料として、ポリシリコン膜、窒化タングステン膜、タングステン膜を順次40nm、10nm、40nm形成し(それぞれビット線ポリシリコン膜12a、ビット線窒化タングステン膜12b、ビット線タングステン膜12cと呼ぶ)、その上にシリコン窒化膜から成るハードマスクを150nm形成した(ビット線ハードマスク13と呼ぶ)。
これにより、図8工程で開口されたビット線コンタクト開口部で露出したソース拡散層3Sと、ビット線ポリシリコン膜12aが電気的に接続される。なお、ビット線ハードマスク13の膜厚は、後工程で形成されるドレインコンタクトプラグの上面及び下面の中心位置の所望のずれ量が得られるように適宜調整される。
ビット線をパターニングするための第3レジストマスク14を形成する。第3レジストマスク14のパターンは、Y方向の幅L10が55nmを持ち、X方向に延在する細長パターンを有する。第3レジストマスク14は、平面で見て、ソース拡散層3Sの上を横切るように配置される。
ビット線ハードマスク13、ビット線タングステン膜12c、ビット線窒化タングステン膜12、ビット線ポリシリコン膜12aを順次エッチングして、ビット線12を形成する。エッチングは、第3レジストマスク14から片側10nmの細線化処理を行い、ビット線12の幅L11は第3レジストマスク14よりも20nm細い35nmに形成した。
第3レジストマスク14を除去する。
ビット線12の表面から基板上を覆ってシリコン窒化膜を10nm形成する。このシリコン窒化膜を第1サイドウォール膜と呼ぶ。
第1サイドウォール膜をエッチバックして、ビット線の側壁に幅10nmを有する第1サイドウォール15を形成する。
ビット線間を埋め込むように、シリコン酸化膜を300nm成長する。このシリコン酸化膜を第1層間膜(第1の絶縁膜)16と呼ぶ。
CMP法により第1層間膜を研磨して、表面を平坦化する。ビット線ハードマスク13上に100nmの厚さの第1層間膜16が残るように形成する。
第1層間膜16を貫きドレイン拡散層3D上面と接続されるドレインコンタクトを形成するためのドレインコンタクトホール18を第1層間膜16に形成する。
第4レジストマスク17を用いて第1層間膜16にY方向に延在する溝(第1の溝)をエッチング形成してビット線に対して自己整合的に開口部を形成する。この開口部をドレインコンタクトホール18と呼ぶ。エッチングは、シリコン窒化膜に対して選択比がとれる条件を用いて行い、ビット線12の上面のビット線ハードマスク13、ビット線の側壁の第1サイドウォール15を残存させビット線12を露出しないように行う。基板上では、マスク絶縁膜4、埋め込み窒化膜9上面が露出される。
第4レジストマスク17を除去する。
ドレインコンタクトホール18内、ビット線12上、第1層間膜フィン16F上を覆うようにシリコン窒化膜を5nm形成する。このシリコン窒化膜を第2サイドウォール膜と呼ぶ。
基板上のエッチング残渣を除去するために、洗浄処理を行った後、ドレインコンタクトホール内を埋め込むようにポリシリコン膜を150nm成長する。このポリシリコン膜をパッドポリシリコン膜20と呼ぶ。
この工程を経て、ドレインコンタクトホール底部に露出されたドレイン拡散層3D上面にパッドポリシリコン膜20が電気的に接続される。
パッドポリシリコン膜20を、ビット線の上部のビット線ハードマスク13上面が露出するように、エッチバックを行い、第1層間膜フィン16Fとビット線12で区画された領域内にパッドポリシリコン膜を埋め込む。この埋め込まれたパッドポリシリコン膜をパッドポリシリコン埋設体20Bと呼ぶ。各ドレインコンタクトホール18内にパッドポリシリコン埋設体20Bが形成され、隣接するドレインコンタクトホール18間で、パッドポリシリコン埋設体20Bは電気的に分離される。
基板上面では、第1層間膜フィン16Fの上部約100nmの部分が突き出し、この突き出した第1層間膜フィン16FはY方向に延在して形成されている。なお、この時、ビット線ハードマスク13の側面の第2サイドウォール19の側面はあまり露出させないようにする。露出量が多いと、次工程で形成する第3サイドウォール膜21がビット線ハードマスク13の側方に残ってしまう場合があり、パッドポリシリコン埋設体20Bの分離が不完全となる。
露出している、高さ約100nmの第1層間膜フィン16Fの側面、上面から、ビット線12上、パッドポリシリコン埋設体20B上を覆うように、シリコン酸化膜を、60nm形成する。このシリコン酸化膜を第3サイドウォール膜21と呼ぶ。第3サイドウォール膜21は、X方向に隣接する第1層間膜フィン16F間に凹部21Cが形成される膜厚で形成する。なお、第3サイドウォール膜21の膜厚は、図20工程で形成するパッドポリシリコン溝の開口幅に応じて調整する。
第3サイドウォール膜21をエッチバックして、第1層間膜フィン16F側壁に第3サイドウォール21SWを形成する。第3サイドウォール21SWのX方向の幅W19は60nmに形成された。
第3サイドウォール21SWに挟まれて、パッドポリシリコン埋設体20Bの上面に、X方向開口幅S19が40nmを持つ部分が露出される。この開口部を第3サイドウォール開口部21Aと呼ぶ。第3サイドウォール開口部21AはY方向に延在して開口され、開口部ではパッドポリシリコン埋設体20B上面、ビット線12上のビット線ハードマスク13が露出される。
第3サイドウォール21SW、第1層間膜フィン16F、ビット線ハードマスク13をマスクにして、第3サイドウォール開口部21Aで露出されたパッドポリシリコン埋設体20Bを異方性条件でエッチングして、パッドポリシリコン埋設体に溝部を形成する。このパッドポリシリコン埋設体に形成された溝部をパッドポリシリコン溝20Tと呼ぶ。パッドポリシリコン埋設体20Bは、パッドポリシリコン溝20TによりX方向左右に2分離される。分離されたパッドポリシリコン埋設体のそれぞれを、ドレインコンタクトプラグ22と呼ぶ。なお、本実施例では、パッドポリシリコン溝20Tの壁面もテーパー状に形成される例を示しているが、垂直(テーパー角0°)に形成してもよい。通常、第1層間膜フィン16Fの壁面のテーパー角よりもパッドポリシリコン溝20Tの壁面のテーパー角は小さくなることで、形成されるコンタクトプラグの上面は下面よりも面積が大きくなる。
パッドポリシリコン溝20Tを埋め込むように、シリコン窒化膜を50nm形成する。このシリコン窒化膜を第2層間膜23と呼ぶ。
ドレインコンタクトプラグ22上にキャパシタコンタクトホールを形成するための第5レジストマスク24を形成する。第5レジストマスク24には、キャパシタコンタクトホールを形成するための開口部が形成される。開口部のパターンはホール状で、直径S22は70nmである。開口部の平面状の配置は、その上に形成されるキャパシタの配置に対応して、隣接し合うキャパシタ同士間が互いに等間隔となるように形成された。
第5レジストマスク24を用いて、第2層間膜23、第3サイドウォール21SWを貫きドレインコンタクトプラグ22上面を開口するコンタクトホールを形成する。このコンタクトホールをキャパシタコンタクトホール25と呼ぶ。
キャパシタコンタクトバリア材26Bとして窒化チタン膜を5nm、キャパシタコンタクトプラグ材26Mとしてタングステン膜を50nm順次成膜する。
CMP法によりキャパシタコンタクトプラグ材とキャパシタコンタクトバリア材を研磨除去して、キャパシタコンタクトホール内にキャパシタコンタクトプラグ26を形成する。
シリコン酸化膜を1.5μm形成する。このシリコン酸化膜をキャパシタ層間膜27と呼ぶ。
キャパシタ層間膜27を貫き、キャパシタコンタクトプラグ26上面を開口するキャパシタ電極ホールを形成する。窒化膜から成る第2層間膜23をストッパ膜としてエッチングを行い、キャパシタ電極ホールの基板との到達などの問題を抑制する。キャパシタ電極ホールは、平面視で、キャパシタコンタクトプラグ26と同じ位置に形成された。
キャパシタ電極ホールの側面から底面を覆うキャパシタ下部電極28を形成する。
キャパシタ下部電極28上にキャパシタ絶縁膜29を形成する。
キャパシタ絶縁膜29上にキャパシタ上部電極膜を形成する。
キャパシタ上部電極膜をパターニングしてキャパシタ上部電極30を形成する。
キャパシタ上部電極上に上部層間膜31を形成する。
半導体基板上に形成された素子と接続するコンタクトを形成する(図示されず)。
コンタクトに接続し、上部配線バリア層32Bと上部配線主配線層32Mから構成される上部配線32を形成する。
実施例1では、ドレインコンタクトプラグ22とキャパシタ下部電極28の間に、キャパシタコンタクトプラグ26を形成し、窒化膜から成る第2層間膜23をストッパ膜として、深いキャパシタ電極ホールのエッチングを行った。キャパシタ電極ホールのエッチングの深さ制御に問題なければ、キャパシタコンタクトプラグ26は形成しないで済ませることも可能である。その方法を実施例2では開示する。
実施例1の図20工程の後、実施例1の図25工程と同様にキャパシタ層間膜27の形成を行う。
キャパシタ層間膜27を貫き、ドレインコンタクトプラグ22上面を開口するキャパシタ電極ホールを形成する。エッチングでは、コンタクトホールが基板まで到達しないように行う。キャパシタ電極ホールの平面状の配置は実施例1と同じである。
この後は、実施例1の図25工程と同様の工程を経てメモリセルが完成する。
実施例1では、パッドポリシリコン膜20をドレインコンタクトホール内に埋め込んだ後、ビット線ハードマスク13上面が露出する程度までエッチバックを行っていた。このエッチバックで、パッドポリシリコン膜20の高さをビット線ハードマスク13よりも低くしていたのは、ビット線の上にパッドポリシリコン膜20が残ると、Y方向間のドレインコンタクトプラグ22が分離できず、短絡を起こしてしまうからである。逆にビット線ハードマスク13から十分深くまでエッチバックしてしまうと、前述のようにビット線の側壁にも第3サイドウォール膜が残ってしまう場合があり、X方向間のドレインコンタクトプラグ22の分離が不十分となる。このように、ウエハ内でのパッドポリシリコン膜20のエッチバックは比較的均一であることが求められる。
実施例1同様に、X方向、Y方向、α方向、β方向を、図27(C)に示すように定義する。
各図(C)は上面図、図32(D)は、図32(A)のZ6−Z6’で切った半導体基板に平行な断面図、図27(B)、図28(B1)〜31(B1)は、各図(C)に示すX方向に沿ったX1−X1’線で切った半導体基板に垂直な断面図、図28(B2)〜31(B2)は、各図(C)に示すX方向に沿ったX2−X2’線で切った半導体基板に垂直な断面図、各図(A)は、各図(C)又は(D)に示すY方向に沿ったY1−Y1’線で切った半導体基板に垂直な断面図を示す。
実施例1の図17工程で説明したパッドポリシリコン膜20のエッチバックを、図27に示すように、ビット線ハードマスク13上面の上に残すように行う。なお、場所によっては、ビット線ハードマスク13上面が露出していても問題ない。
実施例1の図18工程と同様に第3サイドウォール膜21を形成する。膜厚は、60nmで形成した。なお、膜厚は、図29工程で形成されるパッドポリシリコン溝20Tの底部の開口幅に応じて調整して行う。
実施例1の図19工程と同様に第3サイドウォール膜21をエッチバックして、第3サイドウォール21SWを形成する。
実施例1の図20工程と同様に、パッドポリシリコン膜20をエッチングして、パッドポリシリコン溝20Tを形成する。実施例1の図20工程では、この段階で同図(A)に示すように、X方向には左右に分離され、一つのドレイン拡散層に一つのパッドポリシリコン膜20が形成される構造となるが、同図(B1)に示すように、Y方向にはビット線上を跨いで電気的に繋がっている。
パッドポリシリコン溝20Tを埋め込むようにシリコン窒化膜からなる第2層間膜23を50nm形成した。
CMP法により、第2層間膜23、第1層間膜フィン16F、ビット線ハードマスク13を研磨して、ビット線12を構成するビット線タングステン膜12Mが露出しないように、ビット線ハードマスク13が存在する途中の位置まで削りこむ。
この後は、実施例2の図26工程と同様に、キャパシタ層間膜形成以降の工程を行う。なお、図31工程の後に層間膜を形成して、実施例1の図21〜24工程と同様の工程を行い、キャパシタコンタクトプラグ26を形成することも可能である。
微細化に伴い容量コンタクトの面積は小さくなり、コンタクト抵抗が高くなる。上記のようにコンタクトプラグとしてメタルプラグを用いると、コンタクト抵抗の低減を図ることができるが、容量コンタクトでは、リフレッシュ特性の悪化や、従来の微細なコンタクトホールへの埋め込み性の悪化などの問題がある。例えば、図36は、従来のメタル構造(W/TiN/Ti/CoSi)のコンタクトを示す。
・TiN/Ti/CoSi:CF4/Cl2/BCl3=20/40/120sccm、圧力=1.3Pa(10mTorr)、ソースパワー=800W、バイアスパワー=50W
・DOPOS:HBr/N2/O2=250/50/5sccm、圧力=2.7Pa(20mTorr)、ソースパワー=400W、バイアスパワー=90W
1P 半導体ピラー
2 素子分離膜
2P 絶縁体ピラー
3 拡散層
3S ソース拡散層
3D ドレイン拡散層
4 マスク絶縁膜
5 第1レジストマスク
6 ゲートトレンチ
7 ゲート絶縁膜
8 ゲート電極
9 埋め込み窒化膜
10 第2レジストマスク
11 ビット線コンタクト開口部
12 ビット線
13 ビット線ハードマスク
14 第3レジストマスク
15 第1サイドウォール
16 第1層間膜
16F 第1層間膜フィン
17 第4レジストマスク
18 ドレインコンタクトホール
19 第2サイドウォール
20 パッドポリシリコン膜
20B パッドポリシリコン埋設体
20T パッドポリシリコン溝
21 第3サイドウォール膜
21SW 第3サイドウォール
22 ドレインコンタクトプラグ
23 第2層間膜
24 第5レジストマスク
25 キャパシタコンタクトホール
26 キャパシタコンタクト
27 キャパシタ層間膜
28 キャパシタ下部電極
29 キャパシタ絶縁膜
30 キャパシタ上部電極
31 上部層間膜
32 上部配線
41 第2サイドウォール(シリサイド用)
42 ポリシリコン膜
43 金属シリサイド層(コバルトシリサイド層)
44 バリア膜
45 W膜
46 絶縁膜
51 絶縁層
52 コンタクトプラグ
61 絶縁層
62 第1のコンタクトプラグ
63 第2のコンタクトプラグ
100 絶縁層
101 第1の溝
102 埋め込み層
103 サイドウォール
201 シリコン基板
202 埋め込みN型不純物拡散層
203 マスクSiN膜
204 溝
205 ゲート絶縁膜
206 埋め込み層
207 サイドウォール
208 ゲート電極
209 埋め込み絶縁膜
210 N型不純物拡散層
Claims (34)
- 半導体基板上に、第1の方向に延在し、底部の幅より上部の幅が広い第1の溝を形成する工程と、
前記第1の溝内に、前記溝の上端より低い位置まで埋め込み層を形成する工程と、
前記埋め込み層上に露出している前記第1の溝の側壁を覆うサイドウォールを形成する工程と、
前記サイドウォールをマスクとして前記埋め込み層をエッチングして第1の方向に分離する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記埋め込み層は、導電材料からなる請求項1に記載の半導体装置の製造方法。
- 前記埋め込み層を、前記第1の方向と交差する第2の方向に分離する工程を有する請求項1又は2に記載の半導体装置の製造方法。
- 前記埋め込み層の第2の方向への分離は、前記第1の溝を第2の方向に分離する仕切り部を設け、該仕切り部を設けた第1の溝内に前記埋め込み層を形成することで、少なくとも前記第1の溝底部で前記埋め込み層を第2の方向に分離することを含む請求項3に記載の半導体装置の製造方法。
- 前記埋め込み層を前記仕切り部高さと同等の高さとし、前記サイドウォールを前記埋め込み層及び前記仕切り部上に形成する請求項4に記載の半導体装置の製造方法。
- 前記埋め込み層を前記仕切り部上面を覆うように形成し、前記埋め込み層を第1の方向に分離した後、前記仕切り部上面が露出するまで前記埋め込み層高さを低減する請求項4に記載の半導体装置の製造方法。
- 半導体基板上に形成された絶縁材料層と、
該絶縁材料層を上下に貫通する導電材料プラグと、を備え、
該導電材料プラグの上面と下面の中心位置が平面視上ずれており、該導電材料プラグは、前記ずれ方向の延長線上の少なくとも一つの側面に実質的な段差がないことを特徴とする半導体装置。 - 前記導電材料プラグの上面及び下面が略矩形に形成された請求項7に記載の半導体装置。
- 前記導電材料プラグの上面が、当該導電材料プラグの下面よりその面積が大きいことを特徴とする請求項7又は8に記載の半導体装置。
- 半導体基板上に形成された絶縁材料層と、
該絶縁材料層を上下に貫通する第1及び第2の導電材料プラグと、を備え、
該第1及び第2の導電材料プラグの上面中心間の距離は下面中心間の距離よりも大きいことを特徴とする半導体装置。 - 前記第1及び第2の導電材料プラグの上面及び下面が略矩形に形成された請求項10に記載の半導体装置。
- 前記第1及び第2の導電材料プラグは、それぞれ導電材料プラグの下面よりその上面の面積が大きいことを特徴とする請求項10又は11に記載の半導体装置。
- 前記第1及び第2の導電材料プラグをプラグ対として、該プラグ対が一方向に複数配列された請求項10乃至12のいずれか1項に記載の半導体装置。
- 前記プラグ対の下面分離幅が、最小加工寸法F値以下の幅である請求項13に記載の半導体装置。
- 前記プラグ対は、隣接するプラグ対の隣り合う2つの導電材料プラグの上面中心距離が、各プラグ対の2つの導電材料プラグの上面中心距離に略等しくなるように配置されている請求項13又は14に記載の半導体装置。
- 前記第1及び第2の導電材料プラグは、ポリシリコン膜上に金属シリサイド層とメタルプラグが積層されたハイブリッド構造を有する請求項10乃至15のいずれか1項に記載の半導体装置。
- 前記メタルプラグは、バリア層と金属層の積層構造であり、前記メタルプラグの一側面で前記金属層が絶縁層に直接接触している請求項16に記載の半導体装置。
- 前記半導体装置は、半導体基板上に一つの拡散層を共有する2つのトランジスタを一セル単位として有し、前記第1及び第2の導電材料プラグは、前記セル単位の2つのトランジスタの共有されていない拡散層に接続される請求項10乃至17のいずれか1項に記載の半導体装置。
- 前記第1及び第2の導電材料プラグ上にそれぞれ電気的に接続されたキャパシタを有する請求項18に記載の半導体装置。
- 前記導電材料プラグ上に接続されるコンタクトプラグを介して前記キャパシタの下部電極が電気的に接続される請求項19に記載の半導体装置。
- 前記導電材料プラグ上に前記キャパシタの下部電極が接して形成される請求項19に記載の半導体装置。
- 前記トランジスタは、半導体基板中に埋め込まれた導電体をゲート電極とする請求項18乃至21のいずれか1項に記載の半導体装置。
- 前記セル単位の2つのトランジスタの共有される拡散層に接続されるビット線を有し、前記導電材料プラグの一側面は、前記ビット線の側壁に形成された側壁絶縁膜で規定される請求項22に記載の半導体装置。
- 第1の方向に延在するワード線をゲート電極として有し、第1の方向と交差する第3の方向に延在する活性領域に形成されたトランジスタであって、一つの拡散層を共有する2つのトランジスタをセル単位として複数並設する工程、
前記セル単位の共有される拡散層に電気的に接続されるビット線と該ビット線の上面及び側面を覆う絶縁膜とを、前記第1及び第3の方向と交差する第2の方向に延在する凸状構造として形成する工程、
全面に第1の絶縁膜を堆積した後、前記第1の方向に延在し底部の幅より上部の幅が広い第1の溝を形成し、前記凸状構造を露出すると共に、前記第1の方向に隣接する2つセル単位の隣接する拡散層表面を露出する第1の開口部を形成する工程、
全面に第1の導電材料を堆積し、少なくとも前記第1の溝壁面を構成する前記第1の絶縁膜が露出するまでエッチバックする工程、
前記第1の導電材料上に、第2の絶縁膜を堆積し、エッチバックすることにより前記第1の溝内に露出させた前記第1の絶縁膜側面に第1のサイドウォールを形成すると共に前記第1の導電材料の一部を露出させる工程、
前記第1のサイドウォールをマスクとしてエッチングすることで、前記第1の導電材料を前記第1の方向に沿って分離する工程と、
を備え、
前記第1の導電材料は、最終的に前記ビット線上の絶縁膜表面より低くなるように形成され、前記第1の開口部内において隣接する2つの拡散層にそれぞれ接続される第1のコンタクトプラグとなることを特徴とする半導体装置の製造方法。 - 前記セル単位を構成する2つのトランジスタは、
半導体基板に前記第3の方向に延在する複数の分離溝を形成する工程、
前記分離溝に絶縁材料を埋め込んで素子分離領域を形成する工程、
前記素子分離領域に挟まれた半導体基板表面に不純物を注入し拡散層を形成する工程、
半導体基板上に第3の絶縁膜を形成する工程、
前記第3の絶縁膜を貫通し、前記半導体基板に前記第1の方向に延在し、前記分離溝より浅く且つ前記拡散層より深い複数の第2の溝を形成する工程、
前記第2の溝に露出する半導体基板表面に絶縁膜を形成した後、第2の導電材料を前記第2の溝の上端から後退させて埋め込んでワード線を形成し、前記第2の溝で分離された拡散層の一つを共有する2つのトランジスタからなるセル単位を前記第3の方向に複数並設する工程、及び
前記ワード線上の第2の溝内を第4の絶縁膜で埋め込む工程、
とにより形成される請求項24に記載の半導体装置の製造方法。 - 前記第2の方向に延在する凸状構造は、
前記セル単位の共有する拡散層表面を露出する前記第1の方向に延在する第3の溝を形成する工程と、
全面に第3の導電材料及び第5の絶縁膜を積層し、該積層物を前記第2の方向に延在するようパターニングして、前記第3の溝内で拡散層と接続されるビット線を形成する工程と、
前記ビット線の側面に第6の絶縁膜からなる第2のサイドウォールを形成する工程と、
により形成される請求項25に記載の半導体装置の製造方法。 - 前記第1の導電材料のエッチバックは、前記ビット線上の第5の絶縁膜表面が露出する高さまで行うことを特徴とする請求項26に記載の半導体装置の製造方法。
- 前記第1の導電材料のエッチバックは、前記ビット線上の第5の絶縁膜表面が露出されない高さまで行い、
前記第1の導電材料を前記第1の方向に沿って分離した後、全面に第7の絶縁膜を堆積し、前記第5の絶縁膜表面が露出するまで平坦化する工程を有する請求項26に記載の半導体装置の製造方法。 - 第1の方向に延在するワード線をゲート電極として有し、第1の方向と交差する第3の方向に延在する活性領域に形成されたトランジスタであって、一つの拡散層を共有する2つのトランジスタをセル単位として複数並設する工程、
前記セル単位の共有される拡散層に電気的に接続されるビット線と該ビット線の上面を覆う第5の絶縁膜と該ビット線の側面に第2のサイドウォールとなる第6の絶縁膜を、前記第1及び第3の方向と交差する第2の方向に延在する凸状構造として形成する工程、
全面に第1の絶縁膜を堆積した後、前記第1の方向に延在し底部の幅より上部の幅が広い第1の溝を形成し、前記凸状構造を露出すると共に、前記第1の方向に隣接する2つセル単位の隣接する拡散層表面を露出する第1の開口部を形成する工程、
前記第1の溝の壁面及び前記凸状構造の側面に第3のサイドウォールを形成する工程、
全面にポリシリコン膜を堆積し、少なくとも前記第5の絶縁膜が露出し、該第5の絶縁膜上面から所定の深さまでエッチバックする工程、
前記エッチバックしたポリシリコン膜上に、金属シリサイド層を形成し、さらに前記金属シリサイド層上にバリア層を形成した後、前記第1の溝を充填しない膜厚で金属層を形成する工程、
前記金属層をエッチバックしてバリア層を露出させた後、前記金属層をマスクにバリア層、金属シリサイド層、ポリシリコン膜をエッチバックして前記第1の方向に沿って分離する工程と、
全面に第7の絶縁膜を形成した後、前記第5の絶縁膜が露出するまで平坦化する工程と
を備え、前記拡散層に接続されるハイブリッド構造の第1のコンタクトプラグを形成する半導体装置の製造方法。 - 前記第1のコンタクトプラグにそれぞれ電気的に接続されるキャパシタを形成する工程を備える請求項24乃至29のいずれか1項に記載の半導体装置の製造方法。
- 前記キャパシタは、前記第1のコンタクトプラグに直接接続される請求項30に記載の半導体装置の製造方法。
- 前記キャパシタは、前記第1のコンタクトプラグに接続されるキャパシタコンタクトプラグ上に形成される請求項30に記載の半導体装置の製造方法。
- 前記素子分離領域の幅と素子分離領域に挟まされた半導体基板表面の幅が、略等しい幅に形成される請求項24乃至32のいずれか1項に記載の半導体装置の製造方法。
- 前記第1のコンタクトプラグにおける下面の分離幅が、最小加工寸法F値以下の幅である請求項24乃至33のいずれか1項に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011091071A JP2011243960A (ja) | 2010-04-21 | 2011-04-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010097830 | 2010-04-21 | ||
JP2010097830 | 2010-04-21 | ||
JP2011091071A JP2011243960A (ja) | 2010-04-21 | 2011-04-15 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011243960A true JP2011243960A (ja) | 2011-12-01 |
Family
ID=44815092
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011091071A Ceased JP2011243960A (ja) | 2010-04-21 | 2011-04-15 | 半導体装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20110260288A1 (ja) |
JP (1) | JP2011243960A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2014123177A1 (ja) * | 2013-02-08 | 2014-08-14 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置の製造方法 |
JP2014203912A (ja) * | 2013-04-03 | 2014-10-27 | 東京エレクトロン株式会社 | プラズマ処理方法及びプラズマ処理装置 |
WO2014185360A1 (ja) * | 2013-05-13 | 2014-11-20 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置の製造方法 |
TWI473211B (zh) * | 2012-10-19 | 2015-02-11 | Inotera Memories Inc | 記憶體裝置及其節點製造方法 |
JP2018197713A (ja) * | 2017-05-24 | 2018-12-13 | 三菱電機株式会社 | 赤外線センサおよび赤外線固体撮像装置 |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8450207B2 (en) * | 2011-06-21 | 2013-05-28 | Nanya Technology Corp. | Method of fabricating a cell contact and a digit line for a semiconductor device |
TWI462275B (zh) * | 2011-11-14 | 2014-11-21 | Inotera Memories Inc | 記憶體結構 |
TWI520264B (zh) | 2013-02-06 | 2016-02-01 | 華亞科技股份有限公司 | 隔離結構之製作方法 |
KR102019375B1 (ko) * | 2013-03-05 | 2019-09-09 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조방법, 그리고 반도체 장치를 포함하는 마이크로프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템 |
US9178143B2 (en) | 2013-07-29 | 2015-11-03 | Industrial Technology Research Institute | Resistive memory structure |
US10490497B2 (en) * | 2014-06-13 | 2019-11-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Selective formation of conductor nanowires |
KR102212393B1 (ko) * | 2014-12-17 | 2021-02-04 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
CN106876319B (zh) | 2015-12-10 | 2018-03-27 | 华邦电子股份有限公司 | 存储元件的制造方法 |
CN110459507B (zh) * | 2018-05-07 | 2020-12-01 | 联华电子股份有限公司 | 一种半导体存储装置的形成方法 |
CN110581103B (zh) | 2018-06-07 | 2022-04-12 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
US20220199540A1 (en) * | 2020-12-17 | 2022-06-23 | Intel Corporation | Guided vias in microelectronic structures |
US20230008819A1 (en) * | 2021-07-09 | 2023-01-12 | Winbond Electronics Corp. | Semiconductor device and method of forming the same |
CN117355130A (zh) * | 2022-06-21 | 2024-01-05 | 长鑫存储技术有限公司 | 半导体结构及其形成方法、存储器 |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11195701A (ja) * | 1998-01-06 | 1999-07-21 | Nec Corp | 半導体装置及びその製造方法 |
JP2003188281A (ja) * | 2001-12-17 | 2003-07-04 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2005354029A (ja) * | 2004-06-09 | 2005-12-22 | Hynix Semiconductor Inc | 低いコンタクト抵抗を有する半導体素子及びその製造方法 |
JP2008227477A (ja) * | 2007-02-15 | 2008-09-25 | Nec Electronics Corp | 半導体記憶装置 |
JP2008263201A (ja) * | 2007-04-13 | 2008-10-30 | Qimonda Ag | メモリセルアレイを備えた集積回路および集積回路の形成方法 |
JP2009076912A (ja) * | 2007-09-18 | 2009-04-09 | Samsung Electronics Co Ltd | 厚さが減少した半導体素子、これを採用する電子製品及びその製造方法 |
JP2009164534A (ja) * | 2008-01-10 | 2009-07-23 | Elpida Memory Inc | 半導体装置およびその製造方法 |
WO2009096469A1 (ja) * | 2008-01-29 | 2009-08-06 | Unisantis Electronics (Japan) Ltd. | 半導体記憶装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5250450A (en) * | 1991-04-08 | 1993-10-05 | Micron Technology, Inc. | Insulated-gate vertical field-effect transistor with high current drive and minimum overlap capacitance |
US5460987A (en) * | 1994-12-27 | 1995-10-24 | United Microelectronics Corporation | Method of making field effect transistor structure of a diving channel device |
DE10108290A1 (de) * | 2001-02-21 | 2002-09-12 | Infineon Technologies Ag | Elektroanordnung zur Ladungsspeicherung |
JP4797265B2 (ja) * | 2001-03-21 | 2011-10-19 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
KR100548996B1 (ko) * | 2003-07-14 | 2006-02-02 | 삼성전자주식회사 | 바 형태의 스토리지 노드 콘택 플러그들을 갖는 디램 셀들및 그 제조방법 |
KR100971420B1 (ko) * | 2008-04-04 | 2010-07-21 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
-
2011
- 2011-04-15 JP JP2011091071A patent/JP2011243960A/ja not_active Ceased
- 2011-04-20 US US13/090,565 patent/US20110260288A1/en not_active Abandoned
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11195701A (ja) * | 1998-01-06 | 1999-07-21 | Nec Corp | 半導体装置及びその製造方法 |
JP2003188281A (ja) * | 2001-12-17 | 2003-07-04 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2005354029A (ja) * | 2004-06-09 | 2005-12-22 | Hynix Semiconductor Inc | 低いコンタクト抵抗を有する半導体素子及びその製造方法 |
JP2008227477A (ja) * | 2007-02-15 | 2008-09-25 | Nec Electronics Corp | 半導体記憶装置 |
JP2008263201A (ja) * | 2007-04-13 | 2008-10-30 | Qimonda Ag | メモリセルアレイを備えた集積回路および集積回路の形成方法 |
JP2009076912A (ja) * | 2007-09-18 | 2009-04-09 | Samsung Electronics Co Ltd | 厚さが減少した半導体素子、これを採用する電子製品及びその製造方法 |
JP2009164534A (ja) * | 2008-01-10 | 2009-07-23 | Elpida Memory Inc | 半導体装置およびその製造方法 |
WO2009096469A1 (ja) * | 2008-01-29 | 2009-08-06 | Unisantis Electronics (Japan) Ltd. | 半導体記憶装置 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI473211B (zh) * | 2012-10-19 | 2015-02-11 | Inotera Memories Inc | 記憶體裝置及其節點製造方法 |
WO2014123177A1 (ja) * | 2013-02-08 | 2014-08-14 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置の製造方法 |
JP2014203912A (ja) * | 2013-04-03 | 2014-10-27 | 東京エレクトロン株式会社 | プラズマ処理方法及びプラズマ処理装置 |
WO2014185360A1 (ja) * | 2013-05-13 | 2014-11-20 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置の製造方法 |
JP2018197713A (ja) * | 2017-05-24 | 2018-12-13 | 三菱電機株式会社 | 赤外線センサおよび赤外線固体撮像装置 |
Also Published As
Publication number | Publication date |
---|---|
US20110260288A1 (en) | 2011-10-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR102471722B1 (ko) | 반도체 메모리 장치 | |
JP2011243960A (ja) | 半導体装置及びその製造方法 | |
KR100985412B1 (ko) | 저 시트저항 워드라인과 수직채널트랜지스터를 구비한반도체장치 및 그 제조 방법 | |
KR20190063092A (ko) | 반도체 메모리 장치 및 이의 제조 방법 | |
KR100618819B1 (ko) | 오버레이 마진이 개선된 반도체 소자 및 그 제조방법 | |
WO2014123170A1 (ja) | 半導体装置及びその製造方法 | |
JP2930110B2 (ja) | 半導体記憶装置およびその製造方法 | |
US20220384449A1 (en) | Semiconductor memory device and method of fabricating the same | |
US8999827B2 (en) | Semiconductor device manufacturing method | |
CN116313772A (zh) | 使用增强的图案化技术制造半导体装置的方法 | |
TW201322255A (zh) | 動態隨機存取記憶體結構及其製作方法 | |
US6555481B2 (en) | Semiconductor device and its manufacture | |
JP2013201414A (ja) | 半導体装置及びその製造方法 | |
TWI803181B (zh) | 半導體記憶體裝置 | |
TWI718806B (zh) | 記憶裝置及其製造方法 | |
WO2014123176A1 (ja) | 半導体装置及びその製造方法 | |
TWI841177B (zh) | 半導體存儲裝置 | |
US11785763B2 (en) | Semiconductor devices having contact plugs | |
US20230389299A1 (en) | Semiconductor memory device and method of manufacturing the same | |
TWI839019B (zh) | 使用增強圖案化技術製造半導體裝置的方法 | |
US20230320080A1 (en) | Semiconductor memory device | |
TW202347629A (zh) | 半導體裝置 | |
KR20240076548A (ko) | 반도체 소자 및 이의 제조 방법 | |
JPH036857A (ja) | 半導体装置およびその製造方法 | |
KR20220162019A (ko) | 반도체 메모리 소자 및 이의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20130730 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140407 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20140411 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20150327 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150331 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150331 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20150401 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20150619 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150924 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20151013 |
|
A045 | Written measure of dismissal of application [lapsed due to lack of payment] |
Free format text: JAPANESE INTERMEDIATE CODE: A045 Effective date: 20160223 |