WO2021172170A1 - ランダムアクセス型メモリ回路及びメモリシステム - Google Patents

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WO2021172170A1
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memory
memory cell
unit
random access
drive voltage
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丹沢　徹
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国立大学法人静岡大学
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    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay

Definitions

  • the embodiment relates to a random access type memory circuit and a memory system.
  • Non-Patent Document 1 describes a technique for optimizing the time width of pre-emphasis in order to shorten the delay time.
  • the present embodiment has been made in view of the above problems, and an object of the present embodiment is to provide a random access type memory capable of realizing a high access speed and a memory system including the random access type memory.
  • the random access type memory circuit is a wiring unit for connecting a plurality of memory cells and a plurality of memory cells to each other and applying a drive voltage for driving the memory cells.
  • a drive voltage with a prepulse set is generated at a timing corresponding to the rise or fall of a voltage signal that changes by a predetermined voltage value in a step-like manner with the memory array section including the above, and the drive voltage is applied to the terminals of the wiring section.
  • a control unit that controls the voltage application unit so that the prepulse time width or peak value at the drive voltage is variably set based on the voltage application unit and the address information that specifies the access destination memory cell received from the outside. And an access unit that accesses the memory cell specified by the address information.
  • the voltage application unit generates a drive voltage in which a prepulse is set at the timing of rising or falling of a stepped voltage signal, and the drive voltage is sent to the terminal of the wiring unit. It is applied.
  • the control unit changes the prepulse time width or peak value based on the address information received from the outside, and the access unit accesses the memory cell specified by the address information.
  • the memory cell can be driven by using a drive voltage having a prepulse of a time width or a peak value according to the address of the memory cell to be accessed, so that the delay time of the rise of the drive voltage transmitted to the memory cell is delayed. Can be shortened.
  • the drive time of the memory cell to be accessed in the random access type memory circuit can be shortened each time, and the access speed can be increased.
  • the access speed can be increased in the random access type memory circuit.
  • FIG. 6 shows the schematic structure of the memory device which includes the random access type memory circuit which concerns on one preferred embodiment of this invention. It is a block diagram which shows the whole structure of the memory circuit 1 of FIG. It is a figure which shows the circuit structure around the memory array part 11 of the memory circuit 1. It is a figure which shows the waveform of the drive voltage generated by the drive voltage control unit 23. It is a graph which shows the result of having calculated the delay time t delay of the drive voltage at each connection point on a word line WL when the prepulse period T pre is changed by theoretical calculation. 6 is a timing chart showing an example of a signal waveform in each part of the memory circuit 1 when the access destination memory cell MC is in the “range 1” on the near end side. 6 is a timing chart showing an example of a signal waveform in each part of the memory circuit 1 when the access destination memory cell MC is in the “range 2” on the far end side. It is a figure which shows the waveform of the drive voltage generated in an embodiment.
  • the memory circuit 1 which is a random access type memory circuit according to a preferred embodiment of the present invention, can be used as a memory device (memory system) 100 in combination with a memory controller 3.
  • the memory controller 3 is an IC that is connected to the memory circuit 1 so as to be able to transmit and receive electric signals via the system bus BUS and controls the operation of the memory circuit 1. Writing or reading data from the memory circuit 1, that is, accessing the memory circuit 1 is performed.
  • the memory controller 3 receives an address information for designating an access destination address (memory cell) in the memory circuit 1 via the system bus BUS, and an access type in response to an external request. Is specified to send a command requesting access to the memory circuit 1.
  • Examples of the type specified by the command include reading data from the memory cell in the memory circuit 1 and writing data to the memory cell in the memory circuit 1.
  • the memory controller 3 transmits / receives the data written to the designated address in the memory circuit 1 or the data read from the corresponding address to / from the memory circuit 1.
  • FIG. 2 is a block diagram showing the overall configuration of the memory circuit 1.
  • the memory circuit 1 is a semiconductor memory in which a plurality of transistors (MOSFETs) are mounted on a semiconductor chip.
  • the memory circuit 1 includes a memory array unit 11, a sense amplifier unit (access unit) 13, an input buffer circuit 15, and an output. It includes a buffer circuit 17, address decoders 19 and 21, a drive voltage control unit (voltage application unit, control unit) 23, and a line decoder 25.
  • the memory array unit 11, the sense amplifier unit 13, the input buffer circuit 15, the output buffer circuit 17, the address decoders 19 and 21, the drive voltage control unit 23, and the line decoder 25 are formed on the same semiconductor chip. ..
  • the memory array unit 11 is configured by arranging a plurality of memory cells composed of transistors (MOSFETs) in a two-dimensional array, and has a function of storing binary or multi-valued data in each of the memory cells.
  • the memory array unit 11 includes a plurality of sub-array units in which a plurality of (for example, 1024) memory cells are arranged in a one-dimensional (linear) manner.
  • the input buffer circuit 15 receives the address information and the command from the memory controller 3 via the system bus BUS.
  • the address decoder 19 converts the address information into a row address (hereinafter, referred to as a low address) that specifies a sub-array unit in the memory array unit 11 of the access destination.
  • the address decoder 21 converts the address information into a column address (hereinafter, referred to as a column address) that specifies a memory cell in the access destination subarray unit.
  • the sense amplifier unit 13 measures the current or voltage of the bit line electrically connected to each memory cell of the sub-array unit of the memory array unit 11, and the data stored in each memory cell according to the current or voltage. Detect values (perform data sensing). That is, the sense amplifier unit 13 performs data sensing on the memory cell corresponding to the column address output from the address decoder 21, and outputs the data detected as a result to the output buffer circuit 17.
  • the drive voltage control unit 23 performs an operation of writing data or reading data in a memory cell at a predetermined address in the memory circuit 1 according to address information and a command received from the memory controller 3 via the input buffer circuit 15. Control. For example, when writing data, the drive voltage control unit 23 controls the input buffer circuit 15 and the data writing circuit unit (not shown) so as to store the data in a memory cell at a predetermined address. Further, the drive voltage control unit 23 controls the line decoder 25 and the sense amplifier unit 13 at the time of reading the data so as to read the data from the memory cell at the predetermined address.
  • the drive voltage control unit 23 includes a control circuit such as a small processor and a voltage signal generation circuit including an amplifier, a transistor, and the like.
  • the drive voltage control unit 23 when the drive voltage control unit 23 is requested to read data by a command, the prepulse time width or peak value is set according to the column address specified in the address information based on the address information. Generates the set drive voltage (details will be described later). Further, the drive voltage control unit 23 controls the timing at which the sense amplifier unit 13 starts data sensing and the timing at which the sense amplifier unit 13 outputs data.
  • the line decoder 25 selects a sub-array unit corresponding to the low address input from the address decoder 19, and applies the drive voltage generated by the drive voltage control unit 23 to the selected ab-array unit.
  • the output buffer circuit 17 outputs the value of the data detected by the sense amplifier unit 13 for the memory cell corresponding to the column address to the memory controller 3 via the system bus BUS.
  • FIG. 3 shows the circuit configuration around the memory array unit 11 of the memory circuit 1.
  • Each sub-array unit 11a in the memory array unit 11 is electrically connected to a plurality of (for example, 1024) memory cell MCs arranged linearly and those memory cell MCs to drive the memory cell MC.
  • It has a word line WL, which is a linear wiring portion for applying a voltage.
  • the word line WL is electrically connected to the gate of the memory cell MC.
  • the plurality of memory cells MC are not limited to being arranged linearly, and may be arranged along a curve or along a polygonal line. In such a case, the word line WL is formed in a curved line or a polygonal line so as to connect the plurality of memory cells MC to each other.
  • the word line WL has a terminal TL for applying a drive voltage from the line decoder 25, and the gates of the plurality of memory cells MC are each located at a predetermined distance from the terminal TL side along the word line WL.
  • the connection points CL 1 , CL 2 , CL 3 , CL 4 , ... Provided at intervals, the connection points are electrically connected to the word line WL.
  • the switch 27 included in the line decoder 25 is turned on to selectively select from the drive voltage control unit 23. The drive voltage is applied.
  • each memory cell MC in the sub-array unit 11a is provided with a plurality (for example, 1024) sense amplifiers SA corresponding to each memory cell MC in the sense amplifier unit 13, and a bit line as a wiring unit. It is electrically connected via BL.
  • the sense amplifier SA is electrically connected to the drain of the memory cell MC.
  • Each sense amplifier SA in the sense amplifier unit 13 is commonly provided in each corresponding memory cell MC in the plurality of sub-array units 11a. These sense amplifiers SA change the drain current (or drain voltage) of each memory cell MC according to the drive voltage which is a stepped voltage signal applied to the word line WL when reading data from each memory cell MC.
  • the value of the data stored in each memory cell MC is determined by detecting and comparing the drain current (or drain voltage) with the threshold value. At this time, the sense amplifier SA corresponding to the column address output from the address decoder 21 is selected, and the value of the data determined by the selected sense amplifier SA is output to the output buffer circuit 17.
  • FIG. 4 shows a waveform of the drive voltage generated by the drive voltage control unit 23.
  • the drive voltage control unit 23 rises up the voltage signal that changes (rises) by a predetermined voltage value E in a stepwise manner.
  • a drive voltage set with a prepulse of a peak value ( ⁇ ⁇ E, ⁇ is a preset real number) is generated.
  • the drive voltage control unit 23 voltage at the front portion corresponding to the rising of the stepped voltage signal for a variable period T pre .
  • the drive voltage is set so that a pre-emphasis voltage with a value of ⁇ ⁇ E is generated.
  • the drive voltage control unit 23 sets the connection points CL 1 , CL 2 , CL 3 , CL 4 , ... Of the memory cell MC based on the low address of the access destination memory cell MC specified by the address information.
  • a range of large and small distances from the terminal TL is specified, and the prepulse period Tpre is increased or decreased according to the range.
  • the distance referred to here is a distance along a path extending by the word line WL.
  • the drive voltage control unit 23 sets the range of the distance between the connection point of the memory cell MC and the terminal TL from the connection point CL 1 closest to the terminal TL on the word line WL to the intermediate point.
  • the range of the distance between the connection point of the memory cell MC specified by the drive voltage control unit 23 and the terminal TL is not limited to two ranges, and may be a range of three or more. In this case, the drive voltage control unit 23 increases or decreases the period Tpre stepwise by a value corresponding to the number of the specified range.
  • the word line WL in which the drive voltage generated by the drive voltage control unit 23 propagates is equivalent to a transmission line in which an impedance component (parasitic resistance component) and a capacitance component (parasitic capacitance component) excluding the conductance component and the reactance component are distributed.
  • the word line WL has a length from the terminal TL to the farthest connection point is l [m]
  • a resistance per unit length is R [ ⁇ / m]
  • a capacitance per unit length is C [F].
  • the total resistance can be estimated as R ⁇ l [ ⁇ ]
  • the total capacitance can be estimated as C ⁇ l [F].
  • FIG. 5 shows a graph of the result of theoretical calculation of the delay time of the drive voltage at each connection point on the word line WL when the prepulse period T pre is changed.
  • the drive voltage control unit 23 uses the above characteristics to set the prepulse period T pre so as to minimize the delay time t delay at the connection point of the memory cell MC to be accessed. At this time, the drive voltage control unit 23 sets the prepulse period T pre at each connection point with a value proportional to the magnitude of the resistance R and the capacitance C of the word line WL.
  • the drive voltage control unit 23 controls the timing of starting data sensing by the sense amplifier unit 13 and the timing of outputting data from the sense amplifier unit 13 in response to the control of the drive voltage as described above.
  • the drive voltage control unit 23 increases or decreases the waiting time (hereinafter referred to as latency) from the start timing of the access operation to the start of data sensing and data output according to the low address of the access destination memory cell MC. .. More specifically, the drive voltage control unit 23 sets the latency variably according to the range of the distance between the connection position on the word line WL of the memory cell MC determined by the low address and the terminal TL. This waiting time is set stepwise to correspond to the estimated delay time t delay with respect to the connection position on the word line WL and the set prepulse period T pre. At this time, the drive voltage control unit 23 sets the latency corresponding to the access destination memory cell MC with a value proportional to the size of the resistance R and the capacitance C of the word line WL.
  • FIG. 6 shows an example of the signal waveform in each part of the memory circuit 1 when the access destination memory cell MC is in the “range 1” on the near end side, and the part (a) shows the drive voltage applied to the memory cell MC.
  • the waveform of (b) shows the waveform of the data signal output from the sense amplifier SA
  • the part (c) shows the waveform of the data signal output from the output buffer circuit 17.
  • FIG. 7 shows an example of a signal waveform in each part of the memory circuit 1 when the access destination memory cell MC is in the “range 2” on the far end side, and the part (a) is applied to the memory cell MC.
  • the waveform of the drive voltage is shown in the part (b)
  • the waveform of the data signal output from the sense amplifier SA is shown in the part (b)
  • the waveform of the data signal output from the output buffer circuit 17 is shown in the part (c).
  • the drive voltage waveform is controlled so that the delay time t delay of the applied drive voltage is minimized according to the position of the access destination memory cell MC on the word line WL.
  • the latency up to the data sensing period T sense of the sense amplifier SA is set corresponding to this delay time t delay
  • the data output of the output buffer circuit 17 corresponds to the delay time t delay and the data sensing period T sense. Latency up to the period to out is controlled.
  • the read access time trad from the start of the access operation to the data output can be shortened by about 20% on average as compared with the case where the waveform control of the drive voltage is not performed.
  • the memory controller 3 controls the waiting time from the transmission of the command to the reading of the data output from the memory circuit 1 in accordance with the read access time read of the memory circuit 1.
  • Has a function Specifically, the memory controller 3 increases or decreases the waiting time from the transmission of the command to the reading of the data output on the system bus BUS according to the low address of the memory cell MC specified by the address information. This waiting time is preset according to the read access time read of the designated memory cell MC. As a result, the access time when accessing the memory circuit 1 from the memory controller 3 can be minimized.
  • the drive voltage control unit 23 In the above memory circuit 1, the drive voltage control unit 23 generates a drive voltage for which a prepulse is set at the rising timing of the stepped voltage signal, and the line decoder 25 sets the drive voltage to the terminal TL of the word line WL. Is applied to. At that time, the drive voltage control unit 23 changes the prepulse time width based on the address information received from the outside, and the sense amplifier unit 13 accesses the memory cell MC designated by the address information. As a result, the memory cell MC can be driven by using a drive voltage having a prepulse having a time width corresponding to the low address of the memory cell MC to be accessed, so that the rise of the drive voltage transmitted to the memory cell MC is delayed. The time t memory can be shortened. As a result, the drive time of the memory cell MC to be accessed in the random access type memory circuit 1 can be shortened each time, and the access speed can be increased.
  • the drive voltage control unit 23 increases or decreases the prepulse time width according to the magnitude of the distance between the connection position between the memory cell MC and the word line WL specified by the address information and the terminal TL. It is controlled. In this case, the drive voltage transmitted to the memory cell MC is increased or decreased according to the distance between the connection position on the word line WL of the memory cell MC and the terminal TL to which the drive voltage is applied.
  • the rise delay time t delay can be easily shortened. As a result, the access speed can be easily increased.
  • the sense amplifier unit 13 receives data from the request for access to the data access according to the size of the distance between the connection position between the memory cell MC and the word line WL specified by the address information and the terminal TL.
  • the waiting time is increased or decreased. By doing so, the waiting time until data access to the memory cell MC is increased or decreased according to the distance between the connection position in the word line WL of the memory cell MC and the terminal TL to which the drive voltage is applied, so that the memory cell
  • the speed of access to the MC can be optimized to a speed corresponding to the delay time t delay of the rise of the drive voltage. As a result, the access speed is surely increased.
  • the drive voltage control unit 23 controls so as to set the time width of the prepulse corresponding to the magnitude of the parasitic resistance and the parasitic capacitance in the word line WL.
  • the delay time t delay of the rise of the drive voltage transmitted to the memory cell MC can be shortened according to the electrical characteristics of the word line WL.
  • the access speed can be increased corresponding to the memory circuits 1 having different electrical characteristics.
  • the sense amplifier unit 13 sets the waiting time for data access to a time corresponding to the size of the parasitic resistance and the parasitic capacitance in the word line WL.
  • the speed of data access to the memory cell MC can be optimized to a speed corresponding to the electrical characteristics of the word line WL.
  • the access speed can be increased corresponding to the memory circuits 1 having different electrical characteristics.
  • the memory device 100 since the memory device 100 has a configuration including the memory circuit 1 and the memory controller 3, access to the memory cell MC in the memory circuit 1 is speeded up.
  • the memory controller 3 increases or decreases the latency from the transmission of the command to the reading of the data according to the position of the memory cell MC designated by the address information. According to such a configuration, the reading of data from the memory circuit 1 in the memory controller 3 is speeded up.
  • the present invention is not limited to the above-described embodiment.
  • the configuration of the above embodiment can be changed in various ways.
  • the above embodiment is not limited to storing binary data (1 bit) in the memory cell MC, and may operate so as to store multivalued (2 bits or more) data.
  • the above-described embodiment and modification are not limited to using a drive voltage in which the voltage rises stepwise as the drive voltage, and is configured to apply a drive voltage in which the voltage drops stepwise as the drive voltage. You may.
  • the drive voltage control unit 23 generates a drive voltage in which a prepulse is set at a timing corresponding to a fall of a stepped voltage signal.
  • the time width of the prepulse of the drive voltage is variably set according to the position of the memory cell MC of the access destination, but the peak value of the prepulse is variably set according to the position. It may be set. Further, both the prepulse time width and the prepulse peak value may be variably set according to the position of the memory cell MC.
  • the waveform of the drive voltage is controlled when reading the data from the memory cell MC, but the waveform of the drive voltage may be controlled in the same manner when writing the data to the memory cell MC. ..
  • the memory controller 3 constituting the memory device 100 of the above-described embodiment reads important data to be read as quickly as possible with respect to the terminal TL on the word line WL. It is preferable to operate so as to write to the address corresponding to the small connection point.
  • the above embodiment is not limited to storing binary data (1 bit) in the memory cell MC, and may operate so as to store multivalued (2 bits or more) data. Further, the above embodiment is not limited to using a drive voltage in which the voltage rises stepwise as the drive voltage, and may be configured to apply a drive voltage in which the voltage drops stepwise as the drive voltage. ..
  • the waveform of the drive voltage when 1-bit data is stored is shown in the part (a), and the waveform of the drive voltage when the 2-bit data is stored is shown in the part (b).
  • the part) shows the waveform of the drive voltage that descends in steps.
  • a waveform in which a prepulse is set for the voltage signal rising to the voltage value E is used, and when reading 2-bit data, a plurality of voltage values E1 and E2 are used.
  • E3 (E1 ⁇ E2 ⁇ E3) are sequentially increased in steps in multiple steps, and a drive voltage in which prepulses are set at a plurality of timings synchronized (corresponding) with the respective rising timings is used.
  • a drive voltage that first rises to the voltage value E3 in a step-like manner and then gradually falls to the voltage values E2 and E1 in a multi-step manner may be used.
  • E1 ⁇ E2 ⁇ E3 a prepulse with a high peak value is set in the positive voltage direction with respect to the rising width in synchronization with the timing at which the voltage E3 first rises (overdrive), and then at the respective timings when the voltage E2 and E1 fall.
  • a prepulse with a high peak value is set in the negative direction with respect to the fall width (underdrive). Even in these cases, the change of the time width of each prepulse is controlled based on the address information.
  • the control unit increases or decreases the prepulse time width or peak value according to the magnitude of the distance between the terminal and the connection position between the memory cell and the wiring unit specified by the address information. It is also preferable to control the method.
  • the rise of the drive voltage transmitted to the memory cell is caused by increasing or decreasing the prepulse time width or the peak value according to the distance between the connection position in the wiring portion of the memory cell and the terminal to which the drive voltage is applied.
  • the delay time can be easily reduced. As a result, the access speed can be easily increased.
  • distance as used herein means a distance along a path extending by the wiring portion.
  • the access by the access unit is to read the data from the memory cell.
  • data can be output at high speed from the random access type memory circuit.
  • the access unit increases or decreases the waiting time from the request for access to the access according to the size of the distance between the connection position between the memory cell and the wiring unit specified by the address information and the terminal. It is also preferable. By doing so, the waiting time until access to the memory cell is increased or decreased according to the distance between the connection position in the wiring portion of the memory cell and the terminal to which the drive voltage is applied, so that the speed of access to the memory cell is increased. Can be optimized for the speed corresponding to the delay time of the rise of the drive voltage. As a result, the access speed is surely increased.
  • control unit is controlled so as to set the time width or crest value of the prepulse corresponding to the magnitude of the parasitic resistance and the parasitic capacitance in the wiring unit.
  • the delay time for the rise of the drive voltage transmitted to the memory cell can be shortened according to the electrical characteristics of the wiring portion.
  • the access speed can be increased corresponding to the memory circuits having different electrical characteristics.
  • the access unit sets the waiting time to a time corresponding to the size of the parasitic resistance and the parasitic capacitance in the wiring unit.
  • the speed of access to the memory cell can be optimized to a speed corresponding to the electrical characteristics of the wiring portion.
  • the access speed can be increased corresponding to the memory circuits having different electrical characteristics.
  • another form of the memory system of the present invention is connected to the above-mentioned random access type memory circuit via a bus, and is a command for requesting address information and access from the random access type memory circuit.
  • the control circuit transmits a command requesting reading of data from the memory cell specified by the address information, reads the data output from the random access type memory circuit in response to the transmission of the command, and transmits the command. It is also preferable to increase or decrease the waiting time from reading data to the position of the memory cell specified by the address information.
  • the waiting time for reading the data from the bus is increased or decreased according to the position of the memory cell. NS. As a result, the reading of data from the random access type memory circuit in the control circuit is speeded up.
  • One aspect of the present disclosure is that a random access type memory circuit and a memory system can be used and the access speed can be increased.
  • Random access type memory circuit 3 ... Memory controller (control circuit), 11 ... Memory array unit, 13 ... Sense amplifier unit (access unit), 23 ... Drive voltage control unit (voltage application unit, control unit), 100 ... Memory device (memory system), MC ... memory cell, WL ... word line (wiring part), Voltage ... period (time width), TL ... terminal, BUS ... system bus.

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  • Microelectronics & Electronic Packaging (AREA)
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  • Read Only Memory (AREA)
  • Debugging And Monitoring (AREA)
  • Static Random-Access Memory (AREA)
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Abstract

アクセス速度の高速化を実現できるランダムアクセス型メモリを提供する。メモリ回路１は、複数のメモリセルＭＣと、複数のメモリセルＭＣを互いに接続し、メモリセルを駆動する駆動電圧を印加するためのワード線ＷＬとを含むメモリアレイ部１１と、ステップ状に所定電圧値ほど変化する電圧信号の立ち上りあるいは立ち下りに対応したタイミングにおいてプリパルスが設定された駆動電圧を生成し、駆動電圧をワード線ＷＬの端子ＴＬに印加し、外部から受信されたアクセス先のメモリセルＭＣを指定するアドレス情報を基に、駆動電圧におけるプリパルスの時間幅あるいは波高値を可変に設定するように制御する駆動電圧制御部２３と、アドレス情報によって指定されたメモリセルＭＣにアクセスするセンスアンプ部１３と、を備える。

Description

ランダムアクセス型メモリ回路及びメモリシステム
　実施形態は、ランダムアクセス型メモリ回路及びメモリシステムに関する。
　近年広く普及している半導体メモリ（フラッシュメモリ、３Ｄクロスポイントメモリ等）には、一列に配置されたメモリセルを駆動するためのワード線として直線状の配線部が設けられている。このような配線部は寄生抵抗及び寄生容量を持つため、配線部を伝搬する電圧信号にはそれらによって決まる遅延時間が生じる。従って、このような半導体メモリのアクセス速度の高速化のためには、配線部における信号の遅延時間をいかに短くするかが問題となる。このような配線部における遅延時間を短くするための技術として、配線部に印加するパルス波形の前部を通常よりも大きく立ち上げるプリエンファシス（Pre-Emphasis）と呼ばれる手法が用いられている。非特許文献１には、遅延時間を短くするためのプリエンファシスの時間幅の最適化の技術について記載されている。
Kazuki Matsuyama and Toru Tanzawa, "A Pre-Emphasis Pulse Generator Insensitive to Process Variation for Driving Large Memory and Panel Display Arrays with Minimal Delay Time",IEEE Asia Pacific Conference on Circuits and Systems (APCCAS), Nov. 2019.
　上述したような従来の技術では、外部からのコマンドにより指定したアドレスのメモリセルにアクセスするようなランダムアクセス型メモリを対象とした場合、アクセス速度が十分に高速化されない傾向にあった。すなわち、複数のメモリセルが接続された配線部に対して、同一の波形の電圧信号が印加されるため、ランダムアクセス型メモリにおける電圧信号の波形制御において改善の余地があった。
　本実施形態は、上記課題に鑑みて為されたものであり、アクセス速度の高速化を実現できるランダムアクセス型メモリ及びそれを備えるメモリシステムを提供することを目的とする。
　上記課題を解決するため、本開示の一形態にかかるランダムアクセス型メモリ回路は、複数のメモリセルと、複数のメモリセルを互いに接続し、メモリセルを駆動する駆動電圧を印加するための配線部とを含むメモリアレイ部と、ステップ状に所定電圧値ほど変化する電圧信号の立ち上りあるいは立ち下りに対応したタイミングにおいてプリパルスが設定された駆動電圧を生成し、駆動電圧を配線部の端子に印加する電圧印加部と、外部から受信されたアクセス先のメモリセルを指定するアドレス情報を基に、駆動電圧におけるプリパルスの時間幅あるいは波高値を可変に設定するように、電圧印加部を制御する制御部と、アドレス情報によって指定されたメモリセルにアクセスするアクセス部と、を備える。
　上記形態のランダムアクセス型メモリ回路によれば、電圧印加部によって、ステップ状の電圧信号の立ち上がりあるいは立ち下がりのタイミングでプリパルスが設定された駆動電圧が生成され、その駆動電圧が配線部の端子に印加される。その際に、制御部により、外部から受信されたアドレス情報を基に、プリパルスの時間幅あるいは波高値が変更され、アクセス部によりそのアドレス情報によって指定されたメモリセルにアクセスされる。これにより、アクセス対象のメモリセルのアドレスに応じた時間幅あるいは波高値のプリパルスを有する駆動電圧を用いてそのメモリセルを駆動することができるので、メモリセルに伝達する駆動電圧の立ち上がりの遅延時間を短縮化することできる。その結果、ランダムアクセス型メモリ回路におけるアクセス対象のメモリセルの駆動時間をその都度短縮化することができ、アクセス速度の高速化を実現することができる。
　実施形態によれば、ランダムアクセス型メモリ回路においてアクセス速度の高速化を実現できる。
本発明の好適な一実施形態にかかるランダムアクセス型メモリ回路を含むメモリデバイスの概略構成を示す図である。 図１のメモリ回路１の全体構成を示すブロック図である。 メモリ回路１のメモリアレイ部１１周辺の回路構成を示す図である。 駆動電圧制御部２３によって生成される駆動電圧の波形を示す図である。 プリパルスの期間Ｔｐｒｅを変化させた場合のワード線ＷＬ上の各接続点における駆動電圧の遅延時間ｔｄｅｌａｙを理論計算により計算した結果を示すグラフである。 アクセス先のメモリセルＭＣが近端側の“範囲１”の場合のメモリ回路１の各部における信号波形の一例を示すタイミングチャートである。 アクセス先のメモリセルＭＣが遠端側の“範囲２”の場合のメモリ回路１の各部における信号波形の一例を示すタイミングチャートである。 実施形態において生成される駆動電圧の波形を示す図である。
　以下、図面を参照しつつ本発明に係るランダムアクセス型メモリ回路の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一又は相当部分には同一符号を付し、重複する説明を省略する。
　図１に示されるように、本発明の好適な一実施形態であるランダムアクセス型メモリ回路であるメモリ回路１は、メモリコントローラ３と組み合わせてメモリデバイス（メモリシステム）１００として使用されうる。メモリコントローラ３は、メモリ回路１とシステムバスＢＵＳを介して電気信号を送受信可能に接続され、メモリ回路１の動作を制御するＩＣであり、システムバスＢＵＳを介して、メモリ回路１へのデータの書き込み又はメモリ回路１からのデータの読み出し、すなわち、メモリ回路１に対するアクセスを実行する。詳細には、メモリコントローラ３は、外部からの要求に応じて、システムバスＢＵＳを経由して、メモリ回路１内のアクセス先のアドレス（メモリセル）を指定するためのアドレス情報、及びアクセスの種別を指定してアクセスを要求するコマンドを、メモリ回路１に送信する。コマンドで指定される種別としては、メモリ回路１内のメモリセルからのデータの読み出しと、メモリ回路１内のメモリセルへのデータの書き込みとが挙げられる。メモリコントローラ３は、それに応じて、メモリ回路１内の指定されたアドレスに書き込まれるデータ、又は該当アドレスから読み出されたデータを、メモリ回路１との間で送受信する。
　図２は、メモリ回路１の全体構成を示すブロック図である。メモリ回路１は、半導体チップ上に複数のトランジスタ（ＭＯＳＦＥＴ）を実装した半導体メモリであり、図２に示すように、メモリアレイ部１１、センスアンプ部（アクセス部）１３、入力バッファ回路１５、出力バッファ回路１７、アドレスデコーダ１９，２１、駆動電圧制御部（電圧印加部、制御部）２３、及びラインデコーダ２５を含んで構成されている。これらのメモリアレイ部１１、センスアンプ部１３、入力バッファ回路１５、出力バッファ回路１７、アドレスデコーダ１９，２１、駆動電圧制御部２３、及びラインデコーダ２５は、同一の半導体チップ上に形成されている。
　メモリアレイ部１１は、トランジスタ（ＭＯＳＦＥＴ）によって構成された複数のメモリセルが二次元アレイ状に配列されて構成されており、それらのメモリセルのそれぞれにおいて２値あるいは多値のデータを記憶する機能を有する。このメモリアレイ部１１は、一次元的（直線的）に複数（例えば、１０２４個）のメモリセルが配列された複数のサブアレイ部を含む。
　入力バッファ回路１５は、システムバスＢＵＳを経由してメモリコントローラ３から、アドレス情報とコマンドとを受信する。アドレスデコーダ１９は、アドレス情報から、アクセス先のメモリアレイ部１１内のサブアレイ部を指定する行アドレス（以下、ローアドレスという。）に変換する。アドレスデコーダ２１は、アドレス情報から、アクセス先のサブアレイ部内のメモリセルを指定する列アドレス（以下、カラムアドレスという。）に変換する。
　センスアンプ部１３は、メモリアレイ部１１のサブアレイ部の各メモリセルに電気的に接続されたビット線の電流あるいは電圧を測定し、その電流あるいは電圧に応じて各メモリセルに記憶されたデータの値を検出する（データセンシングを行う）。すなわち、センスアンプ部１３は、アドレスデコーダ２１から出力されたカラムアドレスに対応するメモリセルを対象にデータセンシングを行い、その結果検出したデータを出力バッファ回路１７に出力する。
　駆動電圧制御部２３は、メモリコントローラ３から入力バッファ回路１５を経由して受信したアドレス情報及びコマンドに応じて、メモリ回路１内の所定アドレスのメモリセルにおけるデータの書き込み或いはデータの読み出しの動作を制御する。例えば、駆動電圧制御部２３は、データの書き込み時には、入力バッファ回路１５及びデータ書き込み用の回路部（図示せず）を制御して所定アドレスのメモリセルにデータを記憶させるように制御する。また、駆動電圧制御部２３は、データの読み出し時には、ラインデコーダ２５及びセンスアンプ部１３を制御して、所定アドレスのメモリセルからデータを読み出すように制御する。この駆動電圧制御部２３は、小型プロセッサ等の制御回路と、アンプ、トランジスタ等を含む電圧信号生成回路とを含む。
　具体的には、駆動電圧制御部２３は、コマンドによってデータの読み出しが要求された場合は、アドレス情報を基に、アドレス情報で指定されたカラムアドレスに対応してプリパルスの時間幅あるいは波高値が設定された駆動電圧を生成する（詳細は後述する。）。また、駆動電圧制御部２３は、センスアンプ部１３によるデータセンシングを開始するタイミング、及びセンスアンプ部１３からデータを出力するタイミングを制御する。
　ラインデコーダ２５は、アドレスデコーダ１９から入力されたローアドレスに対応するサブアレイ部を選択し、選択したアブアレイ部に駆動電圧制御部２３の生成した駆動電圧を印加する。出力バッファ回路１７は、センスアンプ部１３によってカラムアドレスに対応するメモリセルを対象に検出されたデータの値を、システムバスＢＵＳを経由してメモリコントローラ３に出力する。
　図３には、メモリ回路１のメモリアレイ部１１周辺の回路構成を示す。メモリアレイ部１１内の各サブアレイ部１１ａは、直線的に配列された複数（例えば、１０２４個）のメモリセルＭＣと、それらのメモリセルＭＣに電気的に接続され、メモリセルＭＣを駆動する駆動電圧を印加するための直線状の配線部であるワード線ＷＬと、を有する。例えば、メモリセルＭＣがＦＥＴによって構成されている場合には、メモリセルＭＣのゲートにワード線ＷＬが電気的に接続される。ただし、本実施形態では、複数のメモリセルＭＣが直線的に配列されることには限定されず、曲線に沿うように、あるいは、折れ線に沿うように配列されてもよい。そのような場合は、ワード線ＷＬは、それらの複数のメモリセルＭＣを互いに接続するように、曲線状あるいは折れ線状に形成される。
　詳細には、ワード線ＷＬは、ラインデコーダ２５から駆動電圧を印加するための端子ＴＬを有し、複数のメモリセルＭＣのゲートは、それぞれ、端子ＴＬ側からワード線ＷＬに沿って所定距離の間隔で設けられた接続点ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４，…において、ワード線ＷＬに電気的に接続される。このワード線ＷＬの端子ＴＬには、アドレス情報によってサブアレイ部１１ａのローアドレスが指定された場合に、ラインデコーダ２５に含まれるスイッチ２７がオンされることによって、駆動電圧制御部２３から選択的に駆動電圧が印加される。
　さらに、サブアレイ部１１ａ内の各メモリセルＭＣには、それぞれ、センスアンプ部１３内に各メモリセルＭＣに対応して複数（例えば、１０２４個）設けられるセンスアンプＳＡが、配線部であるビット線ＢＬを介して電気的に接続されている。例えば、メモリセルＭＣがＦＥＴによって構成される場合には、メモリセルＭＣのドレインにセンスアンプＳＡが電気的に接続される。センスアンプ部１３内のそれぞれのセンスアンプＳＡは、複数のサブアレイ部１１ａ内の対応する各メモリセルＭＣに共通に設けられる。これらのセンスアンプＳＡは、各メモリセルＭＣからのデータ読み出し時に、ワード線ＷＬに印加されたステップ状の電圧信号である駆動電圧に応じて、各メモリセルＭＣのドレイン電流（あるいはドレイン電圧）を検出し、そのドレイン電流（あるいはドレイン電圧）を閾値と比較することによって各メモリセルＭＣに記憶されたデータの値を決定する。このとき、アドレスデコーダ２１から出力されたカラムアドレスに対応するセンスアンプＳＡが選択され、選択されたセンスアンプＳＡが決定したデータの値が出力バッファ回路１７に出力される。
　次に、上述した駆動電圧制御部２３によって生成される駆動電圧の詳細について説明する。
　図４には、駆動電圧制御部２３によって生成される駆動電圧の波形を示す。駆動電圧制御部２３は、各サブアレイ部１１ａのメモリセルＭＣへのアクセス動作の開始時の時刻ｔ＝０と仮定した場合に、ステップ状に所定電圧値Ｅほど変化（上昇）する電圧信号の立ち上りに対応した時刻ｔ＝０のタイミングにおいて、波高値（α×Ｅ、αは予め設定された実数）のプリパルスが設定された駆動電圧を生成する。このとき、駆動電圧制御部２３は、時刻ｔ＝０からのプリパルスが設定される期間（時間幅）Ｔｐｒｅを、ワード線ＷＬにおけるアクセス先のメモリセルＭＣの接続点ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４，…に応じて可変に設定する。言い換えれば、駆動電圧制御部２３は、時刻ｔ＝０以降に立ち上がる所定電圧値Ｅのステップ状の電圧信号において、そのステップ状の電圧信号の立ち上りに対応する前部において可変の期間Ｔｐｒｅで電圧値α×Ｅのプリエンファシス電圧が生じるように、駆動電圧を設定する。
　詳細には、駆動電圧制御部２３は、アドレス情報によって指定されるアクセス先のメモリセルＭＣのローアドレスを基に、メモリセルＭＣの接続点ＣＬ１，ＣＬ２，ＣＬ３，ＣＬ４，…と端子ＴＬとの間の距離の大小の範囲を特定し、その範囲に応じてプリパルスの期間Ｔｐｒｅを増減させる。ここでいう距離とは、ワード線ＷＬの延びる経路に沿った距離である。一例として、駆動電圧制御部２３は、メモリセルＭＣの接続点と端子ＴＬとの間の距離の範囲を、ワード線ＷＬ上の端子ＴＬに対して最も近い接続点ＣＬ１から中間点までの範囲“範囲１”と、その中間点から端子ＴＬに対して最も遠い接続点までの範囲“範囲２”とに分けて特定し、特定した範囲が“範囲１”の場合には期間Ｔｐｒｅを比較的短い期間ＴＳに設定し、特定した範囲が“範囲２”の場合には、期間Ｔｐｒｅを比較的長い期間ＴＬに設定する。ただし、駆動電圧制御部２３の特定するメモリセルＭＣの接続点と端子ＴＬとの間の距離の範囲は、２つの範囲に限定されず、３以上の範囲であってもよい。この場合には、駆動電圧制御部２３は、特定する範囲の数に応じて、その数に対応する値で段階的に期間Ｔｐｒｅを増減させる。
　駆動電圧制御部２３が生成する駆動電圧が伝搬するワード線ＷＬは、コンダクタンス成分及びリアクタンス成分を除いたインピーダンス成分（寄生抵抗成分）及びキャパシタンス成分（寄生容量成分）が分布した伝送線路と等価なものと考えることができる。詳細には、ワード線ＷＬは、端子ＴＬから最遠端の接続点までの長さがｌ［ｍ］、単位長当たりの抵抗がＲ［Ω／ｍ］、単位長当たりの容量がＣ［Ｆ／ｍ］の伝送線路と考えることができ、全体の抵抗をＲ×ｌ［Ω］、全体の容量をＣ×ｌ［Ｆ］と見積もることができる。図５には、プリパルスの期間Ｔｐｒｅを変化させた場合のワード線ＷＬ上の各接続点における駆動電圧の遅延時間を理論計算により計算した結果のグラフを示す。ここでは、駆動電圧が印加される端子ＴＬの位置ｘをｘ＝０とし、ワード線ＷＬの最遠端の接続点の位置ｘをｘ＝１としている。また、遅延時間ｔｄｅｌａｙとしては、ワード線ＷＬ上の任意の位置ｘにおける電圧が電圧値（１－β）×Ｅ（ただし、β＝０．１）に到達する理論的な時間が見積もられている。
　このように、遅延時間ｔｄｅｌａｙを小さくするためのプリパルスの期間Ｔｐｒｅは、ワード線ＷＬ上の接続点の位置により変化することが分かる。例えば、最遠端の接続点の位置ｘ＝１では期間Ｔｐｒｅ＝０．７４ｍｓとすれば遅延時間ｔｄｅｌａｙを最小値の０．９ｍｓに収めることができることが分かる。その他の接続点の位置においては、それより短い期間Ｔｐｒｅを設定することにより、遅延時間ｔｄｅｌａｙを最小値に収めることができることも分かる。駆動電圧制御部２３は、上記の特性を利用して、アクセス対象のメモリセルＭＣの接続点における遅延時間ｔｄｅｌａｙを最小にするように、プリパルスの期間Ｔｐｒｅを設定する。このとき、駆動電圧制御部２３は、ワード線ＷＬの抵抗Ｒ及び容量Ｃの大きさに比例した値で、各接続点におけるプリパルスの期間Ｔｐｒｅを設定する。
　駆動電圧制御部２３は、上述したような駆動電圧の制御に応じて、センスアンプ部１３によるデータセンシングを開始するタイミング、及びセンスアンプ部１３からデータを出力するタイミングを制御する。
　すなわち、駆動電圧制御部２３は、アクセス先のメモリセルＭＣのローアドレスに応じて、アクセス動作の開始タイミングからデータセンシング及びデータ出力を開始するまでの待ち時間（以下、レイテンシという。）を増減させる。より詳細には、駆動電圧制御部２３は、ローアドレスによって決まるメモリセルＭＣのワード線ＷＬ上の接続位置と端子ＴＬとの間の距離の大小の範囲に応じて、レイテンシを可変に設定する。この待ち時間は、ワード線ＷＬ上の接続位置と、設定したプリパルスの期間Ｔｐｒｅとに対して見積もられる遅延時間ｔｄｅｌａｙに対応するように段階的に設定される。このとき、駆動電圧制御部２３は、ワード線ＷＬの抵抗Ｒ及び容量Ｃの大きさに比例した値で、アクセス先のメモリセルＭＣに対応するレイテンシを設定する。
　図６は、アクセス先のメモリセルＭＣが近端側の“範囲１”の場合のメモリ回路１の各部における信号波形の一例を示し、（ａ）部にはメモリセルＭＣに印加される駆動電圧の波形、（ｂ）部には、センスアンプＳＡから出力されるデータ信号の波形、（ｃ）部には出力バッファ回路１７から出力されるデータ信号の波形を、それぞれ示している。また、図７は、アクセス先のメモリセルＭＣが遠端側の“範囲２”の場合のメモリ回路１の各部における信号波形の一例を示し、（ａ）部にはメモリセルＭＣに印加される駆動電圧の波形、（ｂ）部には、センスアンプＳＡから出力されるデータ信号の波形、（ｃ）部には出力バッファ回路１７から出力されるデータ信号の波形を、それぞれ示している。
　図６及び図７に示すように、アクセス先のメモリセルＭＣのワード線ＷＬ上の位置に応じて、印加される駆動電圧の遅延時間ｔｄｅｌａｙが最短になるように駆動電圧の波形が制御され、この遅延時間ｔｄｅｌａｙに対応してセンスアンプＳＡのデータセンシングの期間Ｔｓｅｎｓｅまでのレイテンシが設定され、遅延時間ｔｄｅｌａｙ及びデータセンシングの期間Ｔｓｅｎｓｅに対応して出力バッファ回路１７のデータ出力の期間ｔｏｕｔまでのレイテンシが制御される。これによって、アクセス動作の開始からデータ出力までのリードアクセス時間ｔｒｅａｄを、駆動電圧の波形制御を行わない場合に比較して平均で２０％程度短縮することができる。
　また、図１に戻って、メモリコントローラ３は、メモリ回路１のリードアクセス時間ｔｒｅａｄに対応して、コマンドを送信してからメモリ回路１から出力されたデータの読み出しまでの待ち時間を制御する機能を有する。詳細には、メモリコントローラ３は、コマンドの送信からシステムバスＢＵＳ上に出力されたデータの読み出しまでの待ち時間を、アドレス情報によって指定するメモリセルＭＣのローアドレスに応じて増減させる。この待ち時間は、指定されたメモリセルＭＣのリードアクセス時間ｔｒｅａｄに対応して予め設定される。これによって、メモリコントローラ３からメモリ回路１にアクセスする際のアクセス時間を最短化することができる。
　上述した実施形態のメモリデバイス１００の作用効果について説明する。
　上記のメモリ回路１においては、駆動電圧制御部２３によって、ステップ状の電圧信号の立ち上がりのタイミングでプリパルスが設定された駆動電圧が生成され、ラインデコーダ２５によりその駆動電圧がワード線ＷＬの端子ＴＬに印加される。その際に、駆動電圧制御部２３により、外部から受信されたアドレス情報を基に、プリパルスの時間幅が変更され、センスアンプ部１３によりそのアドレス情報によって指定されたメモリセルＭＣにアクセスされる。これにより、アクセス対象のメモリセルＭＣのローアドレスに応じた時間幅のプリパルスを有する駆動電圧を用いてそのメモリセルＭＣを駆動することができるので、メモリセルＭＣに伝達する駆動電圧の立ち上がりの遅延時間ｔｄｅｌａｙを短縮化することできる。その結果、ランダムアクセス型メモリ回路１におけるアクセス対象のメモリセルＭＣの駆動時間をその都度短縮化することができ、アクセス速度の高速化を実現することができる。
　ここで、駆動電圧制御部２３は、アドレス情報によって指定されるメモリセルＭＣとワード線ＷＬとの接続位置と端子ＴＬとの間の距離の大小に応じて、プリパルスの時間幅を増減させるように制御されている。この場合、メモリセルＭＣのワード線ＷＬにおける接続位置と駆動電圧が印加される端子ＴＬとの間の距離に応じてプリパルスの時間幅が増減されることにより、メモリセルＭＣに伝達する駆動電圧の立ち上がりの遅延時間ｔｄｅｌａｙを容易に短縮化することができる。その結果、アクセス速度の高速化が容易に実現される。
　また、センスアンプ部１３は、アドレス情報によって指定されるメモリセルＭＣとワード線ＷＬとの接続位置と端子ＴＬとの間の距離の大小に応じて、アクセスが要求されてからデータアクセスするまでの待ち時間を増減させている。こうすれば、メモリセルＭＣのワード線ＷＬにおける接続位置と駆動電圧が印加される端子ＴＬとの間の距離に応じてメモリセルＭＣに対するデータアクセスまでの待ち時間が増減されることにより、メモリセルＭＣへのアクセスの速度を、駆動電圧の立ち上がりの遅延時間ｔｄｅｌａｙに対応した速度に最適化することができる。その結果、アクセス速度の高速化が確実に実現される。
　また、駆動電圧制御部２３は、ワード線ＷＬにおける寄生抵抗および寄生容量の大きさに対応したプリパルスの時間幅に設定するように制御している。この場合には、ワード線ＷＬの電気特性に対応してメモリセルＭＣに伝達する駆動電圧の立ち上がりの遅延時間ｔｄｅｌａｙを短縮化することができる。その結果、異なる電気特性のメモリ回路１に対応したアクセス速度の高速化が実現される。
　また、センスアンプ部１３は、データアクセスの待ち時間をワード線ＷＬにおける寄生抵抗および寄生容量の大きさに対応した時間に設定している。この場合には、メモリセルＭＣへのデータアクセスの速度を、ワード線ＷＬの電気特性に対応した速度に最適化することができる。その結果、異なる電気特性のメモリ回路１に対応したアクセス速度の高速化が実現される。
　或いは、メモリデバイス１００は、メモリ回路１とメモリコントローラ３とを含む構成を有することにより、メモリ回路１内のメモリセルＭＣへのアクセスが高速化される。このメモリデバイス１００においては、メモリコントローラ３が、コマンドの送信からデータの読み出しまでのレイテンシを、アドレス情報によって指定されるメモリセルＭＣの位置に応じて増減させている。このような構成によれば、メモリコントローラ３におけるメモリ回路１からのデータの読み出しが高速化される。
　本発明は、上述した実施形態に限定されるものではない。上記実施形態の構成は様々変更されうる。
　上記実施例は、メモリセルＭＣに２値（１ビット）のデータを記憶することには限定されず、多値（２ビット以上）のデータを記憶するように動作してもよい。
　また、上記実施例及び変形例は、駆動電圧としてステップ状に電圧が上昇する駆動電圧を用いることには限定されず、駆動電圧としてステップ状に電圧が下降する駆動電圧を印加するように構成されてもよい。この場合には、駆動電圧制御部２３は、ステップ状の電圧信号の立ち下がりに対応したタイミングでプリパルスが設定された駆動電圧を生成する。
　また、上記実施例では、アクセス先のメモリセルＭＣの位置に対応して、駆動電圧のプリパルスの時間幅を可変に設定していたが、その位置に対応して、プリパルスの波高値を可変に設定してもよい。さらには、メモリセルＭＣの位置に対応して、プリパルスの時間幅とプリパルスの波高値の両方を可変に設定してもよい。
　また、上記実施例では、メモリセルＭＣからのデータの読み出し時に駆動電圧の波形を制御していたが、メモリセルＭＣへのデータの書き込み時にも同様にして駆動電圧の波形を制御してもよい。
　なお、上記実施形態のメモリデバイス１００を構成するメモリコントローラ３は、メモリセルＭＣへのデータの書き込みを制御する際には、できるだけ速く読み出したい重要なデータを、ワード線ＷＬ上の端子ＴＬに対する距離が小さい接続点に対応するアドレスに書き込むように動作することが好ましい。
　また、上記実施形態は、メモリセルＭＣに２値（１ビット）のデータを記憶することには限定されず、多値（２ビット以上）のデータを記憶するように動作してもよい。また、上記実施例は、駆動電圧としてステップ状に電圧が上昇する駆動電圧を用いることには限定されず、駆動電圧としてステップ状に電圧が下降する駆動電圧を印加するように構成されてもよい。
　図８において、（ａ）部に１ビットのデータが記憶された場合の駆動電圧の波形を示し、（ｂ）部に２ビットのデータが記憶された場合の駆動電圧の波形を示し、（ｃ）部にはステップ状に下降する駆動電圧の波形を示している。このように、１ビットのデータを読み出す場合には、電圧値Ｅに上昇する電圧信号にプリパルスが設定された波形が用いられ、２ビットのデータを読み出す場合には、複数の電圧値Ｅ１，Ｅ２，Ｅ３（Ｅ１＜Ｅ２＜Ｅ３）に順番に多段階でステップ状に上昇し、それぞれの立ち上がるタイミングに同期（対応）した複数のタイミングでプリパルスが設定された駆動電圧が用いられる。また、２ビットのデータを読み出す場合には、最初に電圧値Ｅ３にステップ状に上昇し、その後に電圧値Ｅ２，Ｅ１に順番に多段階でステップ状に下降する駆動電圧が用いられてもよい（Ｅ１＜Ｅ２＜Ｅ３）。このときは、最初に電圧Ｅ３に立ち上がるタイミングに同期して立ち上がり幅に対して正電圧方向に高い波高値のプリパルスが設定され（オーバードライブ）、その後に電圧Ｅ２，Ｅ１に立ち下がるそれぞれのタイミングに同期して立ち下がり幅に対して負方向に高い波高値のプリパルスが設定される（アンダードライブ）。これらの場合においても、アドレス情報を基にそれぞれのプリパルスの時間幅の変更が制御される。
　ここで、上記実施形態では、制御部は、アドレス情報によって指定されるメモリセルと配線部との接続位置と端子との間の距離の大小に応じて、プリパルスの時間幅あるいは波高値を増減させるように制御する、ことも好ましい。この場合、メモリセルの配線部における接続位置と駆動電圧が印加される端子との間の距離に応じてプリパルスの時間幅あるいは波高値が増減されることにより、メモリセルに伝達する駆動電圧の立ち上がりの遅延時間を容易に短縮化することができる。その結果、アクセス速度の高速化が容易に実現される。なお、ここでいう「距離」とは、配線部の延びる経路に沿った距離のことを言う。
　また、アクセス部によるアクセスは、メモリセルからデータを読み出すことである、ことも好ましい。この場合、ランダムアクセス型メモリ回路から高速にデータを出力することができる。
　また、アクセス部は、アドレス情報によって指定されるメモリセルと配線部との接続位置と端子との間の距離の大小に応じて、アクセスが要求されてからアクセスするまでの待ち時間を増減させる、ことも好ましい。こうすれば、メモリセルの配線部における接続位置と駆動電圧が印加される端子との間の距離に応じてメモリセルに対するアクセスまでの待ち時間が増減されることにより、メモリセルへのアクセスの速度を、駆動電圧の立ち上がりの遅延時間に対応した速度に最適化することができる。その結果、アクセス速度の高速化が確実に実現される。
　また、制御部は、配線部における寄生抵抗および寄生容量の大きさに対応したプリパルスの時間幅あるいは波高値に設定するように制御する、ことも好ましい。この場合には、配線部の電気特性に対応してメモリセルに伝達する駆動電圧の立ち上がりの遅延時間を短縮化することができる。その結果、異なる電気特性のメモリ回路に対応したアクセス速度の高速化が実現される。
　また、アクセス部は、待ち時間を配線部における寄生抵抗および寄生容量の大きさに対応した時間に設定する、ことも好ましい。この場合には、メモリセルへのアクセスの速度を、配線部の電気特性に対応した速度に最適化することができる。その結果、異なる電気特性のメモリ回路に対応したアクセス速度の高速化が実現される。
　或いは、本発明の他の形態のメモリシステムは、上記のランダムアクセス型メモリ回路と、ランダムアクセス型メモリ回路とバスを介して接続され、ランダムアクセス型メモリ回路にアドレス情報とアクセスを要求するコマンドとを送信する制御回路と、を含む。かかる構成のメモリシステムによれば、制御回路において、アドレス情報及びコマンドに応じたランダムアクセス型メモリ回路内のメモリセルへのアクセスが高速化される。
　ここで、制御回路は、アドレス情報によって指定されたメモリセルからのデータの読み出しを要求するコマンドを送信し、コマンドの送信に応じてランダムアクセス型メモリ回路から出力されたデータを読み出し、コマンドの送信からデータの読み出しまでの待ち時間を、アドレス情報によって指定されるメモリセルの位置に応じて増減させる、ことも好ましい。かかる構成とすれば、制御回路において、ランダムアクセス型メモリ回路内のメモリセルからバスに出力されるデータの読み出し時に、そのメモリセルの位置に応じてバスからのデータの読み出しの待ち時間が増減される。これにより、制御回路におけるランダムアクセス型メモリ回路からのデータの読み出しが高速化される。
　本開示の一側面は、ランダムアクセス型メモリ回路及びメモリシステムを使用用途とし、アクセス速度の高速化を実現できるものである。
　１…ランダムアクセス型メモリ回路、３…メモリコントローラ（制御回路）、１１…メモリアレイ部、１３…センスアンプ部（アクセス部）、２３…駆動電圧制御部（電圧印加部、制御部）、１００…メモリデバイス（メモリシステム）、ＭＣ…メモリセル、ＷＬ…ワード線（配線部）、Ｔｐｒｅ…期間（時間幅）、ＴＬ…端子、ＢＵＳ…システムバス。

Claims (8)

  1. 　複数のメモリセルと、前記複数のメモリセルを互いに接続し、前記メモリセルを駆動する駆動電圧を印加するための配線部とを含むメモリアレイ部と、
    　ステップ状に所定電圧値ほど変化する電圧信号の立ち上りあるいは立ち下りに対応したタイミングにおいてプリパルスが設定された駆動電圧を生成し、前記駆動電圧を前記配線部の端子に印加する電圧印加部と、
    　外部から受信されたアクセス先のメモリセルを指定するアドレス情報を基に、前記駆動電圧における前記プリパルスの時間幅あるいは波高値を可変に設定するように、前記電圧印加部を制御する制御部と、
    　前記アドレス情報によって指定されたメモリセルにアクセスするアクセス部と、
    を備えるランダムアクセス型メモリ回路。
  2. 　前記制御部は、前記アドレス情報によって指定される前記メモリセルと前記配線部との接続位置と前記端子との間の距離の大小に応じて、前記プリパルスの時間幅あるいは波高値を増減させるように制御する、
    請求項１記載のランダムアクセス型メモリ回路。
  3. 　前記アクセス部によるアクセスは、前記メモリセルからデータを読み出すことである、
    請求項１又は２に記載のランダムアクセス型メモリ回路。
  4. 　前記アクセス部は、前記アドレス情報によって指定される前記メモリセルと前記配線部との接続位置と前記端子との間の距離の大小に応じて、アクセスが要求されてからアクセスするまでの待ち時間を増減させる、
    請求項１～３のいずれか１項に記載のランダムアクセス型メモリ回路。
  5. 　前記制御部は、前記配線部における寄生抵抗および寄生容量の大きさに対応した前記プリパルスの前記時間幅あるいは前記波高値に設定するように制御する、
    請求項１～４のいずれか１項に記載のランダムアクセス型メモリ回路。
  6. 　前記アクセス部は、前記待ち時間を前記配線部における寄生抵抗および寄生容量の大きさに対応した時間に設定する、
    請求項４に記載のランダムアクセス型メモリ回路。
  7. 　請求項１～６のいずれか１項に記載のランダムアクセス型メモリ回路と、
    　前記ランダムアクセス型メモリ回路とバスを介して接続され、前記ランダムアクセス型メモリ回路に前記アドレス情報とアクセスを要求するコマンドとを送信する制御回路と、
    を含むメモリシステム。
  8. 　前記制御回路は、前記アドレス情報によって指定された前記メモリセルからのデータの読み出しを要求する前記コマンドを送信し、前記コマンドの送信に応じて前記ランダムアクセス型メモリ回路から出力された前記データを読み出し、
    前記コマンドの送信から前記データの読み出しまでの待ち時間を、前記アドレス情報によって指定される前記メモリセルの位置に応じて増減させる、
    請求項７に記載のメモリシステム。
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