KR20230163877A - 향상된 속도로 데이터를 리드하는 반도체 메모리 장치, 컨트롤러 및 그들의 동작 방법 - Google Patents

향상된 속도로 데이터를 리드하는 반도체 메모리 장치, 컨트롤러 및 그들의 동작 방법 Download PDF

Info

Publication number
KR20230163877A
KR20230163877A KR1020220063740A KR20220063740A KR20230163877A KR 20230163877 A KR20230163877 A KR 20230163877A KR 1020220063740 A KR1020220063740 A KR 1020220063740A KR 20220063740 A KR20220063740 A KR 20220063740A KR 20230163877 A KR20230163877 A KR 20230163877A
Authority
KR
South Korea
Prior art keywords
memory device
semiconductor memory
voltage
read
read command
Prior art date
Application number
KR1020220063740A
Other languages
English (en)
Inventor
안성호
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020220063740A priority Critical patent/KR20230163877A/ko
Priority to US17/962,694 priority patent/US20230386561A1/en
Priority to CN202211534263.1A priority patent/CN117116327A/zh
Priority to JP2022194881A priority patent/JP2023172853A/ja
Publication of KR20230163877A publication Critical patent/KR20230163877A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Human Computer Interaction (AREA)
  • Quality & Reliability (AREA)
  • Databases & Information Systems (AREA)
  • Read Only Memory (AREA)

Abstract

반도체 메모리 장치는 메모리 셀 어레이, 주변 회로 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 상기 주변 회로는 상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 대한 리드 동작을 수행한다. 상기 제어 로직은 외부로부터 수신된 리드 커맨드에 응답하여, 상기 주변 회로의 리드 동작을 제어하고, 상기 리드 커맨드의 타입에 기초하여, 상기 복수의 메모리 셀들과 연결된 워드 라인들의 디스차지 동작의 수행 여부를 결정한다.

Description

향상된 속도로 데이터를 리드하는 반도체 메모리 장치, 컨트롤러 및 그들의 동작 방법 {SEMICONDUCTOR MEMORY DEVICE, CONTROLLER FOR READING DATA WITH IMPROVED SPEED, AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 향상된 속도로 데이터를 리드하는 반도체 메모리 장치, 컨트롤러 및 그들의 동작 방법에 관한 것이다.
반도체 메모리 장치는 스트링이 반도체 기판에 수평하게 배열된 2차원 구조로 형성되거나, 스트링이 반도체 기판에 수직으로 적층된 3차원 구조로 형성될 수 있다. 3차원의 반도체 메모리 장치는 2차원의 반도체 메모리 장치의 집적도 한계를 해소하기 위하여 고안된 메모리 장치로써, 반도체 기판 상에 수직방향으로 적층된 다수의 메모리 셀들을 포함할 수 있다.
컨트롤러는 반도체 메모리 장치의 동작을 제어할 수 있다. 구체적으로, 호스트로부터 수신된 요청에 응답하여, 컨트롤러는 반도체 메모리 장치에 커맨드를 전달함으로써 상기 요청에 대응하는 동작을 수행하도록, 반도체 메모리 장치를 제어한다. 또는, 호스트로부터의 요청과 무관하게, 컨트롤러는 가비지 컬렉션과 같은 내부 동작을 수행하도록, 반도체 메모리 장치를 제어할 수도 있다.
본 발명의 실시 예는 데이터의 리드 동작이 반복되는 경우 리드 속도를 증가시킬 수 있는 반도체 메모리, 컨트롤러 및 그들의 동작 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이, 주변 회로 및 제어 로직을 포함한다. 상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함한다. 상기 주변 회로는 상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 대한 리드 동작을 수행한다. 상기 제어 로직은 외부로부터 수신된 리드 커맨드에 응답하여, 상기 주변 회로의 리드 동작을 제어하고, 상기 리드 커맨드의 타입에 기초하여, 상기 복수의 메모리 셀들과 연결된 워드 라인들의 디스차지 동작의 수행 여부를 결정한다.
일 실시 예에서, 상기 제어 로직은, 상기 리드 커맨드에 응답하여, 상기 복수의 워드 라인들에 제1 전압을 인가하여 채널 프리차지 동작을 수행하고, 상기 복수의 워드 라인들 중 선택된 메모리 셀들과 연결된 선택된 워드 라인에 적어도 하나의 리드 전압을 인가하여 문턱 전압 센싱 동작을 수행하며, 상기 복수의 워드 라인들에 제2 전압을 인가하여 워드 라인 이퀄라이즈 동작을 수행하도록, 상기 주변 회로를 제어할 수 있다.
일 실시 예에서, 상기 제어 로직은, 상기 리드 커맨드가 제1 타입의 리드 커맨드라는 결정에 응답하여, 상기 워드 라인 이퀄라이즈 동작 이후에 상기 복수의 워드 라인들에 상기 제2 전압보다 낮은 제3 전압을 인가하여 워드 라인 디스차지 동작을 수행하도록 상기 주변 회로를 제어할 수 있다.
일 실시 예에서, 상기 제어 로직은, 상기 리드 커맨드가 제2 타입의 리드 커맨드라는 결정에 응답하여, 상기 워드 라인 이퀄라이즈 동작 이후에 상기 복수의 워드 라인들의 전압을 유지하도록 상기 주변 회로를 제어할 수 있다.
본 발명의 다른 실시 예에 따른, 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 동작 방법에 의해, 외부로부터 리드 커맨드를 수신하고, 상기 리드 커맨드에 대응하여, 상기 복수의 메모리 셀들 중 선택된 메모리 셀들로부터 데이터를 리드하며, 상기 리드 커맨드의 타입에 기초하여, 상기 복수의 메모리 셀들과 연결된 워드 라인들의 디스차지 동작의 수행 여부를 결정한다.
일 실시 예에서, 상기 리드 커맨드의 타입에 기초하여, 상기 복수의 메모리 셀들과 연결된 워드 라인들의 디스차지 동작의 수행 여부를 결정하는 단계는, 상기 리드 커맨드가 제1 타입의 리드 커맨드인 경우, 상기 워드 라인 이퀄라이즈 동작 이후에 상기 복수의 워드 라인들에 상기 제2 전압보다 낮은 제3 전압을 인가하여 워드 라인 디스차지 동작을 수행하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 리드 커맨드의 타입에 기초하여, 상기 복수의 메모리 셀들과 연결된 워드 라인들의 디스차지 동작의 수행 여부를 결정하는 단계는, 상기 리드 커맨드가 제2 타입의 리드 커맨드인 경우, 상기 워드 라인 이퀄라이즈 동작 이후에 상기 복수의 워드 라인들의 전압을 유지하는 단계를 포함할 수 있다.
일 실시 예에서, 상기 반도체 메모리 장치의 동작 방법은, 상기 복수의 워드 라인들의 전압을 유지하는 단계 이후에 외부로부터 디스차지 커맨드를 수신하는 단계 및 상기 디스차지 커맨드에 응답하여, 상기 복수의 워드 라인들에 상기 제2 전압보다 낮은 제3 전압을 인가하여 워드 라인 디스차지 동작을 수행하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시 예에 따른 컨트롤러의 동작 방법에 의해, 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 리드 동작을 제어한다. 상기 컨트롤러의 동작 방법에 의해, 상기 반도체 메모리 장치에 제1 타입의 리드 커맨드 및 제2 타입의 리드 커맨드 중 어느 하나를 전달하고, 상기 반도체 메모리 장치로부터 데이터를 수신하며, 상기 반도체 메모리 장치로 전달한 리드 커맨드의 타입에 기초하여, 상기 반도체 메모리 장치로 디스차지 커맨드를 전달할지 여부를 결정한다. 상기 제1 타입의 리드 커맨드는 워드 라인 디스차지 동작을 포함하는 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하고, 상기 제2 타입의 리드 커맨드는 워드 라인 디스차지 동작을 포함하지 않는 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어한다.
본 발명의 또 다른 실시 예에 따른 컨트롤러의 동작 방법에 의해, 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 리드 동작을 제어한다. 상기 컨트롤러의 동작 방법에 의해, 상기 반도체 메모리 장치에 제1 타입의 리드 커맨드를 전달하고, 상기 반도체 메모리 장치로부터 제1 데이터를 수신하며, 상기 제1 데이터에 대한 에러 정정 동작이 성공하였는지 여부에 기초하여, 상기 반도체 메모리 장치에 제2 타입의 리드 커맨드를 전달할지 여부를 결정한다. 상기 제1 타입의 리드 커맨드는 워드 라인 디스차지 동작을 포함하는 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하고, 상기 제2 타입의 리드 커맨드는 워드 라인 디스차지 동작을 포함하지 않는 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어한다.
본 기술은 데이터의 리드 동작이 반복되는 경우 리드 속도를 증가시킬 수 있는 반도체 메모리, 컨트롤러 및 그들의 동작 방법을 제공할 수 있다.
도 1은 메모리 시스템 및 호스트 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4는 멀티-레벨 셀의 문턱 전압 분포를 나타내는 그래프이다.
도 5는 반도체 메모리 장치의 리드 동작의 일 예를 나타내는 타이밍도이다.
도 6은 반도체 메모리 장치의 리드 동작의 다른 예를 나타내는 타이밍도이다.
도 7은 리드 데이터에 대한 에러 정정 실패 시 컨트롤러와 반도체 메모리 장치의 동작을 예시적으로 설명하기 위한 도면이다.
도 8은 도 7의 예시에 따른 반도체 메모리 장치의 동작을 나타내는 타이밍도이다.
도 9a 및 도 9b는 본 발명의 일 실시 예에 따라 제1 타입의 리드 커맨드를 출력하는 컨트롤러 및 이에 따른 반도체 메모리 장치의 동작을 설명하기 위한 도면들이다.
도 10a 및 도 10b는 본 발명의 일 실시 예에 따라 제2 타입의 리드 커맨드를 출력하는 컨트롤러 및 이에 따른 반도체 메모리 장치의 동작을 설명하기 위한 도면들이다.
도 11a 및 도 11b는 본 발명의 일 실시 예에 따라 디스차지 커맨드를 출력하는 컨트롤러 및 이에 따른 반도체 메모리 장치의 동작을 설명하기 위한 도면들이다.
도 12a 및 도 12b는 제1 및 제2 타입의 리드 커맨드를 함께 사용하는 컨트롤러 및 이에 따른 반도체 메모리 장치의 동작을 예시적으로 설명하기 위한 도면이다.
도 13a 및 도 13b는 제1 타입의 리드 커맨드만을 사용하는 컨트롤러 및 이에 따른 반도체 메모리 장치의 동작을 예시적으로 설명하기 위한 도면이다.
도 14는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작을 나타내는 순서도이다.
도 15는 도 14에 도시된 단계(S120)의 예시적인 실시 예를 나타내는 순서도이다.
도 16은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작을 나타내는 순서도이다.
도 17은 본 발명의 일 실시 예에 따른 컨트롤러의 동작을 나타내는 순서도이다.
도 18은 본 발명의 다른 실시 예에 따른 컨트롤러의 동작을 나타내는 순서도이다.
도 19는 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함하는 메모리 시스템의 일 실시 예(1000)를 보여주는 블록도이다.
도 20은 도 19의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 21은 도 20을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 메모리 시스템 및 호스트 장치를 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다. 또한 메모리 시스템(1000)는 호스트 장치(300)와 통신한다. 컨트롤러(200)는 반도체 메모리 장치(100)의 제반 동작을 제어한다. 또한 컨트롤러(200)는 호스트 장치(300)로부터 수신한 동작 요청(RQ)에 기초하여 반도체 메모리 장치(100)의 동작을 제어한다.
반도체 메모리 장치(100)는 컨트롤러(200)의 제어에 응답하여 동작한다. 반도체 메모리 장치(100)는 복수의 메모리 블록들을 갖는 메모리 셀 어레이를 포함한다. 실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리 장치(Flash Memory Device) 일 수 있다.
컨트롤러(200)는 호스트 장치(300)로부터 요청(RQ)에 기초하여, 사용자 데이터를 주고받을 수 있다. 구체적으로, 컨트롤러(200)는 호스트 장치(300)의 쓰기 요청, 읽기 요청 또는 트림 요청 등을 수신하고, 수신한 요청들에 기초하여 반도체 메모리 장치(100)를 제어할 수 있다. 보다 구체적으로, 컨트롤러(200)는 반도체 메모리 장치(100)의 동작을 제어하기 위한 커맨드(CMD)들을 생성하고, 이를 반도체 메모리 장치(100)로 전송할 수 있다. 한편, 컨트롤러(200)는 반도체 메모리 장치(100)와 데이터(DATA)를 주고받을 수 있다.
일 실시 예에서, 컨트롤러(200)는 호스트 장치(300)로부터의 요청과 무관하게 반도체 메모리 장치(100)의 동작을 제어할 수도 있다. 예를 들어, 메모리 시스템(1000) 내부적으로 가비지 컬렉션 동작을 수행하기 위해, 컨트롤러(200)는 반도체 메모리 장치(100)의 동작을 제어할 수도 있다.
반도체 메모리 장치(100)는 컨트롤러(200)로부터 통해 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드에 해당하는 내부 동작을 수행한다.
예를 들면, 반도체 메모리 장치(100)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램할 것이다. 읽기 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 반도체 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2를 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 제어 로직(140) 및 전압 생성부(150)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들(BLK1~BLKz)을 포함한다. 다수의 메모리 블록들(BLK1~BLKz)은 워드라인들(WLs)을 통해 어드레스 디코더(120)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(130)에 연결된다. 다수의 메모리 블록들(BLK1~BLKz) 각각은 다수의 메모리 셀들을 포함한다. 실시 예로서, 다수의 메모리 셀들은 불휘발성 메모리 셀들이며, 수직 채널 구조를 갖는 불휘발성 메모리 셀들로 구성될 수 있다. 상기 메모리 셀 어레이(110)는 2차원 구조의 메모리 셀 어레이로 구성될 수 있다. 실시 예에 따라, 상기 메모리 셀 어레이(110)는 3차원 구조의 메모리 셀 어레이로 구성될 수 있다. 한편, 메모리 셀 어레이에 포함되는 복수의 메모리 셀들은 복수의 메모리 셀들 각각은 적어도 1비트의 데이터를 저장할 수 있다. 일 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 1비트의 데이터를 저장하는 싱글-레벨 셀(single-level cell; SLC)일 수 있다. 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 2비트의 데이터를 저장하는 멀티-레벨 셀(multi-level cell; MLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 3비트의 데이터를 저장하는 트리플-레벨 셀(triple-level cell; TLC)일 수 있다. 또 다른 실시 예에서, 메모리 셀 어레이(110)에 포함되는 복수의 메모리 셀들 각각은 4비트의 데이터를 저장하는 쿼드-레벨 셀(quad-level cell; QLC)일 수 있다. 실시 예에 따라, 메모리 셀 어레이(110)는 5비트 이상의 데이터를 각각 저장하는 복수의 메모리 셀들을 포함할 수 있다.
어드레스 디코더(120), 읽기 및 쓰기 회로(130) 및 전압 생성부(150)는 메모리 셀 어레이(110)를 구동하는 주변 회로로서 동작한다. 주변 회로는 제어 로직(140)의 제어에 기초하여, 메모리 셀 어레이(110)에 대한 읽기 동작, 쓰기 동작 및 소거 동작을 수행할 수 있다. 어드레스 디코더(120)는 워드라인들(WLs)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 제어 로직(140)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(120)는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)를 통해 어드레스를 수신한다.
어드레스 디코더(120)는 수신된 어드레스 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택한다. 또한 어드레스 디코더(120)는 읽기 동작 중 읽기 전압 인가 동작 시 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 읽기 전압(Vread)을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다. 또한 프로그램 검증 동작 시에는 선택된 메모리 블록 중 선택된 워드라인에 전압 생성부(150)에서 발생된 검증 전압을 선택된 워드라인에 인가하고, 나머지 비 선택된 워드라인들에는 패스 전압(Vpass)을 인가한다.
어드레스 디코더(120)는 수신된 어드레스 중 열 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(120)는 디코딩된 열 어드레스를 읽기 및 쓰기 회로(130)에 전송한다.
반도체 메모리 장치(100)의 읽기 동작 및 프로그램 동작은 페이지 단위로 수행된다. 읽기 동작 및 프로그램 동작 요청 시에 수신되는 어드레스는 블록 어드레스, 행 어드레스 및 열 어드레스를 포함한다. 어드레스 디코더(120)는 블록 어드레스 및 행 어드레스에 따라 하나의 메모리 블록 및 하나의 워드라인을 선택한다. 열 어드레스는 어드레스 디코더(120)에 의해 디코딩되어 읽기 및 쓰기 회로(130)에 제공된다.
어드레스 디코더(120)는 블록 디코더, 행 디코더, 열 디코더 및 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(130)는 다수의 페이지 버퍼들(PB1~PBm)을 포함한다. 읽기 및 쓰기 회로(130)는 메모리 셀 어레이(110)의 읽기 동작시에는 “읽기 회로(read circuit)”로 동작하고, 기입 동작시에는 “쓰기 회로(write circuit)”로 동작할 수 있다. 다수의 페이지 버퍼들(PB1~PBm)은 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 다수의 페이지 버퍼들(PB1~PBm)은 읽기 동작 및 프로그램 검증 동작 시 메모리 셀들의 문턱 전압을 센싱하기 위하여 메모리 셀들과 연결된 비트라인들에 센싱 전류를 계속적으로 공급하면서 대응하는 메모리 셀의 프로그램 상태에 따라 흐르는 전류량이 변화되는 것을 센싱 노드를 통해 감지하여 센싱 데이터로 래치한다. 읽기 및 쓰기 회로(130)는 제어 로직(140)에서 출력되는 페이지 버퍼 제어 신호들에 응답하여 동작한다.
읽기 및 쓰기 회로(130)는 읽기 동작시 메모리 셀의 데이터를 센싱하여 독출 데이터를 임시 저장한 후 반도체 메모리 장치(100)의 입출력 버퍼(미도시)로 데이터(DATA)를 출력한다. 예시적인 실시 예로서, 읽기 및 쓰기 회로(130)는 페이지 버퍼들(또는 페이지 레지스터들) 이외에도 열 선택 회로 등을 포함할 수 있다.
제어 로직(140)은 어드레스 디코더(120), 읽기 및 쓰기 회로(130), 및 전압 생성부(150)에 연결된다. 제어 로직(140)은 반도체 메모리 장치(100)의 입출력 버퍼(미도시)를 통해 명령어(CMD) 및 제어 신호(CTRL)를 수신한다. 제어 로직(140)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 또한 제어 로직(140)은 다수의 페이지 버퍼들(PB1~PBm)의 센싱 노드 프리차지 전위 레벨을 조절하기 위한 제어 신호를 출력한다. 제어 로직(140)은 메모리 셀 어레이(110)의 읽기 동작(read operation)을 수행하도록 읽기 및 쓰기 회로(130)를 제어할 수 있다.
전압 생성부(150)는 제어 로직(140)에서 출력되는 제어 신호에 응답하여 읽기 동작시 리드 전압(Vread) 및 패스 전압(Vpass)을 생성한다. 전압 생성부(150)는 다양한 전압 레벨들을 갖는 복수의 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(140)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다. 한편, 전압 생성부(150)는 상기 복수의 펌핑 커패시터들 외에 전압 레귤레이터를 더 포함할 수도 있다.
도 3은 도 2의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 3을 참조하면 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 3에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 3에서, 제1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결되어 있다. 제2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트 라인에 연결된다. 도 3에서, 제1 열의 셀 스트링들(CS11, CS21)은 제1 비트 라인(BL1)에 연결되어 있다. 제m 열의 셀 스트링들(CS1m, CS2m)은 제m 비트 라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제1 행의 셀 스트링들(CS11~CS1m) 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제2 행의 셀 스트링들(CS21~CS2m) 중 제1 워드 라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다.
다른 실시 예로서, 제1 내지 제m 비트 라인들(BL1~BLm) 대신 이븐 비트 라인들 및 오드 비트 라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트 라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트 라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱 전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다.
도 3에 도시된 메모리 블록(BLKa)은 3차원 구조를 가지나, 본 발명은 이에 한정되지 않는다. 예를 들어, 본 발명에 따른 반도체 메모리 장치의 메모리 셀 어레이는 2차원 구조의 메모리 블록을 포함할 수도 있다.
도 4는 멀티-레벨 셀의 문턱 전압 분포를 나타내는 그래프이다.
도 4를 참조하면, 멀티-레벨 셀(multi-level cell; MLC)의 문턱 전압은 소거 상태(E), 제1 프로그램 상태(PV1), 제2 프로그램 상태(PV2) 및 제3 프로그램 상태(PV3) 중 어느 하나에 포함될 수 있다. 본 발명에 따른 반도체 메모리 장치 및 그 동작 방법은 멀티-레벨 셀에만 적용되는 것은 아니며, 트리플-레벨 셀(triple-level cell; TLC), 쿼드-레벨 셀(quad-level cell; QLC) 또는 5비트 이상의 데이터를 저장하는 메모리 셀에도 적용 가능하다. 다만, 논의의 편의를 위하여 이하에서는 멀티-레벨 셀을 기준으로 설명하기로 한다.
리드 동작 시, 소거 상태(E)와 제1 프로그램 상태(PV1)를 구분하기 위해 제1 리드 전압(R1)이 선택된 워드 라인에 인가될 수 있다. 또한, 제1 프로그램 상태(PV1)와 제2 프로그램 상태(PV2)를 구분하기 위해 제2 리드 전압(R2)이 선택된 워드 라인에 인가될 수 있다. 한편, 제2 프로그램 상태(PV2)와 제3 프로그램 상태(PV3)를 구분하기 위해 제3 리드 전압(R3)이 선택된 워드 라인에 인가될 수 있다. 리드 동작 시, 비선택된 워드 라인들에는 리드 패스 전압(Vpass)이 인가될 수 있다. 한편, 프로그램 동작 동안 수행되는 검증 동작에서, 제1 내지 제3 프로그램 상태들(PV1, PV2, PV3)에 대한 검증 동작을 위해 제1 내지 제3 검증 전압들(Vvr1, Vvr2, Vvr3)이 각각 사용될 수 있다.
도 5는 반도체 메모리 장치의 리드 동작의 일 예를 나타내는 타이밍도이다.
도 5를 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작 방법에 의해, 선택된 메모리 셀들에 대한 리드 동작이 수행될 수 있다. 선택된 메모리 셀들의 리드 동작은 채널 초기화 단계, 선택된 메모리 셀들의 문턱 전압 센싱 단계, 워드 라인 이퀄라이즈 단계 및 워드 라인 디스차지 단계를 포함할 수 있다. 도 5에서, 채널 초기화 단계는 기간(t1~t2)동안 수행되고, 문턱 전압 센싱 단계는 기간(t2~t5) 동안 수행되며, 워드 라인 이퀄라이즈 단계는 기간(t5~t6)동안 수행되고, 워드 라인 디스차지 단계는 기간(t6~t7) 동안 수행된다.
시간(t1)에서, 선택된 드레인 선택 라인 및 소스 선택 라인에 턴온 전압(Von)이 인가되고, 비선택된 드레인 선택 라인 및 소스 선택 라인에도 턴온 전압(Von)이 인가된다. 한편, 리드 대상인 메모리 셀들과 연결된, 선택된 워드 라인에 리드 패스 전압(Vpass)이 인가되고, 비선택된 워드 라인들에도 리드 패스 전압이 인가된다. 드레인 선택 라인들 및 소스 선택 라인들에 턴온 전압(Von)이 인가된 상태에서, 모든 워드 라인들에 리드 패스 전압(Vpass)이 인가됨으로써 채널 초기화 동작이 수행될 수 있다.
기간(t1~t2) 동안 선택된 워드 라인 및 비선택된 워드 라인들에 리드 패스 전압(Vpass)이 인가되는 것이 실선으로 도시되어 있다. 다만, RC 지연에 의해, 선택된 워드 라인 및 비선택된 워드 라인들의 전압은 점선으로 도시한 것과 같이 상승할 수 있다. 워드 라인들의 RC 지연을 고려하여, 워드 라인들의 전압이 리드 패스 전압(Vpass)까지 충분히 상승할 수 있도록 기간(t1~t2)의 기간이 결정될 수 있다.
시간(t2)에서, 비선택된 드레인 선택 라인 및 소스 선택 라인에 턴오프 전압(Voff)이 인가된다. 턴오프 전압(Voff)은 드레인 선택 트랜지스터 및 소스 선택 트랜지스터를 턴오프시킬 수 있는 전압으로서, 일 실시 예에서 턴오프 전압(Voff)은 접지 전압일 수 있다. 도 3 또는 도 4에 도시된 바와 같이, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 경우, 리드 대상이 되는 메모리 셀들을 포함하는 셀 스트링들과 연결된 드레인 선택 라인 및 소스 선택 라인이 각각 선택된 드레인 선택 라인 및 소스 선택 라인이 된다. 한편, 리드 대상이 되는 메모리 셀들을 포함하지 않는 셀 스트링들과 연결된 드레인 선택 라인 및 소스 선택 라인이 각각 비선택된 드레인 선택 라인 및 소스 선택 라인이 된다. 한편, 선택된 드레인 선택 라인 및 소스 선택 라인에는 턴온 전압(Von)이 계속하여 인가된다.
시간(t2)에서, 선택된 워드 라인에 제1 리드 전압(R1)이 인가된다. 기간(t2~t3) 동안, 선택된 메모리 셀들의 문턱 전압이 제1 리드 전압(R1)보다 큰지 여부가 결정된다. 기간(t2~t3) 동안 선택된 워드 라인에 제1 리드 전압(R1)이 인가되는 것이 실선으로 도시되어 있다. 다만, RC 지연에 의해, 선택된 워드 라인의 전압은 점선으로 도시한 것과 같이 하강할 수 있다. RC 지연을 고려하여, 선택된 워드 라인의 전압이 제1 리드 전압(R1)까지 충분히 하강할 수 있도록 기간(t2~t3)의 기간이 결정될 수 있다. 이하에서는 RC 지연과 관련된 점선에 대한 중복된 설명은 생략하기로 한다.
시간(t3)에서, 선택된 워드 라인에 제2 리드 전압(R2)이 인가된다. 기간(t3~t4) 동안, 선택된 메모리 셀들의 문턱 전압이 제2 리드 전압(R2)보다 큰지 여부가 결정된다. 또한, 시간(t4)에서, 선택된 워드 라인에 제3 리드 전압(R3)이 인가된다. 기간(t4~t5) 동안, 선택된 메모리 셀들의 문턱 전압이 제3 리드 전압(R3)보다 큰지 여부가 결정된다.
시간(t5)에서, 선택된 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)에 턴오프 전압(Voff)이 인가될 수 있다. 한편, 시간(t5)에서 워드 라인들의 이퀄라이징을 위해, 선택된 워드 라인 및 비선택된 워드 라인들에 이퀄라이징 전압이 인가될 수 있다. 도 5의 예시에서, 이퀄라이징 전압은 리드 패스 전압(Vpass)과 동일한 것으로 도시되어 있다. 다만, 이는 예시적인 것으로서 이퀄라이징 전압은 리드 패스 전압(Vpass)과는 다른 전압으로 결정될 수도 있다.
시간(t6)에서 워드 라인들에 턴오프 전압(Voff)이 인가된다. 이에 의해, 워드 라인 디스차지 동작이 수행된다. RC 지연을 고려하여 워드 라인들의 전압이 충분히 하강할 수 있도록 워드 라인 디스차지 동작이 수행되는 기간(t6~t7)이 결정될 수 있다. 시간(t7) 이후에 리드 동작이 종료될 수 있다.
도 5를 참조하면, 기간(t2~t3) 동안 선택된 워드 라인에 제1 리드 전압(R1)이 인가되고, 기간(t3~t4) 동안 선택된 워드 라인에 제2 리드 전압(R2)이 인가되며, 기간(t4~t5) 동안 선택된 워드 라인에 제3 리드 전압(R3)이 인가된다. 즉, 가장 낮은 리드 전압(R1)부터 가장 큰 리드 전압(R3)까지 리드 전압들이 크기에 따라 순차적으로 인가된다. 이 경우, 기간(t1~t2) 동안 선택된 워드 라인에 인가되는 리드 패스 전압(Vpass)과, 기간(t2~t3) 동안 선택된 워드 라인에 인가되는 제1 리드 전압(R1) 사이의 차이가 상대적으로 크다.
도 6은 반도체 메모리 장치의 리드 동작의 다른 예를 나타내는 타이밍도이다.
도 6을 참조하면, 선택된 워드 라인에 가장 높은 리드 전압(R3)부터 가장 낮은 리드 전압(R1)까지 리드 전압들이 인가된다는 점을 제외하면 도 5에 도시된 동작 방법과 유사한 방식으로 수행된다. 따라서, 중복된 설명은 생략하기로 한다.
도 6에서, 채널 초기화 단계는 기간(t11~t12)동안 수행되고, 문턱 전압 센싱 단계는 기간(t12~t15) 동안 수행되며, 워드 라인 이퀄라이즈 단계는 기간(t15~t16)동안 수행되고, 워드 라인 디스차지 단계는 기간(t16~t17) 동안 수행된다.
시간(t11)에서, 선택된 드레인 선택 라인 및 소스 선택 라인에 턴온 전압(Von)이 인가되고, 비선택된 드레인 선택 라인 및 소스 선택 라인에도 턴온 전압(Von)이 인가된다. 한편, 리드 대상인 메모리 셀들과 연결된, 선택된 워드 라인에 리드 패스 전압(Vpass)이 인가되고, 비선택된 워드 라인들에도 리드 패스 전압이 인가된다. 드레인 선택 라인들 및 소스 선택 라인들에 턴온 전압(Von)이 인가된 상태에서, 모든 워드 라인들에 리드 패스 전압(Vpass)이 인가됨으로써 채널 초기화 동작이 수행될 수 있다.
시간(t12)에서, 비선택된 드레인 선택 라인 및 소스 선택 라인에 턴오프 전압(Voff)이 인가된다. 한편, 선택된 드레인 선택 라인 및 소스 선택 라인에는 턴온 전압(Von)이 계속하여 인가된다.
시간(t12)에서, 선택된 워드 라인에 제3 리드 전압(R3)이 인가된다. 기간(t2~t3) 동안, 선택된 메모리 셀들의 문턱 전압이 제3 리드 전압(R3)보다 큰지 여부가 결정된다. 시간(t13)에서, 선택된 워드 라인에 제2 리드 전압(R2)이 인가된다. 기간(t13~t14) 동안, 선택된 메모리 셀들의 문턱 전압이 제2 리드 전압(R2)보다 큰지 여부가 결정된다. 또한, 시간(t14)에서, 선택된 워드 라인에 제1 리드 전압(R1)이 인가된다. 기간(t14~t15) 동안, 선택된 메모리 셀들의 문턱 전압이 제1 리드 전압(R1)보다 큰지 여부가 결정된다.
시간(t15)에서, 선택된 드레인 선택 라인(DSL) 및 소스 선택 라인(SSL)에 턴오프 전압(Voff)이 인가될 수 있다. 한편, 시간(t15)에서 워드 라인들의 이퀄라이징을 위해, 선택된 워드 라인 및 비선택된 워드 라인들에 이퀄라이징 전압이 인가될 수 있다. 도 6의 예시에서, 이퀄라이징 전압은 리드 패스 전압(Vpass)과 동일한 것으로 도시되어 있다. 다만, 이는 예시적인 것으로서 이퀄라이징 전압은 리드 패스 전압(Vpass)과는 다른 전압으로 결정될 수도 있다.
시간(t16)에서 워드 라인들에 턴오프 전압(Voff)이 인가된다. 이에 의해, 워드 라인 디스차지 동작이 수행된다. RC 지연을 고려하여 워드 라인들의 전압이 충분히 하강할 수 있도록 워드 라인 디스차지 동작이 수행되는 기간(t16~t17)이 결정될 수 있다. 시간(t17) 이후에 리드 동작이 종료될 수 있다.
도 7은 리드 데이터에 대한 에러 정정 실패 시 컨트롤러와 반도체 메모리 장치의 동작을 예시적으로 설명하기 위한 도면이다.
도 7을 참조하면, 컨트롤러(200)가 반도체 메모리 장치(100)에 리드 커맨드(CMDRD)를 전달할 수 있다(①). 수신한 리드 커맨드(CMDRD)에 응답하여, 반도체 메모리 장치(100)는 데이터의 리드 동작을 수행한다. 한편, 반도체 메모리 장치(100)는 리드된 데이터(DATA)를 컨트롤러(200)로 전달할 수 있다(②). 컨트롤러(200)는 수신한 데이터(DATA)에 대한 에러 정정 동작을 수행할 수 있다.
수신한 데이터(DATA)에 에러 비트가 특정 임계값보다 많이 포함되어 있는 경우, 에러 정정 동작이 실패할 수 있다. 에러 정정 실패 시(③), 컨트롤러(200)는 해당 데이터를 다시 리드하기 위한 리드 커맨드(CMDRD)를 반도체 메모리 장치(100)로 전달할 수 있다(④). 이 과정에서, 컨트롤러(200)는 리드 동작에 사용되는 리드 전압의 값을 변경하도록 반도체 메모리 장치를 제어할 수 있다. 수신한 리드 커맨드(CMDRD)에 응답하여, 반도체 메모리 장치(100)는 데이터의 리드 동작을 다시 수행한다. 실시 예에 따라, 반도체 메모리 장치(100)는 변경된 리드 전압을 이용하여 이전에 리드 동작이 수행되었던 위치와 동일한 위치의 데이터를 다시 리드할 수 있다. 반도체 메모리 장치(100)는 다시 리드된 데이터(DATA)를 컨트롤러(200)로 전달할 수 있다(⑤). 컨트롤러(200)는 수신한 데이터(DATA)에 대한 다시 에러 정정 동작을 수행할 것이다.
도 7에 도시된 바와 같이, 리드된 데이터에 대한 에러 정정 실패 시 같은 데이터가 다시 리드될 수 있다.
도 8은 도 7의 예시에 따른 반도체 메모리 장치의 동작을 나타내는 타이밍도이다. 도 8에는 도 6을 통해 설명한 방식을 이용한 리드 동작의 타이밍도가 도시되어 있다. 즉, 도 8의 타이밍도에서는 선택된 워드 라인에 가장 높은 리드 전압(R3)부터 가장 낮은 리드 전압(R1)까지 리드 전압들이 순차적으로 인가된다. 논의의 편의를 위해, 도 8의 타이밍도에서는 워드 라인들의 전압만을 도시하였으며, 드레인 선택 라인 및 소스 선택 라인의 전압은 도시를 생략하였다.
컨트롤러(200)가 반도체 메모리 장치(100)에 첫 번째 리드 커맨드(CMDRD)를 전달하면(①), 반도체 메모리 장치(100)는 제1 리드 동작을 시작할 것이다. 구체적으로, 기간(t21~t22)에서, 제1 채널 초기화 단계가 수행되고, 기간(t22~t25)에서 제1 문턱 전압 센싱 단계가 수행된다. 또한, 기간(t25~t26)에서 제1 워드 라인 이퀄라이즈 단계가 수행되며, 기간(t26~t27)에서 제1 워드 라인 디스차지 단계가 수행된다. 기간(t21~t27)을 통해 반도체 메모리 장치(100)의 제1 리드 동작이 수행되며, 리드된 데이터는 컨트롤러(200)로 전달될 것이다(②).
컨트롤러(200)는 수신한 데이터에 대해 에러 정정 동작을 수행할 것이다. 에러 정정 실패 시(③) 컨트롤러(200)는 반도체 메모리 장치(100)에 리드 커맨드(CMDRD)를 다시 전달한다(④). 이에 따라, 반도체 메모리 장치(100)는 제1 리드 동작을 시작할 것이다. 구체적으로, 기간(t31~t32)에서, 제2 채널 초기화 단계가 수행되고, 기간(t32~t35)에서 제2 문턱 전압 센싱 단계가 수행된다. 또한, 기간(t35~t36)에서 제2 워드 라인 이퀄라이즈 단계가 수행되며, 기간(t36~t37)에서 제2 워드 라인 디스차지 단계가 수행된다. 기간(t31~t37)을 통해 반도체 메모리 장치(100)의 제2 리드 동작이 수행되며, 리드된 데이터는 컨트롤러(200)로 전달될 것이다(⑤).
동일한 위치의 워드 라인에 대한 연속적인 리드 동작에 있어, 복수의 워드 라인들에 의해 나타나는 RC 딜레이가 상대적으로 크므로, 워드 라인 디스차지 동작을 위해 필요한 시간 또한 상대적으로 길어질 수 있다. 도 8을 참조하면, 연속적인 2회의 리드 동작에 있어서, 제1 워드 라인 이퀄라이즈 단계가 수행된 이후에 수행되는 제1 워드 라인 디스차지 단계를 생략하는 경우 전체 리드 시간을 줄일 수 있다.
본 발명의 일 실시 예에 의한 컨트롤러(200)는 반도체 메모리 장치(100)의 통상적인 리드 동작을 제어하는 제1 타입의 리드 커맨드 이외에, 동일한 위치의 워드 라인에 대해 리드 동작을 반복 수행하는 경우에 발송되는 제2 타입의 리드 커맨드 또한 사용할 수 있다. 본 발명의 일 실시 예에 따른 반도체 메모리 장치(100)는 제1 타입의 리드 커맨드 수신 시, 리드 동작에 워드 라인 디스차지 단계를 포함하여 리드 동작을 수행한다. 한편, 반도체 메모리 장치(100)는 제2 타입의 리드 커맨드 수신 시, 리드 동작 동안에 워드 라인 디스차지 단계를 수행하지 않는다. 한편, 컨트롤러는 제2 타입의 리드 커맨드에 대응하는 리드 동작의 수행 이후에 워드 라인 디스차지 단계를 수행하도록 반도체 메모리 장치(100)를 제어하는 워드 라인 디스차지 커맨드를 이용할 수 있다.
도 9a 및 도 9b는 본 발명의 일 실시 예에 따라 제1 타입의 리드 커맨드를 출력하는 컨트롤러 및 이에 따른 반도체 메모리 장치의 동작을 설명하기 위한 도면들이다.
도 9a를 참조하면, 컨트롤러(200)는 제1 타입의 리드 커맨드(CMDRDA)를 반도체 메모리 장치(100)로 전달한다. 통상적인 리드 동작을 수행하도록 반도체 메모리 장치(100)를 제어하고자 하는 경우, 컨트롤러(200)는 제1 타입의 리드 커맨드(CMDRDA)를 반도체 메모리 장치(100)로 전달할 수 있다. 제1 타입의 리드 커맨드(CMDRDA)에 응답하여, 반도체 메모리 장치(100)는 워드 라인 디스차지 단계를 포함하는 리드 동작을 수행할 것이다.
보다 구체적으로, 도 9b를 참조하면 제1 타입의 리드 커맨드(CMDRDA)에 응답하여, 반도체 메모리 장치(100)는 기간(t41~t42)에서 채널 초기화 단계를 수행하고, 기간(t42~t45)에서 문턱 전압 센싱 단계를 수행하며, 기간(t45~t46)에서 워드 라인 이퀄라이즈 단계를 수행하고, 기간(t46~t47)에서 워드 라인 디스차지 단계를 수행한다. 즉, 반도체 메모리 장치(100)는 제1 타입의 리드 커맨드(CMDRDA)에 응답하여, 워드 라인 디스차지 단계를 포함하는 리드 동작을 수행한다.
도 10a 및 도 10b는 본 발명의 일 실시 예에 따라 제2 타입의 리드 커맨드를 출력하는 컨트롤러 및 이에 따른 반도체 메모리 장치의 동작을 설명하기 위한 도면들이다.
도 10a를 참조하면, 컨트롤러(200)는 제2 타입의 리드 커맨드(CMDRDB)를 반도체 메모리 장치(100)로 전달한다. 동일한 워드 라인 위치에 대해 리드 동작을 반복 수행하도록 반도체 메모리 장치(100)를 제어하고자 하는 경우, 컨트롤러(200)는 제2 타입의 리드 커맨드(CMDRDB)를 반도체 메모리 장치(100)로 전달할 수 있다. 제2 타입의 리드 커맨드(CMDRDB)에 응답하여, 반도체 메모리 장치(100)는 워드 라인 디스차지 단계를 포함하지 않는 리드 동작을 수행할 것이다.
보다 구체적으로, 도 10b를 참조하면 제2 타입의 리드 커맨드(CMDRDB)에 응답하여, 반도체 메모리 장치(100)는 기간(t51~t52)에서 채널 초기화 단계를 수행하고, 기간(t52~t55)에서 문턱 전압 센싱 단계를 수행하며, 기간(t55~t56)에서 워드 라인 이퀄라이즈 단계를 수행한다. 즉, 반도체 메모리 장치(100)는 제2 타입의 리드 커맨드(CMDRDB)에 응답하여, 워드 라인 디스차지 단계를 포함하지 않는 리드 동작을 수행한다. 이에 따라, 제2 타입의 리드 커맨드(CMDRDB)에 따라 반도체 메모리 장치(100)가 리드 동작을 수행한 이후에도, 워드 라인들의 전압은 리드 패스 전압(Vpass)을 유지할 수 있다.
도 11a 및 도 11b는 본 발명의 일 실시 예에 따라 디스차지 커맨드를 출력하는 컨트롤러 및 이에 따른 반도체 메모리 장치의 동작을 설명하기 위한 도면들이다.
도 10a 및 도 10b와 같이 제2 타입의 리드 커맨드(CDMRDB)에 대응한 리드 동작을 반복 수행한 이후의 특정 시점에서, 더 이상 반도체 메모리 장치(100)가 제2 타입의 리드 커맨드(CDMRDB)에 기초한 리드 동작을 수행할 필요가 없을 수 있다. 이러한 경우, 컨트롤러(200)는 워드 라인 디스차지 동작을 수행하도록 반도체 메모리 장치(100)를 제어하기 위한 디스차지 커맨드(CMDDSC)를 반도체 메모리 장치(100)로 전달할 수 있다. 반도체 메모리 장치(100)는 디스차지 커맨드(CMDDSC)에 응답하여, 리드 패스 전압(Vpass)을 유지하고 있는 워드 라인들에 턴오프 전압을 인가할 수 있다.
도 12a 및 도 12b는 제1 및 제2 타입의 리드 커맨드를 함께 사용하는 컨트롤러 및 이에 따른 반도체 메모리 장치의 동작을 예시적으로 설명하기 위한 도면이다.
도 12a를 참조하면, 컨트롤러(200)가 반도체 메모리 장치(100)로 전달하는 커맨드들만을 도시하였으며, 반도체 메모리 장치(100)로부터 컨트롤러(200)로 전달되는 데이터의 도시는 생략하였다. 컨트롤러(200)는 먼저 제1 타입의 리드 커맨드(CMDRDA)를 반도체 메모리 장치(100)로 전달할 수 있다. 제1 타입의 리드 커맨드(CMDRDA)에 대응하는 리드 데이터에 대한 에러 정정 실패 시, 컨트롤러(200)는 동일한 위치의 워드 라인들에 대해 리드 동작을 반복 수행할 것을 결정할 수 있다. 따라서, 컨트롤러(200)는 리드 시간을 줄이기 위해 제2 타입의 리드 커맨드(CMDRDB)를 반도체 메모리 장치(100)로 전달할 수 있다. 일 실시 예로서, 컨트롤러(200)는 수신한 데이터에 대한 에러 정정 동작이 성공할 때까지 제2 타입의 리드 커맨드(CMDRDB)를 반도체 메모리 장치(100)로 전달할 수 있다. 또는, 컨트롤러(200)는 수신한 데이터에 대한 에러 정정 동작이 최종적으로 성공하지 않더라도, 미리 결정된 정해진 횟수만큼 제2 타입의 리드 커맨드(CMDRDB)를 반도체 메모리 장치(100)로 전달할 수도 있다.
도 12a에 도시된 바에 의하면, 제1 타입의 리드 커맨드(CMDRDA)를 반도체 메모리 장치(100)로 전달한 이후에, 컨트롤러(200)는 제2 타입의 리드 커맨드(CMDRDB)를 반도체 메모리 장치(100)로 3회 전달하였다. 이에 따라, 반도체 메모리 장치(100)는 총 4회의 리드 동작을 수행하였을 것이다. 마지막으로, 컨트롤러(200)는 디스차지 커맨드(CMDDSC)를 반도체 메모리 장치(100)로 전달할 수 있다.
도 12b를 참조하면, 반도체 메모리 장치(100)로 입력되는 커맨드와 함께 이에 대응하여 수행되는 리드 동작이 워드 라인에 인가되는 전압의 관점에서 도시되어 있다. 첫 번째로 입력되는 제1 타입의 리드 커맨드(CMDRDA)에 대응하여, 제1 리드 동작이 수행될 것이다. 제1 타입의 리드 커맨드(CMDRDA)에 응답하여 수행되는 제1 리드 동작은 워드 라인 디스차지 단계를 포함한다. 즉, 선택된 워드 라인 및 비선택된 워드 라인의 전압이 턴오프 전압으로 하강하는 단계가 제1 리드 동작에 포함된다.
한편, 두 번째로 입력되는 리드 커맨드는 제2 타입의 리드 커맨드(CMDRDB)이다. 제2 타입의 리드 커맨드(CMDRDB)에 응답하여 수행되는 제2 리드 동작은 워드 라인 디스차지 단계를 포함하지 않는다. 이에 따라, 제2 리드 동작의 수행이 완료되더라도 워드 라인들의 전압은 리드 패스 전압(Vpass)을 유지한다.
한편, 세 번째로 입력되는 리드 커맨드는 제2 타입의 리드 커맨드(CMDRDB)이다. 세 번째로 입력되는 리드 커맨드에 응답하여 제3 리드 동작이 수행된다. 이전의 제2 리드 동작 이후에도 워드 라인들의 전압이 유지되므로, 제3 리드 동작에서 채널 초기화 단계 또한 생략 가능하다. 또는, 제3 리드 동작에서 채널 초기화 동작에 필요한 시간이 상대적으로 짧아질 수 있다. 또한, 제2 타입의 리드 커맨드(CMDRDB)에 응답하여 수행되는 제3 리드 동작은 워드 라인 디스차지 단계를 포함하지 않는다. 이에 따라, 제3 리드 동작의 수행이 완료되더라도 워드 라인들의 전압은 리드 패스 전압(Vpass)을 유지한다.
한편, 네 번째로 입력되는 리드 커맨드는 제2 타입의 리드 커맨드(CMDRDB)이다. 네 번째로 입력되는 리드 커맨드에 응답하여 수행되는 제4 리드 동작에 대한 중복된 설명은 생략하기로 한다.
제4 리드 동작이 수행된 이후에, 반도체 메모리 장치(100)로 디스차지 커맨드(CDMDSC)가 입력된다. 반도체 메모리 장치(100)는 디스차지 커맨드(CDMDSC)에 응답하여 워드 라인들에 턴오프 전압을 인가한다.
도 13a 및 도 13b는 제1 타입의 리드 커맨드만을 사용하는 컨트롤러 및 이에 따른 반도체 메모리 장치의 동작을 예시적으로 설명하기 위한 도면이다.
도 13a를 참조하면, 컨트롤러(200)는 먼저 제1 타입의 리드 커맨드(CMDRDA)를 반도체 메모리 장치(100)로 전달할 수 있다. 제1 타입의 리드 커맨드(CMDRDA)에 대응하는 리드 데이터에 대한 에러 정정 실패 시, 제1 타입의 리드 커맨드(CMDRDA)를 반도체 메모리 장치(100)로 다시 전달할 수 있다. 일 실시 예로서, 컨트롤러(200)는 수신한 데이터에 대한 에러 정정 동작이 성공할 때까지 제1 타입의 리드 커맨드(CMDRDA)를 반도체 메모리 장치(100)로 전달할 수 있다. 또는, 컨트롤러(200)는 수신한 데이터에 대한 에러 정정 동작이 최종적으로 성공하지 않더라도, 미리 결정된 정해진 횟수만큼 제1 타입의 리드 커맨드(CMDRDA)를 반도체 메모리 장치(100)로 전달할 수도 있다.
도 13a에 도시된 바에 의하면, 컨트롤러(200)는 제1 타입의 리드 커맨드(CMDRDA)를 반도체 메모리 장치(100)로 4회 전달하였다. 이에 따라, 반도체 메모리 장치(100)는 총 4회의 리드 동작을 수행하였을 것이다. 도 13a에 도시된 것과는 달리, 컨트롤러(200)는 디스차지 커맨드(CMDDSC)를 반도체 메모리 장치(100)로 전달하지 않을 것이다.
도 13b를 참조하면, 반도체 메모리 장치(100)로 입력되는 커맨드와 함께 이에 대응하여 수행되는 리드 동작이 워드 라인에 인가되는 전압의 관점에서 도시되어 있다. 첫 번째로 입력되는 제1 타입의 리드 커맨드(CMDRDA)에 대응하여, 제1 리드 동작이 수행될 것이다. 제1 타입의 리드 커맨드(CMDRDA)에 응답하여 수행되는 제1 리드 동작은 워드 라인 디스차지 단계를 포함한다. 즉, 선택된 워드 라인 및 비선택된 워드 라인의 전압이 턴오프 전압으로 하강하는 단계가 제1 리드 동작에 포함된다.
한편, 두 번째로 입력되는 제1 타입의 리드 커맨드(CMDRDA)에 대응하여, 제2 리드 동작이 수행될 것이다. 제1 타입의 리드 커맨드(CMDRDA)에 응답하여 수행되는 제2 리드 동작 또한 워드 라인 디스차지 단계를 포함한다. 세 번째 및 네 번째로 입력되는 제1 타입의 리드 커맨드(CMDRDA)에 대응하여, 반도체 메모리 장치(100)는 워드 라인 디스차지 단계를 포함하는 리드 동작을 반복 수행할 것이다. 따라서, 제1 타입의 리드 커맨드(CMDRDA)에 대응하는 리드 동작에 대한 중복되는 설명은 생략하기로 한다.
도 13b에 도시된 바와 같이, 제1 타입의 리드 커맨드(CMDRDA)에 대응한 리드 동작을 반복 수행하는 경우, 각각의 리드 동작들은 워드 라인 디스차지 단계 및 채널 초기화 단계를 모두 포함한다. 전술한 바와 같이, 복수의 워드 라인들에 의해 나타나는 RC 딜레이가 상대적으로 크므로, 워드 라인 디스차지 동작 또는 채널 초기화 동작을 위해 필요한 시간 또한 상대적으로 길어질 수 있다.
도 12b 및 도 13b를 함께 참조하면, 리드 동작에서 전체 4회의 리드 동작에 소요되는 시간은 도 12b의 경우가 도 13b의 경우보다 상대적으로 짧은 것을 알 수 있다. 즉, 동일한 위치에 대해 반복된 리드 동작을 수행할 것이 예상되는 경우, 워드 라인 디스차지 단계를 생략하는 제2 타입의 리드 커맨드(CMDRDB)를 적절히 이용하여 전체 리드 시간을 줄일 수 있다.
도 14는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작을 나타내는 순서도이다. 도 14를 참조하면, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작은 컨트롤러로부터 리드 커맨드를 수신하는 단계(S110), 수신한 리드 커맨드에 대응하는 리드 동작을 수행하는 단계(S120), 수신한 리드 커맨드가 제1 타입의 리드 커맨드인지 여부를 판단하는 단계(S130)를 포함한다. 한편, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작은 수신한 리드 커맨드가 제1 타입의 리드 커맨드인 경우(S130: 예), 워드 라인 디스차지 동작을 수행하는 단계(S140)를 더 포함할 수 있다. 또한, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 동작은 수신한 리드 커맨드가 제1 타입의 리드 커맨드가 아닌 제2 타입의 리드 커맨드인 경우(S130: 아니오), 워드 라인의 전압을 유지하는 단계(S150)를 더 포함할 수 있다.
단계(S110)에서, 반도체 메모리 장치(100)는 컨트롤러(200)로부터 리드 커맨드를 수신한다. 수신한 리드 커맨드 및 이에 대응하는 어드레스에 응답하여, 반도체 메모리 장치(100)는 리드 커맨드에 대응하는 리드 동작을 수행한다(S120). 단계(S120)는 도 9b의 기간(t41~t46) 또는 도 10b의 기간(t51~t56)에서 수행되는 동작에 대응할 수 있다. 단계(S120)의 상세한 구성에 대해서는 도 15를 참조하여 설명하기로 한다.
이후, 반도체 메모리 장치는 수신한 리드 커맨드가 제1 타입의 리드 커맨드인지 여부를 판단한다(S130). 수신한 리드 커맨드가 제1 타입의 리드 커맨드인 경우(S130: 예), 반도체 메모리 장치(100)는 워드 라인 디스차지 동작을 수행한다(S140). 단계(S140)의 워드 라인 디스차지 동작은 도 9b의 기간(t46~t47)에 대응하는 동작일 수 있다.
수신한 리드 커맨드가 제2 타입의 리드 커맨드인 경우(S130: 아니오), 반도체 메모리 장치(100)는 워드 라인 디스차지 동작을 수행하지 않으며, 워드 라인의 전압을 유지한다(S150). 단계(S150)는 도 10b의 시간(t56) 이후 구간에 대응할 수 있다.
도 15는 도 14에 도시된 단계(S120)의 예시적인 실시 예를 나타내는 순서도이다.
도 15를 참조하면, 수신한 리드 커맨드에 대응하는 리드 동작을 수행하는 단계(S120)는, 워드 라인들에 리드 패스 전압을 인가하는 단계(S121), 선택된 워드 라인에 적어도 하나의 리드 전압을 인가하는 단계(S122) 및 선택된 워드 라인에 리드 패스 전압을 인가하는 단계(S123)를 포함할 수 있다.
워드 라인들에 리드 패스 전압을 인가하는 단계(S121)는 채널 초기화 단계에 대응하며, 도 9b의 기간(t41~t42) 또는 도 10b의 기간(t51~t52)에서 수행되는 동작에 대응할 수 있다. 또한, 선택된 워드 라인에 적어도 하나의 리드 전압을 인가하는 단계(S122)는 문턱 전압 센싱 단계에 대응하며, 도 9b의 기간(t42~t45) 또는 도 10b의 기간(t52~t55)에서 수행되는 동작에 대응할 수 있다. 한편, 선택된 워드 라인에 리드 패스 전압을 인가하는 단계(S123)는 워드 라인 이퀄라이즈 단계에 대응하며, 도 9b의 기간(t45~t46) 또는 도 10b의 기간(t55~t56)에서 수행되는 동작에 대응할 수 있다.
도 16은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작을 나타내는 순서도이다. 구체적으로, 도 16에 도시된 단계들은 제2 타입의 리드 커맨드에 따른 리드 동작 이후에 워드 라인을 디스차지하기 위해 수행될 수 있다. 즉, 도 16에 도시된 단계들은 도 14의 단계(S150) 이후에 수행될 것이다.
도 16을 참조하면, 본 발명의 다른 실시 예에 따른 반도체 메모리 장치의 동작은 컨트롤러(200)로부터 디스차지 커맨드(CMDDSC)를 수신하는 단계(S210) 및 상기 디스차지 커맨드(CMDDSC)에 응답하여 워드 라인 디스차지 동작을 수행하는 단계(S220)를 포함한다. 전술한 바와 같이, 디스차지 커맨드(CMDDSC)를 수신하는 단계(S210)는 워드 라인들이 리드 패스 전압을 유지하는 상태에서 수행될 수 있다. 즉, 단계(S210)는 도 14의 단계(S150) 이후에 수행될 것이다. 워드 라인 디스차지 동작을 수행하는 단계(S220)는 선택된 워드 라인 및 비선택된 워드 라인에 턴오프 전압을 인가하는 동작에 대응하며, 도 11b의 기간(t57~t58)에서 수행되는 동작에 대응할 수 있다.
도 17은 본 발명의 일 실시 예에 따른 컨트롤러의 동작을 나타내는 순서도이다.
도 17을 참조하면, 본 발명의 일 실시 예에 따른 컨트롤러(200)의 동작은, 반도체 메모리 장치에 제1 타입의 리드 커맨드(CMDRDA)를 전달하는 단계(S310), 반도체 메모리 장치로부터 데이터를 수신하는 단계(S320), 수신된 데이터에 대한 에러 정정 동작이 성공하였는지 여부를 판단하는 단계(S330)를 포함한다. 수신된 데이터에 대한 에러 정정 동작이 성공한 경우(S330: 예), 본 발명에 따른 컨트롤러의 동작은 종료할 것이다.
수신된 데이터에 대한 에러 정정 동작이 실패한 경우(S330: 아니오), 컨트롤러는 반도체 메모리 장치가 리드 동작을 재수행할 것을 결정할 수 있다. 이에 따라, 본 발명의 일 실시 예에 따른 컨트롤러의 동작은, 수신된 데이터에 대한 에러 정정 동작이 실패한 경우(S330: 아니오) 반도체 메모리 장치에 제2 타입의 리드 커맨드(CMDRDB)를 전달하는 단계(S340), 반도체 메모리 장치로부터 데이터를 수신하는 단계(S350), 수신된 데이터에 대한 에러 정정 동작이 성공하였는지 여부를 판단하는 단계(S360)를 더 포함한다. 수신된 데이터에 대한 에러 정정 동작이 성공한 경우(S360: 예), 컨트롤러는 워드 라인 디스차지 동작을 수행하도록 반도체 메모리 장치를 제어할 것이다. 이에 따라, 이에 따라, 본 발명의 일 실시 예에 따른 컨트롤러의 동작은, 수신된 데이터에 대한 에러 정정 동작이 성공한 경우(S360: 예) 반도체 메모리 장치에 디스차지 커맨드(CMDDSC)를 전달하는 단계(S370)를 더 포함할 수 있다.
수신된 데이터에 대한 에러 정정 동작이 실패한 경우(S360: 아니오), 컨트롤러는 반도체 메모리 장치가 리드 동작을 재수행할 것을 결정할 수 있다. 이에 따라, 수신된 데이터에 대한 에러 정정 동작이 실패한 경우(S360: 아니오), 컨트롤러(200)는 단계(S340)로 되돌아가, 워드 라인 디스차지 동작을 생략한 리드 동작을 반복 수행하도록 반도체 메모리 장치를 제어할 수 있다. 도 17에 도시된 바와 같이, 제2 타입의 리드 커맨드를 반도체 메모리 장치에 전달하고(S340), 반도체 메모리 장치로부터 데이터를 수신하며(S350), 수신된 데이터에 대한 에러 정정 동작을 수행하는 과정은 수신된 데이터에 대한 에러 정정 동작이 성공할 때까지 반복될 수 있다. 또는, 제2 타입의 리드 커맨드를 반도체 메모리 장치에 전달하고(S340), 반도체 메모리 장치로부터 데이터를 수신하며(S350), 수신된 데이터에 대한 에러 정정 동작을 수행하는 과정은 미리 결정된 횟수만큼만 반복될 수도 있다.
도 17을 참조하면, 단계(S330)에서 에러 정정 동작이 실패한 경우 반도체 메모리 장치에 제2 타입의 리드 커맨드를 전달하는 단계(S340)를 수행하는 것으로 도시되어 있다. 그러나, 이는 예시적인 것으로서 본 발명은 이에 한정되지 않는다. 즉, 도 17의 예시에 의하면 에러 정정 동작이 실패한 경우에 컨트롤러(200)는 반도체 메모리 장치가 리드 동작을 재수행할 것을 결정하는 것으로 도시되어 있으나, 컨트롤러(200)는 에러 정정 실패 이외의 다양한 요인에 의해 반도체 메모리 장치가 리드 동작을 재수행할 것을 결정할 수도 있다.
도 18은 본 발명의 다른 실시 예에 따른 컨트롤러의 동작을 나타내는 순서도이다. 도 18은 본 발명에 따른 컨트롤러의 동작을 도 17과는 다른 관점에서 나타낸 순서도이다.
도 18을 참조하면, 본 발명의 다른 실시 예에 따른 컨트롤러의 동작은, 반도체 메모리 장치에 리드 커맨드를 전달하는 단계(S410), 반도체 메모리 장치로부터 데이터를 수신하는 단계(S420), 수신된 데이터에 대한 에러 정정 동작이 성공하였는지 여부를 판단하는 단계(S430), 수신된 데이터에 대한 에러 정정 동작이 성공한 경우(S430: 예), 반도체 메모리 장치로 전달한 리드 커맨드가 제1 타입의 리드 커맨드인지 여부를 판단하는 단계(S450), 반도체 메모리 장치로 전달한 리드 커맨드가 제1 타입이 아닌 제2 타입의 리드 커맨드인 경우(S450: 아니오), 반도체 메모리 장치에 디스차지 커맨드(CMDDSC)를 전달하는 단계(S460)를 포함한다.
단계(S410)에서, 컨트롤러(200)는 반도체 메모리 장치(100)로 리드 커맨드를 전달한다. 단계(S410)에서 전달한 리드 커맨드가 제1 타입의 리드 커맨드인 경우, 반도체 메모리 장치(100)는 워드 라인 디스차지 단계를 포함하는 리드 동작을 수행했을 것이다. 한편, 단계(S410)에서 전달한 리드 커맨드가 제2 타입의 리드 커맨드인 경우, 반도체 메모리 장치(100)는 워드 라인 디스차지 단계를 포함하지 않는 리드 동작을 수행했을 것이다.
단계(S420)에서 컨트롤러는 반도체 메모리 장치로부터 리드된 데이터를 수신하고, 수신한 데이터에 대한 에러 정정 동작을 수행할 것이다. 이후 단계(S430)에서 수신된 데이터에 대한 에러 정정 동작이 성공하였는지 여부를 판단한다. 에러 정정 동작이 실패한 경우(S430: 아니오), 단계(S410)로 되돌아가 데이터의 리드 동작을 다시 수행하도록 반도체 메모리 장치를 제어한다. 단계(S410)에서, 컨트롤러는 필요에 따라 제1 타입의 리드 커맨드를 반도체 메모리 장치로 전달할 수도 있고, 제2 타입의 리드 커맨드를 반도체 메모리 장치로 전달할 수도 있다. 단계들(S410, S420, S430)은 수신된 데이터에 대한 에러 정정 동작이 성공할 때까지 반복될 수 있다. 또는, 단계들(S410, S420, S430)은 미리 결정된 횟수만큼만 반복될 수도 있다.
수신된 데이터에 대한 에러 정정 동작이 성공한 경우(S430: 예), 컨트롤러는 바로 직전에 반도체 메모리 장치(100)로 전달하였던 리드 커맨드가 제1 타입의 리드 커맨드였는지 여부를 판단한다. 반도체 메모리 장치로 전달한 리드 커맨드가 제1 타입의 리드 커맨드인 경우(S450: 예), 반도체 메모리 장치는 워드 라인 디스차지 단계를 포함하는 리드 동작을 수행하였을 것이다. 따라서, 컨트롤러는 별도로 디스차지 커맨드(CMDDSC)를 반도체 메모리 장치로 전달하지 않고, 동작을 종료할 것이다.
반도체 메모리 장치로 전달한 리드 커맨드가 제2 타입의 리드 커맨드인 경우(S450: 아니오), 반도체 메모리 장치는 워드 라인 디스차지 단계를 포함하지 않는 리드 동작을 수행하였을 것이다. 이 경우 반도체 메모리 장치의 워드 라인들은 리드 패스 전압을 유지하고 있을 수 있다. 따라서, 컨트롤러는 디스차지 커맨드(CMDDSC)를 반도체 메모리 장치로 전달한다(S460). 단계(S460)를 수행함에 따라, 반도체 메모리 장치(100)는 워드 라인들에 턴오프 전압을 인가하여, 워드 라인 디스차지 동작을 수행할 것이다.
도 19는 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함하는 메모리 시스템의 일 실시 예(1000)를 보여주는 블록도이다.
도 19를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(100) 및 컨트롤러(200)를 포함한다. 반도체 메모리 장치(100)는 도 2를 참조하여 설명된 반도체 메모리 장치일 수 있다.
컨트롤러(200)는 호스트 및 반도체 메모리 장치(100)에 연결된다. 도 19에서, 호스트는 도 1에 도시된 호스트 장치(300)일 수 있다. 컨트롤러(200)는 호스트로부터의 요청에 응답하여, 반도체 메모리 장치(100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(200)는 반도체 메모리 장치(100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(200)는 반도체 메모리 장치(100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(200)는 반도체 메모리 장치(100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(200)는 램(210, Random Access Memory), 프로세싱 유닛(220, processing unit), 호스트 인터페이스(230, host interface), 메모리 인터페이스(240, memory interface) 및 에러 정정 블록(250)을 포함한다. 램(210)은 프로세싱 유닛(220)의 동작 메모리, 반도체 메모리 장치(100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛(220)은 컨트롤러(200)의 제반 동작을 제어한다. 또한 컨트롤러(200)는 쓰기 동작 시 호스트(Host)로부터 제공되는 프로그램 데이터를 임시 저장할 수 있다.
호스트 인터페이스(230)는 호스트(Host) 및 컨트롤러(200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적인 실시 예로서, 컨트롤러(200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer system interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜, 사유(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(Host)와 통신하도록 구성된다.
메모리 인터페이스(240)는 반도체 메모리 장치(100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
에러 정정 블록(250)은 에러 정정 코드(ECC, Error Correcting Code)를 이용하여 반도체 메모리 장치(100)로부터 수신된 데이터의 에러를 검출하고, 정정하도록 구성된다. 프로세싱 유닛(220)은 에러 정정 블록(250)의 에러 검출 결과에 따라 읽기 전압을 조절하고, 재 읽기를 수행하도록 반도체 메모리 장치(100)를 제어할 것이다. 예시적인 실시 예로서, 에러 정정 블록은 컨트롤러(200)의 구성 요소로서 제공될 수 있다.
컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적될 수 있다. 예시적인 실시 예로서, 컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(200) 및 반도체 메모리 장치(100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적인 실시 예로서, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline Integrated Circuit Package(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), System In Package(SIP), Multi-Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 20은 도 19의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 20을 참조하면, 메모리 시스템(2000)은 반도체 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 반도체 메모리 장치(2100)는 다수의 반도체 메모리 칩들을 포함한다. 다수의 반도체 메모리 칩들은 다수의 그룹들로 분할된다.
도 20에서, 다수의 그룹들은 각각 제1 내지 제k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다. 각 반도체 메모리 칩은 도 2를 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.
각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 컨트롤러(2200)는 도 19를 참조하여 설명된 컨트롤러(200)와 마찬가지로 구성되고, 다수의 채널들(CH1~CHk)을 통해 반도체 메모리 장치(2100)의 다수의 메모리 칩들을 제어하도록 구성된다.
도 21은 도 20을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 시스템 버스(3500), 그리고 메모리 시스템(2000)을 포함한다.
메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.
도 21에서, 반도체 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(2200)의 기능은 중앙 처리 장치(3100) 및 램(3200)에 의해 수행될 것이다.
도 21에서, 도 20을 참조하여 설명된 메모리 시스템(2000)이 제공되는 것으로 도시되어 있다. 그러나, 메모리 시스템(2000)은 도 19를 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 예시적인 실시 예로서, 컴퓨팅 시스템(3000)은 도 19 및 도 20을 참조하여 설명된 메모리 시스템들(1000, 2000)을 모두 포함하도록 구성될 수 있다.
100: 반도체 메모리 장치 110: 메모리 셀 어레이
120: 어드레스 디코더 130: 읽기 및 쓰기 회로
140: 제어 로직 150: 전압 생성부
200: 컨트롤러 300: 호스트 장치
1000: 메모리 시스템

Claims (22)

  1. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 셀들 중 선택된 메모리 셀들에 대한 리드 동작을 수행하는 주변 회로; 및
    외부로부터 수신된 리드 커맨드에 응답하여, 상기 주변 회로의 리드 동작을 제어하고, 상기 리드 커맨드의 타입에 기초하여, 상기 복수의 메모리 셀들과 연결된 워드 라인들의 디스차지 동작의 수행 여부를 결정하는 제어 로직을 포함하는, 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 제어 로직은:
    상기 리드 커맨드에 응답하여, 상기 복수의 워드 라인들에 제1 전압을 인가하여 채널 프리차지 동작을 수행하고;
    상기 복수의 워드 라인들 중 선택된 메모리 셀들과 연결된 선택된 워드 라인에 적어도 하나의 리드 전압을 인가하여 문턱 전압 센싱 동작을 수행하며;
    상기 복수의 워드 라인들에 제2 전압을 인가하여 워드 라인 이퀄라이즈 동작을 수행하도록;
    상기 주변 회로를 제어하는, 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 제어 로직은:
    상기 리드 커맨드가 제1 타입의 리드 커맨드라는 결정에 응답하여, 상기 워드 라인 이퀄라이즈 동작 이후에 상기 복수의 워드 라인들에 상기 제2 전압보다 낮은 제3 전압을 인가하여 워드 라인 디스차지 동작을 수행하도록 상기 주변 회로를 제어하는, 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 제1 전압은 상기 적어도 하나의 리드 전압보다 큰 리드 패스 전압이고, 상기 제2 전압은 상기 제1 전압과 실질적으로 동일한 전압인, 반도체 메모리 장치.
  5. 제4 항에 있어서, 상기 제3 전압은 접지 전압인, 반도체 메모리 장치.
  6. 제2 항에 있어서, 상기 제어 로직은:
    문턱 전압 센싱 동작 동안 제1 내지 제N 리드 전압들 중 작은 전압부터 큰 전압 순서로 상기 선택된 워드 라인에 인가하도록 상기 주변 회로를 제어하는, 반도체 메모리 장치.
    (N은 1보다 큰 자연수)
  7. 제2 항에 있어서, 상기 제어 로직은:
    문턱 전압 센싱 동작 동안 제1 내지 제N 리드 전압들 중 큰 전압부터 작은 전압 순서로 상기 선택된 워드 라인에 인가하도록 상기 주변 회로를 제어하는, 반도체 메모리 장치.
    (N은 1보다 큰 자연수)
  8. 제2 항에 있어서, 상기 제어 로직은:
    상기 리드 커맨드가 제2 타입의 리드 커맨드라는 결정에 응답하여, 상기 워드 라인 이퀄라이즈 동작 이후에 상기 복수의 워드 라인들의 전압을 유지하도록 상기 주변 회로를 제어하는, 반도체 메모리 장치.
  9. 제8 항에 있어서, 상기 제어 로직은:
    상기 복수의 워드 라인들의 전압이 유지된 상태에서 외부로부터 수신된 디스차지 커맨드에 응답하여, 상기 복수의 워드 라인들에 상기 제2 전압보다 낮은 제3 전압을 인가하여 워드 라인 디스차지 동작을 수행하도록 상기 주변 회로를 제어하는, 반도체 메모리 장치.
  10. 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 동작 방법으로서:
    외부로부터 리드 커맨드를 수신하는 단계;
    상기 리드 커맨드에 대응하여, 상기 복수의 메모리 셀들 중 선택된 메모리 셀들로부터 데이터를 리드하는 단계; 및
    상기 리드 커맨드의 타입에 기초하여, 상기 복수의 메모리 셀들과 연결된 워드 라인들의 디스차지 동작의 수행 여부를 결정하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  11. 제10 항에 있어서, 상기 리드 커맨드에 대응하여, 상기 복수의 메모리 셀들 중 선택된 메모리 셀들로부터 데이터를 리드하는 단계는:
    상기 리드 커맨드에 응답하여, 상기 복수의 워드 라인들에 제1 전압을 인가하여 채널 프리차지 동작을 수행하는 단계;
    상기 복수의 워드 라인들 중 선택된 메모리 셀들과 연결된 선택된 워드 라인에 적어도 하나의 리드 전압을 인가하여 문턱 전압 센싱 동작을 수행하는 단계; 및
    상기 복수의 워드 라인들에 제2 전압을 인가하여 워드 라인 이퀄라이즈 동작을 수행하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  12. 제11 항에 있어서, 상기 리드 커맨드의 타입에 기초하여, 상기 복수의 메모리 셀들과 연결된 워드 라인들의 디스차지 동작의 수행 여부를 결정하는 단계는:
    상기 리드 커맨드가 제1 타입의 리드 커맨드인 경우, 상기 워드 라인 이퀄라이즈 동작 이후에 상기 복수의 워드 라인들에 상기 제2 전압보다 낮은 제3 전압을 인가하여 워드 라인 디스차지 동작을 수행하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  13. 제12 항에 있어서, 상기 제1 전압은 상기 적어도 하나의 리드 전압보다 큰 리드 패스 전압이고, 상기 제2 전압은 상기 제1 전압과 실질적으로 동일한 전압인, 반도체 메모리 장치의 동작 방법.
  14. 제13 항에 있어서, 상기 제3 전압은 접지 전압인, 반도체 메모리 장치의 동작 방법.
  15. 제11 항에 있어서, 상기 리드 커맨드의 타입에 기초하여, 상기 복수의 메모리 셀들과 연결된 워드 라인들의 디스차지 동작의 수행 여부를 결정하는 단계는:
    상기 리드 커맨드가 제2 타입의 리드 커맨드인 경우, 상기 워드 라인 이퀄라이즈 동작 이후에 상기 복수의 워드 라인들의 전압을 유지하는 단계를 포함하는, 반도체 메모리 장치의 동작 방법.
  16. 제15 항에 있어서, 상기 복수의 워드 라인들의 전압을 유지하는 단계 이후에:
    외부로부터 디스차지 커맨드를 수신하는 단계; 및
    상기 디스차지 커맨드에 응답하여, 상기 복수의 워드 라인들에 상기 제2 전압보다 낮은 제3 전압을 인가하여 워드 라인 디스차지 동작을 수행하는 단계를 더 포함하는, 반도체 메모리 장치의 동작 방법.
  17. 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 리드 동작을 제어하는 컨트롤러의 동작 방법으로서:
    상기 반도체 메모리 장치에 제1 타입의 리드 커맨드 및 제2 타입의 리드 커맨드 중 어느 하나를 전달하는 단계;
    상기 반도체 메모리 장치로부터 데이터를 수신하는 단계; 및
    상기 반도체 메모리 장치로 전달한 리드 커맨드의 타입에 기초하여, 상기 반도체 메모리 장치로 디스차지 커맨드를 전달할지 여부를 결정하는 단계를 포함하고,
    상기 제1 타입의 리드 커맨드는 워드 라인 디스차지 동작을 포함하는 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하고,
    상기 제2 타입의 리드 커맨드는 워드 라인 디스차지 동작을 포함하지 않는 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는, 컨트롤러의 동작 방법.
  18. 제17 항에 있어서, 상기 리드 커맨드의 타입에 기초하여, 상기 반도체 메모리 장치로 디스차지 커맨드를 전달할지 여부를 결정하는 단계는:
    상기 리드 커맨드가 상기 제2 타입의 리드 커맨드인 경우, 상기 워드 라인 디스차지 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 디스차지 커맨드를 상기 반도체 메모리 장치로 전달하는 단계를 포함하는, 컨트롤러의 동작 방법.
  19. 복수의 메모리 셀들을 포함하는 반도체 메모리 장치의 리드 동작을 제어하는 컨트롤러의 동작 방법으로서:
    상기 반도체 메모리 장치에 제1 타입의 리드 커맨드를 전달하는 단계;
    상기 반도체 메모리 장치로부터 제1 데이터를 수신하는 단계; 및
    상기 제1 데이터에 대한 에러 정정 동작이 성공하였는지 여부에 기초하여, 상기 반도체 메모리 장치에 제2 타입의 리드 커맨드를 전달할지 여부를 결정하는 단계를 포함하고,
    상기 제1 타입의 리드 커맨드는 워드 라인 디스차지 동작을 포함하는 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하고,
    상기 제2 타입의 리드 커맨드는 워드 라인 디스차지 동작을 포함하지 않는 리드 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는, 컨트롤러의 동작 방법.
  20. 제19 항에 있어서, 상기 제1 데이터에 대한 에러 정정 동작이 성공하였는지 여부에 기초하여, 상기 반도체 메모리 장치에 제2 타입의 리드 커맨드를 전달할지 여부를 결정하는 단계는:
    상기 제1 데이터에 대한 에러 정정 동작이 실패한 경우, 상기 반도체 메모리 장치에 제2 타입의 리드 커맨드를 전달하는 단계;
    상기 반도체 메모리 장치로부터 제2 데이터를 수신하는 단계를 포함하는, 컨트롤러의 동작 방법.
  21. 제20 항에 있어서,
    상기 제2 데이터에 대한 에러 정정 동작이 실패한 경우, 상기 반도체 메모리 장치에 제2 타입의 리드 커맨드를 전달하는 단계를 더 포함하는 것을 특징으로 하는, 컨트롤러의 동작 방법.
  22. 제20 항에 있어서,
    상기 제2 데이터에 대한 에러 정정 동작이 성공한 경우, 상기 워드 라인 디스차지 동작을 수행하도록 상기 반도체 메모리 장치를 제어하는 디스차지 커맨드를 상기 반도체 메모리 장치로 전달하는 단계를 더 포함하는, 컨트롤러의 동작 방법.
KR1020220063740A 2022-05-24 2022-05-24 향상된 속도로 데이터를 리드하는 반도체 메모리 장치, 컨트롤러 및 그들의 동작 방법 KR20230163877A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020220063740A KR20230163877A (ko) 2022-05-24 2022-05-24 향상된 속도로 데이터를 리드하는 반도체 메모리 장치, 컨트롤러 및 그들의 동작 방법
US17/962,694 US20230386561A1 (en) 2022-05-24 2022-10-10 Semiconductor memory device and controller for reading data with improved speed, and method of operating the semiconductor memory device and the controller
CN202211534263.1A CN117116327A (zh) 2022-05-24 2022-12-02 半导体存储器装置及其操作方法以及操作控制器的方法
JP2022194881A JP2023172853A (ja) 2022-05-24 2022-12-06 向上した速度でデータをリードする半導体メモリ装置、コントローラ及びそれらの動作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220063740A KR20230163877A (ko) 2022-05-24 2022-05-24 향상된 속도로 데이터를 리드하는 반도체 메모리 장치, 컨트롤러 및 그들의 동작 방법

Publications (1)

Publication Number Publication Date
KR20230163877A true KR20230163877A (ko) 2023-12-01

Family

ID=88804430

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220063740A KR20230163877A (ko) 2022-05-24 2022-05-24 향상된 속도로 데이터를 리드하는 반도체 메모리 장치, 컨트롤러 및 그들의 동작 방법

Country Status (4)

Country Link
US (1) US20230386561A1 (ko)
JP (1) JP2023172853A (ko)
KR (1) KR20230163877A (ko)
CN (1) CN117116327A (ko)

Also Published As

Publication number Publication date
CN117116327A (zh) 2023-11-24
JP2023172853A (ja) 2023-12-06
US20230386561A1 (en) 2023-11-30

Similar Documents

Publication Publication Date Title
KR20190114312A (ko) 메모리 컨트롤러 및 그 동작 방법
CN109949839B (zh) 存储器控制器及存储器控制器的操作方法
KR20180027276A (ko) 반도체 메모리 장치 및 그 동작 방법
KR20210121650A (ko) 반도체 메모리 장치, 컨트롤러 및 이들을 포함하는 메모리 시스템의 동작 방법
KR102563185B1 (ko) 컨트롤러 및 그의 동작 방법
CN109979513B (zh) 半导体存储器装置及其操作方法
KR20180028312A (ko) 반도체 메모리 장치 및 그 프로그램 방법
US20180129559A1 (en) Semiconductor memory device, controller, and operating methods thereof
CN111341370B (zh) 半导体存储器装置、控制器、存储装置及其操作方法
KR20190094964A (ko) 메모리 시스템 및 그것의 동작 방법
KR102531995B1 (ko) 반도체 메모리 장치, 이를 포함하는 저장 장치 및 메모리 컨트롤러의 동작 방법
KR102452512B1 (ko) 반도체 메모리 장치 및 그 동작 방법
KR102409798B1 (ko) 메모리 시스템 및 그것의 동작 방법
US10937511B2 (en) Semiconductor memory device, memory system including controller, and method of operating controller
KR20230020768A (ko) 반도체 메모리 장치 및 그 동작 방법
CN114078532A (zh) 半导体存储器装置及其操作方法
KR20220036603A (ko) 반도체 메모리 장치, 컨트롤러 및 이들을 포함하는 메모리 시스템
KR20230163877A (ko) 향상된 속도로 데이터를 리드하는 반도체 메모리 장치, 컨트롤러 및 그들의 동작 방법
US11699487B2 (en) Semiconductor memory device performing read operation, and method for the semiconductor memory device
US11899973B2 (en) Controller and method of operating the same
US12046295B2 (en) Controller for controlling semiconductor memory device and method of operating the controller
KR20230135452A (ko) 반도체 메모리 장치, 컨트롤러 및 그들의 동작 방법
KR20230134893A (ko) 반도체 메모리 장치의 선택 트랜지스터 프로그램 방법
KR20220064084A (ko) 컨트롤러 및 그 동작 방법
KR20220155870A (ko) 반도체 메모리 장치 및 그 동작 방법