CN118018002A - 集成电路、半导体装置及管理集成电路信号传送的方法 - Google Patents

集成电路、半导体装置及管理集成电路信号传送的方法 Download PDF

Info

Publication number
CN118018002A
CN118018002A CN202310010332.7A CN202310010332A CN118018002A CN 118018002 A CN118018002 A CN 118018002A CN 202310010332 A CN202310010332 A CN 202310010332A CN 118018002 A CN118018002 A CN 118018002A
Authority
CN
China
Prior art keywords
signal
data
bus
units
coupled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310010332.7A
Other languages
English (en)
Inventor
郑韦亿
罗思觉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Macronix International Co Ltd
Original Assignee
Macronix International Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Macronix International Co Ltd filed Critical Macronix International Co Ltd
Publication of CN118018002A publication Critical patent/CN118018002A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/04—Shaping pulses by increasing duration; by decreasing duration
    • H03K5/05—Shaping pulses by increasing duration; by decreasing duration by the use of clock signals or other time reference signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1684—Details of memory controller using multiple buses
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00078—Fixed delay
    • H03K2005/00136—Avoiding asymmetry of delay for leading or trailing edge; Avoiding variations of delay due to threshold

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Nonlinear Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Memory System (AREA)
  • Read Only Memory (AREA)

Abstract

本公开提供用于管理半导体装置中的信号传送的***、方法、电路以及设备。在一个方面中，一种集成电路包括：一个或多个目标单元，各自配置成接收信号；以及多个反相单元，配置于至一个或多个目标单元的信号路径上。对于一个或多个目标单元中的各一个，多个反相单元中的一个或多个对应反相单元配置成沿着至目标单元的对应信号路径使信号多次反相，以使得由目标单元接收到的反相信号的信号宽度与信号的信号宽度实质上相同。

Description

集成电路、半导体装置及管理集成电路信号传送的方法
技术领域
本公开关于半导体装置，尤其涉及一种集成电路、半导体装置及管理集成电路信号传送的方法。
背景技术
对于半导体装置中的高速数据传送，沿着信号路径的信号(例如，时钟信号)的质量为至关重要的。对信号质量的一个限制由信号路径上的大金属与门负载引起，其可导致信号失真，因此影响数据传送的效能。
发明内容
本公开描述用于管理半导体装置中的信号传送的方法、***、装置、电路以及技术，例如通过在半导体装置中沿着至数据单元的信号路径使信号多次反相以补偿与信号相关联的上升延迟时间与下降延迟时间之间的差，其可有效地减少信号路径上的信号的失真且优化信号传送，且因此优化半导体装置中的数据传送。
本公开的一个方面的特征在于一种集成电路，包括：一个或多个目标单元，各自配置成接收信号；以及多个反相单元，配置于至一个或多个目标单元的信号路径上。对于一个或多个目标单元中的各一个，多个反相单元中的一个或多个对应反相单元配置成沿着至目标单元的对应信号路径使信号多次反相，以使得由目标单元接收到的多反相信号的信号宽度与信号的信号宽度实质上相同。
在一些实施例中，多次的数目为2N，其中N为整数。在一些实施例中，多个反相单元中的各一个配置成使信号反相奇数次，且一个或多个对应反相单元的数目为2M，其中M为整数。在一些实施例中，多个反相单元中的各一个配置成使信号反相偶数次，且一个或多个对应反相单元的数目为O，其中O为整数。在一些实施例中，一个或多个对应反相单元包括各自配置成使信号反相奇数次的2P个反相单元以及各自配置成使信号反相偶数次的Q个反相单元，其中P为整数，且Q为整数。
在一些实施例中，信号为包括各自具有上升边缘及下降边缘的周期性脉冲的时钟信号。
在一些实施例中，多个反相单元包括依次配置于至特定目标单元的特定信号路径上的第一反相单元及第二反相单元。第一反相单元可配置成使信号第一次反相以获得具有第一下降边缘及第一上升边缘的第一反相信号，且第二反相单元可配置成使第一反相信号第二次反相以获得具有第二上升边缘及第二下降边缘的第二反相信号。
在一些实施例中，信号包括初始上升边缘及初始下降边缘。第一延迟时间Trf1由初始上升边缘及第一下降边缘定义，第一延迟时间Tfr1由初始下降边缘及第一上升边缘定义，第二延迟时间Tfr2由第一下降边缘及第二上升边缘定义，且第二延迟时间Trf2由第一上升边缘及第二下降边缘定义。第一延迟时间Trf1及第二延迟时间Tfr2的总和与第一延迟时间Tfr1及第二延迟时间Trf2的总和实质上相同。第一延迟时间Trf1可不同于第一延迟时间Tfr1，且第二延迟时间Tfr2可不同于第二延迟时间Trf2。
在一些实施例中，集成电路还包括耦接至一个或多个目标单元中的各一个的信号总线。信号路径中的各一个可包括信号总线的至少对应部分，且多个反相单元可包括依次耦接于信号总线上的多个缓冲单元。
在一些实施例中，多个缓冲单元中的各一个配置成使输入信号反相奇数次。信号路径可包括：第一信号路径，沿着所述第一信号路径，偶数个缓冲单元处于信号总线上，且2R个额外反相单元耦接于信号总线与对应于第一信号路径的第一目标单元之间，其中R为相同于或大于0的整数；以及第二信号路径，沿着所述第二信号路径，奇数个缓冲单元处于信号总线上，且奇数个额外反相单元耦接于信号总线与对应于第二信号路径的第二目标单元之间。
在一些实施例中，多个缓冲单元中的各一个包括逻辑反相器，且额外反相单元包括逻辑反相器、XNOR逻辑、具有反相控制信号的XOR逻辑及具有奇数个逻辑反相器的缓冲电路中的一个。
在一些实施例中，集成电路还包括：逻辑缓冲器，沿着第一信号路径耦接于信号总线与第一目标单元之间；以及逻辑反相器，沿着第二信号路径耦接于信号总线与第二目标单元之间。
在一些实施例中，集成电路还包括：XOR逻辑，沿着第一信号路径耦接于信号总线与第一目标单元之间；以及XNOR逻辑，沿着第二信号路径耦接于信号总线与第二目标单元之间。
在一些实施例中，集成电路还包括：第一XOR逻辑，沿着第一信号路径耦接于信号总线与第一目标单元之间且配置成由具有较低电压电平的第一控制信号控制；以及第二XOR逻辑，沿着第二信号路径耦接于信号总线与第二目标单元之间且配置成由具有较高电压电平的第二控制信号控制。
在一些实施例中，集成电路还包括：第一缓冲电路，沿着第一信号路径耦接于信号总线与第一目标单元之间；以及第二缓冲电路，沿着第二信号路径耦接于信号总线与第二目标单元之间。第一缓冲电路及第二缓冲电路中的各一个可包括：输入端、第一输出端以及第二输出端，偶数个反相器耦接于输入端与第一输出端之间，奇数个反相器耦接于输入端与第二输出端之间，且第一缓冲电路的输入端耦接至信号总线，且第一缓冲电路的第一输出端耦接至第一目标单元，且其中第二缓冲电路的输入端耦接至信号总线，且第二缓冲电路的第二输出端耦接至第二目标单元。
在一些实施例中，第一缓冲电路及第二缓冲电路中的各一个还包括耦接至偶数个反相器之中的相邻反相器之间的节点的至少一个电容器。
在一些实施例中，集成电路还包括信号产生器，所述信号产生器配置成产生信号且沿着方向将信号传输至一个或多个目标单元。
在一些实施例中，集成电路还包括以下中的至少一个：第一信号产生器，配置成产生第一信号且沿着第一方向将第一信号传输至一个或多个第一目标单元；及第二信号产生器，配置成产生第二信号且沿着第二方向将第二信号传输至一个或多个第二目标单元，其中第二方向与第一方向相对。
在一些实施例中，多个反相单元包括依次耦接于信号总线上的多个缓冲单元。多个缓冲单元中的各一个包括彼此耦接的第一逻辑反相器及第二逻辑反相器。第一逻辑反相器可配置成使来自第一信号产生器的第一信号反相且当第二信号在信号总线上传输时关闭，且第二逻辑反相器可配置成使来自第二信号产生器的第二信号反相且当第一信号在信号总线上传输时关闭。
在一些实施例中，一个或多个目标单元中的各一个包括数据单元，且一个或多个目标单元配置成根据由一个或多个目标单元接收到的对应信号传送存储于一个或多个目标单元中的数据。
本公开的另一方面的特征在于一种半导体装置，包括：第一集成电路，配置成存储数据；以及第二集成电路，耦接至第一集成电路。第一集成电路包括：一个或多个数据单元，各自配置成接收信号；以及多个反相单元，配置于至一个或多个数据单元的信号路径上。对于一个或多个数据单元中的各一个，多个反相单元中的一个或多个对应反相单元配置成沿着至数据单元的对应信号路径使信号多次反相，以使得由数据单元接收到的多反相信号的信号宽度与信号的信号宽度实质上相同。第一集成电路配置成根据由一个或多个数据单元接收到的对应信号将数据自一个或多个数据单元传送至第二集成电路。
在一些实施例中，第一集成电路还包括耦接至一个或多个数据单元中的各一个的信号总线，且其中信号路径中的各一个包括信号总线的至少对应部分。多次的数目为2N，其中N为整数。
多个反相单元可包括依次耦接于信号总线上的多个缓冲单元，且多个反相单元中的各一个可配置成使输入信号反相奇数次。信号路径可包括：第一信号路径，沿着所述第一信号路径，偶数个缓冲单元处于信号总线上，且2R个额外反相单元耦接于信号总线与对应于第一信号路径的第一目标单元之间；以及第二信号路径，沿着所述第二信号路径，奇数个缓冲单元处于信号总线上，且奇数个额外反相单元耦接于信号总线与对应于第二信号路径的第二目标单元之间。R为相同于或大于0的整数。
在一些实施例中，半导体装置还包括信号产生器，所述信号产生器配置成产生信号且沿着方向在信号总线上将信号传输至一个或多个数据单元。
在一些实施例中，半导体装置还包括以下中的至少一个：第一信号产生器，配置成产生第一信号且沿着第一方向在信号总线上传输第一信号；及第二信号产生器，配置成产生第二信号且沿着第二方向在信号总线上传输第二信号，其中第二方向相对于信号总线与第一方向相对。
在一些实施例中，多个反相单元包括依次耦接于信号总线上的多个缓冲单元。多个缓冲单元中的各一个可包括第一逻辑反相器及第二逻辑反相器。第一逻辑反相器可配置成使来自第一信号产生器的第一信号反相且当第二信号在信号总线上传输时关闭，且第二逻辑反相器可配置成使来自第二信号产生器的第二信号反相且当第一信号在信号总线上传输时关闭。
在一些实施例中，第一集成电路包括输入/输出(input/output，I/O)电路，且第二集成电路包括经由第一数据总线及第二数据总线耦接至I/O电路的快取电路。半导体装置可还包括具有第一存储器单元子阵列及第二存储器单元子阵列的存储器单元阵列。半导体装置可配置成：响应于判定编程第一存储器单元子阵列中的数据，沿着第一方向在信号总线上将第一信号传输至一个或多个数据单元，且经由第一数据总线将数据自一个或多个数据单元传送至快取电路且接着传送至第一存储器单元子阵列；且响应于判定编程第二存储器单元子阵列中的数据，沿着第二方向在信号总线上将第二信号传输至一个或多个数据单元，且经由第二数据总线将数据自一个或多个数据单元传送至快取电路且接着传送至第二存储器单元子阵列。
在一些实施例中，半导体装置配置成：响应于判定编程存储器单元子阵列中的数据，沿着第一方向在信号总线上将第一信号传输至一个或多个第一数据单元且经由第一数据总线将第一数据自一个或多个第一数据单元传送至快取电路，且沿着第二方向在信号总线上将第二信号传输至一个或多个第二数据单元且经由第二数据总线将第二数据自一个或多个第二数据单元传送至快取电路。
本公开的又一方面的特征在于一种管理集成电路信号传送的方法，包括：经由耦接至一个或多个数据单元中的各一个的信号总线将信号传输至一个或多个数据单元中的各一个；对于一个或多个数据单元中的各一个，沿着至数据单元的对应信号路径使信号多次反相，其中由数据单元接收到的反相信号的信号宽度与传输信号之前信号的信号宽度实质上相同，其中对应信号路径包括信号总线的至少一部分；以及根据由一个或多个数据单元接收到的对应信号传送存储于一个或多个数据单元中的数据。
在一些实施例中，信号包括初始上升边缘及初始下降边缘。使信号多次反相可包括：使信号第一次反相以获得具有第一下降边缘及第一上升边缘的第一反相信号；以及使第一反相信号第二次反相以获得具有第二上升边缘及第二下降边缘的第二反相信号。第一延迟时间Trf1由初始上升边缘及第一下降边缘定义，第一延迟时间Tfr1由初始下降边缘及第一上升边缘定义，第二延迟时间Tfr2由第一下降边缘及第二上升边缘定义，第二延迟时间Trf2由第一上升边缘及第二下降边缘定义，且第一延迟时间Trf1及第二延迟时间Tfr2的总和与第一延迟时间Tfr1及第二延迟时间Trf2的总和实质上相同。
在一些实施例中，使信号第一次反相以获得第一反相信号包括：通过信号总线上的第一反相电路使信号反相。使第一反相信号第二次反相包括：通过处于信号总线上或信号总线与数据单元之间的对应信号路径的一部分上的第二反相电路使第一反相信号反相。
在一些实施例中，第一反相电路包括逻辑反相器，且第二反相电路包括逻辑反相器、XNOR逻辑、具有反相控制信号的XOR逻辑及具有奇数个逻辑反相器的缓冲电路中的一个。
上述技术的实施包括方法、***、电路、计算机程序产品以及计算机可读介质。在一个实例中，方法可在非易失性存储器中执行，且方法可包括上述动作，例如用于管理信号传送的动作。在另一实例中，一个此类计算机程序产品合适地体现于非暂时性机器可读介质中，所述非暂时性机器可读介质存储可由一个或多个处理器执行的指令。指令配置成使得一个或多个处理器执行上述动作。一个此类计算机可读介质存储指令，所述指令在由一个或多个处理器执行时配置成使得一个或多个处理器执行上述动作。
技术可应用于任何信号(例如，时钟信号或脉冲信号，例如脉冲电信号、光信号或声学信号)及/或具有重负载(例如，金属负载及/或门负载)的任何信号路径以减少沿着信号路径的信号失真。技术可最小化信号失真的存在，且可实施于高速应用中。技术可通过任何合适的反相单元(例如，逻辑门、逻辑反相器或逻辑缓冲器)实施。技术可提供用于任何合适的目标单元的信号，所述合适的目标单元例如数据单元，诸如数据缓存器、数据队列(data queue，DQ)、数据锁存器、数据快取、数据模块，或任何合适的逻辑单元。
技术可实施于任何电路或半导体装置中，包括存储器装置或逻辑设备，诸如微控制器。技术可通过以下各项来实施：任何类型的存储器晶体管(或存储器单元)、任何类型的金属-氧化物-硅(metal-oxide-silicon，MOS)晶体管(例如，诸如NMOS晶体管的n型晶体管及/或诸如PMOS晶体管的p型晶体管)、任何类型的双极结晶体管(bipolar junctiontransistor，BJT)以及任何类型的运算放大器。技术可应用于不同类型的存储器***，例如二维(two-dimensional，2D)存储器***或三维(three-dimensional，3D)存储器***。技术可应用于各种存储器单元类型，诸如单阶单元(single-level cell，SLC)，或多阶单元(multi-level cell，MLC)，如2阶单元、三阶单元(triple-level cell，TLC)、四阶单元(quad-level cell，TLC)或五阶单元(Penta-level cell，PLC)。技术可应用于各种类型的易失性存储器装置或非易失性存储器装置，诸如静态随机存取存储器(Static RandomAccess Memory，SRAM)、动态随机存取存储器(Dynamic Random Access Memory，DRAM)、诸如NOR闪存及/或NAND闪存的闪存、电阻性随机存取存储器(resistive random-accessmemory，RRAM)、磁阻性随机存取存储器(magnetoresistive random-access memory，MRAM)、相变随机存取存储器(phase-change random-access memory，PCRAM)等等。另外或替代地，技术可应用于各种类型的装置及***，诸如安全数字(secure digital，SD)卡、嵌入型多介质卡(embedded multimedia card，eMMC)或固态硬盘(solid-state drive，SSD)、嵌入型***等等。
在本公开中，「A与B实质上相同」指示：1)A恰好相同于B；或2)A与B之间的差小于预定阈值，例如A或B的值的1％或0.1％，或任何合适的阈值。类似地，「A与B实质上相同」指示：1)A与B相同；或2)A与B之间的差小于预定阈值，例如A或B的值的1％或0.1％，或任何合适的阈值。作为一实例，若信号脉冲宽度A与信号脉冲宽度B实质上相同，则其指示信号脉冲宽度A相同于信号脉冲宽度B，或信号脉冲宽度A与信号脉冲宽度B之间的差小于阈值，例如信号脉冲宽度A的0.1％或1微秒(μs)、1纳秒(ns)或任何合适的时间。作为另一实例，若时间周期A与时间周期B实质上相同，则其指示时间周期A相同于时间周期B，或时间周期A与时间周期B之间的差小于阈值，例如时间周期A的0.1％或1微秒、1纳秒或任何合适的时间。
以下随附附图及实施方式中阐述一个或多个所公开实施的细节。其他特征、方面以及优点将自实施方式、附图以及权利要求范围变得显而易见。
附图说明
各种附图中的相同附图标号及名称指示相同元件。亦应理解，附图中所示的各种例示性实施仅为说明性表示且未必按比例绘制。
图1A为绘示包括存储器装置的实例***的示意图；
图1B为绘示二维(two-dimensional，2D)存储器装置的实例区块的示意图；
图1C为绘示三维(three-dimensional，3D)存储器装置的实例区块的示意图；
图2A为绘示包括I/O接口及快取电路的实例存储器装置的示意图；
图2B示出图2A的存储器装置中的I/O接口与快取电路之间的实例数据传送；
图3A为绘示用于信号传送的实例集成电路的示意图；
图3B为绘示使用经由信号总线传送的时钟信号的数据传送的时序图；
图4绘示在以下上升延迟时间Tr与下降延迟时间Tf之间的不同关系下的实例传送信号：(a)Tr＝Tf，(b)Tr＞Tf以及(c)Tr＜Tf；
图5A为绘示使用用于反相信号的反向缓冲器的用于管理信号传送的实例集成电路的示意图；
图5B绘示使用用于减少信号失真的反向缓冲器的图5A的集成电路中的实例信号传送；
图5C绘示在以下上升至下降延迟时间Trf与下降至上升延迟时间Tfr之间的不同关系下的使用图5A至图5B的集成电路的实例传送信号：(a)Trf＞Tfr及(b)Trf＜Tfr；
图6A为绘示使用用于反相信号的XNOR逻辑门及XOR逻辑门的用于管理信号传送的另一实例集成电路的示意图；
图6B为绘示使用用于反相信号的XOR逻辑门的用于管理信号传送的另一实例集成电路的示意图；
图7A为绘示使用用于反相信号的S2D缓冲器的用于管理信号传送的另一实例集成电路的示意图；
图7B为绘示实例S2D缓冲器的示意图；
图8A为绘示使用用于反相信号的多个反向缓冲器的用于管理信号传送的实例集成电路的示意图；
图8B绘示在以下上升至下降延迟时间Trf与下降至上升延迟时间Tfr之间的不同关系下的使用图8A的集成电路的实例传送信号：(a)Trf＞Tfr及(b)Trf＜Tfr；以及
图9为用于管理半导体装置中的信号传送的实例过程的流程图。
附图说明：
100：***；
110：装置；
112：装置控制器；
113：处理器；
114：内部存储器；
116、200：存储器装置；
120：主机装置；
122：主机控制器；
140：2D存储器区块；
141、157：存储器单元；
142、152：单元页面；
143：串选择晶体管；
144、154：单元串；
145：接地选择晶体管；
146、156：串选择线；
148、158：接地选择线；
149、159：共用源极线；
150：3D存储器区块；
202：I/O界面；
204：控制逻辑；
206：X译码器；
210：存储器单元阵列；
212：左子阵列；
214：右子阵列；
215、BL<n>、BL<n+1>：位线；
220：页缓冲器电路；
225、235、IODL[7：0]：数据总线；
230：快取电路；
235a：左数据总线；
235b：右数据总线；
240：I/O控制电路；
242：I/O衬垫；
245：内部数据总线；
300、500、600、630、700、800：集成电路；
301a、301b、503-L、503-R、832、834、836、838、IODL_WCK_R、IODL_WCK_R[7：0]、IODL_WCK_M、IODL_WCK_M[7：0]、IODL_WCK_L、IODL_WCK_L[7：0]、OUTB_M1、OUTB_M2：信号；
302a、504-L、YACLK_GENL、YCLK_GENL：左信号产生器；
302b、504-R、YACLK_GENR、YCLK_GENR：右信号产生器；
304、502、802：信号总线；
310、520、520-0、520-1、520-2、520-3、520-4、520-5、520-6、520-7、DQ[7：0]：数据队列；
320、510、510-1、510-2、810、810-1、810-2、810-3、810-4：缓冲电路；
350：时序图；
512：第一逻辑反相器；
514：第二逻辑反相器；
516：逻辑缓冲器；
518、712、816、818：逻辑反相器；
531、533、535：信号路径；
540：信号传送；
541、831：方向；
542、830、INPUT：输入信号；
544、OUTB_M：第一反相信号；
546、548、OUTPUT、OUT_M：第二反相信号；
610、610′：XOR逻辑；
611：低电压电平；
620：XNOR逻辑；
631：反相控制信号；
710、710-0、710-1、710-2、710-3、710-4、710-5、710-6、710-7：S2D缓冲器；
711、S：输入端；
713、715、D、DB：输出端；
716：电容器；
717：节点；
820：模块；
900、902、904、906：过程；
BL0、BL1、...、BLn-1、BLn：行位线；
Data0_[7：0]、Data1_[7：0]、Data2_[7：0]：数据集；
IODL_WCK：触发信号；
T1、T2：时间点；
Tf：下降延迟时间；
Tfr：下降至上升延迟时间；
Tfr1、Trf1：第一延迟时间；
Tfr2、Trf2：第二延迟时间；
Tin、Tout：信号宽度；
Tr：上升延迟时间；
Trf：上升至下降延迟时间；
WL0、WL1、...、WLn-1、WLn：列字线。
具体实施方式
实例***及装置
图1A绘示***100的实例。***100包括装置110及主机装置120。装置110包括装置控制器112及存储器装置116。装置控制器112包括处理器113及内部存储器114。在一些实施中，装置110包括耦接至装置控制器112的多个存储器装置116。主机装置120包括主机控制器122，所述主机控制器122可包括至少一个处理器及耦接至至少一个处理器且存储用于由至少一个处理器执行以执行一个或多个对应操作的编程指令的至少一个存储器。
在一些实施中，装置110为存储装置。举例而言，装置110可为嵌入型多介质卡(embedded multimedia card，eMMC)、安全数字(secure digital，SD)卡、固态硬盘(solid-state drive，SSD)或一些其他合适的存储器。在一些实施中，装置110为智能型腕表、数字相机或介质播放器。在一些实施中，装置110为耦接至主机装置120的客户端装置。举例而言，装置110为作为主机装置120的数字相机或介质播放器中的SD卡。
装置控制器112为通用微处理器或特殊应用微控制器。在一些实施中，装置控制器112为装置110的存储器控制器。以下章节描述基于装置控制器112为存储器控制器的实施的各种技术。然而，描述于以下实施例中的技术亦适用于装置控制器112为不同于存储器控制器的另一类型的控制器的实施中。
处理器113配置成执行指令且处理数据。指令包括分别作为固件码及/或其他程序代码存储于辅助存储器中的固件指令及/或其他程序指令。数据报含对应于由处理器执行的固件及/或其他程序的程序数据，以及其他合适的数据。在一些实施中，处理器113为通用微处理器或特殊应用微控制器。处理器113亦称作中央处理单元(central processingunit，CPU)。
处理器113自内部存储器114存取指令及数据。在一些实施中，内部存储器114为静态随机存取存储器(Static Random Access Memory，SRAM)或动态随机存取存储器(Dynamic Random Access Memory，DRAM)。举例而言，在一些实施中，当装置110为eMMC、SD卡或智能型腕表时，内部存储器114为SRAM。在一些实施中，当装置110为数字相机或介质播放器时，内部存储器114为DRAM。
在一些实施中，内部存储器为包括于装置控制器112中的高速缓存，如图1中所示。内部存储器114存储对应于由处理器113执行的指令的脚本，及/或在运行时间期间由处理器113请求的数据。
装置控制器112将来自存储器装置116的脚本及/或数据传送至内部存储器114。存储器装置116可为半导体装置。在一些实施中，存储器装置116为配置以用于长期存储指令及/或数据的非易失性存储器，例如NAND闪存，或一些其他合适的非易失性存储器。在存储器装置116为NAND闪存的实施中，装置110为闪存，例如快闪存储卡，且装置控制器112为NAND快闪控制器。举例而言，在一些实施中，当装置110为eMMC或SD卡时，存储器装置116为NAND快闪；在一些实施中，当装置110为数字相机时，存储器装置116为SD卡；且在一些实施中，当装置110为介质播放器时，存储器装置116为硬盘。
在一些实施中，装置控制器112配置成自主机装置120接收数据及指令且将数据及指令发送至主机装置120。装置控制器112进一步配置成将数据及命令发送至存储器装置116且自存储器装置116接收数据。举例而言，装置控制器112配置成发送数据及写入命令以指示存储器装置116将数据存储至指定地址。作为另一实例，装置控制器112配置成自主机装置120接收读取请求(或读取命令)且将对应读取命令发送至存储器装置116，以自存储器装置116中的指定地址读取数据。
存储器装置116包括多个区块。存储器装置116可为包括二维(two-dimensional，2D)存储器区块的2D存储器，例如在图1B中进一步详细描述。存储器装置116亦可为包括三维(three-dimensional，3D)存储器区块的3D存储器，例如在图1C中进一步详细描述。各区块可包括相同数目的页面。各页面在区块中具有唯一编号。数据根据区块中的页面的唯一编号的次序存储于区块的页面中。各页面可单独地读取或写入，且区块中的页面可一起擦除。
在一些实施中，区块可划分为多个子区块。各子区块可包括一个或多个页面。子区块中的各页面可单独地读取或写入。各子区块中的一个或多个页面可一起擦除。在一些实施中，存储器装置116包括一个或多个晶粒。各晶粒可为存储器芯片且在其上包括多个存储器阵列及周边电路***。存储器阵列可包括多个平面，其中各平面包括存储器单元的多个实体区块。各实体区块可包括可存储多个数据区段的多个存储器单元页面。可例如通过诸如图1A的控制器112的存储器控制器指定超区块以组合来自不同平面的至少一个实体区块。超区块中的各实体区块来自不同平面，亦即，任何平面无法在超区块中提供多于一个区块。超区块包括多个超页面，所述多个超页面各字组合来自超区块中的对应多个实体区块的多个页面。超页面中的各页面在其对应实体区块中可具有相同页码。可编程超页面，其中超页面中的所有页面同时编程。
存储器单元可表示包括擦除状态及一个或多个编程状态的数种状态。举例而言，在一些情况下，存储器单元为单阶单元(single-level cell，SLC)，其可存储1个位且表示包括擦除状态(ER)及编程状态(A)的2种状态。一个字线中的存储器单元可形成一个页面。在一些情况下，存储器单元为多阶单元(multi-level cell，MLC)，诸如2阶单元，其可存储2个位且表示包括擦除状态(ER)及三种编程状态(A、B以及C)的4种状态。一个字线中的存储器单元可形成两个页面。在一些情况下，存储器单元为三阶单元(triple-level cell，TLC)，其可存储3个位且表示包括擦除状态(ER)及七种编程状态(A、B、C、D、E、F以及G)的8种状态。一个字线中的存储器单元可形成三个页面。状态可具有逐渐升高的电压范围，且擦除状态具有最低电压范围。
图1B绘示当存储器装置116为2D存储器时2D存储器区块140的实例配置。区块140包括串联耦接至行位线BL0、行位线BL1、...、行位线BLn-1以及行位线BLn以形成多个单元串144且串联耦接至列字线WL0、列字线WL1、...、列字线WLn-1以及列字线WLn以形成多个单元页面142的存储器单元141。
区块中的各存储器单元包括具有栅极、漏极、源极以及限定于漏极与源极之间的通道的晶体管结构。各存储器单元位于字线与位线之间的交叉点处，其中栅极连接至字线，漏极连接至位线，且源极连接至源极线，所述源极线转而连接至共用接地。在一些实例中，闪存单元的栅极具有双重栅极结构，包括控制栅极及浮动栅极，其中浮动栅极悬置于两个氧化层之间以捕获编程所述单元的电子。
单元串144可包括全部串联连接的多个存储器单元141、串选择晶体管(stringselect transistor，SST)143以及接地选择晶体管(ground select transistor，GST)145。SST 143的栅极连接至串选择线(string select line，SSL)146。不同串中的SST 143的栅极亦连接至同一SSL。存储器单元141的栅极分别连接至字线WL0、字线WL1、...、字线WLn-1、字线WLn。单元串144或存储器单元141经由GST 145连接至共用源极线(common source line，CSL)149。CSL 149可耦接至接地或电源电压。GST 145的栅极连接至接地选择线(groundselect line，GSL)148。不同串144中的GST 145的栅极亦连接至同一GSL 148。
单元页面142可包括多个存储器单元141。单元页面142中的存储器单元141的栅极串联耦接至各别字元线(word line，WL)。当将输入电压施加至字线时，输入电压亦施加至单元页面142中的存储器单元141的栅极。为在读取操作中读取区块140中的特定单元页面142，将更低读取电压施加至对应于特定单元页面142的字符在线。同时，将更高读取电压施加至区块140中的其他单元页面上。
图1C绘示当存储器装置116(示出于图1A中)为3D存储器时的实例3D存储器区块150。3D存储器区块150可包括图1B的2D存储器区块140的叠层。存储器单元157配置于三维中，例如XYZ坐标***中，且耦接至多个字线以形成多个单元页面(导电层或字线层)152且耦接至多个位线(例如，BL<n>、BL<n+1>)以形成多个单元串154。单元页面152可为例如在XY平面中的层，且同一层上的存储器单元157可耦接至一个字线且具有相同电压。各单元页面152可连接至驱动电路中的各别接触衬垫，所述驱动电路例如X译码器(或扫描驱动器)。
单元串154包括沿着Z方向竖直串联连接的多个存储器单元157，其中存储器单元可配置为耦接至串选择线(string select line，SSL)156的SST，且存储器单元可配置为耦接至接地选择线(ground select line，GSL)158的GST。单元串154连接至一个或多个驱动器，例如数据驱动器。存储器单元157的单元串154经由接地选择晶体管(ground selecttransistor，GST)连接至共用源极线(common source line，CSL)159。CSL 159可为形成于3D存储器的基底上的导电层(或多个导电线)。CSL 159可耦接至接地或电源电压。
图2A为绘示实例存储器装置200的示意图。存储器装置200可实施为图1A的存储器装置116。存储器装置200包括存储器单元阵列210。存储器单元阵列210可包括串联耦接至多个列字线及多个行位线的多个存储器单元，例如图1B的存储器单元141或图1C的存储器单元157。
存储器单元可包括配置为存储元件的存储器晶体管。存储器晶体管可包括硅-氧化物-氮化物-氧化物-硅(silicon-oxide-nitride-oxide-silicon，SONOS)晶体管、浮动栅极晶体管、氮化物只读存储器(nitride read only memory，NROM)晶体管或可存储电荷的任何合适的非易失性存储器金属-氧化物-半导体(metal-oxide-semiconductor，MOS)装置。
如图2A中所示，存储器装置200可还包括I/O接口202、控制逻辑204、页缓冲器电路220以及快取电路230。I/O接口202可具有多个输入/输出(input/output I/O)引脚(或埠)以用于例如自诸如图1A的装置控制器112或主机控制器122的控制器接收数据或自存储器单元阵列210输出数据。举例而言，I/O接口202可包括8个数据引脚[7：0]。存储器装置200可还包括配置成缓冲经由I/O接口202接收到及输出的数据的数据缓冲器。数据缓冲器可包括于I/O接口202中、快取电路230中或I/O接口202与快取电路230之间。数据缓冲器可包括多个数据单元，例如数据缓存器、数据队列(data queue，DQ)、数据锁存器、数据快取、数据模块或任何合适的逻辑单元。
存储器装置200可还包括X译码器(或列译码器)206，且视情况包括Y译码器。各存储器单元经由各别字元线耦接至X译码器206且经由各别位线215耦接至Y译码器。因此，各存储器单元可由X译码器206及Y译码器选择以经由各别字元线及各别位线215进行读取操作或写入操作。
页缓冲器电路220可经由位线215耦接至存储器单元阵列210且经由数据总线225耦接至快取电路230。数据总线225可包括可经由页缓冲器电路220及快取电路230耦接的一个或多个导电线(例如，金属线)。页缓冲器电路220可包括多个页缓冲器。各页缓冲器可耦接至数据总线225。各页缓冲器可包括多个锁存器。锁存器可通过页缓冲器中的内部金属布线(例如，内部数据总线线(internal data-bus line，IDL))以传导方式彼此连接。数据可经由内部金属布线在页缓冲器中的锁存器之间传送。数据亦可经由不同页缓冲器中的数据总线225及/或内部金属布线在不同页缓冲器中的锁存器之间传送。
快取电路230可为可包括用于存储数据的多个快取的快取数据锁存电路。各快取可耦接至数据总线225。各快取可包括可通过快取中的内部金属布线以传导方式彼此连接的一个或多个锁存器。数据可经由内部金属布线在快取中的一个或多个锁存器之间传送。数据亦可经由不同快取中的数据总线225及/或内部金属布线在快取电路230中的不同快取中的锁存器之间传送。数据亦可经由数据总线225在快取电路230中的快取(或锁存器)与页缓冲器电路220中的页缓冲器(或锁存器)之间传送。快取电路230可经由数据总线235耦接至I/O接口202。数据总线235可包括可经由快取电路230及I/O接口202耦接的一个或多个导电线(例如，金属线)。
在一些实施例中，页缓冲器经由与对应位线215相关联的数据线连接至Y译码器，所述对应位线215连接存储器单元阵列210中的一个或多个存储器单元。页缓冲器可配置成控制对应位在线的电压以对耦接至对应位线215的存储器单元执行操作，例如读取、编程或擦除。在一些实施例中，在编程操作或擦除操作期间，快取电路230配置成将来自数据缓冲器的数据存储于快取电路230的一个或多个快取中，及/或将数据自一个或多个快取输出至页缓冲器电路220中的一个或多个页缓冲器。在读取操作期间，快取电路230配置成将来自页缓冲器电路220的一个或多个页缓冲器的数据存储于快取电路230的一个或多个快取中，及/或将数据自一个或多个快取输出至数据缓冲器。
如图2A中所示，控制逻辑204可耦接至存储器装置200中的元件，包括I/O接口202、X译码器206(且视情况Y译码器)、页缓冲器电路220以及快取电路230。控制逻辑204可配置成经由I/O接口202例如自诸如图1A的装置控制器112或主机控制器122的控制器接收命令、地址信息及/或数据。控制逻辑204亦可处理命令、地址信息及/或数据，例如以在存储器单元阵列210中产生例如区块/页面的实体地址信息。控制逻辑204可包括电路***，例如整合多个逻辑、电路及/或元件的集成电路。在一些实施中，控制逻辑204包括数据缓存器、SRAM缓冲器、地址产生器、模式逻辑或状态机中的至少一个。模式逻辑可配置成判定是否存在读取操作或写入操作并向状态机提供判定的结果。
在读取操作期间，状态机可将控制信号提供至电压产生器及页缓冲器电路220。电压产生器可将读取电压提供至X译码器206及Y译码器以用于选择存储器单元。页缓冲器可经由耦接至页缓冲器及所选择存储器单元的位线215感测表示存储于所选择存储器单元中的数据位(「1」或「0」)的小功率信号(例如，电流信号)。感测放大器可将小功率信号摆动放大至可辨识的逻辑电平，因此可通过存储器装置200内部或外部的逻辑恰当地解释数据位。在一些实施中，页缓冲器电路220或快取电路230中的至少一个包括于感测放大器中。数据缓冲器可自传感器放大器接收放大的电压且经由I/O接口202将放大的功率信号输出至存储器装置200外部的逻辑。
在写入操作期间，控制逻辑204中的数据缓存器可记录来自I/O接口202的输入数据，且控制逻辑204中的地址产生器可产生对应实体地址以将输入数据存储于存储器单元阵列210的指定存储器单元中。地址产生器可连接至控制以经由对应字线及位线选择指定存储器单元的X译码器206及Y译码器。只要供应电力，则SRAM缓冲器可将来自数据缓存器的输入数据保留在其存储器中。状态机可处理来自SRAM缓冲器的写入信号，且将控制信号提供至可将写入电压提供至X译码器206及/或Y译码器的电压产生器。Y译码器可配置成将写入电压输出至位线(bit line，BL)以用于将输入数据存储于指定存储器单元中。
图2B示出图2A的存储器装置200中的I/O接口202与快取电路230之间的实例数据传送。如图2B中所示，存储器单元阵列210可包括沿着方向彼此邻近配置的多个存储器单元子阵列，例如左子阵列212及右子阵列214。
I/O接口202可包括经由内部数据总线245(例如多个导电线)耦接的I/O衬垫242及I/O控制电路240。I/O衬垫242可包括多个数据引脚，所述多个数据引脚配置成导电耦接至外部控制器(例如图1A的装置控制器112或主机控制器122)以用于接收输入数据或传输输出数据。例如在图3A、图5A、图6A、图6B、图7A或图8A中进一步详细绘示的I/O控制电路240可配置成经由I/O衬垫242存储输入数据且经由数据总线235(例如左数据总线235a及右数据总线235b)将输入数据传送至快取电路230。
在一些实施例中，若数据待写入或编程至存储器单元阵列210中的左子阵列212中，则数据可经由内部数据总线245输入至I/O控制电路240中，所述I/O控制电路240可将数据存储于多个数据单元(例如，DQ)中。接着，在图3A或图5A中进一步详细论述，例如由配置于右侧上的右信号产生器产生的时钟信号的信号可沿着自右至左的方向在I/O控制电路240中的信号总线上传送，以触发数据单元经由左数据总线235a将所存储数据传送至快取电路230。接着，快取电路230可配置成将所存储数据传送至左子阵列212，所述左子阵列212可加快数据传送速度。
类似地，若数据待写入或编程至存储器单元阵列210中的右子阵列214中，则数据可经由内部数据总线245输入至I/O控制电路240中，所述I/O控制电路240可将数据存储于多个数据单元中。接着，在图3A或图5A中进一步详细论述，例如由配置于左侧上的左信号产生器产生的时钟信号的信号可沿着自左至右的方向在I/O控制电路240中的信号总线上传送，以触发数据单元经由右数据总线235b将所存储数据传送至快取电路230。接着，快取电路230可配置成将所存储数据传送至右子阵列214，所述右子阵列214可加快数据传送速度。
实例集成电路及信号传送
图3A为绘示用于信号传送的实例集成电路300的示意图。集成电路300可实施于半导体装置中，所述半导体装置例如图1A的存储器装置116或图2A至图2B的存储器装置200。半导体装置可包括可包括集成电路300的I/O接口(例如，图2A至图2B的I/O界面202)。集成电路300可为I/O控制电路(例如，图2B的I/O控制电路240)，或I/O控制电路与I/O衬垫(例如，图2B的I/O衬垫242)的组合。半导体装置可包括经由数据总线(例如，图2A的数据总线235或图2B的数据总线235a或数据总线235b)耦接至I/O接口以进行数据传送的快取电路(例如，图2A至图2B的快取电路230)。半导体装置可包括存储器单元阵列(例如，图2A至图2B的存储器单元阵列210)。
如图3A中所示，集成电路300包括配置成存储数据(例如待编程或写入的输入数据)的数据队列(data queue，DQ)310。集成电路300可还包括耦接至多个DQ 310中的各一个且配置成将信号(例如，301a、301b)传送至各DQ 310的信号总线304。信号可为可包括单一脉冲或具有上升边缘及下降边缘的周期性脉冲的时钟信号。信号可用于触发多个DQ 310将存储于多个DQ 310中的数据向外传送例如至快取电路。
信号(例如，301a、301b)可由信号产生器产生，所述信号产生器例如左信号产生器(YCLK_GENL)302a或右信号产生器(YCLK_GENR)302b。在一些实施例中，信号产生器302a、信号产生器302b可包括于集成电路300中。在一些实施例中，信号产生器302a、信号产生器302b可包括于半导体装置中，且可外部耦接至集成电路300。
在一些情况下，右信号产生器302b可产生信号301b，且例如响应于判定数据待存储于耦接至快取电路的存储器单元阵列的左子阵列(例如，图2B的左子阵列212)中，在信号总线304上将信号301b自右至左传输至DQ 310。DQ 310可接着根据接收到的信号301b将存储于DQ 310中的数据传送至快取电路，且快取电路可进一步将数据传送至存储器单元阵列，例如传送至左子阵列。
在一些情况下，左信号产生器302a可产生信号301a，且例如响应于判定数据待存储于耦接至快取电路的存储器单元阵列的右子阵列(例如，图2B的右子阵列214)中，在信号总线304上将信号301a自左至右传输至DQ 310。DQ 310可接着根据接收到的信号301a将存储于DQ 310中的数据传送至快取电路，且快取电路可进一步将数据传送至存储器单元阵列，例如传送至右子阵列。
在一些情况下，可将多个DQ 310划分成邻近于左信号产生器302a的左DQ 310及邻近于右信号产生器302b的右DQ 310。左信号产生器302a可将信号301a传输至可根据信号301a将存储于左DQ 310中的数据传送至快取电路的左DQ 310，且右信号产生器302b可将信号301b传输至可根据信号301b将存储于右DQ 310中的数据传送至快取电路的右DQ 310。
图3B为绘示使用经由信号总线304传送至DQ 310的信号(例如，信号301a或信号301b)的数据传送的时序图350。举例而言，在写入操作中，输入数据首先存储于八个DQ中，例如DQ[7：0]中。输入数据可包括依次存储于八个DQ中的多个数据集，例如数据集Data0_[7：0]、数据集Data1_[7：0]、数据集Data2_[7：0]等。各数据集可包括8个位，且各位可存储于八个DQ中的对应DQ中。接着，触发信号IODL_WCK(例如信号301a或信号301b)产生且经由信号总线304传送至各DQ。数据可接着根据触发信号IODL_WCK使用数据总线(例如IODL[7：0])自DQ传送至快取电路。举例而言，在时间点T1处，例如在触发信号IODL_WCK的第一上升边缘处，第一数据集Data0_[7：0]自DQ传送至数据总线。在时间点T2处，例如在触发信号IODL_WCK的第二上升边缘处，第二数据集Data1_[7：0]自DQ传送至数据总线。第二上升边缘与触发信号IODL_WCK中的第一上升边缘依次，且第二数据集与DQ中的第一数据依次。
在一些情况下，在例如沿着信号总线304自DQ0至DQ7的信号传送的路径中，例如301a或301b的信号可遇到较大金属负载及/或门负载，其可导致信号失真，以此影响自DQ的数据传送。
在一些实施例中，如图3A中所绘示，一个或多个缓冲电路320可添加至信号总线304中以增大驱动能力。缓冲电路320可包括一个或多个p型晶体管(例如，PMOS)及一个或多个n型晶体管(例如，NMOS)。在不同工艺(例如，不同拐角)及温度下，p型晶体管及n型晶体管的驱动能力可不同，此可导致与信号相关联的上升延迟时间Tr与下降延迟时间Tf之间的较大差或变化，从而导致信号的失真。
图4绘示在以下上升延迟时间Tr与下降延迟时间Tf之间的不同关系下的实例传送信号：(a)Tr＝Tf，(b)Tr＞Tf以及(c)Tr＜Tf。上升延迟时间Tr为两个相邻信号(例如，IODL_WCK_R及IODL_WCK_M或IODL_WCK_M及IODL_WCK_L)的上升边缘之间定义的时间周期，且下降延迟时间Tf为两个相邻信号的下降边缘之间定义的时间周期。举例而言，如图3A中所示，信号301b经由信号总线304自右信号产生器302b传送至DQ 310。沿着信号总线304的不同位置处的传送信号可具有对应轮廓，例如信号总线304的右侧处的IODL_WCK_R、信号总线304的中间处的IODL_WCK_M以及信号总线304的左侧处的IODL_WCK_L。
在信号沿着信号总线304未失真的情况下，上升延迟时间Tr(例如，在信号IODL_WCK_R及信号IODL_WCK_M的上升边缘之间)与下降延迟时间Tf(例如，在信号IODL_WCK_R及信号IODL_WCK_M的下降边缘之间)实质上相同，例如图4的图(a)中所示。因此，输入信号IODL_WCK_R可具有例如在信号的上升边缘的中间与下降边缘的中间之间的信号宽度Tin，其可与输出信号IODL_WCK_L的信号宽度Tout实质上相同。
若信号沿着信号总线304失真，则上升延迟时间Tr可不同于下降延迟时间Tf，例如Tr＞Tf或Tr＜Tf。在一些情况下，若上升延迟时间Tr大于下降延迟时间Tf，亦即，Tr＞Tf，则信号的信号宽度可沿着信号总线304变得愈来愈小。举例而言，如图4的图(b)中所示，输入信号IODL_WCK_R的信号宽度Tin可大于中间信号IODL_WCK_M的信号宽度，所述中间信号IODL_WCK_M的信号宽度可大于输出信号IODL_WCK_L的信号宽度Tout。相比之下，在一些情况下，若上升延迟时间Tr小于下降延迟时间Tf，亦即，Tr＜Tf，则信号的信号宽度可沿着信号总线304变得愈来愈大。举例而言，如图4的图(c)中所示，输入信号IODL_WCK_R的信号宽度Tin可小于中间信号IODL_WCK_M的信号宽度，所述中间信号IODL_WCK_M的信号宽度可小于输出信号IODL_WCK_L的信号宽度Tout。
本公开的实施提供用于管理半导体装置中的信号传送的方法、***、装置、电路以及技术，例如通过在半导体装置中沿着至数据单元的信号路径使信号多次反相以补偿与信号相关联的上升延迟时间与下降延迟时间之间的差，其可有效地减少信号路径上的信号的失真且优化信号传送，且因此优化半导体装置中的数据传送。如下文进一步详细论述，信号可通过配置于至数据单元的信号路径上(例如信号总线上及/或信号总线与数据单元之间)的多个反相单元多次反相，所述多个反相单元例如逻辑反相器、XNOR、具有反相控制信号的XOR或具有奇数个逻辑反相器的缓冲电路。
图5A为绘示使用用于反相信号的反向缓冲器的用于管理信号传送的实例集成电路500的示意图。类似于图3A的集成电路300，集成电路500可实施于半导体装置中，例如图1A的存储器装置116或图2A至图2B的存储器装置200中。半导体装置可包括可包括集成电路500的I/O接口(例如，图2A至图2B的I/O界面202)。集成电路500可为I/O控制电路(例如，图2B的I/O控制电路240)，或I/O控制电路与I/O衬垫(例如，图2B的I/O衬垫242)的组合。半导体装置可包括经由数据总线(例如，图2A的数据总线235或图2B的数据总线235a或数据总线235b)耦接至I/O接口以进行数据传送的快取电路(例如，图2A至图2B的快取电路230)。半导体装置可包括存储器单元阵列(例如，图2A至图2B的存储器单元阵列210)。
如图5A中所示，类似于图3A的集成电路300，集成电路500包括多个数据队列(dataqueue，DQ)，其总体上称为多个DQ 520且个别地称为DQ 520。作为一实例，图5A中绘示八个DQ 520-0、DQ 520-1、...、DQ 520-7。然而，集成电路500中可包括更多或更少数目个DQ。DQ520配置成存储数据，例如待编程或写入的输入数据。集成电路500可还包括耦接至多个DQ520中的各一个且配置成将信号(例如，503-L、503-R)传送至各DQ 520的信号总线502(例如，图3A的信号总线304)。信号可为可包括单一脉冲信号或各自具有上升边缘及下降边缘的周期性脉冲的时钟信号。信号可用于触发多个DQ 520将存储于多个DQ 520中的数据向外传送例如至快取电路。
信号(例如，503-L、503-R)可由对应信号产生器产生，所述对应信号产生器例如左信号产生器(YACLK_GENL)504-L或右信号产生器(YACLK_GENR)504-R。在一些实施例中，如图5A中所示，信号产生器504-L、信号产生器504-R可包括于集成电路500中。在一些实施例中，信号产生器504-L、信号产生器504-R可包括于半导体装置中且可外部耦接至集成电路500。左信号产生器504-L及右信号产生器504-R可分别与左信号产生器302a、右信号产生器302b类似或相同。
在一些情况下，右信号产生器504-R可产生信号503-R(例如，图3A的信号301b)，且例如响应于判定数据待存储于耦接至快取电路的存储器单元阵列的左子阵列(例如，图2B的左子阵列212)中，在信号总线502上将信号503-R自右至左传输至DQ 520。DQ 520可接着根据接收到的信号503-R将存储于DQ 520中的数据传送至快取电路，且快取电路可进一步将数据传送至存储器单元阵列，例如传送至左子阵列。在一些情况下，左信号产生器504-L可产生信号503-L，且例如响应于判定数据待存储于耦接至快取电路的存储器单元阵列的右子阵列(例如，图2B的右子阵列214)中，在信号总线502上将信号503-L自左至右传输至DQ520。DQ 520可接着根据接收到的信号503-L将存储于DQ 520中的数据传送至快取电路，且快取电路可进一步将数据传送至存储器单元阵列，例如传送至右子阵列。在一些情况下，多个DQ 520可划分成邻近于左信号产生器504-L的左DQ 520(例如，520-7、520-6、520-5、520-4)及邻近于右信号产生器504-R的右DQ 520(例如，520-3、520-2、520-1、520-0)。左信号产生器504-L可将信号503-L传输至根据信号503-L将存储于左DQ 520中的数据传送至快取电路的左DQ 520，且右信号产生器504-R可将信号503-R传输至根据信号503-R将存储于右DQ520中的数据传送至快取电路的右DQ 520。
集成电路500可配置成沿着至DQ 520的信号路径使信号(例如，503-L或503-R)多次反相，以补偿与信号相关联的上升延迟时间与下降延迟时间之间的差。在一些实施例中，集成电路500包括配置成沿着信号路径使信号多次反相的多个反相单元。反相单元中的各一个可配置成使信号反相奇数次(例如，1、3、5、...)。信号可反相2N次，其中N为整数(例如，1、2、3、...)，以补偿沿着信号路径的相邻信号的上升延迟时间与下降延迟时间之间的差，此可导致由DQ 520接收到的输出信号的信号宽度与输入信号的信号宽度实质上相同。
在一些实施例中，多个反相单元包括信号总线502上的多个缓冲电路510-1、缓冲电路510-2(总体上称为多个缓冲电路510且个别地称为缓冲电路510)。缓冲电路510可类似于图3A的缓冲电路320，且配置成增大待在信号总线502上传送的信号的驱动能力。
各缓冲电路510可配置成使输入信号反相奇数次。缓冲电路510可为可通过使三状态缓冲器、反相器链缓冲器或逻辑门缓冲器或任何类型的缓冲器反向而获得的反向缓冲器。在一些实施例中，缓冲电路510包括第一逻辑反相器512，其配置成使待自右至左传送的输入信号(例如信号503-R)反相一次。在一些实施例中，缓冲电路510包括第二逻辑反相器514，其配置成使待自左至右传送的另一输入信号(例如信号503-L)反相一次。逻辑反相器可包括一对PMOS晶体管及NMOS晶体管。逻辑缓冲器可包括串联耦接的两个逻辑反相器。
在一些实例中，如图5A中所绘示，缓冲电路510包括可包括第一逻辑反相器512及第二逻辑反相器514的反向的三状态缓冲器(TRI-BUFB)。第一逻辑反相器512及第二逻辑反相器514中的各一个可配置成由对应控制信号启用(或接通)或停用(或关闭)。举例而言，当信号503-R在信号总线502上传送时，缓冲电路510-1、缓冲电路510-2中的第一逻辑反相器512启用(或接通)，且缓冲电路510-1、缓冲电路510-2中的第二逻辑反相器514停用(或关闭)。类似地，当信号503-L在信号总线502上传送时，缓冲电路510-1、缓冲电路510-2中的第二逻辑反相器514启用(或接通)且缓冲电路510-1、缓冲电路510-2中的第一逻辑反相器512停用(或关闭)。
为补偿与信号相关联的上升延迟时间与下降延迟时间之间的差以此减少信号失真，信号可由一个或多个反相单元反相2N次。出于说明的目的，例如图5B至图5C中所示，以下描述假定输入信号503-R经由信号总线502沿着方向541自右至左传送至DQ 520。
如下文进一步详细论述，信号503-R可由信号总线502上的第一缓冲电路510-1第一次反相，且由信号总线502上的第二缓冲电路510-2或由耦接于信号总线502与对应DQ520之间的额外反相单元第二次反相。举例而言，IODL_WCK_M[7：0]可为IODL_WCK_R[7：0]的反相信号，且IODL_WCK_L[7：0]可为IODL_WCK_M[7：0]的反相信号，且为IODL_WCK_R[7：0]的两次反相信号。
例如两个缓冲电路510-1、缓冲电路510-2的缓冲电路可将信号总线502拆分为多个片段，例如3个片段，且因此，将DQ 520分离成对应群组(例如3个群组)。3个群组可包括缓冲电路510-1之前的右群组(例如，DQ 520-0、DQ 520-1、DQ 520-2)、两个缓冲电路510-1、缓冲电路510-2之间的中间群组(例如，DQ 520-3、DQ 520-4)以及缓冲电路510-2之后的左群组(例如，DQ 520-5、DQ 520-6、DQ 520-7)。
对于右群组中的DQ，例如520-0，信号503-R沿着信号路径531自右信号产生器504-R传送至DQ 520-0。信号路径531可包括信号总线502的一部分及信号总线502与DQ 520-0之间的信号路径531的一部分。由于信号路径531上不存在缓冲电路，因此信号503-R不需要反相或可沿着信号路径531反相偶数次。在一些实例中，逻辑缓冲器516可耦接于信号总线502与DQ 520-0之间。类似地，对应逻辑缓冲器516可耦接于信号总线502与DQ 520-1或DQ 520-2之间。
对于中间群组中的DQ，例如520-3，信号503-R沿着信号路径533自右信号产生器504-R传送至DQ 520-3。信号路径533可包括信号总线502的一部分及信号总线502与DQ520-3之间的信号路径533的一部分。由于信号路径533上存在缓冲电路510-1，因此信号503-R由缓冲电路510-1第一次反相，例如图5B至图5C中所绘示。因此，信号503-R可在信号总线502与DQ520-3之间第二次反相。在一些实例中，逻辑反相器518可耦接于信号总线502与DQ 520-3之间。类似地，对应逻辑反相器518可耦接于信号总线502与DQ 520-4之间。
对于左群组中的DQ，例如520-5，信号503-R沿着信号路径535自右信号产生器504-R传送至DQ 520-5。信号路径535可包括信号总线502的一部分及信号总线502与DQ 520-5之间的信号路径535的一部分。由于信号路径535上存在两个缓冲电路510-1、缓冲电路510-2，因此信号503-R由缓冲电路510-1、缓冲电路510-2中的第一逻辑反相器512依次地反相两次，例如图5B至图5C中所绘示。因此，信号503-R不需要反相或可在信号总线502与Dq 520-5之间反相偶数次。在一些实例中，逻辑缓冲器516可耦接于信号总线502与DQ 520-5之间。类似地，对应逻辑缓冲器516可耦接于信号总线502与DQ 520-6或DQ 520-7之间。
图5B绘示图5A的集成电路500中的实例信号传送540。输入信号INPUT 542(例如，图5A的信号503-R)在信号总线502上沿着方向541自右至左传送。输入信号INPUT 542由第一缓冲电路510-1反相以变为第一反相信号OUTB_M 544。第一反相信号OUTB_M 544可由信号总线502上的第二缓冲电路510-2(例如，至左群组中的DQ)进一步反相以变为第二反相信号OUTPUT 548。第一反相信号OUTB_M 544亦可由额外逻辑反相器518(例如，至中间群组中的DQ)进一步反相以变为另一第二反相信号OUT_M 546。通过使输入信号INPUT 542反相两次而获得，信号OUT_M 546及信号OUTPUT 548，其可具有实质上相同的轮廓(或波形)，例如图5C的图(a)及图(b)中所绘示。
图5C绘示在以下上升至下降延迟时间Trf与下降至上升延迟时间Tfr之间的不同关系下的使用图5A至图5B的集成电路500的实例传送信号：(a)Trf＞Tfr及(b)Trf＜Tfr。上升至下降延迟时间Trf定义为第一信号的上升边缘与作为第一信号的反相信号的第二信号的下降边缘之间(例如，INPUT 542及OUTB_M 544，或OUTB_M 544及OUT_M 546或OUTPUT548)的时间周期。下降至上升延迟时间Tfr定义为第一信号的下降边缘与作为第一信号的反相信号的第二信号的上升边缘之间(例如，INPUT 542及OUTB_M544，或OUTB_M544及OUT_M546或OUTPUT 548)的时间周期。
如上文所提及，在理想情况下，Trf相同于Tfr。因此，两次反相的信号OUT_M 546或信号OUTPUT 548可具有与输入信号INPUT 542的信号宽度实质上相同的信号宽度。归因于信号总线502上的金属负载及/或门负载及/或在工艺及温度变化下的PMOS晶体管及NMOS晶体管的不同驱动能力，输入信号INPUT 542可失真且Trf可不同于Tfr。
在第一情况中，若上升至下降延迟时间Trf大于下降至上升延迟时间Tfr，亦即，Trf＞Tfr，如图5C的图(a)中所示，则反相信号OUTB_M 544具有比输入信号INPUT 542更小的信号宽度，且两次反相的信号OUT_M 546或信号OUTPUT 548具有比反相信号OUTB_M 544更大的信号宽度。类似地，在第二情况中，若上升至下降延迟时间Trf小于下降至上升延迟时间Tfr，亦即，Trf＜Tfr，如图5C的图(b)中所示，则反相信号OUTB_M 544具有比输入信号INPUT 542更大的信号宽度，且两次反相的信号OUT_M 546或信号OUTPUT 548具有比反相信号OUTB_M 544更小的信号宽度。
因此，在(a)Trf＞Tfr或(b)Trf＜Tfr的任一情况下，输入信号INPUT542与两次反相的信号OUT_M 546或信号OUTPUT 548之间的上升边缘具有相同于Trf及Tfr的总和的延迟时间。类似地，输入信号INPUT 542与两次反相的信号OUT_M 546或信号OUTPUT 548之间的下降边缘具有相同于Tfr及Trf的总和的延迟时间。亦即，Trf及Tfr可彼此补偿。输入信号INPUT 542与两次反相的信号OUT_M 546或信号OUTPUT 548的上升边缘之间的延迟时间相同于输入信号INPUT 542与两次反相的信号OUT_M 546或信号OUTPUT 548的下降边缘之间的延迟时间。因此，两次反相的信号OUT_M 546或信号OUTPUT 548的信号宽度Tout可与输入信号INPUT 542的信号宽度Tin实质上相同。两次反相补偿Trf与Tfr之间的差。
为补偿与信号相关联的上升延迟时间与下降延迟时间之间的差，信号可沿着信号路径反相2N次，其中N为整数。若信号沿着信号路径经由信号总线上的奇数个缓冲电路传送，则配置成使信号反相奇数次的额外反相单元可添加于信号总线与对应目标单元(例如，DQ520-3、DQ 520-4)之间。缓冲电路可包括逻辑反相器，例如图5A的逻辑反相器512。额外反相电路可为逻辑反相器(例如图5A的逻辑反相器518)、如图6A中所绘示的XNOR逻辑，或如图6B中所绘示的具有反相控制信号的XOR逻辑，或如图7A至图7B中所绘示的具有奇数个逻辑反相器的缓冲电路。
若信号沿着信号路径经由信号总线上的偶数个缓冲电路传送，则不需要额外反相单元或偶数个反相单元可耦接于信号总线与对应目标单元(例如，DQ 520-5、DQ 520-6或DQ520-7)之间。举例而言，在信号总线与对应目标单元之间，可添加逻辑缓冲器(例如，图5A的逻辑缓冲器516)、如图6A至图6B中所描述的XOR逻辑，或如图7A至图7B中所绘示的具有偶数个逻辑反相器的缓冲电路。
信号在不经由信号总线上的任何缓冲电路沿着信号路径传送(例如至DQ 520-0、DQ 520-1或DQ 520-2)可类似于信号经由偶数个缓冲电路传送的情况。在信号总线与对应目标单元之间，可添加逻辑缓冲器(例如，图5A的逻辑缓冲器516)、如图6A至图6B中所描述的XOR逻辑或如图7A至图7B中所绘示的具有偶数个逻辑反相器的缓冲电路。
图6A为绘示使用用于反相信号的XNOR逻辑(或逻辑门)及XOR逻辑的用于管理信号传送的另一实例集成电路600的示意图。由于XNOR逻辑及XOR逻辑的速度接近，因此集成电路600可减小用于图5A的集成电路500中的逻辑反相器与逻辑缓冲器之间的速度差以达成信号传送的较佳效能。
集成电路600可类似于图5A的集成电路500。然而，不同于使用信号总线502与DQ520之间的逻辑缓冲器516及逻辑反相器518的集成电路500，如图6A中所绘示，集成电路600使用XOR逻辑610取代逻辑缓冲器516(在至DQ的信号不经由缓冲电路或经由偶数个缓冲电路510传送的情况下)，且使用XNOR逻辑620取代逻辑反相器518(在至DQ的信号经由奇数个缓冲电路510传送的情况下)。
如图6A中所示，XOR逻辑610的第一输入端耦接至信号总线502且配置成接收经由信号总线502传送的信号，且XOR逻辑610的第二输入端耦接至对应于位「0」的低电压电平611。类似地，XNOR逻辑620的第一输入端耦接至信号总线502且配置成接收自信号总线502传送的信号，且XNOR逻辑620的第二输入端亦耦接至对应于位「0」的低电压电平。以此方式，XOR逻辑610并不使信号反相，而XNOR逻辑620可使信号反相一次。
图6B为绘示使用用于反相信号的XOR逻辑的用于管理信号传送的另一实例集成电路630的示意图。替代使用XNOR逻辑来使信号(例如，对于DQ 520的中间群组)反相，集成电路630使用具有接收反相控制信号631(例如对应于位「1」的高电压电平)的第二输入端的XOR逻辑610′。以此方式，具有反相控制信号631的XOR逻辑610′可使信号反相一次，类似于XNOR逻辑620。由于集成电路630仅使用相同类型的逻辑、XOR逻辑，因此集成电路630相较于使用两种不同类型的逻辑XOR及逻辑XNOR的集成电路600可进一步减小速度差。
在一些实施例中，集成电路可仅使用XNOR逻辑管理信号传送。举例而言，XNOR逻辑620可具有用于接收对应于位「1」的高电压电平的第二输入端，且并不使信号反相，其可用于取代具有用于接收对应于位「0」的低电压电平的第二输入端的XOR逻辑610(例如，对于DQ520的左群组或右群组)(图6A及图6B中)。
图7A为绘示使用用于反相信号的S2D缓冲器710-0、S2D缓冲器710-1、S2D缓冲器710-2、S2D缓冲器710-3、S2D缓冲器710-4、S2D缓冲器710-5、S2D缓冲器710-6、S2D缓冲器710-7(总体上称为多个S2D缓冲器710且个别地称为S2D缓冲器710)的用于管理信号传送的另一实例集成电路700的示意图。S2D缓冲器710可用于取代图5A的逻辑缓冲器516及逻辑反相器518。
图7B为绘示实例S2D缓冲器710的示意图。如图7B中所绘示，S2D缓冲器710具有输入端S 711以及两个输出端DB 713及输出端D 715。S2D缓冲器710包括输入端S 711与输出端DB 713之间的奇数(例如，3)个逻辑反相器712及输入端S 711与输出端D 715之间的偶数(例如，2)个逻辑反相器712。因此，具有作为耦接至DQ 520的输出端的DB 713的S2D缓冲器710可使输入信号反相奇数次，其可用于取代图5A的逻辑反相器516。具有作为耦接至DQ520的输出端的D 715的S2D缓冲器710可使输入信号反相偶数次，其可用于取代图5A的逻辑缓冲器518。
如图7B中所示，自输入端S 711至输出端DB 713的路径比自输入端S 711至输出端D 715的路径包括多一个逻辑反相器712，以补偿速度差。在一些实施例中，S2D缓冲器710可包括耦接至自输入端S 711至输出端D 715的路径中的相邻逻辑反相器516之间的节点717的电容器716。因此，使用S2D缓冲器710的集成电路700可减小图5A的集成电路500中的逻辑反相器与逻辑缓冲器之间的速度差，以此达成信号传送的较佳效能。
举例而言，如图7A中所绘示，集成电路700包括：第一缓冲电路(例如，S2D缓冲器710-0)，沿着第一信号路径耦接于信号总线502与第一数据单元(例如，数据单元520-0)之间，以及第二缓冲电路(例如，S2D缓冲器710-3)，沿着第二信号路径耦接于信号总线与第二数据单元(例如，数据单元520-3)之间。第一缓冲电路及第二缓冲电路中的各一个包括：输入端S 711、第一输出端D 715以及第二输出端DB 713。偶数个反相器712耦接于输入端S711与第一输出端D 715之间，且奇数个反相器712耦接于输入端S 711与第二输出端DB 713之间。第一缓冲电路(例如，S2D缓冲器710-0)的输入端711可耦接至信号总线，且第一缓冲电路(例如，S2D缓冲器710-0)的第一输出端D 715可耦接至第一数据单元(例如，数据单元520-0)。第二缓冲电路(例如，S2D缓冲器710-3)的输入端711耦接至信号总线，且第二缓冲电路(例如，S2D缓冲器710-3)的第二输出端DB 713耦接至第二数据单元(例如，数据单元520-3)。在一些实施例中，第一缓冲电路及第二缓冲电路中的各一个还包括耦接至偶数个反相器之中的相邻反相器之间的节点的至少一个电容器(例如，图7B的电容器716)。
如上文所描述，信号总线(例如，图5A的502)上的n个缓冲电路(例如，图5A的510)可将信号总线拆分为可对应于数据单元(例如，图5A的DQ 520)的n+1个群组的n+1个片段，其中n为整数。举例而言，如图5A中所示，n＝2，且信号总线502拆分为3个片段，且DQ 520分离成3群组，例如左群组、中间群组以及右群组。
图8A为绘示使用用于反相信号的缓冲电路的用于管理信号传送的实例集成电路800的示意图。相较于包括2个缓冲电路(n＝2)的集成电路500，集成电路800包括4个缓冲电路(n＝4)810-1、缓冲电路810-2、缓冲电路810-3、缓冲电路810-4(总体上称为多个缓冲电路810且个别地称为缓冲电路810)。各缓冲电路810可与图5A的缓冲电路510类似或相同。
输入信号INPUT 830(例如，图5A的信号503-R)经由信号总线802(例如，图5A的信号总线502)沿着方向831自右至左传送至多个模块820(例如，图5A的DQ 520)。输入信号INPUT 830可由信号总线802上的4个缓冲电路810依次反相。举例而言，OUTB_M1832为INPUT830的反相信号，OUT_M 834为OUTB_M1832的反相信号或INPUT 830的两次反相信号，OUTB_M2836为OUT_M 834的反相信号或INPUT 830的三次反相信号，且OUTPUT 838为OUTB_M2836的反相信号或INPUT 830的四次反相信号。
4个缓冲电路810可将信号总线802拆分为沿着方向831对应于模块820的5个群组(例如第一群组、第二群组、第三群组、第四群组以及第五群组)的5个片段。为补偿与信号相关联的上升延迟时间与下降延迟时间之间的差，信号可沿着信号路径反相2N次，其中N为整数。若信号沿着信号路径经由信号总线802上的奇数个缓冲电路传送，则逻辑反相器818可添加于信号总线与对应模块(例如第二群组或第四群组中的任何模块820)之间。若信号不沿着信号路径经由信号总线802上的缓冲电路或经由偶数个缓冲电路810传送，则在信号总线与对应模块(例如第一群组、第三群组或第五群组中的任何模块820)之间，可添加逻辑缓冲器816。
图8B绘示在以下上升至下降延迟时间Trf与下降至上升延迟时间Tfr之间的不同关系下使用图8A的集成电路800的实例传送信号、INPUT 830、OUTB_M1832、OUT_M 834、OUTB_M2836以及OUTPUT 838：(a)Trf＞Tfr及(b)Trf＜Tfr。
如图8B中所示，在任一情况下，Trf及Tfr可在信号反相偶数次之后彼此补偿。INPUT 830及OUTPUT 838(四次反相信号)的上升边缘之间的延迟时间为Trf+Tfr+Trf+Tfr的总和，且INPUT 830及OUTPUT 838(四次反相信号)的下降边缘之间的延迟时间为Tfr+Trf+Tfr+Trf的总和。亦即，上升边缘之间的延迟时间相同于下降边缘之间的延迟时间。因此，信号OUTPUT 838的信号宽度Tout可与输入信号INPUT 830的信号宽度Tin实质上相同。
例示性过程
图9为用于管理集成电路中的信号传送的实例过程900的流程图。集成电路可实施于半导体装置中，所述半导体装置例如图1A的存储器装置116或图2A至图2B的存储器装置200。半导体装置可包括可包括集成电路的I/O接口(例如，图2A至图2B的I/O界面202)。集成电路可为I/O控制电路(例如，图2B的I/O控制电路240)，或I/O控制电路与I/O衬垫(例如，图2B的I/O衬垫242)的组合。半导体装置可包括经由数据总线(例如，图2A的数据总线235或图2B的数据总线235a或数据总线235b)耦接至I/O接口以进行数据传送的快取电路(例如，图2A至图2B的快取电路230)。半导体装置可包括存储器单元阵列(例如，图2A至图2B的存储器单元阵列210)。
集成电路可为图3A的集成电路300、图5A的集成电路500、图6A的集成电路600、图6B的集成电路630、图7A至图7B的集成电路700或图8A的集成电路800。在一些实施例中，集成电路包括多个数据单元(例如，图3A的DQ 310，图5A、图6A、图6B或图7A的520，或图8A的模块820)及配置于至多个数据单元的信号路径(例如，图5A的信号路径531、信号路径533、信号路径535)上的多个反相单元。在一些实施例中，反相单元可配置成使信号反相奇数次(例如，1、3、5、...)。举例而言，反相单元可为逻辑反相器(例如，图5A、图6A、图6B或图7A至图7B的逻辑反相器512、逻辑反相器514或逻辑反相器518)、XNOR逻辑(例如，图6A的XNOR逻辑620)、具有反相控制信号的XOR逻辑(例如，图6B的XOR610′)或具有奇数个逻辑反相器的缓冲电路(例如，图7A至图7B的具有作为输出端的DB的S2D缓冲器710)。在一些实施例中，反相单元可配置成使信号反相偶数次。
在902处，信号经由耦接至多个数据单元中的各一个的信号总线传输至多个数据单元中的各一个。信号总线可为图5A、图6A、图6B或图7A至图7B的信号总线502，或图8A的信号总线802。信号总线可包括一个或多个导电线，例如金属线。信号可为图5A的信号503-R或信号503-L、图5B至图5C的信号INPUT 542或图8A至图8B的INPUT 830。在一些实例中，信号为可包括各自具有上升边缘及下降边缘的周期性脉冲的时钟信号。信号亦可为单一脉冲信号。
在904处，对于多个数据单元中的各一个，信号沿着至数据单元的对应信号路径多次反相，使得由数据单元接收到的多反相信号的信号宽度与传输信号之前信号的信号宽度实质上相同。对应信号路径可包括信号总线的至少一部分。多次的数目为2N，其中N为整数(例如，1、2、...)。多反相信号为信号多次反相之后的所得信号。
在一些实施例中，多个反相单元包括依次配置于至特定数据单元(例如，图5A的DQ520-5)的特定信号路径(例如，图5A的535)上的第一反相单元及第二反相单元。第一反相单元可为图5A、图6A、图6B或图7A的缓冲电路510-1，或图8A的缓冲电路810-1。第二反相单元可为图5A、图6A、图6B或图7A的缓冲电路510-2或图8A的缓冲电路810-2，或图5A的逻辑反相器518、图6A的XNOR逻辑620、图6B的XOR逻辑610′或如图7A中所描述的具有作为输出端的DB的S2D缓冲器710。
信号可包括初始上升边缘及初始下降边缘。第一反相单元可配置成使信号第一次反相以获得具有第一下降边缘及第一上升边缘的第一反相信号(例如，图5B或图5C的OUTB_M 544，或图8A至图8B的OUTB_M1 832)。第二反相单元可配置成使第一反相信号第二次反相以获得具有第二上升边缘及第二下降边缘的第二反相信号(例如，图5B至图5C的OUT_M 546或OUTPUT 548，或图8B的OUT_M 834)。第一上升至下降延迟时间Trf1由初始上升边缘及第一下降边缘定义，第一下降至上升延迟时间Tfr1由初始下降边缘及第一上升边缘定义，第二下降至上升延迟时间Tfr2由第一下降边缘及第二上升边缘定义，且第二上升至下降延迟时间Trf2由第一上升边缘及第二下降边缘定义。Trf1可不同于Tfr1(例如，Trf1＞Tfr1 orTrf1＜Tfr1)，且Tfr2可不同于Trf2(例如，Trf2＞Tfr2 or Trf2＜Tfr2)。Trf1及Tfr2的总和与Tfr1及Trf2的总和实质上相同，例如图5C或图8B中所示。
在一些实施例中，多个缓冲单元中的各一个可配置成使输入信号反相奇数次。信号路径可包括第一信号路径(例如，图5A的路径535)。沿着第一信号路径，偶数个缓冲单元处于信号总线上，且无额外反相单元或偶数个额外反相单元可耦接于信号总线与对应于第一信号路径的第一数据单元之间。举例而言，逻辑缓冲器(例如，图5A的逻辑缓冲器516或图8A的逻辑缓冲器816)或XOR逻辑(例如，图6A或图6B的XOR逻辑610、图7A至图7B的具有作为输出端的D的S2D缓冲器710)可添加于信号总线与第一数据单元之间。
信号路径亦可包括第二信号路径(例如，图5A的路径533)。沿着第二信号路径，奇数个缓冲单元可处于信号总线上，且奇数个额外反相单元可耦接于信号总线与对应于第二信号路径的第二数据单元之间。举例而言，逻辑反相器(例如，图5A的逻辑反相器518或图8A的逻辑反相器818)，或XNOR逻辑(例如，图6A的XNOR逻辑620)，或图6B的具有反相控制信号的XOR逻辑610′，或具有奇数个逻辑反相器的缓冲电路(例如，图7A至图7B的具有作为输出端的D的S2D缓冲器)可添加信号总线与第二数据单元之间。
在一些实施例中，集成电路包括沿着第一信号路径耦接于信号总线与第一数据单元之间的逻辑缓冲器(例如，图5A的516)，及沿着第二信号路径耦接于信号总线与第二数据单元之间的逻辑反相器(例如，图5A的518)。
在一些实施例中，集成电路包括沿着第一信号路径耦接于信号总线与第一数据单元之间的XOR逻辑(例如，图6A或图6B的XOR逻辑610)，及沿着第二信号路径耦接于信号总线与第二数据单元之间的XNOR逻辑(例如，图6A的XNOR逻辑620)。
在一些实施例中，集成电路包括沿着第一信号路径耦接于信号总线与第一数据单元之间且配置成由具有对应于位「0」的低电压电平的第一控制信号控制的第一XOR逻辑(例如，图6B的XOR逻辑610)，及沿着第二信号路径耦接于信号总线与第二数据单元之间且配置成由具有对应于位「1」的高电压电平的第二控制信号控制的第二XOR逻辑(例如，图6B的XOR逻辑610′)。
在一些实施例中，集成电路包括沿着第一信号路径耦接于信号总线(例如，图7A的信号总线502)与第一数据单元(例如，图7A的数据单元520-0)之间的第一缓冲电路(例如，图7A的S2D缓冲器710-0)，及沿着第二信号路径耦接于信号总线与第二数据单元(例如，图7A的数据单元520-3)之间的第二缓冲电路(例如，图7A的S2D缓冲器710-3)。第一缓冲电路及第二缓冲电路中的各一个包括：输入端(例如，图7A至图7B的S 711)、第一输出端(例如，图7A至图7B的D 715)以及第二输出端(例如，图7A至图7B的DB 713)。偶数个反相器(例如，图7B的712)耦接于输入端与第一输出端之间，且奇数个反相器耦接于输入端与第二输出端之间。第一缓冲电路的输入端可耦接至信号总线，且第一缓冲电路的第一输出端可耦接至第一数据单元。第二缓冲电路的输入端耦接至信号总线，且第二缓冲电路的第二输出端耦接至第二数据单元。在一些实施例中，第一缓冲电路及第二缓冲电路中的各一个还包括耦接至偶数个反相器之中的相邻反相器之间的节点的至少一个电容器(例如，图7B的电容器716)。
在一些实施例中，集成电路包括配置成产生信号且沿着方向将信号传输至多个数据单元的信号产生器(例如，图5A、图6A、图6B或图7A的504-R或504-L)。
在一些实施例中，集成电路包括配置成产生第一信号(例如，503-R)且沿着第一方向将第一信号传输至第一多个数据单元的第一信号产生器(例如，504-R)、配置成产生第二信号(例如，503-L)且沿着第二方向将第二信号传输至第二多个数据单元的第二信号产生器(例如，504-L)。第二方向与第一方向相对。第一多个数据单元可与第二多个数据单元相同或不同。
在一些情况下，多个反相单元包括依次耦接于信号总线上的多个缓冲单元。多个缓冲单元中的各一个包括彼此耦接的第一逻辑反相器(例如，图5A的512)及第二逻辑反相器(例如，图5A的514)。第一逻辑反相器可配置成使来自第一信号产生器的第一信号反相且当第二信号在信号总线上传输时关闭。第二逻辑反相器可配置成使来自第二信号产生器的第二信号反相且当第一信号在信号总线上传输时关闭。
在一些实施例中，半导体装置配置成：响应于判定编程第一存储器单元子阵列中的数据，沿着第一方向在信号总线上将第一信号传输至多个数据单元，且经由第一数据总线将数据自多个数据单元传送至快取电路且接着传送至第一存储器单元子阵列；且响应于判定编程第二存储器单元子阵列中的数据，沿着第二方向在信号总线上将第二信号传输至多个数据单元，且经由第二数据总线将数据自多个数据单元传送至快取电路且接着传送至第二存储器单元子阵列。
在一些实施例中，半导体装置配置成：响应于判定编程存储器单元子阵列中的数据，沿着第一方向在信号总线上将第一信号传输至一个或多个第一数据单元且经由第一数据总线将第一数据自一个或多个第一数据单元传送至快取电路，且沿着第二方向在信号总线上将第二信号传输至一个或多个第二数据单元且经由第二数据总线将第二数据自一个或多个第二数据单元传送至快取电路。
在906处，根据由多个数据单元接收到的对应信号传送存储于多个数据单元中的数据。数据可包括可根据信号自多个数据单元依次传送出的一系列数据集，例如图3B中所绘示。
所公开及其他实例可实施为一个或多个计算机程序产品，例如在计算机可读介质上编码的计算机程序指令的一个或多个模块，所述一个或多个模块通过数据处理设备执行或控制数据处理设备的操作。计算机可读介质可为机器可读存储装置、机器可读存储基底、存储器装置或其中的一个或多个的组合。术语「数据处理设备」涵盖用于处理数据的所有设备、装置以及机器，包括例如可编程处理器、计算机或多个处理器或计算机。除了硬件之外，设备可包括形成所讨论的计算机程序的执行环境的程序代码，例如构成处理器固件、协议堆迭、数据库管理***、操作***或其中的一个或多个的组合的程序代码。
***可涵盖用于处理数据的所有设备、装置以及机器，包括例如可编程处理器、计算机或多个处理器或计算机。除了硬件之外，***可包括形成所讨论的计算机程序的执行环境的程序代码，例如构成处理器固件、协议堆迭、数据库管理***、操作***或其中的一个或多个的组合的程序代码。
计算机程序(亦称为程序、软件、软件应用程序、脚本或程序代码)可以编程语言的任何形式写入，包括编译或解译语言，且其可以任何形式展开，包括作为独立程序或作为模块、元件、次例程或适用于计算环境的其他单元。计算机程序未必对应于文件***中的档案。程序可存储于保持其他程序或数据(例如存储于标示语言文件中之一个或多个脚本)的档案的一部分中、存储于专用于所讨论的程序的单个档案中，或存储于多个经协调档案(例如存储一个或多个模块、子程序或部分程序代码的档案)中。可部署计算机程序以在一个计算机上执行或在定位于一个位点或跨多个位点分布且由通信网络互连的多个计算机上执行。
本文件中描述的过程及逻辑流程可由一个或多个可编程处理器执行，所述一个或多个可编程处理器执行一个或多个计算机程序从而执行本文中所描述的功能。过程及逻辑流程亦可由专用逻辑电路***执行，且设备亦可实施为专用逻辑电路***，所述专用逻辑电路***例如场可编程门阵列(field programmable gate array，FPGA)或特殊应用集成电路(application specific integrated circuit，ASIC)。
借助于实例，适用于执行计算机程序的处理器包括通用微处理器及专用微处理器两者，以及任何种类的数字计算机的任何一个或多个处理器。通常，处理器将自只读存储器或随机存取存储器或两者接收指令及数据。计算机的基本元件可包括用于执行指令的处理器及用于存储指令及数据的一个或多个存储器装置。通常，计算机亦可包括用于存储数据的一个或多个大容量存储装置，例如磁盘、磁光盘或光盘，或可操作地耦接至所述一个或多个大容量存储装置以自其接收数据，或将数据传送至所述一个或多个大容量存储装置，或二者皆有。然而，计算机无需具有此类装置。适用于存储计算机程序指令及数据的计算机可读介质可包括所有形式的非易失性存储器、介质以及存储器装置，(借助于实例)包括半导体存储器装置，例如EPROM、EEPROM以及闪存装置；磁盘。处理器及存储器可由专用逻辑电路***补充或并入于专用逻辑电路***中。
虽然本文件可描述许多特性，但此等特性不应解释为对本公开的所主张或可主张的范畴的限制，而是解释为描述对于特定实施例特定的特征。在独立实施例的情形下描述于本文件中的某些特征亦可在单一实施例中组合地实施。相反，单个实施例的情形下描述的各种特征亦可单独地或以任何合适的子组合在多个实施例中实施。此外，尽管上文可将特征描述为以某些组合起作用且甚至最初按此来主张，但来自所主张之组合的一个或多个特征在一些情况下可自所述组合删除，且所主张的组合可针对子组合或子组合的变化。类似地，尽管在附图中以特定次序来描绘操作，但不应将此理解为需要以所示的特定次序或以依次次序执行此等操作，或执行所有所绘示操作以达成合乎需要的结果。
仅公开若干实例及实施。对所描述实例及实施以及其他实施的变化、修改以及增强可基于所公开的内容进行。

Claims (20)

1.一种集成电路，包括：
一个或多个目标单元，各自配置成接收信号；以及
多个反相单元，配置于至所述一个或多个目标单元的信号路径上，
其中，对于所述一个或多个目标单元中的各一个，所述多个反相单元中的一个或多个对应反相单元配置成沿着至所述目标单元的对应信号路径使所述信号多次反相，以使得由所述目标单元接收到的多反相信号的信号宽度与所述信号的信号宽度相同。
2.根据权利要求1所述的集成电路，其中所述多次的数目为2N，其中N为整数。
3.根据权利要求1所述的集成电路，其中所述多个反相单元包括依次配置于至特定目标单元的特定信号路径上的第一反相单元及第二反相单元，
其中所述第一反相单元配置成使所述信号第一次反相以获得具有第一下降边缘及第一上升边缘的第一反相信号，且
其中所述第二反相单元配置成使所述第一反相信号第二次反相以获得具有第二上升边缘及第二下降边缘的第二反相信号。
4.根据权利要求3所述的集成电路，其中所述信号包括初始上升边缘及初始下降边缘，其中第一延迟时间Trf1由所述初始上升边缘及所述第一下降边缘定义，第一延迟时间Tfr1由所述初始下降边缘及所述第一上升边缘定义，第二延迟时间Tfr2由所述第一下降边缘及所述第二上升边缘定义，且第二延迟时间Trf2由所述第一上升边缘及所述第二下降边缘定义，且
其中所述第一延迟时间Trf1及所述第二延迟时间Tfr2的总和与所述第一延迟时间Tfr1及所述第二延迟时间Trf2的总和相同。
5.根据权利要求1所述的集成电路，还包括耦接至所述一个或多个目标单元中的各一个的信号总线，其中所述信号路径中的各一个包括所述信号总线的至少对应部分，
其中所述多个反相单元包括依次耦接于所述信号总线上的多个缓冲单元。
6.根据权利要求5所述的集成电路，其中所述多个缓冲单元中的各一个配置成使输入信号反相奇数次，且
其中所述信号路径包括：
第一信号路径，沿着所述第一信号路径，偶数个缓冲单元处于所述信号总线上，且2R个额外反相单元耦接于所述信号总线与对应于所述第一信号路径的第一目标单元之间，其中R为相同于或大于0的整数，且
第二信号路径，沿着所述第二信号路径，奇数个缓冲单元处于所述信号总线上，且奇数个额外反相单元耦接于所述信号总线与对应于所述第二信号路径的第二目标单元之间。
7.根据权利要求6所述的集成电路，其中所述多个缓冲单元中的各一个包括逻辑反相器，且
其中额外反相单元包括逻辑反相器、XNOR逻辑、具有反相控制信号的XOR逻辑及具有奇数个逻辑反相器的缓冲电路中的一个。
8.根据权利要求6所述的集成电路，还包括：
逻辑缓冲器，沿着所述第一信号路径耦接于所述信号总线与所述第一目标单元之间，以及
逻辑反相器，沿着所述第二信号路径耦接于所述信号总线与所述第二目标单元之间。
9.根据权利要求6所述的集成电路，还包括：
XOR逻辑，沿着所述第一信号路径耦接于所述信号总线与所述第一目标单元之间，以及
XNOR逻辑，沿着所述第二信号路径耦接于所述信号总线与所述第二目标单元之间。
10.根据权利要求6所述的集成电路，还包括：
第一XOR逻辑，沿着所述第一信号路径耦接于所述信号总线与所述第一目标单元之间且配置成由具有低电压电平的第一控制信号控制，以及
第二XOR逻辑，沿着所述第二信号路径耦接于所述信号总线与所述第二目标单元之间且配置成由具有高电压电平的第二控制信号控制。
11.根据权利要求6所述的集成电路，还包括：
第一缓冲电路，沿着所述第一信号路径耦接于所述信号总线与所述第一目标单元之间，以及
第二缓冲电路，沿着所述第二信号路径耦接于所述信号总线与所述第二目标单元之间，
其中所述第一缓冲电路及所述第二缓冲电路中的各一个包括：
输入端、第一输出端以及第二输出端，
偶数个反相器，耦接于所述输入端与所述第一输出端之间，
奇数个反相器，耦接于所述输入端与所述第二输出端之间，且
其中所述第一缓冲电路的所述输入端耦接至所述信号总线，且所述第一缓冲电路的所述第一输出端耦接至所述第一目标单元，且其中所述第二缓冲电路的所述输入端耦接至所述信号总线，且所述第二缓冲电路的所述第二输出端耦接至所述第二目标单元。
12.根据权利要求1所述的集成电路，其中所述一个或多个目标单元中的各一个包括数据单元，且
其中所述一个或多个目标单元配置成根据由所述一个或多个目标单元接收到的对应信号传送存储于所述一个或多个目标单元中的数据。
13.一种半导体装置，包括：
第一集成电路，配置成存储数据；以及
第二集成电路，耦接至所述第一集成电路，
其中所述第一集成电路包括：
一个或多个数据单元，各自配置成接收信号；以及
多个反相单元，配置于至所述一个或多个数据单元的信号路径上，
其中，对于所述一个或多个数据单元中的各一个，所述多个反相单元中的一个或多个对应反相单元配置成沿着至所述数据单元的对应信号路径使所述信号多次反相，以使得由所述数据单元接收到的多反相信号的信号宽度与所述信号的信号宽度相同，且
其中所述第一集成电路配置成根据由所述一个或多个数据单元接收到的对应信号将所述数据自所述一个或多个数据单元传送至所述第二集成电路。
14.根据权利要求13所述的半导体装置，其中所述第一集成电路还包括耦接至所述一个或多个数据单元中的各一个的信号总线，且其中所述信号路径中的各一个包括所述信号总线的至少对应部分，
其中所述多次的数目为2N，其中N为整数，
其中所述多个反相单元包括依次耦接于所述信号总线上的多个缓冲单元，且所述多个反相单元中的各一个配置成使输入信号反相奇数次，且
其中所述信号路径包括：
第一信号路径，沿着所述第一信号路径，偶数个缓冲单元处于所述信号总线上，且2R个额外反相单元耦接于所述信号总线与对应于所述第一信号路径的第一目标单元之间，其中R为相同于或大于0的整数，且
第二信号路径，沿着所述第二信号路径，奇数个缓冲单元处于所述信号总线上，且奇数个额外反相单元耦接于所述信号总线与对应于所述第二信号路径的第二目标单元之间。
15.根据权利要求14所述的半导体装置，还包括以下中的至少一个：
第一信号产生器，配置成产生第一信号且沿着第一方向在所述信号总线上传输所述第一信号，以及
第二信号产生器，配置成产生第二信号且沿着第二方向在所述信号总线上传输所述第二信号，
其中所述第二方向相对于所述信号总线与所述第一方向相对。
16.根据权利要求15所述的半导体装置，其中所述多个缓冲单元中的各一个包括第一逻辑反相器及第二逻辑反相器，且
其中所述第一逻辑反相器配置成使来自所述第一信号产生器的所述第一信号反相且当所述第二信号在所述信号总线上传输时关闭，且所述第二逻辑反相器配置成使来自所述第二信号产生器的所述第二信号反相且当所述第一信号在所述信号总线上传输时关闭。
17.根据权利要求16所述的半导体装置，其中所述第一集成电路包括输入/输出(I/O)电路，且所述第二集成电路包括经由第一数据总线及第二数据总线耦接至所述I/O电路的快取电路，
其中所述半导体装置还包括具有第一存储器单元子阵列及第二存储器单元子阵列的存储器单元阵列，且
其中所述半导体装置配置成：
响应于判定编程所述第一存储器单元子阵列中的所述数据，沿着所述第一方向在所述信号总线上将所述第一信号传输至所述一个或多个数据单元，且经由所述第一数据总线将所述数据自所述一个或多个数据单元传送至所述快取电路且接着传送至所述第一存储器单元子阵列，以及
响应于判定编程所述第二存储器单元子阵列中的所述数据，沿着所述第二方向在所述信号总线上将所述第二信号传输至所述一个或多个数据单元，且经由所述第二数据总线将所述数据自所述一个或多个数据单元传送至所述快取电路且接着传送至所述第二存储器单元子阵列。
18.一种管理集成电路信号传送的方法，包括：
经由耦接至一个或多个数据单元中的各一个的信号总线将信号传输至所述一个或多个数据单元中的各一个；
对于所述一个或多个数据单元中的各一个，沿着至所述数据单元的对应信号路径使所述信号多次反相，其中由所述数据单元接收到的多反相信号的信号宽度与传输所述信号之前所述信号的信号宽度相同，其中所述对应信号路径包括所述信号总线的至少一部分；以及
根据由所述一个或多个数据单元接收到的对应信号传送存储于所述一个或多个数据单元中的数据。
19.根据权利要求18所述的方法，其中所述信号包括初始上升边缘及初始下降边缘，且
其中使所述信号多次反相包括：
使所述信号第一次反相以获得具有第一下降边缘及第一上升边缘的第一反相信号，以及
使所述第一反相信号第二次反相以获得具有第二上升边缘及第二下降边缘的第二反相信号，
其中第一延迟时间Trf1由所述初始上升边缘及所述第一下降边缘定义，第一延迟时间Tfr1由所述初始下降边缘及所述第一上升边缘定义，第二延迟时间Tfr2由所述第一下降边缘及所述第二上升边缘定义，第二延迟时间Trf2由所述第一上升边缘及所述第二下降边缘定义，且
其中所述第一延迟时间Trf1及所述第二延迟时间Tfr2的总和与所述第一延迟时间Tfr1及所述第二延迟时间Trf2的总和相同。
20.根据权利要求19所述的方法，其中使所述信号第一次反相以获得所述第一反相信号包括：
通过所述信号总线上的第一反相电路使所述信号反相，且
其中使所述第一反相信号第二次反相包括：
通过处于所述信号总线上或所述信号总线与所述数据单元之间的所述对应信号路径的一部分上的第二反相电路使所述第一反相信号反相。
CN202310010332.7A 2022-11-09 2023-01-04 集成电路、半导体装置及管理集成电路信号传送的方法 Pending CN118018002A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/983,738 2022-11-09
US17/983,738 US20240154607A1 (en) 2022-11-09 2022-11-09 Managing signal transfers in semiconductor devices

Publications (1)

Publication Number Publication Date
CN118018002A true CN118018002A (zh) 2024-05-10

Family

ID=85018753

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310010332.7A Pending CN118018002A (zh) 2022-11-09 2023-01-04 集成电路、半导体装置及管理集成电路信号传送的方法

Country Status (5)

Country Link
US (1) US20240154607A1 (zh)
EP (1) EP4369602A1 (zh)
JP (1) JP7503678B2 (zh)
KR (1) KR20240067776A (zh)
CN (1) CN118018002A (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004110906A (ja) 2002-09-17 2004-04-08 Renesas Technology Corp 半導体記憶装置
KR100954111B1 (ko) 2008-06-05 2010-04-23 주식회사 하이닉스반도체 반도체 메모리장치
JP2010219620A (ja) * 2009-03-13 2010-09-30 Toshiba Corp 半導体集積回路
US11469767B1 (en) * 2020-05-14 2022-10-11 Gigajot Technology, Inc. Duty-cycle-correcting clock distribution architecture
CN112100969A (zh) * 2020-09-21 2020-12-18 Oppo广东移动通信有限公司 时序分析方法、电路、装置及存储介质

Also Published As

Publication number Publication date
JP2024069125A (ja) 2024-05-21
US20240154607A1 (en) 2024-05-09
EP4369602A1 (en) 2024-05-15
KR20240067776A (ko) 2024-05-17
JP7503678B2 (ja) 2024-06-20

Similar Documents

Publication Publication Date Title
US11500770B2 (en) Memory device controlling including reading from a first memory and writing to a second memory based on timing and control signals
US9786366B2 (en) Apparatuses, memories, and methods for address decoding and selecting an access line
CN107077879B (zh) 用于经划分的sgs线的设备及方法
US11003382B2 (en) Apparatus for outputting internal state of memory apparatus and memory system using the apparatus
US11017841B2 (en) Nonvolatile memory device, operating method of nonvolatile memory device, and storage device including nonvolatile memory device
TW201937501A (zh) 半導體記憶裝置
US10658044B2 (en) Semiconductor memory device and operating method thereof
CN113490984B (zh) 存储器器件及其编程操作
CN113096707B (zh) 存储器装置及其操作方法
CN113228184A (zh) 存储器件及其多遍编程操作
CN118018002A (zh) 集成电路、半导体装置及管理集成电路信号传送的方法
CN113646843B (zh) 存储装置及其多遍编程操作
US11269556B2 (en) Semiconductor memory device and memory controller having randomizer
CN105845175B (zh) 存储器装置及应用其上的方法
TW202420739A (zh) 積體電路、半導體裝置及管理積體電路信號傳送的方法
CN111354409B (zh) 半导体存储装置
KR20210010227A (ko) 반도체 메모리 장치
US11031071B2 (en) Nonvolatile memory device, operating method of nonvolatile memory device, and storage device including nonvolatile memory device
US20230420062A1 (en) Memory device, memory system, and operating method thereof
US20240233783A1 (en) Managing page buffer circuits in memory devices
US20230368834A1 (en) Apparatus for Page-copy Data Accessing
KR20240109897A (ko) 메모리 장치들 내의 페이지 버퍼 회로들의 관리
US20240195372A1 (en) Semiconductor integrated circuit and semiconductor memory device
JP2006331564A (ja) 不揮発性半導体メモリ
TW202425539A (zh) 積體電路、半導體裝置及用於管理資料傳送的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination