CN110415740B - 控制器及其操作方法 - Google Patents

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Abstract

本发明提供了一种操作控制器以控制半导体存储器装置的操作的方法。该方法包括：基于第一偏移来确定半导体存储器装置的最小通过抽头延迟；基于第二偏移来确定半导体存储器装置的最大通过抽头延迟；并且基于所确定的最小通过抽头延迟和所确定的最大通过抽头延迟来确定半导体存储器装置的抽头延迟。

Description

控制器及其操作方法
相关申请的交叉引用
本申请要求于2018年4月26日提交的申请号为10-2018-0048743的韩国专利申请的优先权，其通过引用整体并入本文。
技术领域
本公开的各种实施例总体涉及一种电子装置。特别地，实施例涉及一种控制器以及操作该控制器的方法。
背景技术
通常，半导体存储器装置可以具有二维结构或三维结构，在二维结构中将串水平地布置在半导体衬底上，在三维结构中将串垂直地堆叠在半导体衬底上。设计三维存储器装置以克服二维存储器装置的集成度的限制，并且三维存储器装置可以包括垂直地堆叠在半导体衬底上的多个存储器单元。
发明内容
本公开的各种实施例涉及一种操作控制器的方法，其能够提高半导体存储器装置的写入训练速度。
本公开的各种实施例涉及一种能够提高半导体存储器装置的写入训练速度的控制器。
本公开的实施例可以提供一种操作控制器以控制半导体存储器装置的操作的方法，该方法包括：基于第一偏移来确定半导体存储器装置的最小通过抽头延迟(passtapped delay)；基于第二偏移来确定半导体存储器装置的最大通过抽头延迟；以及基于所确定的最小通过抽头延迟和所确定的最大通过抽头延迟来确定半导体存储器装置的抽头延迟。
本公开的实施例可以提供一种操作控制器以控制共享信道的多个存储器芯片的方法，该方法包括：基于第一偏移来确定多个存储器芯片的最小通过抽头延迟；基于第二偏移来确定多个存储器芯片的最大通过抽头延迟；以及基于所确定的最小通过抽头延迟和所确定的最大通过抽头延迟来确定多个半导体存储器芯片的抽头延迟。
本公开的实施例可以提供一种控制器，该控制器被配置为控制半导体存储器装置的操作，该控制器包括：写入通过确定部件，其被配置成接收写入到半导体存储器装置的训练数据，并且确定对半导体存储器装置的写入操作是否已经通过；偏移存储装置，被配置成基于写入通过确定部件的确定来更新偏移，并且存储经更新的偏移；以及抽头延迟存储装置，被配置成基于经更新的偏移来更新待施加到对半导体存储器装置的写入操作的抽头延迟，并且存储经更新的抽头延迟。
本公开的实施例可以提供一种控制器，该控制器用于对至少一个存储器装置执行写入测试操作，该控制器包括：处理器，被配置成控制至少一个存储器装置以执行将测试数据写入到该至少一个存储器装置的第一写入操作和第二写入操作，根据数据信号和数据选通信号之间的各自的第一抽头延迟和第二抽头延迟来执行第一写入操作和第二写入操作中的每一个；写入通过确定部件，被配置成确定第一写入操作和第二写入操作中的每个成功还是失败；偏移存储器，被配置成在第一写入操作的每次连续失败时存储递增的增量，并且在第二写入操作的每次连续失败时存储递增的减量；以及抽头延迟存储装置，被配置成存储被增加递增的增量的量的第一抽头延迟以及被减少递增的减量的量的第二抽头延迟。在对至少一个存储器装置的第一写入操作和第二写入操作期间，处理器被配置成：在第一写入操作的每次失败之后，通过使第一抽头延迟从最小抽头延迟逐步增加递增的增量的量来确定最小通过抽头延迟；在第二写入操作的每次失败之后，通过使第二抽头延迟从最大抽头延迟逐步减小递增的减量的量来确定最大通过抽头延迟；并且确定最小通过抽头延迟和最大通过抽头延迟之间的最佳抽头延迟。
本公开的实施例可以提供一种存储器***，包括：至少一个存储器装置；以及控制器，被配置成控制至少一个存储器装置来执行将测试数据写入到该至少一个存储器装置的第一写入操作和第二写入操作。可以根据数据信号和数据选通信号之间的各自的第一抽头延迟和第二抽头延迟来执行第一写入操作和第二写入操作中的每个。在对至少一个存储器装置的第一写入操作和第二写入操作期间，控制器被配置成：在第一写入操作的每次失败之后，通过使第一抽头延迟从最小抽头延迟逐步增加递增的增量的量来确定最小通过抽头延迟；在第二写入操作的每次失败之后，通过使第二抽头延迟从最大抽头延迟逐步减小递增的减量的量来确定最大通过抽头延迟；并且确定最小通过抽头延迟和最大通过抽头延迟之间的最佳抽头延迟。
附图说明
图1是示出根据本公开的实施例的包括控制器的存储器***的框图。
图2是示出根据本公开的实施例的包括控制器的存储器***的框图。
图3是示出图1中所示的半导体存储器装置1100的框图。
图4是说明图3的存储器单元阵列的示例的示图。
图5是说明根据本公开的实施例的图4的存储块BLK1至BLKz中的任意一个存储块BLKa的电路图。
图6是说明根据本公开的实施例的图4的存储块BLK1至BLKz中的任意一个存储块BLKb的电路图。
图7是说明根据本公开的实施例的图3的存储器单元阵列110中的存储块BLK1至BLKz中的任意一个存储块BLKc的电路图。
图8是示出根据本公开的实施例的用于控制多个存储器芯片的操作的控制器的示图。
图9是示意性地示出图8的控制器和多个存储器芯片之间的连接关系的框图。
图10是示出在控制器1200和存储器芯片之间传输的信号的时序图。
图11是示出根据抽头延迟td的量的功能的写入操作通过和失败的图。
图12是示意性地示出图11的图的另一表示的示图。
图13A和图13B是示出写入训练操作的步骤的框图。
图14是示出确定最小通过抽头延迟Pmin和最大通过抽头延迟Pmax的通常方法的图。
图15A和图15B是示出根据本公开的实施例的确定最小通过抽头延迟Pmin和最大通过抽头延迟Pmax的方法的图。
图16是示出根据本公开的实施例的确定多个存储器芯片的最小通过抽头延迟Pmin和最大通过抽头延迟Pmax的方法的图。
图17A和图17B是示出根据本公开的实施例的写入训练操作的部分步骤的框图。
图18是示出根据图17A和图17B的实施例的确定多个存储器芯片的最小通过抽头延迟Pmin和最大通过抽头延迟Pmax的方法的图。
图19A和图19B是描述参照图18描述的写入训练操作的表。
图20是示出根据本公开的实施例的操作控制器的方法的流程图。
图21A是更详细地示出图20的确定最小通过抽头延迟的步骤的流程图。
图21B是更详细地示出图20的确定最大通过抽头延迟的步骤的流程图。
图22是示出根据本公开的实施例的操作控制器的方法的流程图。
图23A是更详细地示出图22的确定最小通过抽头延迟的步骤的流程图。
图23B是更详细地示出图22的确定最大通过抽头延迟的步骤的流程图。
图24A和图24B是示出对多个存储器芯片的一些训练芯片执行写入训练操作的实施例的框图。
图25是示出根据图24A和图24B的实施例的写入训练方法的流程图。
图26是示出根据本公开的实施例的控制器的框图。
图27是示出图8的存储器***的应用的示例的框图。
图28是示出包括参照图27所示的存储器***的计算***的框图。
具体实施方式
现在将参照附图更全面地描述各种实施例；然而，可以不同于本文所公开的来配置或布置本发明的元件和特征。因此，本发明不限于本文阐述的实施例。相反，提供这些实施例以使本公开是彻底且完整的，并且向本领域技术人员充分传达实施例的范围。此外，对“实施例”等的引用不一定仅针对一个实施例，并且对任何这样的短语的不同引用不一定针对相同的实施例。
在附图中，为了清楚说明，可能夸大尺寸。应当理解的是，当元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在一个或多个中间元件。
本文参照元件，即部件、中间结构和装置的截面图和示意图来描述实施例。这样，可以预期由于例如制造技术和/或容差导致的元件形状的变化。因此，实施例不应被解释为限于本文示出的区域的特定形状，而是可以包括例如由制造导致的形状偏差。在附图中，为了清楚起见，可能夸大层和区域的长度和尺寸。附图中的相同附图标记表示相同的元件。
可以使用诸如“第一”和“第二”的术语来识别各种部件，但它们不应限制各种部件。这些术语仅用于区分部件与具有相同或相似名称的其它部件的目的。例如，在不脱离本公开的精神和范围的情况下，在一个实例中的第一部件在另一个实例中可以被称为第二部件，反之亦然。此外，“和/或”可以包括所提及的部件中的任意一种或组合。
此外，除非上下文另有说明，否则单数形式可以包括复数形式，反之亦然。此外，说明书中使用的“包括/包含”或“包括有/包含有”表示一个或多个部件、步骤、操作和元件的存在或添加，但不排除一个或多个其它部件、步骤、操作和/或元件的存在或添加。
此外，除非另外定义，否则本说明书中使用的包括技术和科学术语的所有术语具有与相关领域的技术人员通常理解的含义相同的含义。在通常使用的词典中定义的术语应该被解释为具有与在相关领域的语境中解释的含义相同的含义，并且除非在本说明书中另外明确定义，否则不应该被解释为具有理想化的或过于形式化的含义。
还注意的是，在本说明书中，“连接/联接”是指一个部件不仅直接联接另一部件而且还通过一个或多个中间部件间接联接另一部件。另一方面，“直接连接/直接联接”是指在不存在中间部件的情况下，一个部件直接联接另一组件。
图1是示出根据本公开的实施例的包括控制器1200的存储器***1000的框图。
参照图1，存储器***1000可以包括被配置成存储数据的半导体存储器装置1100；以及被配置成在主机2500的控制下控制半导体存储器装置1100的控制器1200。
主机2500可以使用诸如下列的接口协议与存储器***1000通信：高速***组件互连(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议或串列SCSI(SAS)协议。为主机2500和存储器***1000之间的数据通信提供的接口协议不限于前述示例；可以使用诸如下列的任意一种接口协议：通用串行总线(USB)协议、多媒体卡(MMC)协议、增强型小型磁盘接口(ESDI)协议和电子集成驱动器(IDE)协议。
半导体存储器装置1100可以在控制器1200的控制下执行编程操作、读取操作或擦除操作。
控制器1200可以控制存储器***1000的全部操作以及主机2500和半导体存储器装置1100之间的数据交换。例如，控制器1200可以控制存储器装置1100以响应于主机2500的请求来编程或读取数据。在实施例中，半导体存储器装置1100可以包括双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功耗DDR(LPDDR)、rambus动态随机存取存储器(RDRAM)或闪速存储器。
图2是示出根据本公开的实施例的包括控制器1200的存储器***1000的框图。
参照图2，以与图1中所示相同的方式，存储器***1000包括半导体存储器装置1100和控制器1200。控制器1200联接至半导体存储器装置1100和主机。
控制器1200可以响应于来自主机的请求来访问半导体存储器装置1100。例如，控制器1200可以控制半导体存储器装置1100的读取操作，写入操作、擦除操作和后台操作。控制器1200可以提供半导体存储器装置1100和主机之间的接口连接。控制器1200可以驱动用于控制半导体存储器装置1100的固件。
控制器1200可以包括随机存取存储器(RAM)1210、处理器1220、主机接口1230、存储器接口1240和错误校正块1250。RAM1210可以用作下列中的至少一种：处理器1220的操作存储器、半导体存储器装置1100和主机之间的高速缓冲存储器，以及半导体存储器装置1100和主机之间的缓冲存储器。RAM 1210可以用作临时存储待传输至半导体存储器装置1100的命令的命令队列。
处理器1220可以控制控制器1200的全部操作。特别地，处理器1220可以运行用于控制半导体存储器装置1100的固件。
主机接口1230可以包括用于执行主机和控制器1200之间的数据交换的协议。在实施例中，控制器1200可以通过诸如下列的各种接口协议中的至少一种与主机通信：通用串行总线(USB)协议、多媒体卡(MMC)协议、***组件互连(PCI)协议、高速PCI(PCI-E)协议、高级技术附件(ATA)协议，串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、电子集成驱动器(IDE)协议和私有协议。
存储器接口1240可以与半导体存储器装置1100接口连接。例如，存储器接口1240包括NAND接口或NOR接口。
错误校正块1250可以使用错误校正码(ECC)来检测和校正从半导体存储器装置1100接收的数据中的错误。处理器1220可以控制半导体存储器装置1100以根据来自错误校正块1250的错误检测结果来调整读取电压，并且执行重新读取。在实施例中，可以将错误校正块1250设置为控制器1200的部件。
控制器1200和半导体存储器装置1100可以被集成到单个半导体装置中。在实施例中，控制器1200和半导体存储器装置1100可以被集成到单个半导体装置中以形成存储卡。例如，控制器1200和半导体存储器装置1100可以被集成到单个半导体装置中并且形成诸如下列的存储卡：个人计算机存储卡国际协会(PCMCIA)，紧凑型闪存卡(CF)，智能媒体卡(SM或SMC)，记忆棒，多媒体卡(MMC，RS-MMC或微型MMC)，SD卡(SD、迷你SD、微型SD或SDHC)和通用闪存(UFS)。
控制器1200和半导体存储器装置1100可以被集成到单个半导体装置中以形成固态驱动器(SSD)。SSD可以包括被配置成将数据存储到半导体存储器的存储装置。当包括控制器1200和半导体存储器装置1100的存储装置被用作SSD时，可以显著提高联接至存储装置的主机的操作速度。
在实施例中，包括控制器1200和半导体存储器装置1100的存储装置可以被设置为诸如下列的电子装置的各种元件中的一种：计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、游戏机、导航装置、黑盒、数码相机、3维电视、数字录音机、数字音频播放器、数字图片记录器、数字图片播放器、数字视频记录器、数字视频播放器、能够在无线环境下传输/接收信息的装置、用于形成家庭网络的各种装置之一、用于形成计算机网络的各种电子装置之一、用于形成远程信息处理网络的各种电子装置之一、RFID装置，用于形成计算***的各种元件之一，等等。
在实施例中，半导体存储器装置1100和包括半导体存储器装置1100的存储装置可以被嵌入在诸如下列的各种类型的封装中：堆叠式封装(PoP)、球栅阵列(BGA)、芯片级封装(CSPs)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、窝伏尔组件管芯、晶圆形式管芯、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制方形扁平封装(MQFP)、薄型四方扁平封装(TQFP)、小外形(SOIC)、收缩小外形封装(SSOP)、薄型小外形(TSOP)、薄型四方扁平封装(TQFP)、***级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级处理堆叠封装(WSP)。
图3是示出图1中所示的半导体存储器装置1100的框图。
参照图3，半导体存储器装置1100包括存储器单元阵列110、地址解码器120、读取/写入电路130、控制逻辑140和电压发生器150。
存储器单元阵列110包括多个存储块BLK1至BLKz。存储块BLK1至BLKz通过字线WL联接至地址解码器120。存储块BLK1至BLKz通过位线BL1至BLm联接至读取/写入电路130。存储块BLK1至BLKz中的每一个包括多个存储器单元。在实施例中，存储器单元可以是非易失性存储器单元，并且由具有垂直沟道结构的非易失性存储器单元形成。存储器单元阵列110可以由具有二维结构的存储器单元阵列形成。在实施例中，存储器单元阵列110可以由具有三维结构的存储器单元阵列形成。包括在存储器单元阵列中的存储器单元的每一个可以存储至少一位数据。在实施例中，包括在存储器单元阵列110中的存储器单元的每一个可以是存储1位数据的单层单元(SLC)。在实施例中，包括存储器单元阵列110中的存储器单元的每一个可以是存储2位数据的多层单元(MLC)。在实施例中，包括在存储器单元阵列110中的存储器单元的每一个可以是存储3位数据的三层单元(TLC)。在实施例中，包括在存储器单元阵列110中的存储器单元中的每一个可以是存储4位数据的四层单元(QLC)。在各种实施例中，存储器单元阵列110可以包括每个存储5位或更多位数据的多个存储器单元。
地址解码器120、读取/写入电路130、控制逻辑140和电压发生器150作为用于驱动存储器单元阵列110的***电路而操作。地址解码器120通过字线WL联接至存储器单元阵列110。可以在控制逻辑140的控制下操作地址解码器120。地址解码器120可以通过设置在半导体存储器装置1100中的输入/输出缓冲器(未示出)来接收地址。
地址解码器120可以解码接收到的地址之中的块地址。地址解码器120可以基于经解码的块地址来选择至少一个存储块。当在读取操作期间执行读取电压施加操作时，地址解码器120可以将从电压发生器150生成的读取电压Vread施加到所选择存储块的选择字线，并且将通过电压Vpass施加到其它未选择字线。在编程验证操作期间，地址解码器120可以将从电压发生器150生成的验证电压施加到所选择存储块的所选择字线，并将通过电压Vpass施加到其它未选择字线。
地址解码器120可以解码接收到的地址之中的列地址。地址解码器120可以将经解码的列地址传输至读取/写入电路130。
基于页面来执行半导体存储器装置1100的读取操作或编程操作。在读取操作或编程操作的请求中接收的地址可以包括块地址、行地址和列地址。地址解码器120可以基于块地址和行地址来选择一个存储块和一个字线。列地址可以由地址解码器120解码并被提供给读取/写入电路130。
地址解码器120可以包括块解码器、行解码器、列解码器、地址缓冲器等。
读取/写入电路130包括多个页面缓冲器PB1至PBm。读取/写入电路130可以在存储器单元阵列110的读取操作期间作为读取电路操作，并且在写入操作期间作为写入电路操作。页面缓冲器PB1至PBm通过位线BL1至BLm联接至存储器单元阵列110。在读取操作或编程验证操作期间，为了感测存储器单元的阈值电压，页面缓冲器PB1至PBm可以连续地向联接至存储器单元的位线供应感测电流，并且每个页面缓冲器可以根据相对应存储器单元的编程状态，通过感测节点来感测流动电流量的变化并将其作为感测数据锁存。读取/写入电路130响应于从控制逻辑140输出的页面缓冲器控制信号而操作。
在读取操作期间，读取/写入电路130可以感测存储器单元的数据并临时存储读出的数据，然后将数据DATA输出到半导体存储器装置1100的输入/输出缓冲器(未示出)。在实施例中，读取/写入电路130可以包括列选择电路等以及页面缓冲器(或页面寄存器)。
控制逻辑140联接至地址解码器120、读取/写入电路130和电压发生器150。控制逻辑140可以通过半导体存储器装置1100的输入/输出缓冲器(未示出)来接收命令CMD和控制信号CTRL。控制逻辑140可以响应于控制信号CTRL来控制半导体存储器装置1100的全部操作。控制逻辑140可以输出用于控制多个页面缓冲器P1至PBm的感测节点处的预充电电位电平的控制信号。控制逻辑140可以控制读取/写入电路130以执行存储器单元阵列110的读取操作。
电压发生器150可以响应于从控制逻辑140输出的控制信号，在读取操作期间生成读取电压Vread和通过电压Vpass。电压发生器150可以包括被配置成接收内部供电电压的多个泵电容器，以便生成具有各种电压电平的多个电压，并且可以在控制逻辑140的控制下通过选择性地启用多个泵电容器来生成多种电压。如上所述，电压发生器150可以包括电荷泵。电荷泵可以包括上述的多个泵电容器。包括在电压发生器150中的电荷泵的详细配置可以根据需要而以各种方式设计。
地址解码器120、读取/写入电路130和电压发生器150可以用作对存储器单元阵列110执行读取操作、写入操作或擦除操作的***电路。***电路可以在控制逻辑140的控制下，对存储器单元阵列110执行读取操作、写入操作或擦除操作。
图4是示出图3的存储器单元阵列110的示例的示图。
参照图4，存储器单元阵列110可以包括多个存储块BLK1至BLKz。每个存储块可以具有三维结构。每个存储块可以包括堆叠在衬底上的多个存储器单元。存储器单元布置在+X方向、+Y方向和+Z方向上。将参照图5和图6更详细地描述每个存储块的结构。
图5是示出根据本公开的实施例的图4的存储块BLK1至BLKz的任意一个存储块BLKa的电路图。
参照图5，存储块BLKa可以包括多个单元串CS11至CS1m和CS21至CS2m。在实施例中，单元串CS11至CS1m和CS21至CS2m中的每一个可以形成为“U”型。在存储块BLKa中，m个单元串可以布置在行方向(即+X方向)。在图5中，两个单元串被示出为布置在列方向(即+Y方向)。但是，这个图示仅是为了清楚起见；将理解的是，可以在列方向布置三个或更多个单元串。
多个单元串CS11至CS1m和CS21至CS2m中的每一个可以包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn、管道晶体管PT和至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn可以分别具有类似的结构。在实施例中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以包括沟道层、隧道绝缘层、电荷存储层和阻挡绝缘层。在实施例中，可以在每个单元串中设置用于提供沟道层的柱(pillar)。在实施例中，可以在每个单元串中设置用于提供沟道层、隧道绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。
每个单元串的源极选择晶体管SST联接在共源线CSL和存储器单元MC1至MCp之间。
在实施例中，布置在同一行中的单元串的源极选择晶体管联接至在行方向上延伸的源极选择线，并且布置在不同行中的单元串的源极选择晶体管联接至不同的源极选择线。在图5中，第一行中的单元串CS11至CS1m的源极选择晶体管联接至第一源极选择线SSL1。第二行中的单元串CS21至CS2m的源极选择晶体管联接至第二源极选择线SSL2。
在实施例中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以共同联接至单个源极选择线。
每个单元串中的第一至第n存储器单元MC1至MCn联接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一至第n存储器单元MC1至MCn可以被划分成第一至第p存储器单元MC1至MCp以及第p+1至第n存储器单元MCp+1至MCn。第一至第p存储器单元MC1至MCp连续地布置在与+Z方向相反的方向，并且串联地联接在源极选择晶体管SST和管道晶体管PT之间。第p+1至第n存储器单元MCp+1至MCn连续地布置在+Z方向，并且串联地联接在管道晶体管PT和漏极选择晶体管DST之间。第一至第p存储器单元MC1至MCp和第p+1至第n存储器单元MCp+1至MCn通过管道晶体管PT彼此联接。每个单元串的第一至第n存储器单元MC1至MCn的栅极分别联接至第一至第n字线WL1至WLn。
单元串的管道晶体管PT的各个栅极联接至管线PL。
每个单元串的漏极选择晶体管DST联接在相应位线与存储器单元MCp+1至MCn之间。布置在行方向上的单元串联接至在行方向上延伸的漏极选择线。第一行中的单元串CS11至CS1m的漏极选择晶体管联接至第一漏极选择线DSL1。第二行中的单元串CS21至CS2m的漏极选择晶体管联接至第二漏极选择线DSL2。
布置在列方向上的单元串可以联接至在列方向上延伸的位线。在图5中，第一列中的单元串CS11和CS21联接至第一位线BL1。第m列中的单元串CS1m和CS2m联接至第m位线BLm。
布置在行方向上的单元串中、联接至相同字线的存储器单元形成单个页面。例如，在第一行中的单元串CS11至CS1m之中、联接至第一字线WL1的存储器单元形成单个页面。在第二行中的单元串CS21至CS2m之中、联接至第一字线WL1的存储器单元形成另一单个页面。当选择漏极选择线DSL1和DSL2中的任意一个时，可以选择沿单个行方向布置的相应单元串。当选择字线WL1至WLn中的任意一个时，可以从所选择单元串中选择相应的单个页面。
在实施例中，可以设置偶数位线和奇数位线来代替第一至第m位线BL1至BLm。布置在行方向上的单元串CS11至CS1m或CS21至CS2m之中的、偶数编号单元串可以联接至各自的偶数位线。布置在行方向上的单元串CS11至CS1m或CS21至CS2m之中的、奇数编号的单元串可以联接至各自的奇数位线。
在实施例中，第一至第n存储器单元MC1至MCn中的至少一个可以用作虚设存储器单元。例如，可以设置一个或多个虚设存储器单元以减小源极选择晶体管SST和存储器单元MC1至MCp之间的电场。可选地，可以设置一个或多个虚设存储器单元以减小漏极选择晶体管DST和存储器单元MCp+1至MCn之间的电场。随着虚设存储器单元的数量增加，可以增加存储块BLKa的操作可靠性，同时可使存储块BLKa的大小增加。随着虚设存储器单元的数量减少，可使存储块BLKa的大小减小，但是可劣化存储块BLKa的操作可靠性。
为了有效地控制虚设存储器单元，每个虚设存储器单元可以具有所需的阈值电压。在对存储块BLKa执行擦除操作之前或之后，可以对全部或一些虚设存储器单元执行编程操作。在已经执行编程操作之后的情况下执行擦除操作时，通过控制待施加到与各自的虚设存储器单元联接的虚设字线的电压，虚设存储器单元可以具有所需的阈值电压。
图6是示出根据本公开的实施例的图4的存储块BLK1至BLKz的任意一个存储块BLKb的电路图。
参照图6，存储块BLKb可以包括多个单元串CS11'至CS1m'和CS21'至CS2m'。单元串CS11'至CS1m'和CS21'至CS2m'中的每一个在+Z方向延伸。单元串CS11'至CS1m'和CS21'至CS2m'中的每一个可以包括堆叠在衬底(未示出)上的至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn以及至少一个漏极选择晶体管DST，其中该衬底设置在存储块BLKb的下部。
每个单元串的源极选择晶体管SST联接在共源线CSL和存储器单元MC1至MCn之间。布置在同一行中的单元串的源极选择晶体管联接至相同的源极选择线。布置在第一行中的单元串CS11'至CS1m'的源极选择晶体管可以联接至第一源极选择线SSL1。布置在第二行中的单元串CS21'至CS2m'的源极选择晶体管可以联接至第二源极选择线SSL2。在实施例中，单元串CS11'至CS1m'和CS21'至CS2m'的源极选择晶体管可以共同联接至单个源极选择线。
每个单元串中的第一至第n存储器单元MC1至MCn串联地联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一至第n存储器单元MC1至MCn的栅极分别联接至第一至第n字线WL1至WLn。
每个单元串的漏极选择晶体管DST联接在相应的位线和存储器单元MC1至MCn之间。布置在行方向上的单元串的漏极选择晶体管可以联接至在行方向上延伸的漏极选择线。第一行中的单元串CS11'至CS1m'的漏极选择晶体管联接至第一漏极选择线DSL1。第二行中的单元串CS21'至CS2m'的漏极选择晶体管可以联接至第二漏极选择线DSL2。
因此，除了从每个单元串中排除管道晶体管PT之外，图6的存储块BLKb可以具有与图5的存储块BLKa的等效电路类似的等效电路。
在实施例中，可以设置偶数位线和奇数位线来代替第一至第m位线BL1至BLm。布置在行方向上的单元串CS11'至CS1m'或CS21'至CS2m'之中的偶数编号单元串可以联接至各自的偶数位线，并且布置在行方向上的单元串CS11'至CS1m'或CS21'至CS2m'之中的奇数编号单元串可以联接至各自的奇数位线。
在实施例中，第一至第n存储器单元MC1至MCn中的至少一个可以用作虚设存储器单元。例如，可以设置一个或多个虚设存储器单元以减小源极选择晶体管SST和存储器单元MC1至MCn之间的电场。可选地，可以设置一个或多个虚设存储器单元以减小漏极选择晶体管DST和存储器单元MC1至MCn之间的电场。随着虚设存储器单元的数量增加，可以增加存储块BLKb的操作可靠性，同时可使存储块BLKb的大小增加。随着虚设存储器单元的数量减少，可以减小存储块BLKb的大小，但是可劣化存储块BLKb的操作可靠性。
为了有效地控制虚设存储器单元，每个虚设存储器单元可具有所需的阈值电压。在对存储块BLKb执行擦除操作之前或之后，可以对全部或一些虚设存储器单元执行编程操作。在已经执行编程操作之后的情况下执行擦除操作时，通过控制待施加到与各自的虚设存储器单元联接的虚设字线的电压，虚设存储器单元可以具有所需的阈值电压。
图7是说明根据本公开的实施例的图3的存储器单元阵列110中的存储块BLK1至BLKz中的任意一个存储块BLKc的电路图。
参照图7，存储块BLKc包括多个单元串CS1至CSm。多个单元串CS1至CSm可以分别联接至多个位线BL1至BLm。单元串CS1至CSm中的每一个包括至少一个源极选择晶体管SST、第一至第n存储器单元MC1至MCn以及至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn可以分别具有类似的结构。在实施例中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以包括沟道层、隧道绝缘层、电荷存储层和阻挡绝缘层。在实施例中，可以在每个单元串中设置用于提供沟道层的柱。在实施例中，可以在每个单元串中设置用于提供沟道层、隧道绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。
每个单元串的源极选择晶体管SST联接在共源线CSL和存储器单元MC1至MCn之间。
每个单元串中的第一至第n存储器单元MC1至MCn联接在源极选择晶体管SST和漏极选择晶体管DST之间。
每个单元串的漏极选择晶体管DST联接在相应位线和存储器单元MC1至MCn之间。
联接至相同字线的存储器单元可以形成单个页面。可以通过选择漏极选择线DSL来选择单元串CS1至CSm。当选择字线WL1至WLn中的任意一个时，可以从所选择单元串中选择相应的单个页面。
在实施例中，可以设置偶数位线和奇数位线来代替第一至第m位线BL1至BLm。单元串CS1至CSm中的偶数编号单元串可以联接至各自的偶数位线，并且奇数编号单元串可以联接至各自的奇数位线。
图8是示出根据本公开的实施例的用于控制多个存储器芯片的操作的控制器1200的示图。
参照图8，存储器***1000包括多个存储器芯片1101、1102和1103以及控制器1200。主机2500与控制器1200通信。存储器芯片1101、1102和1103中的每一个可以是图1和图2所示的半导体存储器装置1100。多个存储器芯片可以通过共享单个信道CH联接至控制器1200。每个存储器芯片可以包括选通端子DQS和数据输入/输出端子DQ。虽然未在图8中详细示出，但是数据输入/输出端子DQ可以包括八个物理端子。
图9是示意性地示出图8中的控制器1200与多个存储器芯片中的每一个之间的连接关系的框图。图9示出了四个存储器芯片1101、1102、1103和1104通过单个信道联接至控制器1200的实施例。
参照图9，多个存储器芯片1101、1102、1103和1104的选通端子DQS通过单个数据选通线连接到控制器1200。此外，多个存储器芯片1101、1102、1103和1104的数据输入/输出端子DQ通过单个数据线连接到控制器1200。在该结构中，多个存储器芯片1101、1102、1103和1104与控制器1200的连接被定义为“通过共享信道的连接”。
图10是示出在控制器1200和存储器芯片之间传输的选通信号和数据的时序图。
参照图10，通过选通端子DQS施加选通信号。此外，通过数据输入/输出端子DQ传输数据。如图10所示，选通信号(DQS)可以是具有周期T的周期信号。在实施例中，可以在选通信号的边沿(edge)通过数据输入/输出端DQ接收数据。更通常地，可以在选通信号的上升沿或下降沿通过数据输入/输出端子DQ接收数据。为了可靠地接收数据，可以将选通信号(DQS)的输出延迟被称为抽头延迟td的量。抽头延迟td的最佳值可以在存储器芯片中变化。
图11是示出根据抽头延迟td的功能的写入操作通过和失败的图。参照图10，由于在选通信号DQS的边沿接收数据，因此如果抽头延迟过小或过大，则写入操作可能失败。参照图11，如果抽头延迟td小于最小通过抽头延迟Pmin或大于最大通过抽头延迟Pmax，则写入操作可能失败。如果抽头延迟td大于最小通过抽头延迟Pmin或小于最大通过抽头延迟Pmax，则写入操作可以通过。
图12是示意性地示出图11的图的另一表示的示图。
如图12所示，当抽头延迟td在范围[0：Pmin]或范围[Pmax：T]内时，则写入操作失败，并且当抽头延迟td在范围[Pmin：Pmax]内时，则写入操作通过。因此，重要的是确定最小通过抽头延迟Pmin和最大通过抽头延迟Pmax。如果确定了最小通过抽头延迟Pmin和最大通过抽头延迟Pmax，则可以基于所确定的最小通过抽头延迟Pmin和最大通过抽头延迟Pmax来确定最佳抽头延迟。例如，可以将最小通过抽头延迟Pmin和最大通过抽头延迟Pmax的算术平均值确定为最佳抽头延迟。
图13A和图13B是示出写入训练操作的步骤的框图。为了便于描述和说明，将仅针对第一存储器芯片1101(存储器1)来描述执行写入训练操作的方法。然而，将理解的是，该方法同样适用于任何其它存储器芯片。
如图13A所示，为了执行写入训练操作，控制器1200首先将写入数据传输至第一存储器芯片1101并且执行写入操作(Write)。在这种情况下，可以以最小抽头延迟来传输选通信号DQS。
此后，如图13B所示，控制器1200从第一存储器芯片1101接收数据。可以以下方式来执行该操作：读取通过图13A的写入操作而写入到第一存储器芯片1101的数据。如果读取操作失败，则控制器1200可以改变抽头延迟，然后重新执行参照图13A描述的写入操作。
图14是示出确定最小通过抽头延迟Pmin和最大通过抽头延迟Pmax的通常方法的图。
如图13A和图13B所示，控制器1200将数据写入到第一存储器芯片1101并且读取所写入的数据。如图14所示，通常，在控制器1200重复地执行参照图13A和图13B描述的写入操作和读取操作的同时，将抽头延迟td改变与延迟值d相对应的量。在将抽头延迟td初始化成“0”之后，可以在执行写入操作和读取操作的同时，将抽头延迟td增加延迟值d。延迟值d可以是抽头延迟的最小单位时间。
当抽头延迟td相对较小时，相应的写入操作可能失败，导致生成失败信号。当抽头延迟td达到第一特定值时，相应的写入操作可成功，在这种情况下可以生成通过信号。抽头延迟td之中的能够支持成功写入操作的最小值可以是最小通过抽头延迟Pmin。随后，在td大于第一特定值的后续部分期间，相应的写入操作可成功。当抽头延迟td达到另一个特定值，即第二特定值时，相应的写入操作可能再次失败。抽头延迟td之中的能够支持成功写入操作的最大值可以是最大通过抽头延迟Pmax。
这样，在针对单个存储器芯片在整个时段T中，通过将抽头延迟改变具有延迟值d的单位量来确定写入操作已经通过还是失败的典型方法中，数据写入和读取操作被重复执行延迟值的改变次数。因此，增加了执行写入训练操作所花费的时间。
根据本公开，在将抽头延迟改变递增的偏移量的同时，确定最小通过抽头延迟和最大通过抽头延迟。因此，可以减少确定单个存储器芯片的最小通过抽头延迟和最大通过抽头延迟所花费的时间。因此，可以减少对多个存储器芯片执行写入训练操作所需的时间。
图15A和图15B是示出根据本公开的实施例的确定最小通过抽头延迟Pmin和最大通过抽头延迟Pmax的方法的图。
参照图15A，可以在将抽头延迟改变递增的偏移量的同时确定最小通过抽头延迟Pmin。参照图15A，可以将抽头延迟td和用于确定最小通过抽头延迟Pmin的第一偏移都初始化成“0”。在将为“0”的抽头延迟td施加到选通信号DQS之后，写入训练数据并且读取所写入的训练数据。
如果施加了为“0”的抽头延迟td的结果为读取操作已经失败，则将第一偏移增加至第一值id1，并且将抽头延迟td增加具有第一值id1的第一偏移的量。第一值id1可以对应于图14中所示的延迟值d，并且可以是抽头延迟的最小单位时间。
如图15A所示，如果施加了被增加第一值id1的抽头延迟td的结果是读取操作已经失败，则将第一偏移进一步增加第二值id2，并且将抽头延迟td增加具有现有第一值id1和第二值id2之和的第一偏移的量。也就是说，在这种情况下，抽头延迟td是id1+id2。第二值id2可以是第一值id1的两倍。
如图15A所示，如果施加了被增加第一值id1和第二值id2之和的抽头延迟td的结果是读取操作已经失败，则将第一偏移进一步增加第三值id3，并且将抽头延迟td增加具有现有第一值(id1+id2)和第二值(id3)之和的第一偏移的量。也就是说，在这种情况下，抽头延迟td变成id1+id2+id3。第三值id3可以是第一值id1的三倍。
如图15A所示，如果施加了被增加第一值id1至第三值id3之和的抽头延迟td的结果是读取操作已经失败，则将第一偏移进一步增加第四值id4，并且将抽头延迟td增加具有现有第一值(id1+id2+id3)和第四值(id4)之和的第一偏移的量。也就是说，在这种情况下，抽头延迟td变成id1+id2+id3+id4。第四值id4可以是第一值id1的四倍。
如图15A所示，如果施加了被增加第一值id1至第四值id4之和的抽头延迟td的结果是读取操作已经通过，则将相应的抽头延迟td确定为最小通过抽头延迟Pmin。
此后，根据图15B中所示的方法，可以在将抽头延迟改变递增偏移量的同时确定最大通过抽头延迟Pmax。参照图15B，可以将抽头延迟td初始化成作为最大值的“T”，并且可以将用于确定最大通过抽头延迟Pmax的第二偏移初始化成“0”。在将为“T”的抽头延迟td施加到选通信号DQS之后，写入训练数据并且读取所写入的训练数据。
如果施加了为“T”的抽头延迟td的结果是读取操作已经失败，则将第二偏移增加第一值dd1，并且将抽头延迟td减小具有第一值dd1的第二偏移量(即，td＝T-dd1)。第一值dd1可以对应于图14中所示的延迟值d，并且可以是抽头延迟的最小单位时间。
如图15B所示，如果施加了被减小第一值dd1的量的抽头延迟td的结果是读取操作已经失败，则将第二偏移增加第二值dd2，并且将抽头延迟量td减小具有现有第一值dd1和第二值dd2之和的第二偏移量。也就是说，在这种情况下，抽头延迟td变成T-dd1-dd2。第二值dd2可以是第一值dd1的两倍。
如图15B所示，如果施加了被减小第一值dd1和第二值dd2之和的抽头延迟td的结果是读取操作已经失败，则将第二偏移进一步增加第三值dd3，并且将抽头延迟td减小具有现有第一值dd1和第二值dd2以及第三值dd3之和的第二偏移的量。也就是说，在这种情况下，抽头延迟td变成T-dd1-dd2-dd3。第三值dd3可以是第一值dd1的三倍。
作为重复执行如图15B所示的上述进程的结果，如果在已经施加了被减小第一值dd1至第五值dd5之和的抽头延迟td之后读取操作已经通过，则将该抽头延迟td确定为最大通过抽头延迟Pmax。以这种方式，可以确定单个存储器芯片的最小通过抽头延迟Pmin和最大通过抽头延迟Pmax。与图14中所示的典型方法相比，在根据本公开的实施例的方法中，可以减少确定单个存储器芯片的最小通过抽头延迟Pmin和最大通过抽头延迟Pmax所花费的时间。因此，可以显著减少对多个存储器芯片执行写入训练操作所需的时间。
图16是示出根据本公开的实施例的确定多个存储器芯片的最小通过抽头延迟PFmin和最大通过抽头延迟PFmax的方法的图。
参照图16，确定N个存储器芯片1101、1102、1103、......、110N中的第一存储器芯片1101的最小通过抽头延迟P1min和最大通过抽头延迟P1max。在该进程期间，使用参照图15A和图15B描述的方法。
在已经确定了第一存储器芯片1101的最小通过抽头延迟P1min和最大通过抽头延迟P1max之后，确定第二存储器芯片1102的最小通过抽头延迟P2min和最大通过抽头延迟P2max。此后，确定第三存储器芯片1103的最小通过抽头延迟P3min和最大通过抽头延迟P3max。以这种方式，可以连续地执行确定最小和最大通过抽头延迟的操作，直到确定了第N个存储器芯片110N的最小通过抽头延迟PNmin和最大通过抽头延迟PNmax。
如果确定了第一至第N存储器芯片1101、1102、1103、......、110N的最小通过抽头延迟P1min、P2min、P3min、......、PNmin和最大通过抽头延迟P1max、P2max、P3max、......、PNmax，则基于最小通过抽头延迟P1min、P2min、P3min、......、PNmin和最大通过抽头延迟P1max、P2max、P3max、......、PNmax来确定可被共同施加到N个存储器芯片1101、1102、1103、......、110N的最终最小通过抽头延迟PFmin和最终最大通过抽头延迟PFmax。在图16所示的实施例中，可以将最终最小通过抽头延迟PFmin确定为第三最小通过抽头延迟P3min，其是最小通过抽头延迟P1min、P2min、P3min、......、PNmin中的最大值。此外，可以将最终最大通过抽头延迟PFmax确定为第一最大通过抽头延迟P1max，其是最大通过抽头延迟P1max、P2max、P3max、......、PNmax中的最小值。
如果确定了最终最小通过抽头延迟PFmin和最终最大通过抽头延迟PFmax，则可以基于最终最小通过抽头延迟PFmin和最终最大通过抽头延迟PFmax来确定待被共同施加到第一至第N存储器芯片1101、1102、1103、......、110N的最佳抽头延迟td。例如，在图16所示的实施例中，可以将最佳抽头延迟td确定为最终最小通过抽头延迟PFmin和最终最大通过抽头延迟PFmax的算术平均值。
图17A和图17B是示出根据本公开的实施例的写入训练操作的步骤的框图。
参照图17A，控制器1200可以将写入数据同时传输至第一至第N存储器芯片1101、1102、1103、......、110N。如参照图9所描述的，如果存储器芯片共享单个信道，则可以将相同的写入数据传输至存储器芯片。此处，控制器1200启用全部第一至第N存储器芯片1101、1102、1103、......、110N，使得写入数据被输入到存储器芯片的各自的数据输入/输出端子DQ。此外，控制器1200可以将选通信号施加到第一至第N存储器芯片1101、1102、1103、......、110N的各自的选通端子DQS，并且控制第一至第N存储器芯片1101、1102、1103、......、110N，使得接收到的写入数据被编程到第一至第N存储器芯片1101、1102、1103、......、110N。在这种情况下，与将写入数据单独地输入到存储器芯片中的每一个的情况相比，可以减少执行写入操作所花费的时间。
如图17B所示，在已将写入数据编程到全部第一至第N存储器芯片1101、1102、1103、......、110N之后，顺序地读取被写入到各个存储器芯片的数据，以便确定是否响应于在参照图17A所描述的步骤中施加的选通信号DQS而对每个存储器芯片已经正确地执行了编程操作。对一些存储器芯片1101、1103和110N的读取操作可能已经失败，并且对一些存储器芯片1102和1104的读取操作可能已经通过。如果存在读取操作已失败的存储器芯片，则可不使用相应的选通信号。因此，在这种情况下，需要改变选通信号的抽头延迟。
图18是示出根据本公开的实施例的确定多个存储器芯片的最小通过抽头延迟Pmin和最大通过抽头延迟Pmax的方法的图。
参照图18，可以在将抽头延迟改变递增偏移的同时确定最小通过抽头延迟Pmin。参照图18中所示的图的左侧部分，可以将抽头延迟td和用于确定最小通过抽头延迟Pmin的第一偏移都初始化成“0”。将为“0”的抽头延迟td施加到选通信号，并且可以将训练数据，即写入数据同时写入到第一至第N存储器芯片1101、1102、1103、......、110N(参照图17A)。此后，可以顺序地读取被写入到第一至第N存储器芯片1101、1102、1103、......、110N的训练数据(参照图17B)。
如果施加了为“0”的抽头延迟td的结果是对第一至第N存储器芯片1101、1102、1103、......、110N中的至少一个的读取操作已经失败，则将第一偏移增加第一值id1，并且将抽头延迟td增加具有第一值id1的第一偏移量。第一值id1可以对应于图14中所示的延迟值d并且可以是抽头延迟的最小单位时间。通过使用施加了增加的抽头延迟td的选通信号来将写入数据同时写入到第一至第N存储器芯片1101、1102、1103、......、110N(参照图17A)。此后，可以顺序地读取写入到第一至第N存储器芯片1101、1102、1103、......、110N的训练数据。
当以前述方案重复执行写入操作和读取操作时，如果施加了被增加具有第一值id1至第四值id1之和的第一偏移的抽头延迟td(即，td＝id1+id2+id3+id4)的结果是读取操作已经通过，则将该抽头延迟td确定为最小通过抽头延迟Pmin。
随后，可以在将抽头延迟改变递增偏移的同时确定最大通过抽头延迟Pmax。参照图18中所示的图的右侧部分，可以将抽头延迟td初始化成作为最大值的“T”，并且可以将用于确定最大通过抽头延迟Pmax的第二偏移初始化成“0”。将为“T”的抽头延迟td施加到选通信号，并且将训练数据，即写入数据同时写入到第一至第N存储器芯片1101、1102、1103、......、110N(参照图17A)。此后，可以顺序地读取被写入到第一至第N存储器芯片1101、1102、1103、......、110N的训练数据。
如果施加了为“T”的抽头延迟td的结果是第一至第N存储器芯片1101、1102、1103、......、110N中的至少一个的读取操作已经失败，则将第二偏移增加第一值dd1，并且将抽头延迟td减小具有第一值dd1的第二偏移(即，td＝T-dd1)。第一值dd1可以对应于图14中所示的延迟值d并且可以是抽头延迟的最小单位时间。通过使用施加了减小的抽头延迟td的选通信号来将写入数据同时写入到第一至第N存储器芯片1101、1102、1103、......、110N(参照图17A)。此后，可以顺序地读取被写入到第一至第N存储器芯片1101、1102、1103、......、110N的训练数据(参照图17B)。
当以前述方案重复地执行写入操作和读取操作时，如果施加了被减小具有第一值dd1至第五值dd5之和的第二偏移的抽头延迟td(即，td＝T-dd1-dd2-dd3-dd4-dd5)的结果是读取操作已经通过，则将该抽头延迟td确定为最大通过抽头延迟Pmax。
图19A和图19B是用于描述参照图18描述的写入训练操作的表。
图19A是表示确定图18左端所示的最小通过抽头延迟Pmin的进程的表。
参照图19A以及图18，如果利用通过增加第一偏移而改变以具有第一值id1的抽头延迟td来写入数据并且然后执行读取操作，则对全部第一至第N存储器芯片1101、1102、1103、......、110N的读取操作可能失败。此后，如果利用通过增加第一偏移而改变以具有第一值id1和第二值id2之和的抽头延迟td来写入数据并且然后执行读取操作，则对第一至第N存储器芯片1101、1102、1103、......、110N中的一些存储器芯片的读取操作可能失败，并且对其它存储器芯片的读取操作可能通过。可以重复执行上述进程，直到不存在读取操作失败的存储器芯片为止。如图19A和图18所示，在将第一偏移增加到具有第一值id1至第四值id4之和，并由此将抽头延迟td增加具有第一值id1至第四值id4之和的第一偏移的量的情况下，对全部第一至第N存储器芯片1101、1102、1103、......、110N的读取操作可以通过。因此，在这种情况下，相应的抽头延迟td被确定为最小通过抽头延迟Pmin。当然，即使当第一偏移增加到第五值id5时，对全部第一至第N存储器芯片1101、1102、1103、......、110N的读取操作也可以通过。
图19B是表示确定图18右端所示的最大通过抽头延迟Pmax的进程的表。
参照图19B以及图18，如果利用通过增加第二偏移而改变以具有第一值dd1的抽头延迟td来写入数据并且然后执行读取操作，则对全部第一至第N存储器芯片1101、1102、1103、......、110N的读取操作可能失败。此后，如果利用通过将第二偏移增加第二值dd2而改变的抽头延迟td来写入数据并且然后执行读取操作，则对第一至第N存储器芯片1101、1102、1103、......、110N中的一些存储器芯片的读取操作可能会失败，并且对其它存储器芯片的读取操作可能通过。可以重复执行上述进程，直到不存在读取操作失败的存储器芯片为止。如图19B和图18所示，在将第二偏移增加到具有第一值dd1至第五值dd5之和，并由此将抽头延迟td减少具有第一值dd1至第五值dd5之和的第二偏移量的情况下，对全部第一至第N存储器芯片1101、1102、1103、......、110N的读取操作可以通过。因此，在这种情况下，相应的抽头延迟td被确定为最大通过抽头延迟Pmax。当然，即使当第二偏移增加到第六值dd6时，对全部第一至第N存储器芯片1101、1102、1103、......、110N的读取操作也可以通过。
在通过上述进程已经确定最小通过抽头延迟Pmin和最大通过抽头延迟Pmax之后，确定待共同施加到第一至第N存储器芯片1101、1102、1103、......、110N的选通信号的最佳抽头延迟td。例如，可以将最小通过抽头延迟Pmin和最大通过抽头延迟Pmax的算术平均值确定为最佳抽头延迟。
根据参照图17A至图19B描述的方法，可以将训练数据，即写入数据同时写入到多个存储器芯片1101、1102、1103、......、110N。因此，与图16的以将训练数据顺序地写入到存储器芯片1101、1102、1103、......、110N中的每一个并且顺序地读取所写入的训练数据的方式来确定最佳抽头延迟的方法相比，可以将写入训练操作所需的数据编程时间减少到1/N。因此，可以显著减少确定待共同施加到多个存储器芯片的数据选通的最佳抽头延迟所花费的时间。因此，可以减少写入训练时间。
图20是用于描述根据本公开的实施例的操作控制器的方法的流程图。
参照图20，示出了参照图13A至图15B描述的确定单个存储器芯片的抽头延迟的方法的流程图。首先，在步骤S110中，基于递增的第一偏移来确定所选择存储器芯片的最小通过抽头延迟Pmin。此后，在步骤S130中，基于递增的第二偏移来确定选择存储器芯片的最大通过抽头延迟Pmax。随后，在步骤S150中，基于所确定的最小通过抽头延迟Pmin和最大通过抽头延迟Pmax来确定所选择存储器芯片的最佳抽头延迟。
将参照图21A详细描述步骤S110的实施例。此外，将参照图21B详细描述步骤S130的实施例。虽然图20示出了在已经执行步骤S110之后执行步骤S130的示例，但是本公开不限于该顺序。换言之，可以在确定所选择存储器芯片的最小通过抽头延迟之前确定所选择存储器芯片的最大通过抽头延迟。
在步骤S150中，可以将所确定的最小通过抽头延迟Pmin与所确定的最大通过抽头延迟Pmax之间的适当值确定为最佳抽头延迟td。例如，可以将最小通过抽头延迟Pmin和最大通过抽头延迟Pmax的算术平均值确定为最佳抽头延迟。
图21A是更详细地描述图20的确定最小通过抽头延迟的步骤S110的流程图。也参照图13A和图13B。
首先，在步骤S210中，选通信号的抽头延迟td和第一偏移被初始化成它们各自的最小值。例如，如图15所示，抽头延迟td和第一偏移都被初始化成“0”。
此后，在步骤S220中，写入训练数据和选通信号被施加到所选择存储器芯片。在步骤S220，如图13A所示，写入训练数据可以被传输至所选择存储器芯片1101。另外，具有为“0”的抽头延迟td的选通信号被施加到所选择存储器芯片1101。
此后，在步骤S230中，从所选择存储器芯片1101接收训练数据。如图13B所示，可以通过读取被写入到所选择存储器芯片1101的训练数据来执行步骤S230。
在步骤S240中，确定数据写入操作是否已经通过。根据确定结果，如果数据写入操作已经失败，则进程进行到步骤S260以增加第一偏移。将已经被初始化成“0”的第一偏移增加第一值id1，从而具有第一值id1。随后，进程进行到步骤S270，使得选通信号的抽头延迟td增加具有第一值id1的第一偏移。此后，进程再次进行到步骤S220，并且将训练数据写入到所选择存储器芯片。
重复执行上述进程，使得如图15A中所示的第一偏移可以连续增加附加增量id2和id3并且最后增加第四值id4。在上述进程期间也可以将抽头延迟td重复地增加第一偏移。在步骤S240中，如果响应于施加了具有被增加第一偏移的抽头延迟td的选通信号，数据写入操作已经通过，其中该第一偏移的值是第一值id1至第四值id4之和，则进程进行到步骤S250，其中将作为当前抽头延迟的、第一值id1至第四值id4之和(即，id1+id2+id3+id4)确定为最小通过抽头延迟Pmin。
图21B是更详细地描述图20的确定最大通过抽头延迟的步骤S130的流程图。
也参照图13A、图13B和图15B进行此描述。
首先，在步骤S310中，选通信号的抽头延迟td被初始化成最大值，并且第二偏移被初始化成最小值。如图15所示，在步骤S310中，抽头延迟td被初始化成“T”，并且第二偏移被初始化成“0”。
此后，在步骤S320中，写入训练数据和选通信号被施加到所选择存储器芯片。在步骤S320中，如图13A所示，写入训练数据可以被传输至所选择存储器芯片1101。此外，具有为“T”的抽头延迟td的选通信号被施加到所选择存储器芯片1101。
此后，在步骤S330中，从所选择存储器芯片1101接收训练数据。如图13B所示，可以通过读取被写入到所选择存储器芯片1101的训练数据来执行步骤S330。
在步骤S340中，确定数据写入操作是否已经通过。根据确定结果，如果数据写入操作已经失败，则进程进行到步骤S360以增加第二偏移。将已经被初始化成“0”的第二偏移增加第一值dd1，从而具有第一值dd1。随后，进程进行到步骤S370，使得选通信号的抽头延迟td减小具有第一值dd1的第二偏移。此后，进程再次进行到步骤S320，并且将训练数据写入到所选择存储器芯片。
重复地执行上述进程，使得如图15B中所示的第二偏移可以连续增加增量直到增加第五值dd5。在上述进程期间也可以将抽头延迟td重复地减少第二偏移。在步骤S340中，如果响应于施加了具有减小第二偏移的抽头延迟td的选通信号，数据写入操作已经通过，其中第二偏移具有第一值dd1至第五值dd5之和的值，则进程进行到步骤S350，其中将作为当前抽头延迟的、初始抽头延迟的值减去第一值dd1至第五值dd5之和(即，T-dd1-dd2-dd3-dd4-dd5)的值确定为最大通过抽头延迟Pmax。
图22是示出根据本公开的实施例的操作控制器的方法的流程图。
参照图22，示出了参照图17A至图19B描述的确定多个存储器芯片的抽头延迟的方法的流程图。首先，在步骤S410中，基于递增的第一偏移来确定多个存储器芯片1101、1102、1103、......、110N的最小通过抽头延迟Pmin。此后，在步骤S430中，基于递增的第二偏移来确定多个存储器芯片1101、1102、1103、......、110N的最大通过抽头延迟Pmax。随后，在步骤S450中，基于所确定的最小通过抽头延迟Pmin和最大通过抽头延迟Pmax来确定多个存储器芯片1101、1102、1103、......、110N的最佳抽头延迟。
将参照图23A详细描述步骤S410的实施例。此外，将参照图23B详细描述步骤S430的实施例。虽然图22中示出了在已经执行步骤S410之后执行步骤S430的示例，但是本公开不限于该顺序。换言之，可以在确定多个存储器芯片1101、1102、1103、......、110N的最小通过抽头延迟之前，确定多个存储器芯片1101、1102、1103、......、110N的最大通过抽头延迟。
在步骤S450中，可以将所确定的最小通过抽头延迟Pmin与所确定的最大通过抽头延迟Pmax之间的适当值确定为最佳抽头延迟td。例如，可以将最小通过抽头延迟Pmin和最大通过抽头延迟Pmax的算术平均值确定为最佳抽头延迟。
图23A是用于更详细地描述图22的确定最小通过抽头延迟的步骤的流程图。也参照图17A、图17B和图18进行此描述。
首先，在步骤S510中，选通信号的抽头延迟td和第一偏移被初始化成它们各自的最小值。例如，如图18所示，抽头延迟td和第一偏移都被初始化成“0”。
此后，在步骤S515中，启用联接至所选择信道的第一至第N存储器芯片1101、1102、1103、......、110N。其原因是将数据和选通信号同时施加到第一至第N存储器芯片1101、1102、1103、......、110N。
随后，在步骤S520中，将写入训练数据和选通信号施加到第一至第N存储器芯片1101、1102、1103、......、110N。在步骤S520中，如图17A所示，写入训练数据可以被传输至所选择存储器芯片1101。另外，具有为“0”的抽头延迟td的选通信号被施加到所选择存储器芯片1101。
此后，在步骤S525中，选择第一存储器芯片。在步骤S530中，从选择存储器芯片1101接收训练数据。如图17B所示，可以通过读取被写入到所选择的第一存储器芯片1101的训练数据来执行步骤S530。
在步骤S540中，确定数据写入操作是否已经通过。根据确定结果，如果数据写入操作已经失败，则进程进行到步骤S560以增加第一偏移。将已经被初始化成“0”的第一偏移增加第一值id1，从而具有第一值id1。随后，进程进行到步骤S570，使得选通信号的抽头延迟td增加具有第一值id1的第一偏移。此后，进程再次进行到步骤S520，并且将训练数据写入到第一至第N存储器芯片1101、1102、1103、......、110N。
重复地执行上述进程，使得第一偏移可以连续增加直到第一偏移具有图18中所示的第一值id1至第四值id4之和。在上述进程期间也可以将抽头延迟td重复地增加第一偏移。在步骤S540中，如果响应于施加了具有增加第一偏移的抽头延迟td的选通信号，数据写入操作已经通过，其中第一偏移具有第一值id1至第四值id4之和，则进程进行到步骤S542以确定相应的存储器芯片是否是第N存储器芯片，即最后的存储器芯片。如果相应的存储器芯片不是最后的存储器芯片，则进程进行到步骤S543，使得选择后面的存储器芯片，即第二存储器芯片。此后，针对第二存储器芯片再次执行步骤S530、S540和S541。以这种方式，仅当全部第一至第N存储器芯片1101、1102、1103、......、110N的数据写入操作已经通过时，进程可以进行到步骤S550，但是如果第一至第N存储器芯片1101、1102、1103、......、110N中的任意一个的数据写入操作尚未通过，则进程进行到步骤S560。
如果对全部第一至第N存储器芯片1101、1102、1103、......、110N的数据写入操作已经通过，则进程进行到步骤S550，并且将作为当前抽头延迟的、第一值id1至第四值id4之和(即，id1+id2+id3+id4)确定为最小通过抽头延迟Pmin。
图23B是用于更详细地描述图22的确定最大通过抽头延迟的步骤的流程图。图23B中所示的进程包括步骤S610至步骤S650，并且以与图23A中所示的确定最小通过抽头延迟的进程基本类似的方式来执行步骤S610至步骤S650。因此，不再描述共同方面。
首先，在步骤S610中，选通信号的抽头延迟td被初始化成最大值，并且第二偏移被初始化成最小值。例如，如图18所示，在步骤S610中，抽头延迟td被初始化成“T”并且第二偏移被初始化成“0”。
此后，在步骤S615中，启用联接至所选择信道的第一至第N存储器芯片1101、1102、1103、......、110N。其原因是将数据和选通信号同时施加到第一至第N存储器芯片1101、1102、1103、......、110N。
随后，在步骤S620中，写入训练数据和选通信号被施加到第一至第N存储器芯片1101、1102、1103、......、110N。可以以与图23A的步骤S520的方式基本相似的方式来执行图23B的步骤S620。然而，在步骤S620中，可以施加具有为“T”而不是“0”的抽头延迟td的选通信号。
此后，在步骤S625中，选择第一存储器芯片。在步骤S630中，从所选择的存储器芯片1101接收训练数据。如图17B所示，可以通过读取被写入到所选择的第一存储器芯片1101的训练数据来执行步骤S630。
在步骤S640中，确定数据写入操作是否已经通过。根据确定结果，如果数据写入操作已经失败，则进程进行到步骤S660以增加第二偏移。将已经被初始化成“0”的第二偏移增加第一值dd1以具有第一值dd1。随后，进程进行到步骤S670，使得选通信号的抽头延迟td减少具有第一值dd1的第二偏移。此后，进程再次进行到步骤S620，并且将训练数据写入到第一至第N存储器芯片1101、1102、1103、......、110N。
重复地执行上述进程，使得第二偏移可以连续增加直到第二偏移具有图18中所示的第一值idd1至第五值dd5之和。在步骤S640中，如果响应于施加了具有被减小第二偏移的抽头延迟td的选通信号，数据写入操作已经通过，其中第二偏移具有第一值dd1至第五值dd5之和，则进程进行到步骤S642以确定相应的存储器芯片是否是第N存储器芯片，即最后的存储器芯片。如果相应的存储器芯片不是最后的存储器芯片，则进程进行到步骤S643，从而选择后面的存储器芯片，即第二存储器芯片。此后，针对第二存储器芯片再次执行步骤S630、S640和S641。以这种方式，仅当对全部第一至第N存储器芯片1101、1102、1103、......、110N的数据写入操作已经通过时，进程可以进行到步骤S650，但是如果对第一至第N存储器芯片1101、1102、1103、......、110N中的任意一个的数据写入操作尚未通过，则进程进行到步骤S660。
如果对全部第一至第N存储器芯片1101、1102、1103、......、110N的数据写入操作已经通过，则进程进行到步骤S650，并且将作为当前抽头延迟的、初始抽头延迟减去第一值dd1至第五值dd5之和(即，T-dd1-dd2-dd3-dd4-dd5)的值确定为最大通过抽头延迟Pmax。
图24A和图24B是用于描述对多个存储器芯片中的一些训练芯片执行写入训练操作的实施例的框图。
不同于图17A和图17B的实施例，参照图24A和参照24B，可以对全部存储器芯片中的一些存储器芯片1101、1103和110N执行写入训练操作。例如，可以选择具有不合适的选通信号特性的存储器芯片，并且可以对所选择的存储器芯片执行写入训练操作。因此，可以减少执行写入训练操作所花费的时间。
可以基于各种标准来选择用于写入训练操作的目标存储器芯片。例如，可以选择具有距离控制器1200的最长连接线的存储器芯片或具有最短连接线的存储器芯片作为写入训练操作的目标。
图25是用于描述根据图24A和图24B的实施例的写入训练方法的流程图。
参照图25，将注意的是，根据本实施例的写入训练方法与图22的实施例的写入训练方法基本相同，除了本实施例进一步包括步骤S705和步骤S770，在步骤S705中在全部存储器芯片之中选择待执行写入训练操作的训练芯片，以及在步骤S770中基于确定的最佳抽头延迟对全部存储器芯片执行写入测试。因此，将省略步骤S705至S750的重复说明。
在步骤S705，如图24A和图24B所示，可以选择待执行写入训练操作的存储器芯片。如上所述，可以基于各种标准来选择用于写入训练操作的目标存储器芯片。例如，可以选择具有距离控制器1200的最长连接线的存储器芯片或具有最短连接线的存储器芯片作为写入训练操作的目标。在本实施例中，被选择作为写入训练操作的目标的存储器芯片可以被称为“训练芯片”。
此后，在步骤S710中，基于递增的第一偏移来确定所选择存储器芯片1101、1103、......、110N，即训练芯片的最小通过抽头延迟Pmin。随后，在步骤S730中，基于递增的第二偏移来确定所选择存储器芯片1101、1103、......、110N，即训练芯片的最大通过抽头延迟Pmax。随后，在步骤S750中，基于所确定的最小通过抽头延迟Pmin和最大通过抽头延迟Pmax来确定训练芯片1101、1103、......、110N的最佳抽头延迟。
可以以与参照图23A描述的实施例的方式类似的方式执行步骤S710的详细实施例。然而，在图23A的步骤S525、S540、S541、S543和S550中，确定对全部存储器芯片中的每一个的数据写入操作是否已经通过，并且如果数据写入操作尚未通过，则选择后面的存储器芯片。在图25所示的实施例中，在步骤S730中，确定对全部存储器芯片中的训练芯片中的每一个的数据写入操作是否已经通过，并且如果数据写入操作尚未通过，则选择后面的存储器芯片。在这种情况下，可以不对未被选择为训练芯片的存储器芯片执行写入训练操作。
可以以与参照图23B描述的实施例的方式类似的方式执行步骤S730的详细实施例。然而，在图23B的步骤S625、S640、S641、S643和S650中，确定对全部存储器芯片中的每一个的数据写入操作是否已经通过，并且如果数据写入操作尚未通过，则选择后面的存储器芯片。在图25所示的实施例中，在步骤S730中，确定对全部存储器芯片的训练芯片中的每一个的数据写入操作是否已经通过，并且如果数据写入操作尚未通过，则选择后面的存储器芯片。在这种情况下，可以不对未被选择为训练芯片的存储器芯片执行写入训练操作。
在步骤S750中，可以将所确定的最小通过抽头延迟Pmin与所确定的最大通过抽头延迟Pmax之间的适当值确定为最佳抽头延迟td。例如，最小通过抽头延迟Pmin和最大通过抽头延迟Pmax的算术平均值可以被确定为最佳抽头延迟。根据图25中所示的步骤S705、S710、S730和S750，可以在全部存储器芯片之中选择具有不合适的选通特性的一些存储器芯片，并且可以对所选择的存储器芯片执行写入训练操作。因此，与图22所示的实施例相比，可以提高确定最佳抽头延迟的写入训练操作的速度。
然而，图25中所示的步骤S705、S710、S730和S750仅涉及训练芯片，其中训练芯片代表全部存储器芯片中的一些存储器芯片，而不是全部存储器芯片。因此，对于其它存储器芯片，即非训练存储器芯片，需要基于最佳抽头延迟来另外确定写入操作是否已经通过。
因此，根据图25中所示的实施例，在附加步骤S770中，可以基于所确定的最佳抽头延迟来执行对全部存储器芯片的写入测试。在步骤S770中，不是对全部存储器芯片执行写入训练操作的整个进程，而是仅响应于由确定的最佳抽头延迟生成的选通信号来对存储器芯片中的每一个执行一次数据写入操作，并且仅确定数据写入操作是否已经通过。根据执行步骤S770的结果，如果基于所确定的最佳抽头延迟对全部存储器芯片的数据写入操作已经通过，则可以允许使用相应的最佳抽头延迟。
根据执行步骤S770的结果，如果基于所确定的最佳抽头延迟对全部存储器芯片的数据写入操作尚未通过，则可不允许使用相应的最佳抽头延迟。在这种情况下，写入操作已经失败的存储器芯片可以被选择作为另外的训练芯片，并且可以再次执行图25中所示的步骤S705、S710、S730、S750和S770。因此，不仅可以通过写入训练操作来快速地确定最佳抽头延迟，而且还可以确保基于最佳抽头延迟对全部存储器芯片的数据写入通过。
图26是示出根据本公开的实施例的控制器1200的框图。参照图26，控制器1200进一步包括偏移存储装置1260、抽头延迟存储装置1270和写入通过确定部件1280。在图26的控制器1200中，偏移存储装置1260和抽头延迟存储装置1270可以被实现为图2中所示的RAM1210。此外，写入通过确定部件1280可以被实现为图2中所示的处理器1220。在这种情况下，写入通过确定部件1280可以以由处理器1220运行的固件的形式来实现。写入通过确定部件1280还可以以软件、固件和硬件的适当组合来实施。
写入通过确定部件1280从半导体存储器装置1100接收数据。由写入通过确定部件1280接收的数据可以是对半导体存储器装置1100的存储器单元阵列110的写入训练操作所写入的数据，即训练数据。基于接收到的数据，写入通过确定部件1280可以确定对半导体存储器装置1100的写入操作已经通过还是失败。写入通过确定部件1280可以将指示写入通过或失败(P/F)的消息传输至偏移存储装置1260或抽头延迟存储装置1270。
详细地，如果确定训练数据的写入操作已经失败，则写入通过确定部件1280可以将指示写入失败的消息传输至偏移存储装置1260。基于该消息，偏移存储装置1260可以增加已经存储于其中的偏移，并且存储增加的偏移。
此处，偏移存储装置1260可以将增加的偏移(id，dd)传输至抽头延迟存储装置1270。偏移id可以对应于参照图15A和图18描述的第一偏移。偏移dd可以对应于参照图15B和图18描述的第二偏移。抽头延迟存储装置1270可以基于接收到的偏移id和dd来更新已经存储于其中的抽头延迟。例如，抽头延迟存储装置1270可以存储通过将偏移id与已经存储的抽头延迟相加而获得的值以作为新的抽头延迟。在实施例中，抽头延迟存储装置1270可以存储通过从已经存储的抽头延迟中减去偏移dd而获得的值以作为新的抽头延迟。以这种方式，每当训练数据的写入操作失败时，更新存储在抽头延迟存储装置1270中的抽头延迟值。
如果确定训练数据的写入操作已经通过，则写入通过确定部件1280可以将指示写入通过的消息传输至抽头延迟存储装置1270。基于该消息，抽头延迟存储装置1270可以存储在接收到消息的时间点存储的抽头延迟值作为最小通过抽头延迟或最大通过抽头延迟。另外，如果确定了半导体存储器装置1100的最小通过抽头延迟和最大通过抽头延迟二者，则抽头延迟存储装置1270可以基于最小通过抽头延迟和最大通过抽头延迟来确定最佳通过抽头延迟。例如，最小通过抽头延迟和最大通过抽头延迟的算术平均值可以被确定为最佳抽头延迟。抽头延迟存储装置1270可以存储所确定的最佳通过抽头延迟。
这样，通过偏移存储装置1260、抽头延迟存储装置1270和写入通过确定部件1280的操作，控制器1200可以快速地确定半导体存储器装置1100的最小通过抽头延迟或最大通过抽头延迟，并且基于最小通过抽头延迟和最大通过抽头延迟来确定最佳通过抽头延迟。
图27是示出图8的存储器***的应用的示例的框图。
参照图27，存储器***2000可以包括半导体存储器装置2100和控制器2200。半导体存储器装置2100可以包括多个半导体存储器芯片。半导体存储器芯片被划分成多个组。
在图27中，示出了第一至第k组分别通过第一至第k信道CH1至CHk与控制器2200通信。每个半导体存储器芯片可以以与参照图8描述的存储器装置100的方式相同的方式配置和操作。
每个组可以通过一个公共信道与控制器2200通信。控制器2200具有与参照图8描述的控制器1200的配置相同的配置，并且被配置成通过多个信道CH1至CHk来控制半导体存储器装置2100的多个存储器芯片。
图28是示出包括参照图27描述的存储器***2000的示例性计算***3000的框图。
计算***3000可以包括中央处理器(CPU)3100、RAM 3200、用户接口3300、电源3400、***总线3500和存储器***2000。
存储器***2000可以通过***总线3500电联接至CPU 3100、RAM 3200、用户接口3300和电源3400。通过用户接口3300提供或由CPU 3100处理的数据可以被存储在存储器***2000中。
在图28中，示出了半导体存储器装置2100通过控制器2200联接至***总线3500。然而，半导体存储器装置2100可以直接联接至***总线3500。可以由CPU 3100和RAM 3200来执行控制器2200的功能。
本公开的各种实施例提供了一种操作控制器的方法，其能够提高半导体存储器装置的写入训练速度。
本公开的各种实施例提供了一种能够提高半导体存储器装置的写入训练速度的控制器。
本文公开了各种实施例，并且虽然采用了特定术语，但是它们被使用并且将被解释为通用和描述性意义而不是出于限制的目的。在一些情况下，如自提交本申请起对本领域技术人员将显而易见的是，除非另外具体指出，否则结合特定实施例描述的特征、特性和/或元件可以单独使用，或与结合其他实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离所附权利要求中阐述的本公开的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (22)

1.一种操作控制器以控制半导体存储器装置的操作的方法，所述方法包括：
基于第一偏移来确定所述半导体存储器装置的最小通过抽头延迟；
基于第二偏移来确定所述半导体存储器装置的最大通过抽头延迟；以及
基于所确定的最小通过抽头延迟和所确定的最大通过抽头延迟来确定所述半导体存储器装置的抽头延迟。
2.根据权利要求1所述的方法，其中确定所述最小通过抽头延迟包括：
初始化所述第一偏移和选通信号的抽头延迟；
将写入训练数据和所述选通信号施加到所述半导体存储器装置；
从所述半导体存储器装置接收训练数据；以及
基于所述训练数据的写入操作是否已经通过来确定所述最小通过抽头延迟。
3.根据权利要求2所述的方法，其中在基于所述训练数据的写入操作是否已经通过来确定所述最小通过抽头延迟的过程中，
当所述训练数据的写入操作已经通过时，将在所述写入操作通过的时间点的抽头延迟确定为所述最小通过抽头延迟。
4.根据权利要求2所述的方法，其中基于所述训练数据的写入操作是否已经通过来确定所述最小通过抽头延迟包括：
如果所述训练数据的写入操作已经失败，则使所述第一偏移增加增量；以及
使所述抽头延迟增加所增加的第一偏移。
5.根据权利要求4所述的方法，进一步包括，在所述抽头延迟增加所增加的第一偏移之后：
将所述写入训练数据和具有增加的抽头延迟的选通信号施加到所述半导体存储器装置；
从所述半导体存储器装置接收所述训练数据；以及
基于所述训练数据的写入操作是否已经通过来确定所述最小通过抽头延迟。
6.根据权利要求1所述的方法，其中确定所述最大通过抽头延迟包括：
初始化所述第二偏移和选通信号的抽头延迟；
将写入训练数据和所述选通信号施加到所述半导体存储器装置；
从所述半导体存储器装置接收训练数据；以及
基于所述训练数据的写入操作是否已经通过来确定所述最大通过抽头延迟。
7.根据权利要求6所述的方法，其中在基于所述训练数据的写入操作是否已经通过来确定所述最大通过抽头延迟的过程中，当所述训练数据的写入操作已经通过时，将在所述写入操作通过的时间点的抽头延迟确定为所述最大通过抽头延迟。
8.根据权利要求6所述的方法，其中基于所述训练数据的写入操作是否已经通过来确定所述最大通过抽头延迟包括：
如果所述训练数据的写入操作已经失败，则使所述第二偏移增加增量；以及
使所述抽头延迟减小所增加的第二偏移。
9.根据权利要求8所述的方法，进一步包括，在所述抽头延迟减小所增加的第二偏移之后：
将所述写入训练数据和具有减小的抽头延迟的选通信号施加到所述半导体存储器装置；
从所述半导体存储器装置接收所述训练数据；以及
基于所述训练数据的写入操作是否已经通过来确定所述最大通过抽头延迟。
10.根据权利要求4所述的方法，其中当所述训练数据的写入操作重复地失败时，在每次失败之后增加所述第一偏移。
11.根据权利要求8所述的方法，其中当所述训练数据的写入操作重复地失败时，在每次失败之后增加所述第二偏移。
12.一种操作控制器以控制共享信道的多个存储器芯片的方法，所述方法包括：
基于第一偏移来确定所述多个存储器芯片的最小通过抽头延迟；
基于第二偏移来确定所述多个存储器芯片的最大通过抽头延迟；以及
基于所确定的最小通过抽头延迟和所确定的最大通过抽头延迟来确定所述多个存储器芯片的抽头延迟。
13.根据权利要求12所述的方法，其中确定所述最小通过抽头延迟包括：
初始化所述第一偏移和选通信号的抽头延迟；
启用所述多个存储器芯片，并且将写入训练数据和所述选通信号施加到所述多个存储器芯片；
从所述多个存储器芯片接收训练数据；以及
基于对所述多个存储器芯片的训练数据的写入操作是否已经通过来确定所述最小通过抽头延迟。
14.根据权利要求12所述的方法，其中确定所述最大通过抽头延迟包括：
初始化所述第二偏移和选通信号的抽头延迟；
启用所述多个存储器芯片，并且将写入训练数据和所述选通信号施加到所述多个存储器芯片；
从所述多个存储器芯片接收所述训练数据；以及
基于对所述多个存储器芯片的训练数据的写入操作是否已经通过来确定所述最大通过抽头延迟。
15.根据权利要求14所述的方法，其中在基于对所述多个存储器芯片的训练数据的写入操作是否已经通过来确定所述最大通过抽头延迟的过程中，当对全部所述多个存储器芯片的训练数据的写入操作已经通过时，将在所述写入操作通过的时间点的抽头延迟确定为所述最大通过抽头延迟。
16.根据权利要求14所述的方法，其中基于对所述多个存储器芯片的训练数据的写入操作是否已经通过来确定所述最大通过抽头延迟包括：
如果对所述多个存储器芯片中的至少一个的训练数据的写入操作失败，则使所述第二偏移增加增量；以及
使所述抽头延迟减小所增加的第二偏移。
17.一种控制器，所述控制器控制半导体存储器装置的操作，所述控制器包括：
写入通过确定部件，接收被写入到所述半导体存储器装置的训练数据，并且确定对所述半导体存储器装置的写入操作是否已经通过；
偏移存储装置，基于所述写入通过确定部件的确定来更新偏移，并且存储所更新的偏移；以及
抽头延迟存储装置，基于所更新的偏移来更新待施加到对所述半导体存储器装置的写入操作的抽头延迟，并且存储所更新的抽头延迟。
18.根据权利要求17所述的控制器，
其中当所述训练数据的写入操作已经失败时，所述写入通过确定部件将指示所述写入操作已经失败的消息传输至所述偏移存储装置，并且
其中所述偏移存储装置基于所述消息来增加所述偏移，并且存储所增加的偏移。
19.根据权利要求18所述的控制器，
其中所述偏移存储装置将所增加的偏移传输至所述抽头延迟存储装置，并且
其中所述抽头延迟存储装置基于所增加的偏移来更新所述抽头延迟。
20.根据权利要求17所述的控制器，
其中当所述训练数据的写入操作已经通过时，所述写入通过确定部件将指示所述写入操作已经通过的消息传输至所述抽头延迟存储装置，并且
所述抽头延迟存储装置基于所述消息，来将存储于所述抽头延迟存储装置中的抽头延迟确定为最小通过抽头延迟或最大通过抽头延迟。
21.一种控制器，所述控制器用于对至少一个存储器装置执行写入测试操作，所述控制器包括：
处理器，控制所述至少一个存储器装置以执行将测试数据写入到所述至少一个存储器装置的第一写入操作和第二写入操作，根据数据信号和数据选通信号之间的各自的第一抽头延迟和第二抽头延迟来执行所述第一写入操作和所述第二写入操作中的每个；
写入通过确定部件，确定所述第一写入操作和所述第二写入操作中的每个成功还是失败；
偏移存储装置，在所述第一写入操作的每次连续失败时存储递增的增量，并且在所述第二写入操作的每次连续失败时存储递增的减量；以及
抽头延迟存储装置，存储被增加所述递增的增量的量的第一抽头延迟以及被减小所述递增的减量的量的第二抽头延迟，
其中在对所述至少一个存储器装置的所述第一写入操作和所述第二写入操作期间，所述处理器：
在所述第一写入操作的每次失败之后，通过使所述第一抽头延迟从最小抽头延迟逐步增加所述递增的增量的量来确定最小通过抽头延迟；
在所述第二写入操作的每次失败之后，通过使所述第二抽头延迟从最大抽头延迟逐步减小所述递增的减量的量来确定最大通过抽头延迟；以及
确定所述最小通过抽头延迟和所述最大通过抽头延迟之间的最佳抽头延迟。
22.一种存储器***，包括：
至少一个存储器装置；以及
控制器，控制所述至少一个存储器装置来执行将测试数据写入到所述至少一个存储器装置的第一写入操作和第二写入操作，根据数据信号和数据选通信号之间的各自的第一抽头延迟和第二抽头延迟来执行所述第一写入操作和所述第二写入操作中的每个；
其中在对所述至少一个存储器装置的所述第一写入操作和所述第二写入操作期间，所述控制器：
在所述第一写入操作的每次失败之后，通过使所述第一抽头延迟从最小抽头延迟逐步增加递增的增量的量来确定最小通过抽头延迟；
在所述第二写入操作的每次失败之后，通过使所述第二抽头延迟从最大抽头延迟逐步减小递增的减量的量来确定最大通过抽头延迟；以及
确定所述最小通过抽头延迟和所述最大通过抽头延迟之间的最佳抽头延迟。
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