JP5626669B2 - 線の終端方法および装置 - Google Patents

Description

本開示は、概して電子デバイス内の信号線に関し、具体的には、１つ以上の実施形態において、本開示は、不揮発メモリデバイスを使用した線終端に関する。

電子デバイス内の時変信号は、多くの場合信号線と称される１つ以上のコンダクタ上で情報（例えば、データ）を転送するために利用される。これらの信号線は、多くの場合、例えばアドレスまたはデータバス等の通信バスを形成するように共にバンドルされる。終端は、多くの場合、バスの種々の電気的特性のため、一定の伝送線効果を低減するためにこれらのバス上で使用される。例えば、共に結合された２本の信号線の特徴的なインピーダンスの不一致により、反射が生じる可能性がある。容量および誘起効果が、信号品位に望ましくない問題も生じさせる可能性がある。このため、データがバス上を伝送される際のデータ破壊の可能性を低減させるため、典型的にはこれらの効果を低減することが望ましい。

メモリデバイスは、多くの場合アドレスおよびデータバスを利用するデバイスの一例である。メモリデバイスは、典型的には、コンピュータまたは他の電子デバイス内の内部、半導体、集積回路として提供される。ランダムアクセスメモリ（ＲＡＭ）、読み込み専用メモリ（ＲＯＭ）、動的ランダムアクセスメモリ（ＤＲＡＭ）、同期型動的ランダムアクセスメモリ（ＳＤＲＡＭ）、およびフラッシュメモリを含む多くの異なる種類のメモリが存在する。

フラッシュメモリデバイスは、幅広い電子的用途のために、よく使われる不揮発メモリソースへと開発されてきた。フラッシュメモリデバイスは、典型的には、高いメモリ密度、高い信頼性、および低電力消費を実現する１トランジスタメモリセルを使用する。電荷蓄積構造（例えば、フローティングゲートまたは電荷トラップ）のプログラミング（「書き込み」と称されることのある）または他の物理的現象（例えば、相変化または分極）による、セルの閾値電圧の変化は、各セルのデータ値を決定する。フラッシュメモリの通常の利用先には、パーソナルコンピュータ、携帯情報端末（ＰＤＡ）、デジタルカメラ、デジタルメディアプレーヤ、携帯電話、およびリムーバブルメモリモジュールを含む。

ＮＡＮＤフラッシュメモリデバイスは、いわゆる、基本的なメモリセル構成が配置され、アクセスされる、論理的形態のための、通常の種類のフラッシュメモリデバイスである。典型的には、ＮＡＮＤフラッシュメモリデバイスのメモリセルアレイは、１列のメモリセルが、ソースからドレインへと直列に共に接続されるように配置される。

より高速なデータ読み書きの転送速度の要求を満たすために、設計者は、メモリデバイスおよびシステムのアクセス速度を向上させようとする試みを続けている。メモリシステムは、多くの場合、例えば共通の回路基板上で共に結合され、共通のデータバス上で通信する複数のメモリデバイスパッケージ（例えば、ダイ）で構成されている。しかしながら、向上したデータ転送速度の１つの問題に、メモリシステムの種々のバス信号線上のこれらのデータのバースト中の信号品位の維持がある。こうした転送速度の向上と共に、データバスのインピーダンス特性はより顕著になる。回路基板の容量および誘起特性により、こうしたより高速なデータ速度においてデータバス上の信号波形のゆがみを生じ始める可能性がある。波形は、例えば、拡大し始める可能性があり、かつ／または、データバス信号上の一致していないインピーダンスの位置において反射が生じる可能性がある。

上記の理由、および本明細書を一読し理解した当業者には公知になるであろう以下に述べる他の理由から、当該技術において、種々のメモリデバイスアーキテクチャにおける代替の終端方法および装置が求められている。

典型的なメモリシステムの機能ブロック図を示す。 オンダイ終端（ＯＤＴ）を利用する典型的なメモリシステムの機能ブロック図を示す。 本開示の一実施形態に従うメモリシステムの機能ブロック図を示す。 本開示の一実施形態に従う終端動作のフローチャートを示す。 本開示の一実施形態に従うメモリシステム特性化の方法のフローチャートを示す。 本開示の一実施形態に従うＯＤＴを利用するように構成されるメモリデバイスの機能ブロック図を示す。 本開示の一実施形態に従うメモリデバイスの終端レジスタを示すブロック図を示す。 本開示の一実施形態に従うメモリデバイスのドライバ回路の概略図を示す。 本開示の一実施形態に従うメモリデバイスのドライバ回路の概略図を示す。

以下の本発明の発明を実施するための形態において、その一部を形成する添付の図面を参照するが、ここでは、例示として、本発明が実施されてもよい特定の実施形態が示される。図面では、いくつかの図にまたがって、同様の数字は実質的に同様の構成要素を表す。これらの実施形態は、当業者が本発明を実施できるように十分詳細に記載されている。他の実施形態を利用してもよく、本発明の範囲から逸脱せずに、構造的、論理的、および電気的な変更を実施してもよい。したがって、以下の詳細な記載は、制限的な意味で解釈されるべきではない。

高いデータ速度の用途において信号品位の向上のために使用される１つの方法は、オンダイ終端（ＯＤＴ）と称されるものを用いることである。ＯＤＴは、データバスの各線（例えば、信号線）の終端デバイスとして作用する（例えば、機能する）ように、システムデータバスに結合された特定のメモリデバイス（例えば、ダイまたはパッケージ）のデータノード（例えば、データ出力）のそれぞれを構成することにより、利用されてもよい。例えば、特定のダイが終端デバイス（例えば、終端メモリデバイス）として作用するように、分圧器として構成されるプルアップおよびプルダウンレジスタは、終端デバイスの各データノードに結合されてもよい。このため、終端デバイスのデータノードは、結合されるデータバスのバスターミネータとして作用する。

現行のＯＤＴ方法の１つの特定の問題は、メモリデバイスが、終端デバイスとして作用する時期を各メモリデバイスに指示するために個別の制御信号を利用することにより、終端デバイスとして作用するように選択されることである。または、終端モードコマンドを示すために制御信号の組み合わせが利用される。これらの方法はどちらも、回路基板上において物理的に場所を取るメモリシステムに追加されるこれらの制御信号および／またはさらなる信号線を構成するためにさらなる論理を必要とし、例えば騒音問題等のさらなる望ましくない効果を生じさせる場合がある。現行のＯＤＴ方法とは対照的に、本開示の種々の実施形態は、例えば、終端デバイスが特定のアドレスの受信に応答する、終端デバイスの選択に役立つ。

図１に典型的なメモリシステム１００が示される。図１のメモリシステム１００は、例えば単一の回路基板（図示せず）上に搭載されてもよい。メモリシステム１００への結合は、インターフェース１１２によって実現することができる。インターフェース１１２は、回路基板上に形成される複数の導電パッド（例えば、エッジコネクタ）を備えてもよい。インターフェース１１２は、例えば、当業者に公知のように、機械的な種類のマルチコンダクタコネクタのうちの１つであってもよい。インターフェース１１２は、メモリシステム１００が別の電子システム（図示せず）に結合することを可能にする。メモリシステム１００は、インターフェース１１２を介して、例えばパーソナルコンピュータ（ＰＣ）、デジタルカメラ、または電子テスト機器に結合されてもよい。

メモリシステム１００は、例えばインターフェース１１２に結合されたシステムに双方向性を提供すると共に、メモリシステム１００内の種々の動作を調節するコントローラ１０２をさらに備える。コントローラ１０２に加えて、メモリシステム１００は、１つ以上のメモリデバイス１１４をさらに備える。各メモリデバイス１１４は、さらなるメモリパッケージ１１６（例えば、ダイ）でさらに構成されてもよい。各メモリデバイス１１４は、共通のアドレスバス１０４によってコントローラ１０２に結合される。アドレスバス１０４は、例えば１２本のバス信号線を備えてもよい。メモリデバイス１１４は、さらに、共通のデータバス１０６によってコントローラ１０２に結合される。データバス１０６は、例えば１６本の（例えば、Ｄ０〜Ｄ１５）バス信号線を備えてもよい。

メモリデバイス１１４のそれぞれは、１つ以上の共通の制御信号１０８を介してコントローラ１０２にも結合される。制御信号１０８は、各メモリデバイス１１４に共通に適用される信号を備えてもよい。例えば、制御信号１０８は、当業者に公知のクロックおよび／または他の同期化制御信号を含んでもよい。メモリデバイス１１４は、さらに、メモリデバイス特有の個別の制御信号１１０を介してコントローラ１０２にも結合されてもよい。制御信号１１０は、例えばチップ選択（ＣＳ）信号等の特有のメモリデバイス１１４のみに１つ以上の制御信号を提供する。上記のようなＯＤＴを利用する典型的なメモリデバイス／システムは、さらに、例えば特定のメモリデバイス１１４がメモリシステム１００内の終端デバイスとして作用するべき時期を示すために、さらなる個別の制御信号１１０を有してもよい。

メモリシステム１００と同様であり、ＯＤＴを利用するために構成されるメモリデバイス２０２、２０４を備える典型的なメモリシステム２００は、図２を参照して説明できる。図２のメモリシステム２００は、例えば図１について記載されるコントローラ１０２等のコントローラ（図示せず）を備える。図２のメモリシステム２００は、図１に示されるメモリデバイス１１４等のメモリデバイス２０４、２０４のより詳細な図を示す。各メモリデバイス２０２、２０４は、アドレスバス２０６、データバス２０８、および複数の制御信号２２０によってコントローラに結合される。各メモリデバイス２０２、２０４に結合されて示される制御信号２２０は、例えば、両方に共通に結合され、メモリデバイスに特有の制御信号を備えてもよい。

メモリデバイス２０２は、制御信号２２０に応答してＯＤＴ動作のために構成される典型的なメモリデバイスの要素のより詳細な図をさらに示す。メモリデバイス２０２は、デバイスのメモリアレイ２１４へアクセスするために、コントローラからアドレス情報を受信するようにアドレスバス２０６に結合されるアドレス回路２１２を備える。メモリデバイス２０２は、制御信号２２０に結合された制御回路２１０をさらに備え、例えばメモリアレイ２１４上で実行される読み出しおよび書き込み動作等のメモリデバイス２０２内の動作を管理するように構成される。制御回路２１０は、メモリデバイスの出力ドライバ２１６内で動作を管理するようにさらに構成される。これらの動作は、個々の出力ドライバ２１８、ひいては、例えば高いインピーダンス、駆動または終端モードのデータノード２２８１〜Ｎの配置を含んでもよい。出力ドライバ２１８は、データバス２０８上のいずれのバス競合も防止するように、特定のメモリデバイス動作のためにメモリデバイスが選択されていない場合に、高いインピーダンスモードに設定されてもよい。出力ドライバ２１８は、メモリデバイス２０２が、例えばメモリデバイスからの読み出し動作の応答等の特定の状態にデータバスを駆動するように選択される場合に、ドライバ２２２を可能にすることにより、駆動モードに設定されてもよい。

さらに、メモリデバイス２０２は終端モードに設定されてもよい。終端モードにおいて、個々の出力ドライバ２１８_１〜Ｎは、例えば出力ドライバ２１８１において詳細に示されるように、終端デバイスの各データノード２２８_１〜Ｎへプルアップ２２４およびプルダウン２２６抵抗を結合させる（例えば、スイッチを入れる）。これらの抵抗２２４、２２６は、制御回路２１０によって提供される信号２３２に応答してスイッチが入れられたり、切られたりされる。例えば、メモリデバイス２０２の出力ドライバ２１８_１〜Ｎが高いインピーダンスおよび／または駆動モードである場合、プルアップおよびプルダウン抵抗がデータノード２２８_１〜Ｎから切断される（例えば、スイッチが切られる）。

図３は、本開示の種々の実施形態に従うメモリシステム３００を図示する。図３に示されるメモリシステム３００は、コントローラ３０２、および例えばプリント回路基板（ＰＣＢ）３２０上に構成される（例えば、物理的に配置および搭載される）４つのメモリデバイス３１０〜３１６を備える。コントローラ３０２および／またはメモリデバイス３１０〜３１６等のメモリシステムの構成要素は、ＰＣＢ３２０の片側または両側に搭載されてもよい。ＰＣＢ３２０は、例えば、単一または複数のレイヤのＰＣＢであってもよい。

メモリシステム３００は、メモリシステム３００がホストまたは他のシステム（図示せず）に結合することを可能にする、電気機械コネクタまたは他の種類のコネクタ（例えば、エッジコネクタ）等のインターフェース３１８をさらに備える。メモリシステム３００は、アドレスバス（Ａ０〜Ａｘ）３０４、データバス（Ｄ０〜Ｄｎ）３０６、および１つ以上の制御信号（ＣＮＴＲＬ）３０８をさらに備える。個々の制御信号３０８は、図の可読性を向上させるため図示されていない。制御信号３０８は、例えば、アドレスラッチイネーブル（ＡＬＥ）、コマンドラッチイネーブル（ＣＬＥ）、データストローブ（ＤＱＳ）およびクロック信号（ＣＬＫ）等の制御信号を含んでもよい。他の制御信号も当業者に公知である。アドレスバス３０４、データバス３０６、および制御信号３０８は、全て、図３において互いに独立して示されている。しかしながら、アドレス３０４バス、データバス３０６、および制御信号３０８を、本開示の種々の実施形態に従い、すべて組み合わせてもよく、または部分的に組み合わせてもよい。アドレスバスおよびデータバスは、例えば、本開示の１つ以上の実施形態に従う同じ物理的バスを備えてもよい。

メモリデバイス３１０〜３１６は、それぞれ、インターフェース３２２を含む。例えば、各メモリデバイス３１０〜３１６のインターフェース３２２は、メモリシステム３００の信号線３０４、３０６、３０８に結合位置を提供する端子等のいくつかのデータノードを備えてもよい。端子は、電気機械型の接続を備えてもよい。インターフェース３２２の端子は、例えばメモリシステムの信号線へはんだ付けされたリード接続をさらに含んでもよい。このため、本開示の種々の実施形態に従う終端デバイスとして動作するように構成されるメモリデバイス３１０〜３１６は、例えばそのインターフェース３２２の端子のうちの１つ以上における入力インピーダンスの調整に役立つ。インターフェース３２２の特定の端子に結合された信号線に見られる入力インピーダンス特性を調整することにより、信号線終端は、例えば端子に結合される特定の信号線に役立つ可能性がある。

メモリデバイス３１０〜３１６は、さらに、例えば１つ以上のメモリパッケージ（例えば、ダイ）（図示せず）で構成されてもよい。４つのメモリデバイスが図３に示されているが、本開示の種々の実施形態はそのように制限されない。メモリシステム３００は、例えば本開示の種々の実施形態に従う１つ以上のメモリデバイスを備えてもよい。

図３のメモリデバイス３１０〜３１６のうちの１つ以上は、本開示の種々の実施形態に従う終端デバイスとして動作するように構成される。例えば、メモリデバイス１ ３１０は、メモリデバイス４ ３１６の終端デバイスとして作用するように以前に選択されて（例えば、指定されて）いてもよい。このため、メモリデバイス４ ３１６（例えば、メモリデバイス４内の物理的アドレス）に対応するアドレスを備える選択された（例えば、ターゲット）アドレスは、メモリデバイス１ ３１０に格納される。ターゲットアドレスは、メモリデバイス１ ３１０の不揮発部分に格納されてもよく、ここで、例えばＲＥＳＥＴおよび／またはパワーアップ動作後等に初期化動作の一部として特定のレジスタにロードされる。１つ以上の実施形態に従い、ターゲットアドレスはメモリデバイス１ ３１０の外部のコントローラによって指定されてもよく、ターゲットアドレスは、初期化動作の一部としてメモリデバイスレジスタにロードされる。初期化後に、メモリデバイス１ ３１０は、アドレスバス３０４の１つ以上の信号線を監視する。メモリデバイス４３１６は、例えば読み出しまたは書き込み動作等の、実行されるメモリデバイス動作を対象としてもよい。

メモリデバイス４ ３１６に対応するアドレスは、次いで、意図されたメモリデバイス動作を実行するために、メモリデバイス４ ３１６にアクセスするために、アドレスバス３０４上を伝送される。アドレスバス３０４上を伝送されるアドレスは、これらが共にアドレスバス３０４に共通に結合されるため、メモリデバイス１ ３１０とメモリデバイス４ ３１６との両方によって受信される。メモリデバイス１ ３１０がメモリデバイス４３１６の終端デバイスとして作用するように指定されているため、メモリデバイス１ ３１０は、終端モードに入ることによって応答するが、これには、メモリデバイス１ ３１０内の終端回路（図示せず）を選択（例えば、作動）することを含むことができる。

アドレスバス３０４を監視し、特定のターゲットアドレスの受信に応答して、その終端回路を作動させるものとしてメモリデバイス１ ３１０のみが記載されているが、本開示の種々の実施形態はそのように制限されない。例えば、各メモリデバイス３１０〜３１６は、アドレスバス３０４を監視してもよい。メモリデバイス動作を実行するべきであるという指示を受信すると、各メモリデバイス３１０〜３１６は、実行される現行のメモリデバイス動作中に、メモリデバイスが終端モードに入るべきかどうかを決定するために、受信されたアドレスを、各メモリデバイス内に格納されたターゲットアドレスと比較してもよい。現行のメモリデバイス動作のために終端デバイスとして作用するように指定されていないメモリデバイスは、それらの終端回路を作動させずに、アドレスバスの監視に戻ってもよい。

メモリシステム３００は、本開示の１つ以上の実施形態に従う終端デバイスとして作用するように構成される全てのメモリデバイス３１０〜３１６で構成されてもよい。さらなる実施形態は、メモリデバイスのサブセットが終端デバイスとして作用するように構成されるメモリシステムを備えてもよい。例えば、メモリデバイス１ ３１０およびメモリデバイス３ ３１４は、１つ以上の実施形態に従い、終端モードで機能するように構成されてもよく、ここで、メモリデバイス２ ３１２およびメモリデバイス４ ３１６は、例えば、終端モードの機能性のために構成されているのではないメモリデバイスであってもよい。種々の実施形態に従い、メモリデバイスのうちの１つ以上は、同時に終端モードで動作するように構成されてもよい。

メモリデバイス３１０〜３１６のそれぞれが１つ以上のダイを備える１つ以上の実施形態において、例えば、ダイのそれぞれは、終端デバイスとして作用するように構成することができる。さらなる実施形態は、各メモリデバイス３１０〜３１６のダイのサブセットが終端デバイスとして作用するように構成されるメモリシステムを備えてもよい。かかる実施形態において、例えば、ターゲットアドレスがメモリデバイス１ ３１０内の第１のダイに相当する場合、例えば、メモリデバイス２ ３１２内の１つ以上のダイが、終端モードで機能するように構成されてもよい。このため、１つ以上の実施形態に従い、メモリシステム３００の任意の数のメモリデバイス内の任意の数のダイも、例えばメモリデバイス動作中等の特定の時点で、終端モードで機能するように構成されてもよい。なお、特定のメモリデバイス内の特定のダイは、本開示の種々の実施形態に従い、それ自体のための終端デバイスおよび／または特定のメモリデバイスの別のダイとして作用することができることに留意するべきである。

終端デバイスとして機能する２つ以上のダイを並列で有することは、終端デバイスとして機能するダイの数および終端デバイスのそれぞれの終端値（例えば、終端抵抗）の倍数だけ、全体的なチップ容量を減少させ、入力／出力（入出力）パワーバス上のドロップを低減することができる。さらに、終端デバイスとして機能するダイのみがメモリデバイス３１０〜３１６のうちの１つのみに存在する実施形態において、終端デバイスは、単一の終端デバイスとして作用するために電気的に十分に近いと考えられており、これにより、反射が回避される。さらに、１つ以上の実施形態に従い、各メモリデバイスの各ダイは、同じまたは異なる終端値あるいはその組み合わせで構成されて、より柔軟な選択肢を提供することができる。

図４は、本開示の種々の実施形態に従うメモリシステム３００等のメモリシステム内の１つ以上のメモリデバイス４００を動作させる方法を示す。メモリシステムの１つ以上のメモリデバイスは、スリープ（例えば、監視）モード４０２で動作してもよく、ここで、メモリデバイスは、特定のメモリデバイス動作をメモリシステム内で実行すべきであるという指示を待つ（例えば、「嗅ぎまわる」）。メモリデバイス動作４０４を実行するべきであるという指示の受信時に、メモリデバイスは、スリープモードから「目覚める」。次のメモリデバイス動作の指示は、例えばメモリシステム３００の種々の制御信号線３０８上のアドレスバス３０４の活動および／または特定の活動からである場合がある。スリープモードで待機するメモリデバイスは、多くの場合、例えばバッテリ電力供給されるデバイス等の多くの電子デバイスにおいて望ましい、メモリシステムによる電力利用の低減に役立つ。

メモリデバイス動作のためにメモリデバイスを識別するためにアドレスバス上を伝送されるアドレスを受信すると、各メモリデバイスにおいて比較が行われる４０６。この比較は、受信されたアドレスがメモリデバイス４０８のそれぞれに格納されたターゲットアドレスと一致するかどうかを決定するために行われる。なお、本開示の種々の実施形態に従い、メモリデバイスはそれ自体のための終端デバイスとして作用する場合があるため、メモリデバイス動作のために選択されたメモリデバイスにおいて、比較４０６が行われてもよいことに留意するべきである。受信されたアドレスとメモリデバイス４１０のいくつかまたは全てに格納されたターゲットアドレスとが一致しない場合、これらのメモリデバイスは、スリープモード４０２に戻る。しかしながら、メモリデバイス動作のために選択されたメモリデバイスは、アウェイクのままであってもよいか、例えばメモリデバイス動作の実行前に目覚めるまで、スリープモードに一時的に戻ってもよい。受信されたアドレスとメモリデバイス内に格納されたターゲットアドレスとの間に一致が生じる４１２の場合、メモリデバイスはメモリデバイス４１４内の終端回路を作動させることにより応答できる。現行のメモリデバイス動作の完了時において、メモリデバイスは、その終端回路を無効にしてもよく、さらにスリープモード４０２に戻ってもよい。メモリシステムのメモリデバイスは、別のメモリデバイス動作をメモリシステム内で実行するべきであると示すための別の指示が検出されるまで、スリープモード４０２のままであってもよい。

終端デバイスとして作用するべきであることを検出したメモリデバイスは、メモリデバイス動作が開始するまでその終端回路を作動しなくてもよい。例えば、終端デバイスは、例えば、制御信号上のさらなる活動に応答してもよく、かつ／またはその終端回路を作動させる前にアドレスバス上の活動に応答してもよい。終端デバイスは、その終端回路を作動させる前に、特有の期間（例えば、特定のクロックサイクル数）、待機してもよい。メモリデバイス動作が開始するまで終端回路の作動を遅延させることにより、さらなる電力の節約が実現されてもよい。

上記のように、本開示の種々の実施形態に従うメモリデバイスは、例えば一定のメモリデバイス動作中に終端デバイスとして作用するように指定される。本開示の種々の実施形態に従うシステムの終端デバイスとして作用するためにメモリシステムのメモリデバイスを指定する方法は、例えば図５および図３を参照して記載される。上記のように、１つまたはメモリデバイスは、例えばプリント回路基板上に物理的に配置されてもよい。回路基板の物理的レイアウトは、メモリシステムの信号線の特徴的なインピーダンスに影響する可能性がある。追跡長さおよび幅、ルーティングおよび回路基板材料は、例えばメモリシステムの信号線のインピーダンスに、それぞれ影響する可能性がある。このため、システム設計者は、メモリシステム５０２の初期の物理的レイアウトを実行してもよい。

レイアウト動作５０２後に、メモリシステム５０４の種々の信号線のインピーダンス特性を特性化するために、レイアウトの分析が実行される。次いで、どのメモリデバイスが、メモリシステム５０６の動作中に実行される場合がある種々のメモリデバイス動作中に、終端デバイスとして作用する場合があるかを識別するために、さらなる分析が実行されてもよい。次いで、ターゲットアドレスが、メモリシステム５０８の動作中に終端デバイスとして作用するべき識別されたメモリデバイス内に格納される。例えば、図３のメモリデバイス３ ３１４は、メモリデバイス１ ３１０上で実行される１つ以上のメモリデバイス動作の終端デバイスとして作用するように識別５０６されてもよい。次いで、メモリデバイス１ ３１０（例えば、ターゲットアドレス）のアドレスが、メモリデバイス３ ３１４内に格納される５０８。このため、メモリデバイス３ ３１４は、本開示の１つ以上の実施形態に従うメモリデバイス１ ３１０の終端デバイスとして指定されている。

図６は、本開示の１つ以上の実施形態に従う、図３に示されるメモリデバイス３１０〜３１６等のＯＤＴのために構成されるメモリデバイス６００を示す。メモリデバイス６００は、例えば図３に示されるコントローラ３０２等のコントローラ（図示せず）に全て結合されてもよい、複数の制御信号６４４、アドレスバス６０６およびデータバス６０８に結合されるように示される。さらなるメモリデバイス６００（図示せず）は、さらに、例えば制御信号６４４、アドレスバス６０６、およびデータバス６０８に結合されてもよい。

メモリデバイス６００は、行および列として論理的に配置されてもよいメモリセル６１４の１つ以上のアレイを備える。本開示の１つ以上の実施形態に従い、メモリアレイ６１４のメモリセルは、不揮発メモリセル（例えば、フラッシュメモリセル）である。メモリアレイ６１４は、さらに、メモリデバイス６００の一部として単一のまたは複数のダイ上に存在するメモリセルの複数のバンクおよびブロックを含んでもよい。メモリアレイ６１４は、単一レベル（ＳＬＣ）および／または複数レベル（ＭＬＣ）のメモリセルを備えてもよい。例えば、単一レベルメモリセル（ＳＬＣ）は、各メモリセル上のデータの単一の２進数（例えば、ビット）の格納を可能にする。複数レベルメモリセルは、メモリセル上に格納された閾値電圧（Ｖｔ）の特有の範囲に、データ状態（例えば、ビットパターンとして表される）を割り当てる。ＭＬＣ技術は、セルに割り当てられる閾値電圧範囲の数量およびメモリセルの寿命動作中の割り当てられた閾値電圧範囲の安定性によって、セル（例えば、２、４、８、１６ビット）につき２つ以上の２進数の格納を可能にする。

アドレス回路６１２は、アドレス信号線Ａ０〜Ａｘ６３０上で受信されたラッチアドレス信号に提供される。信号線６３０上に受信されたアドレス信号は、メモリアレイ６１４にアクセスするために、行デコーダ６２４および列デコーダ６２６によってデコードされる。本記載のおかげで、アドレス入力信号線Ａ０〜Ａｘ６３０の数は、メモリアレイ６１４の密度およびアーキテクチャに依存することが当業者に公知であろう。つまり、アドレス数字Ａ０〜Ａｘの数は、例えば、増加したメモリセルカウントならびに増加したバンクおよびブロックカウントの両方と共に増加する。

メモリデバイス６００は、感知／キャッシュ回路６３２等の感知デバイスを用いて、メモリアレイ列内の電圧または電流の変化を感知することにより、メモリアレイ６１４内のデータを読み出すことができる。少なくとも一つの実施形態に従う感知／キャッシュ回路６３２が、メモリアレイ６１４からのデータ行の読み出しおよびラッチを行うために結合される。

データ入力および出力（入出力）回路６１６は、データバス６０８に結合された複数のデータ入出力ノード６２８による双方向データ通信に役立つ。入出力回路６１６は、本開示の種々の実施形態に従い、いくつかの出力ドライバ回路６１８を備える。制御回路６１０は、メモリアレイ６１４へのデータの書き込みおよび／またはメモリアレイ６１４からのデータの消去等のメモリデバイス動作に役立つように構成される。例えばＮ本の信号線を備える、信号線６３４上で、感知／キャッシュ回路６３２と入出力回路６１６との間を、データが転送される。

メモリデバイス６００は、１つ以上のターゲットアドレス等の終端情報を格納するように構成される終端レジスタ６３６をさらに備える。１つ以上の実施形態に従い、終端情報は、格納されたターゲットアドレスに関連付けられた終端値（例えば取得されるインピーダンス特性）をさらに含んでもよい。終端レジスタ６３６は、メモリデバイス６００内の揮発または不揮発記憶を表してもよい。図６内の例には図示されていないが、終端レジスタ６３６は、メモリアレイ６１４のうちの一部であってもよい。終端制御回路６３８は、例えば、終端制御信号線６４０および６４２を利用（例えば、駆動）する出力ドライバ６１８を含む終端回路を制御するように構成される。制御回路６１０は、少なくとも一部が、本開示の種々の実施形態に役立つように構成される。例えば、制御回路６１０は、終端レジスタ６３６および終端制御回路６３８の動作を管理してもよい。

図７を参照して、図６の例示的な終端レジスタ６３６のさらなる詳細を記載する。終端レジスタ６３６は、本開示の種々の実施形態に従う終端情報（例えば、ターゲットアドレスおよび／または終端値）を格納するための複数のフィールドを備えてもよい。終端レジスタ６３６は、メモリデバイスの初期化動作中にロードされてもよい。ターゲットアドレス、および使用されている場合には終端値を、例えば終端レジスタ６３６にロードするために、初期化動作中にアクセスされるメモリアレイ６１４内に格納してもよい。

終端レジスタ６３６のターゲットアドレスフィールド７０２は、特定のメモリデバイスに指定されているメモリデバイスの１つ以上のアドレスを格納する。例えば、メモリシステムの特定のメモリデバイスが次回のメモリデバイス動作に選択（例えば、ターゲット）される場合、メモリデバイス６００は、（例えば、メモリシステムコントローラによって伝送される）アドレスバス６０６上に受信されたアドレスを比較し、また、これを終端レジスタ６３６内に格納されたターゲットアドレスと比較する。受信されたアドレスが終端レジスタ６３６内に格納されたターゲットアドレスと一致する場合、メモリデバイス６００は、これが、次回のメモリデバイス動作中に終端デバイスとして作用するものであると認識する。受信されたアドレスが終端レジスタ６３６内に格納されたターゲットアドレスと一致しない場合、メモリデバイス６００は、これが次回のメモリデバイス動作中に終端デバイスとして作用しないものと認識する。終端レジスタ６３６は複数のターゲットアドレスレジスタフィールド１〜Ｎ７０２および関連付けられた終端値フィールド（例えば、終端抵抗値）７０４を備えるものとして示されているが、終端レジスタ６３６は、単一のターゲットアドレスフィールド７０２および関連付けられた終端値フィールド７０４で構成されてもよい。終端レジスタ６３６は、さらに、本開示の種々の実施形態に従い、１つ以上のターゲットアドレスフィールド７０２のみで構成されてもよい。終端レジスタ６３６は、例えば単一のターゲットアドレスフィールド７０２のみを備えてもよい。

ターゲットアドレスフィールド７０２内に格納されたアドレス情報は、メモリシステムのターゲットされたメモリデバイスの実際のアドレスを備えてもよい。ターゲットアドレス情報は、さらに、例えばアドレスの範囲を表す値等の１つ以上のターゲットされたメモリアドレスに相当してもよい。メモリデバイス６００は、例えばターゲットアドレスフィールド７０２内に格納されたアドレスの範囲によって含まれるメモリシステム内のいずれかのターゲットされたメモリデバイスの終端デバイスとなるように指定されてもよい。なお、特定のメモリデバイスの終端レジスタ６３６は、例えば特定のメモリデバイスとは異なるメモリデバイスのアドレスと共に、特定のメモリデバイスそれ自体のアドレスを含んでもよいことに留意するべきである。このため、メモリデバイスは、本開示の種々の実施形態に従い、それ自体および／または異なるメモリデバイスに対する終端デバイスとして作用してもよい。

図８は、図６の出力ドライバ６１８のうちの１つ以上を備える終端回路のより詳細な図を示す。図８は、単一の出力ドライバ回路８１８を示す。出力ドライバ回路８１８は、メモリデバイス６００のメモリデバイス読み出し動作中等に、信号線６３４のうちの１本の論理レベルに応答してデータノード８２８を駆動するように構成されるドライバ８０４を備える。データノード８２８は、例えば、データバス６０８に結合された複数のデータノード６２８のうちの１つであってもよい。出力ドライバ回路８１８は、さらに、供給電位Ｖｃｃ等の、信号線８２８と電圧ソース８１６との間に結合されて示されるトランジスタ等の複数のプルアップデバイス８０８を備える。しかしながら、他の電圧ソースが、例えばプルアップデバイス８０８に結合されてもよい。プルアップデバイス８０８のそれぞれの制御ゲートは、例えば終端制御回路６３８によって終端制御信号線６４２上に駆動される制御信号を受信するために、信号線８１２によって結合されてもよい。信号線８１２は、１本の信号線が４つのプルアップデバイス８０８の各制御ゲートに結合される、４本の個別の信号線を備えてもよい。図の可読性を向上させるために、信号線８１２は単一のバスとして示される。

出力ドライバ回路８１８は、さらに、信号線８２８と例えばＶｓｓ８２０等の参照ソースとの間に結合されて示されるトランジスタ等の複数のプルダウンデバイス８１０を備える。プルアップデバイス８０８と同様に、プルダウンデバイス８１０のそれぞれの制御ゲートは、例えば終端制御回路６３８によって終端制御信号線６４０上で駆動される制御信号を受信するために、信号線８１４によって結合されてもよい。信号線８１４は、１本の信号線が４つのプルダウンデバイス８１０の各制御ゲートに結合される、４つの個別の信号線を備えてもよい。信号線８１４は、さらに、図の可読性を向上させるために、単一のバスとして示されてもよい。図８ではトランジスタとして記載されているが、プルアップデバイス８０８およびプルダウンデバイス８１０は、抵抗を有する一連のスイッチ等の他の構成を含んでもよい。

図８に示される出力ドライバ回路８１８構成は、メモリデバイスが終端デバイスとして作用しながら、終端制御回路６３８が、プルアップデバイス８０８および／またはプルダウンデバイス８１０のいずれかの組み合わせを選択的に結合することを可能にする。例えば、各プルアップデバイス８０８および／または各プルダウンデバイス８１０は、作動される場合に異なる終端抵抗を呈するように構成されてもよい。これは、終端デバイスとしてメモリデバイスが動作している場合に、特定のデータノード８２８の入力インピーダンスを調整するように終端回路を構成する上でさらなる柔軟性を提供する。しかしながら、トランジスタ８０８および／またはトランジスタ８１０は、本開示の種々の実施形態に従い、全て同じ終端抵抗を有してもよい。

上記のように、本開示の１つ以上の実施形態に従うメモリデバイスは、それ自体のための終端デバイスとして作用してもよい。プルアップデバイス８０８および／またはプルダウンデバイス８１０の特定の構成は、ドライバ８０４が、例えば信号線６３４のうちの１本の論理レベルに応答して信号線８２８を駆動している間に作動されてもよい。

なお、種々の実施形態は、図８に示されるような４つのプルアップデバイス８０８および／または４つのプルダウンデバイス８１０に制限されないことに留意するべきである。さらなる実施形態は、より多くのまたはより少ないプルアップおよび／またはプルダウンデバイスを備えてもよい。例えば、信号線８１２、８１４は、それぞれ、例えば終端回路内の６つのプルアップおよび６つのプルダウン構成要素を組み込む一実施形態において、終端デバイスの個々の選択（例えば、作動）に役立つように、６本の信号線を備えてもよい。本開示の１つ以上の実施形態に従い、信号線８１２、８１４の個々の線は、それらの各プルアップ８０８および／またはプルダウン８１０デバイスの複数の制御ゲートに結合されてもよい。例えば、プルアップデバイス８０８１、２の制御ゲートは信号線８１２の単一の線に結合されてもよく、プルダウンデバイス８１０１、２の制御ゲートは信号線８１４の単一の線に結合されてもよい。

上記のように、本開示に従う種々の実施形態は、終端デバイスとして動作するように構成されるメモリデバイス内の格納されたターゲットアドレスと共に、終端値を格納してもよい。実施形態のうちの１つ以上に従い、終端制御回路６３８は、特定の格納されたターゲットアドレスに関連付けられた格納された終端値に応答して、出力ドライバ８１８内の終端回路を選択的に調整（例えば、１つ以上のプルアップデバイス８０８および／またはプルダウンデバイス８１０を作動）してもよい。本開示の種々の実施形態に従い、終端値は、直接、特定のインピーダンス特性を示してもよい。１つ以上の実施形態に従い、終端値は、信号線８２８の特定のインピーダンス特性を取得するために、プルアップデバイス８０８およびプルダウンデバイス８１０の作動パターンを示す値であってもよい。

図９は、本開示の種々の実施形態に従うさらなる終端回路９００を示す。図９の終端回路９００は、メモリデバイスに結合されたさらなる信号線の終端を提供する。ノード９２２は、例えば図６に示される制御信号ノード６２０のうちの１つを備えてもよい。終端回路９００は、例えばメモリデバイス６００に結合されたクロック信号、データストローブ信号、および／または他の制御信号のうちの１つ以上に見られるインピーダンスを選択的に調整するように提供されてもよい。

プルアップデバイス９０８およびプルダウンデバイス９１０等の終端回路９００の個々の終端デバイスは、図８に示すプルアップデバイス８０８およびプルダウンデバイス８１０の作動に関して記載されるものと同じ制御信号６４０、６４２によって制御されてもよい。プルアップデバイス９０８およびプルダウンデバイス９１０のそれぞれは、図８について上記に記載されるように、抵抗が同じであってもまたは異なっていてもよい。図９の終端デバイス９０８、９１０は、例えば電圧ソース９１６（例えば、Ｖｃｃ）と参照ソース（例えば、Ｖｓｓ）９２０との間で結合されて示される。

図９に示される終端回路９００は、例えばメモリデバイス動作中等に、図８について記載される終端回路と共に、作動されてもよい。図７について記載される終端レジスタ６３６は、さらなるデータフィールド（図示せず）を含んでもよい。さらなるデータフィールドは、どの格納されたアドレスのために、メモリデバイスが図９の終端回路を作動させるべきか、および、少なくとも１つの実施形態に従い、例えばノード９２２に適用するようにどの終端抵抗値図９の回路が構成されるべきかを示してもよい。このため、１つ以上の実施形態に従い、図９の終端回路９００は、特定の格納された終端抵抗値に応答して構成されてもよく、かつ／または、例えば図８の終端回路と同じ終端抵抗値に構成されてもよい。

結論
要約すると、本開示の１つ以上の実施形態は、１つ以上のメモリデバイスに結合された信号線の選択的な信号線終端に役立つように、１つ以上のメモリデバイスを選択する方法を提供する。このため、例えば、本開示に従う種々の実施形態は、例えば特定のメモリデバイスの１つ以上の入力および／または出力データノードの入力インピーダンスの調整に役立つ。

本明細書において特定の実施形態を図示および記載したが、同じ目的を実現するために意図されるいずれの構成も、示される具体的な実施形態の代替となる場合があることが当業者には理解されよう。本開示の多くの応用が当業者には明らかであろう。したがって、本出願は、本開示の任意の応用または変形も含むことを意図している。

Claims (14)

1. メモリセルアレイと、
   インターフェースと、
   終端回路であって、前記インターフェースのインピーダンス特性を調整するように構成される終端回路と、
   制御回路であって、前記インターフェースにおける特定のアドレスの受信に応答して、前記特定のアドレスが、前記メモリデバイスに格納される目標アドレスに一致したとき、前記終端回路を作動させるように構成される制御回路と、
   を備え、
   前記目標アドレスは、前記メモリデバイスに結合された異なるメモリデバイスに対応したアドレスからなるメモリデバイス。
2. 前記インターフェースは、２つ以上のノードを備え、
   前記終端回路は、２つ以上の終端回路のうちの１つであり、前記２つ以上の終端回路のそれぞれは、前記インターフェースの前記ノードのそれぞれ１つのインピーダンス特性を調整するように構成され、
   前記制御回路は、前記インターフェースにおける前記特定のアドレスの受信に応答して、前記２つ以上の終端回路のうちの少なくとも１つを作動させるように構成される、請求項１に記載のメモリデバイス。
3. 前記制御回路は、前記インターフェースにおける特定のアドレスのセットのうちのいずれか１つの受信に応答して、前記アドレスの前記特定のセットの任意の１つが、前記メモリデバイスに格納される目標アドレスのセットの任意の１つに一致した場合、前記１つ以上の終端回路のうちの少なくとも１つを作動させるようにさらに構成され、前記特定のアドレスのセットは、少なくとも前記特定のアドレスを含む、請求項２に記載のメモリデバイス。
4. 前記制御回路は、前記インターフェースにおける前記特定のアドレスのセットのうちの異なるアドレスの受信に応答して、前記２つ以上の終端回路のうちの異なる終端回路を作動させるようにさらに構成される、請求項３に記載のメモリデバイス。
5. 前記制御回路は、前記特定のアドレスのセットのうちのいずれか１つ以外の、前記インターフェースにおいて受信されたアドレスに応答して、前記２つ以上の終端回路を無効にするようにさらに構成される、請求項３に記載のメモリデバイス。
6. 前記目標アドレスは、更に、前記メモリデバイスに対応するアドレスを含む、請求項２〜５のいずれか１項に記載のメモリデバイス。
7. １以上の目標アドレスと、前記目標アドレス情報の前記１以上の目標アドレスと関連した１以上の終端値とを含む目標アドレス情報を格納するように構成されるレジスタをさらに備える、請求項２〜５のいずれか１項に記載のメモリデバイス。
8. メモリデバイスにおける特定のアドレスの受信に応答して、前記特定のアドレスが前記メモリデバイスに格納される目標アドレスに一致した場合、終端デバイスとしてメモリデバイスを選択し、終端デバイスとしてメモリデバイスを選択することは、前記メモリデバイスの終端回路を作動することを含み、前記目標アドレスは、前記終端回路を作動する前記メモリデバイスに結合された異なるメモリデバイスに対応したアドレスを含む方法。
9. 前記目標アドレスは、更に、前記メモリデバイスに対応したアドレスを含む請求項８に記載の方法。
10. 前記メモリデバイスを前記終端デバイスとして選択することは、前記特定のアドレスのアドレスバスの信号線を監視することを含み、前記アドレスバスは、前記メモリデバイスと前記異なるメモリデバイスとに共通に結合されている請求項８に記載の方法。
11. 前記終端回路を作動させることは、前記目標アドレスに関連付けられた終端値に応答して、前記終端回路内のプルアップデバイス及びプルダウンデバイスを選択的に作動させることを含む、請求項１０に記載の方法。
12. 前記特定のアドレスの受信に応答して、前記終端デバイスとして前記メモリデバイスを選択することは、
    複数のメモリデバイスのそれぞれにおいて前記特定のアドレスを受信することと、
    前記特定のアドレスの受信に応答して、前記複数のメモリデバイスのうちの少なくとも２つにおける終端回路を作動させることと、を含む、請求項８〜１１のいずれか１項に記載の方法。
13. 特定のアドレスの受信に応答して、前記終端デバイスとして前記メモリデバイスを選択することは、
    前記特定のアドレスを受信する前記メモリデバイスにおいて、前記メモリデバイスのインピーダンス特性を調整することを含む、請求項８〜１１のいずれか１項に記載の方法。
14. 前記特定のアドレスの受信の前に前記メモリデバイス内に、１以上の目標アドレスからなる目標アドレス情報と、前記目標アドレス情報の前記１以上の目標アドレスに関連した１以上の終端値とを格納することと、前記受信された特定のアドレスが前記格納された目標アドレス情報の任意の前記目標アドレスに対応するかどうかを決定することと、前記受信された特定のアドレスが前記格納された目標アドレス情報の特定の目標アドレスに対応する場合に、前記目標アドレス情報の前記特定の目標アドレスに関連した終端値を用いて前記メモリデバイスの前記インピーダンス特性を調整することと、をさらに含む、請求項１３に記載の方法。

Images