CN114600248A - 半导体元件和半导体元件的制造方法 - Google Patents

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    • H01S5/2201—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure in a specific crystallographic orientation
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    • H01S5/00—Semiconductor lasers
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    • H01S5/34333—Structure or shape of the active region; Materials used for the active region comprising quantum well or superlattice structures, e.g. single quantum well [SQW] lasers, multiple quantum well [MQW] lasers or graded index separate confinement heterostructure [GRINSCH] lasers in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser with a well layer based on Ga(In)N or Ga(In)P, e.g. blue laser

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Abstract

一种具有氮化镓的半导体元件，具备具有第1面的半导体层，所述第1面包括第1区域和作为由所述第1区域突出的带状的凸部或由所述第1区域凹陷的带状的凹部的第2区域，所述第1面之中，所述第1区域或所述第2区域的表面的至少一方，具有包含着与(000－1)晶面取向和(1－100)晶面取向不同的晶面取向的晶面。

Description

半导体元件和半导体元件的制造方法
技术领域
本发明涉及由GaN系半导体构成的半导体元件和半导体元件的制造方法。
背景技术
现有的半导体元件和半导体元件的制造方法，例如记载于专利文献1中。
现有技术文献
专利文献
专利文献1：日本特开2011－66398号公报
发明内容
本发明的半导体元件，是具有氮化镓的半导体元件，其中，具备具有第1面的半导体层，所述第1面包括：第1区域；和由所述第1区域突出的作为带状的凸部或由所述第1区域凹陷的作为带状的凹部的第2区域，所述第1面之中，所述第1区域或所述第2区域的表面的至少一方，具有包含与(000－1)晶面取向和(1－100)晶面取向不同的晶面取向的晶面。
另外本发明的半导体元件的制造方法具备：准备衬底的工序、在所述衬底的第1面上形成具有氮化镓的半导体层的工序、从所述衬底上剥离所述半导体层的工序，在从所述衬底上剥离所述半导体层时，以使剥离面成为包含与(000－1)晶面取向和(1－100)晶面取向不同的晶面取向的晶面的方式进行剥离。
另外本发明的半导体元件，是具有氮化镓的半导体元件，具备以衬底为起点进行外延生长的半导体层，该半导体层具有包括第1区域和与所述第1区域邻接的第2区域的第1面，所述第2区域是从所述衬底分离时所形成的剥离面，所述剥离面具有包含与(000－1)晶面取向和(1－100)晶面取向不同的晶面取向的晶面。
附图说明
本发明的目的、特色和优点，可根据下述详细的说明和附图更加明确。
图1是示意性地表示本发明的一个实施方式的半导体元件的剖视图。
图2是用于说明本发明的半导体元件的制造方法的图。
图3是表示基础衬底1的开口部附近的截面形状的放大照片。
图4是表示基础衬底1的开口部附近的截面形状的放大照片。
图5A示意性地表示在基础衬底1的第1基础面上层叠有沉积抑制掩模的状态的剖视图。
图5B是示意性地表示在沉积抑制掩模上形成有半导体层的状态的剖视图。
图5C是示意性地表示在半导体层上形成有***的状态的剖视图。
图5D是示意性地表示在具有***的半导体层的平面部形成有n型绝缘层的状态的剖视图。
图5E是示意性地表示在***和绝缘层上层叠有p型电极的状态的剖视图。
图5F是示意性地表示在p型电极上层叠有电极垫的状态的剖视图。
图5G是示意性地表示沉积抑制掩模被除去的状态的剖视图。
图5H是示意性地表示从基础衬底分离的半导体激光元件经正反面翻转的状态的剖视图。
图5I是示意性地表示在半导体激光元件的第2基础面上层叠有n型电极的状态的剖视图。
图5J是示意性地表示一对谐振器面经过端面涂敷的状态的剖视图。
图5K是示意性地表示半导体激光元件经由n型电极被接合在安装衬底上的状态的剖视图。
图6是从图5H的上方观看的半导体层的放大照片。
图7是示意性地表示本发明的一个实施方式的半导体元件的剖视图。
具体实施方式
首先，对于本发明的半导体元件和半导体元件的制造方法的基础构成进行说明。
历来，半导体元件和半导体元件的制造方法，例如像前述的专利文献1所述，在C面蓝宝石衬底和(111)晶面取向的硅衬底等与GaN系半导体不同的物质所构成的基础衬底上，形成具有多个条纹状开口的掩模层，在从开口露出的基础衬底的表面上使GaN系半导体层沿(0001)晶面取向选择生长，从而制造GaN系半导体元件。
在由这样的半导体元件的制造方法制造的GaN系半导体层上形成电极，而电极对于GaN系半导体的欧姆接触性等还有改善的余地。
以下，一边参照附图，一边对于本发明的实施方式进行说明。为了便于图解而示意性地显示附图。
(第1实施方式)
图1是表示本发明的一个实施方式的半导体元件的剖视图。本实施方式的半导体元件S，由GaN系半导体构成，具有沿GaN系半导体的(0001)晶面取向(与(0001)面32垂直的方向)进行晶体生长而成的晶体结构。另外，如后述的图2所示，具有与作为基础衬底1的一侧主面的平面状的第1基础面1a相对的、GaN系半导体的(000－1)晶面取向的第1面31。第1面31具有平面状的第1区域W1、和与第1区域W1相比突出的第2区域W2。因此，第1面31具有：包含与(000－1)面不同的晶面取向的3个晶面10a、10b、10c(第2区域W2)；位于这些晶面10a、10b、10c的＜11－20＞方向(图1的左右方向)的2个氮极性面(以下，也称为“N面”)10d、10e(第1区域W1)。
这样的多个晶面，如后述，由通过从基础衬底1剥离半导体层3而形成的带状的凸部9的断裂面10a、一个侧面10b、另一个侧面10c构成，具有3个以上的晶面取向互不相同的晶面。因为这样的多个晶面10a、10b、10c由凸部9形成，从而从(000－1)面向该(000－1)晶面取向(与(000－1)面垂直的方向)突出。
由于凸部9作为在从基础衬底1经外延生长(ELO；Epitaxial LateralOvergrowth)的作为GaN半导体的半导体层3的N面上GaN半导体突出而成的构造被实现，因此能够使N面(000－1)以外的晶面露出。在凸部9中，包含在形成沉积抑制掩模时已经存在的GaN，通过调整基础衬底1侧的杂质，例如Si的掺杂量，从而能够提高欧姆接触性。
在凸部9，如前述，因为有3个取向不同的晶面10a、10b、10c露出，所以更容易获取欧姆接触。3个晶面10a、10b、10c是氮极性面10d、10e以外的晶面，例如会露出M面(1－100)、A面(11－20)、R面(1－102)。而后，将n型电极12在多个晶面10a、10b、10c和氮极性面10d、10e连续而形成。由此，与n型电极12的欧姆接触性能够大幅提高，能够使n型电极12的密接性和稳定性提高。在与半导体层3的第1面31对置的第2面32上，作为第2电极，配置有后述的p型电极14。
用于判断欧姆接触性的欧姆电阻，例如，能够由TLM(Transmission Line Model)法或CTLM(Circular Transmission Line Model)法测量。
本实施方式中的半导体元件，也可以在第1面31的中央部具有凸部9。换言之，就是第1面31具有夹隔第2区域W2的多个第1区域W1。
另外，第1区域W1的表面，可以具有包含与第2区域W2的表面为相同晶面取向的晶面。这种情况下，例如，通过研磨第2区域W2的一部分表面(例如10a)，从而第1区域W1和第2区域W2可以具有(000－1)晶面取向的晶面。
另外，在本实施方式的半导体元件中第1电极12与第1区域W1的接触区域，可以大于第1电极12与所述第2区域W2的接触区域。
在第1电极12与第2区域W2的接触区域，含(000－1)晶面取向或(1－100)晶面取向的晶面的面积，可以小于包含晶面取向不同于(000－1)晶面取向和(1－100)晶面取向的晶面的面积。
图2是用于说明本发明的半导体元件的制造方法的一个实施方式的图。在同图中，显示作为半导体元件的制造工序的工序(a)、(b)、(c)、(d)。
实施方式的半导体元件的制造方法构成方式为，将重复前述工序(a)～(d)的衬底再使用工序进行1次以上。
在图2中，工序(a)表示掩模形成工序，工序(b)表示元件形成工序。工序(c)表示掩模除去工序。工序(d)表示元件分离工序。
各工序(a)～(d)中通用的基础衬底1，具有作为半导体的晶体生长起点的平坦的一个主面即第1基础面1a、和其背面的作为平坦的另一个主面即第2基础面1b。第1基础面1a中，至少表面被氮化物半导体覆盖。实施方式中使用的基础衬底1，例如，是从氮化镓(GaN)的单晶锭上切下的GaN衬底。
GaN衬底可以是在半导体中掺杂有Si等杂质的n型衬底或p型衬底的任意一种。例如，能够使用衬底的杂质密度为1×1019cm－3左右以下的衬底。另外，作为基础衬底1，除了GaN衬底以外，也可以使用在蓝宝石衬底、硅衬底、SiC衬底等GaN以外的衬底的表面形成有GaN半导体层的衬底。
基础衬底1的表面不限定于GaN层，只要是由GaN系半导体构成的衬底即可使用。这里所说的“GaN系半导体”，例如，是指由AlxGayInzN(0≤x≤1－1≤y≤1－1≤z≤1；x+y+z＝1)构成。
另外，除了作为半导体的晶体生长起点的第1基础面1a以外，也可以在相对于第1基础面1a位于相反侧(下侧)的基础衬底1的第2基础面1b和衬底端面1c上，形成保护层4。保护层4用于抑制因后述工序引起的基础衬底1的变质、和氮化物半导体的分解等而形成。保护层4例如可以由包含铝的氧化物或氧化铝等的层形成。但是，在衬底端面1c也可以没有保护层4。
没有保护层4时，基础衬底1的背面容易慢慢热解而变质。因此，发生基础衬底1的背面的第2基础面1b的变质引起的热辐射率的变化和热辐射率的平面内分布。由此，半导体晶体的生长条件容易偏离最佳条件，成为使量产性降低的要因。如本实施方式这样，通过在基础衬底1的第2基础面1b上被覆保护层4，能够抑制基础衬底1的第2基础面1b的变质，使半导体晶体的生长条件稳定，提高量产性。
使用前述的基础衬底1的第1次半导体元件的制造方法，包括图2所示的工序(a)～(d)。工序(a)中，在基础衬底1的第1基础面1a上形成沉积抑制掩模2。在工序(b)中，在被掩蔽的基础衬底1的第1基础面1a上形成半导体层3。在工序(c)中，通过蚀刻除去沉积抑制掩模2。在工序(d)中，将半导体层3从基础衬底1的第1基础面1a分离。
(1)工序(a)(第一次)
在作为掩模形成工序的工序(a)中，在基础衬底1(GaN衬底)的第1基础面1a上，将抑制半导体晶体(半导体层3)的生长的沉积抑制掩模2形成为预定的图案状。
作为具体的示例，形成厚100～1000nm左右的SiO2层作为沉积抑制掩模2。SiO2层的形成，首先，在第1基础面1a上，使作为沉积抑制掩模2的材料的氧化硅(SiO2)通过PCVD(Plasma Chemical Vapor Deposition)法等而层叠100～1000nm左右。
接着，通过光刻法和HF(氢氟酸)系湿蚀刻、或使用了CF4等的氟系气体的干蚀刻，去掉多余的SiO2层部位。由此，能够将预定图案状的SiO2层作为沉积抑制掩模2形成到第1基础面1a上。
掩模2与掩模2之间的、从带状槽(向上开口)露出的露出面E，是前述第1基础面1a露出的、第1晶体生长区域，在接下来进行的工序(b)中，是作为半导体晶体的生长起点的区域。
作为露出面E的(11－20)晶面取向即并排方向(图示左右方向)的宽度的开口宽度或槽宽，例如为2～20μm。另外，实施方式中，沉积抑制掩模2的并排方向的宽度，例如设定为50～200μm。
沉积抑制掩模2的并排方向的宽度、与露出面E的并排方向的宽度的关系，考虑以下所示的晶体生长速度的比率与使之生长的半导体层3的厚度而进行设定即可。换言之，所谓晶体生长速度的比率，就是在工序(b)形成的半导体层3的、垂直于基础衬底1的第1基础面1a的方向的晶体生长速度与平行于基础衬底1的第1基础面1a的方向的晶体生长速度的比率。
另外，作为沉积抑制掩模2的掩模图案，除了带状或条纹状以外，也可以是使带状体纵横地垂直相交而多个配置的格子状。只要是按一定的间隔(重复间距)断开的开口多次重复的所谓重复花样(图案)，哪种图案都可以。
在沉积抑制掩模2中，可以通过蚀刻等使表面带有凹凸。由此，能够在经由工序(d)分离的半导体元件S的背面赋予凹凸，起到提高半导体元件S的第1面31(将半导体元件S分离之后的剥离面)与n型电极12的欧姆接触性和密接性的效果。
此外，考虑到后述的半导体层3的易剥离、分离的容易度，也用前述的沉积抑制掩模2覆盖基础衬底1的第1基础面1a中的基础衬底1的衬底端面1c附近的边缘部区域。由此，位于基础衬底1端部的边缘部附近的半导体层3，也能够完全地确实地剥离。
另外，作为构成沉积抑制掩模2的掩模材料，例如使用SiO2等含氧化硅的材料。沉积抑制掩模2，只要是不会通过气相生长而以掩模材料的表面为起点半导体层3进行生长的材料即可。除了含氧化硅的材料以外，例如，还能够使用氧化锆(ZrOX)、氧化钛(TiOX)、铝的氧化物(AlOX)等氧化物。或者，也可以使用从铬(Cr)、钨(W)、钼(Mo)、钽(Ta)和铌(Nb)等中选择的过渡金属。另外，掩模材料的沉积方法，能够适宜使用蒸镀、溅射和涂布硬化等适于掩模材料的方法。
(2)工序(b)(第一次)
在作为元件形成工序的工序(b)中，以从作为第1晶体生长区域的露出面E扩展至邻接的沉积抑制掩模2之上的方式使半导体晶体生长，形成作为元件的半导体层3。本实施方式的半导体层3是氮化物半导体，通过外延生长，使氮化物半导体生长，从第1基础面1a越过沉积抑制掩模2的凹槽的上缘开口直至该沉积抑制掩模2之上。
作为具体的示例，在元件形成工序中，能够使用Ⅲ族(第13族元素)原料用氯化物的氢化物气相外延生长(HVPE；Hydride Vapor Phase Epitaxy)法、Ⅲ族原料用有机金属的有机金属化学气相沉积(MOCVD；Metal Organic Chemical Vapor Deposition)法、或分子束外延(MBE；Molecular Beam Epitaxy)法等的气相生长法。
例如，以MOCVD法使作为半导体层3的GaN层生长时，首先，将形成有沉积抑制掩模2图案的基础衬底1***外延装置的反应室，一边供给氢气、氮气、或氢和氮的混合气体、氨等的V族原料(含有第15族元素)气体，一边加热基础衬底1，使之升温至规定的生长温度，例如1050～1100℃。
其次，在基础衬底1的温度稳定之后，除了上述气体以外，再供给三甲基镓(TMG)等Ⅲ族(含有第13族元素)原料，从作为晶体生长区域的露出面E使半导体层3气相生长。
这时，通过供给Si等n型杂质、或Mg等p型杂质等的原料气体来调制掺杂量，能够得到希望的导电型的GaN层。另外，在生长晶体越过沉积抑制掩模2间的凹槽的上缘开口、或填满凹槽之前，也可以暂时停止原料供给，使半导体晶体的生长中止，在恢复原料供给之前，将后述的半导体层3容易剥离的“脆弱部”形成为局部性的层或膜。
作为脆弱部的例子，例如，在使GaN层进行晶体生长时，可以在前述的槽内的开口侧的上部半导体层3与露出面E侧的下部半导体层3之间，形成由GaN和BN、AlN、InN等的混合晶体构成的层作为脆弱部。
除此以外，作为脆弱部，也可以形成与晶体生长层的晶格常数不同的、由AlxGayInzN(0≤x≤1－1≤y＜1－1≤z≤1；x+y+z＝1)构成的半导体层3。另外，也可以形成AlGaN层与GaN层交替层叠的超晶格结构的脆弱部。可以使晶体的生长条件周期性地变化，交替堆叠GaN的晶粒大的层和晶粒小的层，或者使作为GaN的n型杂质而使用的硅(Si)的浓度变化等，形成杂质浓度变化的层，形成脆弱部。
利用这些脆弱部，从基础衬底1分离、剥离半导体元件S时，应力集中在脆弱部而容易发生裂纹，半导体元件S能够容易地从基础衬底1分离。此外，借助这些脆弱部，以覆盖作为半导体元件S的第1面31的一部分的凸部9的3个晶面10a、10b、10c的方式形成n型电极12，能够使欧姆接触性提高。
在制作前述的脆弱部时，以该脆弱部的上表面(表面)为起点，使GaN横向生长(ELO；Epitaxial Lateral Over-Growth)。如果不制作脆弱部，则以先述的掩模与掩模之间的露出面E(基础衬底1的第1基础面1a)为起点，使GaN横方向生长。例如，通过MOCVD法，使作为n型杂质例如掺杂有Si的n+型GaN层沿(0001)晶面取向岛状地生长。n+型GaN层的厚度例如为10μm，杂质浓度例如为1×1018cm－3。n+型GaN层与n+型GaN层的＜11－20＞方向的间隔例如约为10μm。
n+型GaN层的生长，例如，以温度1100℃、压力30kPa进行。在n+型GaN层生长时，例如，作为原料气体使用TMG和NH3，作为载气使用H2和N2，作为n型掺杂剂使用以氮稀释的SiH4。1个岛状的n+型GaN层，从1个条纹窗口生长。
接着，以促进朝着纵向生长的方式，调节晶体生长条件，通过MOCVD法，在n+型GaN层上使n型GaN层生长。该n型GaN层的厚度，例如为5μm，杂质浓度例如为1×1016cm－3。这样，使n型GaN层生长之后的n+型GaN层和n型GaN层整体的〈11－20〉方向的间隔，例如约为5μm。
半导体层3，在晶体生长面越过沉积抑制掩模2的上缘之后，沿着沉积抑制掩模2的上表面横向(图示左右方向)地生长。因此，半导体层3能够成为贯通位错少，适于面向发光二极管(简称LED)和激光二极管(简称LD)元件等使用的半导体层。
而后，工序(b)(第一次)，可以在从各个掩模间的露出面E开始生长的各半导体层3与邻接的半导体层3接触之后、或相互重叠前终止，也可以在接触后终止。
(3)工序(c)(第一次)
前述的工序(b)(第一次)完毕后，进行作为掩模除去工序的工序(c)。在工序(c)中，从气相生长装置(外延装置)中取出基础衬底1，使用不会对生长的半导体层3造成实质侵蚀的蚀刻剂，除去沉积抑制掩模2。
例如，如果是由SiO2膜构成的掩模，则进行HF系湿蚀刻。通过蚀刻除去各沉积抑制掩模2，半导体层3成为图2的(c)所示这样的、在相邻的沉积抑制掩模2与沉积抑制掩模2之间的露出面E上只留下由细小的半导体的壁或柱构成的连接部的大体呈T字状的形态。利用这一形状，能够顺利地进行半导体层3的分离。
(4)工序(d)(第一次)
在作为元件分离工序的工序(d)中，使用在半导体层3的1个面(本实施方式中为第2面32)上具有用AuSn等材料的焊料所构成的粘接层5的支承衬底6等的构件或夹具等，从基础衬底1分离半导体层3，分别成为单独的半导体元件S。
在工序(d)中，首先，例如，将下表面具有粘接层5的支承衬底6，与基础衬底1的形成有半导体层3的面(即，第1基础面1a)对置，对粘接层5加压和加热，使之粘接到半导体层3上。
其后，对于粘接于粘接层5并成为一体的半导体层3，以向上剥离的方式施加外力，将此半导体层3从基础衬底1的第1基础面1a拉起。由此，能够分离半导体元件S的主体。
在工序(d)中，也可以使用切割胶带等的粘合带或双面胶带等进行分离，以之取代前述的使用采用了AuSn等材料的焊料所构成的粘接层5进行分离的工序。
对于分离该半导体元件之后的基础衬底1，通过研磨，除去外延生长工序中半导体元件S在剥离时的损伤，进行与第一次制造同样的作为掩模形成工序的工序(a)、作为元件形成工序的工序(b)、作为掩模除去工序的工序(c)和作为元件分离工序的工序(d)。由此，能够使用相同的基础衬底1，反复制造与第一次制造所得到的元件相同的、具有优异的欧姆接触性的高品质的半导体元件S。作为损伤的种类，可列举因SiO2掩模与Ga的反应形成的凹坑；因SiO2掩模的形成、升温、除去工序造成的GaN的表面粗糙；由于剥离而产生的位错等。
在此去除损伤的工序中，除了研磨以外，也可以使用湿蚀刻或干蚀刻。另外，不去除损伤，而是通过错开掩模开口部，也可以重复工序(a)～(d)的各工序。
图3和图4是表示基础衬底1的开口部附近的截面形状的放大照片。半导体元件S剥离后的基础衬底1的开口部的截面形状变成凹状，其损伤深度Δd为1μm以下。
因此，通过对于使用后的基础衬底1的第1基础面1a进行1μm以下研磨或湿蚀刻，从而能够去除前述的凹坑、表面粗糙、位错等的晶体的晶格缺陷。
(第2实施方式)
图5A～图5K是示意性地表示本发明的第2实施方式的半导体激光元件的制造步骤的剖视图。图5A表示在基础衬底1的第1基础面1a上层叠有沉积抑制掩模2的状态，图5B表示在沉积抑制掩模2上形成有半导体层3的状态。图5C表示在半导体层3形成有***3c的状态，图5D表示在具有***3c的半导体层3的平面部3b形成有绝缘膜15的状态。图5E表示在***3c和绝缘膜15上层叠有p型电极14的状态，图5F表示在p型电极14上层叠有电极垫16的状态。图5G表示除去了沉积抑制掩模2的状态，图5H表示从基础衬底1被分离的半导体激光元件正反面翻转的状态。图5I表示在半导体层3的第1面31上形成有n型电极12的状态，图5J表示一对谐振器面经过端面涂敷的状态，图5K表示半导体激光元件经由n型电极12被接合于安装衬底17上的状态。图6是从图5H的上方观看的半导体层3的放大照片。还有，在与前述的实施方式对应的部分，添加相同的参照符，并省略重复说明。
作为本实施方式的半导体元件的半导体激光元件，是纵50～1300μm，横30～250μm，高5～150μm的大致长方体状，并构成为，以在图5K的与纸面垂直的纵长方向上2个谐振器面相对的方式形成，从一个谐振器面出射激光。
基础衬底1由n型的氮化镓(GaN)构成，例如，是第1基础面1a和第2基础面1b的法线相对于c轴向或c轴具有偏角的透明的衬底，厚度为40～600μm左右。基础衬底1可以由直径2英寸左右的GaN晶片形成。基础衬底11掺杂有Si等的n型的掺杂剂，可以具有导电性。
在基础衬底1的第1基础面1a上，如图5A所示，层叠有以条纹状具有多个凹槽2a的沉积抑制掩模2，在沉积抑制掩模2上使氮化物半导体进行外延生长，如图5B所示这样层叠半导体层3。作为沉积抑制掩模2，例如，形成厚100～1000nm左右的SiO2层。SiO2层的形成，首先，在第1基础面1a上，通过PCVD(Plasma Chemical Vapor Deposition)法等，层叠作为沉积抑制掩模2的材料的氧化硅(SiO2)100～1000nm左右。接着，通过光刻法和HF(氢氟酸)系湿蚀刻、或使用了CF4等的氟系气体的干蚀刻，去掉多余的SiO2层部位。由此，能够形成预定图案状的SiO2层作为沉积抑制掩模2。从沉积抑制掩模2的带状的槽2a，第1基础面1a部分性地露出，作为半导体晶体生长起点的区域E。
半导体层3，如图5C所示，在基础衬底1的相反侧具有***3c。在除去半导体层3的***3c的上表面以外的平面部3b，如图5D所示，设有绝缘膜15。另外，在半导体层3上，设有作为第2电极的p型电极14。在本例中，在***3c以外的半导体层3上设有绝缘膜15，在该位置，经由绝缘膜15而在半导体层3上设有p型电极14。如此，半导体层3和p型电极14不需要全面电连接，也可以像本实施方式这样，p型电极14之下的***3c以外的部分被绝缘膜15覆盖。
另外，半导体层3，如图5C所示，在与基础衬底1对置的区域具有带状的凸部9。在半导体层3的第1面31上，如图5J所示，设有作为第1电极的n型电极12。在本例中，在包括凸部9在内的半导体层3的第1面31上设有n型电极12。
半导体层3，厚度在2～5μm左右，形成为氮化物半导体的薄膜层叠的结构。例如，半导体层3构成为，在基础衬底1的第1基础面1a上按顺序层叠有第1n型氮化物半导体层、第2n型氮化物半导体层、活性层，第1p型氮化物半导体层、第2p型氮化物半导体层、第3p型氮化物半导体层、和第4p型氮化物半导体层。这些半导体层3，能够由组成式表示为InxAlyGa1－x－ yN(0≤x≤1－1≤y≤1－1≤x+y≤1)，氮化铟(InN)、氮化铝(AlN)、氮化镓(GaN)的混晶为主成分。另外，作为半导体层3所包含的n型杂质，可以使用硅(Si)、锗(Ge)、锡(Sn)、硫(S)、氧(O)、钛(Ti)、锌(Zr)、镉(Cd)等。另外作为p型杂质，可以使用镁(Mg)、锌(Zn)、铍(Be)、锰(Mn)、钙(Ca)、锶(Sr)等。活性层例如能够作为使InGaN的In和Ga的成分比例变化而反复层叠阻挡层、阱层而成的多量子阱结构。活性层可以添加杂质，也可以不添加。
第3p型氮化物半导体层和第4p型氮化物半导体层，为通过蚀刻而以带状突出的方式形成的***3c。***3c的宽度为2～20μm左右，高度为－1.3～0.6μm左右。***3c在长度方向上，在从半导体层3的一个谐振器面至另一个谐振器面的整体的范围存在。***3c的纵长方向的两端面分别被半导体激光元件的谐振器面包含。在各谐振器面上，也可以由铝氧氮化物(AlOxNy(0≤x≤1－1≤y≤1.5))、二氧化硅(SiO2)、五氧化钽(Ta2O5)等的薄膜形成反射层。
如此，半导体激光元件的半导体层3，是多个半导体层层叠而成的层叠体，是作为具有与第1区域W1相比突出的凸部9(第2区域W2)的层叠体的半导体层3，具有位于第1区域W1和第2区域W2上的n型电极12。第1区域W1，在与n型电极12的接触区域，具有表面粗糙度大于其他区域b的粗糙面区域a。还有，表面粗糙度，例如，能够由原子力显微镜(Atomic ForceMicroscope；AFM)测量。在本例中，其他区域b位于粗糙面区域a与凸部9之间。
其他区域b在凸部9的附近沿着该凸部9带状地延伸，粗糙面区域a沿着其他区域b，带状地延伸而配置。这样的粗糙面区域a，通过使配设于基础衬底1的沉积抑制掩模2的至少一部分的表面为粗糙面，从而能够调整位于该沉积抑制掩模2的表面的半导体层3的第1区域W1的一部分(粗糙面区域a)的表面粗糙度。通过使第1区域W1的一部分的表面粗糙度大，从而能够与电极12的连接保持良好。
另外，由于第1区域W1的一部分的表面粗糙度大，能够使晶面取向不同于(000－1)晶面取向和(1－100)晶面取向的晶面位于第1区域W1上。即，第1区域W1的表面，能够具有包含着与(000－1)晶面取向和(1－100)晶面取向不同的晶面取向的晶面。这种情况下，粗糙面区域a，例如，也可以具有A面(11－20)、R面(1－102)等的晶面。
另外，在第1电极12与第1区域W1的接触区域，包含(000－1)晶面取向或(1－100)晶面取向的晶面的面积，可以小于包含与(000－1)晶面取向和(1－100)晶面取向不同的晶面取向的晶面的面积。
在垂直于凸部9的纵长方向的方向(并排方向)上，将第1区域W1的总宽度设为B0，其他区域b的宽度设为B1，粗糙面区域a的宽度设为B2时，其他区域b的宽度B1，为总宽度B0的10％以上且80％以下，粗糙面区域a的宽度B2，为总宽度B0的20％以上且90％以下。
在本例中，作为层叠体的半导体层3，由GaN系半导体构成，第1区域W1的其他区域a和粗糙面区域b，是第1面31的前述3个晶面10a、10b、10c的位于＜11－20＞方向(图5C的左右方向)的2个氮极性面(以下，也称为“N面”)。
其他区域b的表面粗糙度为0.05nm以上且低于1nm，粗糙面区域a的表面粗糙度为1nm以上且低于1000nm。
凸部9，如图7所示，具有位于半导体层3侧的第1凸区域9a、和相对于第1凸区域9a而位于基础衬底1侧(凸部9的前端侧)的第2凸区域9b。第2凸区域9b的杂质浓度比第1凸区域9a的杂质浓度小。第1凸区域9a也可以相对第2凸区域9b而位于凸部9的前端侧。此第1凸区域9a和第2凸区域9b以连接的状态构成连接部。这样的凸部9，能够通过从基础衬底1上，将半导体层3连同基础衬底1的一部分一起分离而形成。
第2凸区域9b的位错密度可以比第1凸区域9a的位错密度小。凸部9是指通过氮化物半导体在基础衬底1的第1基础面1a的露出面E进行晶体生长而形成，第1凸区域9a和第2凸区域9b相连接的状态。这种情况下，作为第1凸区域9a的位错密度，例如为1×104以上且1×107以下，作为第2凸区域9b的位错密度，例如为1×103以上且5×106以下。另外，连接部的位错缺陷，可以比第2凸区域9b的位错缺陷多。另外，连接部的位错缺陷也可以比第1凸区域9a的位错缺陷多。通过在半导体层3的生长时使生长条件变动，能够调整位错密度。即，位错密度也可以比位于所述连接部的上方和下方的区域大。
这样的半导体晶体的作为晶体缺陷的位错的密度，能够通过适宜控制半导体层3的生长条件来进行调整。
第1凸区域9a在凸部9的突出方向的长度，可以比第2凸区域9b在凸部9的突出方向的长度大。另外，第1凸区域9a的表面积，可以比第2凸区域9b的表面积大。
第1区域W1中，可以整个面是粗糙面，也可以只有一部分区域是粗糙面。另外，只有一部分区域是粗糙面时，该粗糙面区域a可以位于凸部9的附近。即，在并排方向，粗糙面区域a的外缘与凸部9之间的区域的面积，可以比粗糙面区域a的另一边的外缘与半导体层3的外缘之间的区域的面积小。
在凸部9的两侧，也可以设置多个粗糙面区域a。在本例中，凸部9位于2个粗糙面区域a之间。另外这种情况下，n型电极12也可以为只覆盖凸部9的两侧的粗糙面区域a之中任意一方的区域的构成。
在前述的实施方式中，对于半导体层3具有带状的凸部9的构成进行了阐述，但在其他实施方式中也可以构成为，第1面31设置相比平坦状的第1区域W1而凹陷的带状的凹部9’(第2区域W2)，以取代凸部9。在这样的构成中，由于第1区域W1或第2区域W2的至少一方，具有晶面取向不同于(000－1)晶面取向和(1－100)晶面取向的晶面，所以也能够出现对于电极等的导体层具有高欧姆接触性的晶面，提高层间的接合可靠性。还有，通过调整剥离半导体层3时的应力发生的方向，能够如图7的虚拟线所示这样形成凹部9′，使晶面10a显现。
本实施方式的半导体元件S，具有与作为基础衬底1的一个主面的平面状的第1基础面1a对置的、GaN系半导体的(000－1)晶面取向的第1面31。第1面31具有平面状的第1区域W1、和相比第1区域W1而凹陷的第2区域W2。因此，第1面31具有包含不同于(000－1)面的晶面取向的多个晶面(第2区域W2)、和位于这些晶面的＜11－20＞方向(图1的左右方向)的2个氮极性面(以下，也称为“N面”)10d、10e(第1区域W1)。另外，多个晶面为，氮极性面10d、10e以外的晶面，例如M面(1－100)、A面(11－20)、R面(1－102)露出。
本发明可以实施以下的方式(1)～(32)。
(1)一种半导体元件，是具有氮化镓的半导体元件，其中，
具备具有第1面的半导体层，所述第1面包括第1区域和作为由所述第1区域突出的带状的凸部或凹陷的凹部的第2区域，
所述第1面之中，所述第1区域或所述第2区域的表面的至少一方，具有包含与(000－1)晶面取向和(1－100)晶面取向不同的晶面取向的晶面。
(2)一种半导体元件，其中，所述半导体层还具有与所述第1面对置的第2面，
所述第1面之中，所述第1区域或所述第2区域的表面的至少一方，具有包含与所述第2面具有的晶面取向相对的晶面取向不同的晶面取向的晶面。
(3)一种半导体元件，其中，所述凸部具有包含互不相同的晶面取向的3个以上的晶面。
(4)一种半导体元件，其中，所述凸部的所述3个以上的晶面之中的1个是包含(000－1)晶面取向和(1－100)晶面取向的晶面。
(5)一种半导体元件，其中，所述第1区域的表面，具有包含与所述第2区域的表面不同的晶面取向的晶面。
(6)一种半导体元件，其中，所述第1区域的表面，具有包含与所述第2区域的表面相同的晶面取向的晶面。
(7)一种半导体元件，其中，还具备配置在所述第1面的所述第1区域和所述第2区域的第1电极。
(8)一种半导体元件，其中，所述第1电极是n型电极。
(9)一种半导体元件，其中，所述半导体层，还具有与第1面对置的第2面，
还具有配置于所述第2面的第2电极。
(10)一种半导体元件，其中，所述第1区域的表面为(000－1)晶面取向。
(11)一种半导体元件，其中，所述第2区域的表面为(000－1)晶面取向。
(12)一种半导体元件，其中，所述第1面具有所述第2区域、和夹隔所述2个区域的多个第2区域。
(13)一种半导体元件，其中，所述多个第2区域的表面，具有包含着与(000－1)晶面取向和(1－100)晶面取向不同的晶面取向的晶面。
(14)一种半导体元件，其中，所述第1区域的表面，具有包含与(000－1)晶面取向和(1－100)晶面取向不同的晶面取向的晶面。
(15)一种半导体元件，其中，所述第1电极与所述第1区域的接触区域，比所述第1电极与所述第2区域的接触区域大。
(16)在所述第1电极与第1区域的接触区域中，包含(000－1)晶面取向或(1－100)晶面取向的晶面的面积，比包含与(000－1)晶面取向和(1－100)晶面取向不同的晶面取向的晶面的面积小。
(17)在所述第1电极与第2区域的接触区域中，包含(000－1)晶面取向或(1－100)晶面取向的晶面的面积，比包含与(000－1)晶面取向和(1－100)晶面取向不同的晶面取向的晶面的面积小。
(18)一种半导体元件，其中，所述凹部具有包含互不相同的晶面取向的多个晶面。
(19)一种半导体元件，其中，所述凹部的所述多个晶面之中的1个是包含(000－1)晶面取向和(1－100)晶面取向的晶面。
(20)一种半导体元件的制造方法，其中，在从所述衬底上剥离所述半导体层时，将所述半导体层与连接于所述半导体层的所述衬底的一部分一起剥离。
(21)一种半导体元件的制造方法，其中，从所述衬底上剥离所述半导体层时，以使所述半导体层的一部分残留在所述衬底上的方式，剥离所述半导体层。
(22)一种半导体元件的制造方法，其中，在形成所述半导体层之前，还具备在所述衬底的所述第1面上，一边使作为所述半导体层的生长起点的区域露出，一边形成掩模的工序，
所述半导体层，从所述区域沿着所述掩模的表面生长。
(23)一种半导体元件的制造方法，其中，所述掩模的表面之中，所述半导体层生长的表面具有凹凸。
(24)一种半导体元件，是具有氮化镓的半导体元件，其中，
具备以衬底为起点进行外延生长的半导体层，所述半导体层具有包括第1区域和与所述第1区域邻接的第2区域的第1面，
所述第2区域，是从所述衬底分离时所形成的剥离面，
所述剥离面，具有包含着与(000－1)晶面取向和(1－100)晶面取向不同的晶面取向的晶面。
(25)一种半导体元件，其中，所述凸部具有第1凸区域、和杂质浓度比所述第1凸区域少的第2凸区域。
(26)一种半导体元件，其中，所述第1凸区域相比所述第2凸区域而位于前端。
(27)一种半导体元件，其中，所述凸部具有第1凸区域、和位错密度比所述第1凸区域少的第2凸区域。
(28)一种半导体元件，其中，所述凸部具有所述第1凸区域和所述第2凸区域连接而成的连接部，
所述连接部的位错密度比所述第1凸区域大。
(29)一种半导体元件，其中，所述凸部具有所述第1凸区域和所述第2凸区域连接而成的连接部，
所述凸部具有第1凸区域、和位错密度比所述第1凸区域少的第2凸区域。
(30)一种半导体元件，其中，所述凸部具有所述第1凸区域和所述第2凸区域连接而成的连接部，
所述连接部的位错密度比所述第1凸区域大。
(31)一种半导体元件，其中，所述凸部7具有所述第1凸区域和所述第2凸区域连接而成的连接部，
所述连接部的位错密度比所述第2凸区域大。
(32)一种半导体元件，其中，所述第1凸区域比所述第2凸区域宽大。
根据本发明的半导体元件，因为半导体元件具有欧姆接触性高的平面部10a～10e，所以不需要进行用于改善半导体层3与绝缘膜15以及半导体层3与n型电极12之间的欧姆接触性的处理工序，就能够得到高接合可靠性，能够将半导体元件例如作为半导体激光元件实现。由此，能够提高半导体元件的生产率，提供量产性优异的半导体元件。
根据本发明的半导体元件的制造方法，不用增加工序数就能够实现具有高欧姆接触性的表面的半导体元件。由此，能够易于具有高接合可靠性的半导体元件的量产。
以上，对于本发明详细进行了说明，但本发明能够不脱离其精神或主要的特征，而以其他各种方式实施。因此，前述的实施方式各个方面只不过是例示，本发明的范围在权利要求的范围中显示，不受说明书本文任何约束。此外，属于权利要求的范围的变形和变更全部在本发明的范围内。
符号说明
1 基础衬底
1a 第1基础面
1b 第2基础面
1d 缘部
2 沉积抑制掩模
3 半导体层
3a 半导体层的残部
3b 平面部
3c ***
4 保护层
5 粘接层
6 支承衬底
9 连接部
9a 第1凸区域
9b 第2凸区域
10a、10b、10c 多个晶面
12 n型电极
14 p型电极
15 绝缘层
16 安装衬底
31 第1面
32 第2面
E 露出面
S 半导体元件

Claims (32)

1.一种半导体元件，是具有氮化镓的半导体元件，其中，
具备具有第1面的半导体层，所述第1面包括第1区域和作为由所述第1区域突出的带状的凸部或由所述第1区域凹陷的带状的凹部的第2区域，
所述第1面之中，所述第1区域或所述第2区域的表面中的至少一方，具有包含与(000－1)晶面取向和(1－100)晶面取向不同的晶面取向的晶面。
2.根据权利要求1所述的半导体元件，其中，
所述半导体层，还具有与所述第1面对置的第2面，
所述第1面之中，所述第1区域或所述第2区域的表面中的至少一方，具有包含与所述第2面具有的晶面取向相对的晶面取向不同的晶面取向的晶面。
3.根据权利要求1或2所述的半导体元件，其中，所述凸部具有包含互不相同的晶面取向的3个以上的晶面。
4.根据权利要求3所述的半导体元件，其中，所述凸部的所述3个以上的晶面之中的1个是包含(000－1)晶面取向和(1－100)晶面取向的晶面。
5.根据权利要求1～4中任一项所述的半导体元件，其中，所述第1区域的表面，具有包含与所述第2区域的表面不同的晶面取向的晶面。
6.根据权利要求1～4中任一项所述的半导体元件，其中，所述第1区域的表面，具有包含与所述第2区域的表面相同的晶面取向的晶面。
7.根据权利要求1～6中任一项所述的半导体元件，其中，还具备配置在所述第1面的所述第1区域和所述第2区域的第1电极。
8.根据权利要求7所述的半导体元件，其中，所述第1电极是n型电极。
9.根据权利要求1～8中任一项所述的半导体元件，其中，所述半导体层还具有与第1面对置的第2面，
还具有配置在所述第2面的第2电极。
10.根据权利要求1～9中任一项所述的半导体元件，其中，所述第1区域的表面是(000－1)晶面取向。
11.根据权利要求1～10中任一项所述的半导体元件，其中，所述第2区域的表面是(000－1)晶面取向。
12.根据权利要求1～11中任一项所述的半导体元件，其中，所述第1面具有所述第2区域、和夹隔所述第2区域的多个第1区域。
13.根据权利要求1～12中任一项所述的半导体元件，其中，所述多个第1区域的表面，具有包含与(000－1)晶面取向和(1－100)晶面取向不同的晶面取向的晶面。
14.根据权利要求1～12中任一项所述的半导体元件，其中，所述第1区域的表面，具有包含与(000－1)晶面取向和(1－100)晶面取向不同的晶面取向的晶面。
15.根据权利要求1～14中任一项所述的半导体元件，其中，所述第1电极与所述第1区域的接触区域，大于所述第1电极与所述第2区域的接触区域。
16.根据权利要求1～15中任一项所述的半导体元件，其中，在所述第1电极与第1区域的接触区域，包含(000－1)晶面取向或(1－100)晶面取向的晶面的面积，小于包含与(000－1)晶面取向和(1－100)晶面取向不同的晶面取向的晶面的面积。
17.根据权利要求1～16中任一项所述的半导体元件，其中，在所述第1电极与第2区域的接触区域，包含(000－1)晶面取向或(1－100)晶面取向的晶面的面积，小于包含与(000－1)晶面取向和(1－100)晶面取向不同的晶面取向的晶面的面积。
18.根据权利要求17所述的半导体元件，其中，所述凹部具有包含互不同相的晶面取向的多个晶面。
19.根据权利要求18所述的半导体元件，其中，所述凹部的所述多个晶面之中的1个是包含(000－1)晶面取向和(1－100)晶面取向的晶面。
20.根据权利要求1～19中任一项所述的半导体元件，其中，所述第1区域还具有粗糙面区域。
21.一种半导体元件的制造方法，其中，具备：
准备衬底的工序；
在所述衬底的第1面上形成具有氮化镓的半导体层的工序；
从所述衬底上剥离所述半导体层的工序，
从所述衬底上剥离所述半导体层时，以使剥离面成为包含与(000－1)晶面取向和(1－100)晶面取向不同的晶面取向的晶面的方式进行剥离。
22.根据权利要求21所述的半导体元件的制造方法，其中，从所述衬底上剥离所述半导体层时，将所述半导体层与连接于所述半导体层的所述衬底的一部分一起剥离。
23.根据权利要求22所述的半导体元件的制造方法，其中，从所述衬底上剥离所述半导体层时，以所述半导体层的一部分残留在所述衬底上的方式剥离所述半导体层。
24.根据权利要求21～23中任一项所述的半导体元件的制造方法，其中，在形成所述半导体层之前，还具备在所述衬底的所述第1面上，一边使作为所述半导体层的生长起点的区域露出，一边形成掩模的工序，
所述半导体层，从所述区域沿着所述掩模的表面生长。
25.根据权利要求21～24中任一项所述的半导体元件的制造方法，其中，所述掩模的表面之中，所述半导体层生长的表面具有凹凸。
26.一种半导体元件，是具有氮化镓的半导体元件，其中，
具备以衬底为起点进行外延生长的半导体层，所述半导体层具有包括第1区域和与所述第1区域邻接的第2区域的第1面，
所述第2区域是从所述衬底分离时所形成的剥离面，
所述剥离面具有包含与(000－1)晶面取向和(1－100)晶面取向不同的晶面取向的晶面。
27.根据权利要求25或26所述的半导体元件，其中，所述凸部具有第1凸区域、和杂质浓度比所述第1凸区域少的第2凸区域。
28.根据权利要求27所述的半导体元件，其中，所述第1凸区域相对于所述第2凸区域位于前端。
29.根据权利要求27所述的半导体元件，其中，所述凸部具有第1凸区域、和位错密度比所述第1凸区域少的第2凸区域。
30.根据权利要求27所述的半导体元件，其中，所述凸部具有所述第1凸区域和所述第2凸区域连接而成的连接部，
所述连接部的位错密度大于所述第1凸区域。
31.根据权利要求28所述的半导体元件，其中，所述凸部7具有所述第1凸区域和所述第2凸区域连接而成的连接部，
所述连接部的位错密度大于所述第2凸区域。
32.根据权利要求27所述的半导体元件，其中，所述第1凸区域比所述第2凸区域宽大。
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