CN114036096B - 一种基于总线接口的读控制器 - Google Patents

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Abstract

本发明涉及一种基于总线接口的读控制器，该读控制器包括***总线接口模块、访问处理模块、数据缓冲模块、SPI接口模块和启动模块；其中，读控制器还连接有配置模块。启动模块用于接收所述配置模块内置的配置命令和/或所述***总线传输过来的配置命令，再对SPI接口模块的工作模式进行初始化；***总线接口模块用于在所述启动模块确定读控制器启动完成后，每当接收到所述***总线传输过来的一个读操作命令，则从该读操作命令中解析出有效地址并输出至所述访问处理模块；所述访问处理模块用于根据所述***总线接口模块先后接收到的两个读操作命令对应的有效地址的连续性，触发所述数据存储器内的数据传输至所述数据缓冲模块。

Description

一种基于总线接口的读控制器
技术领域
本发明涉及SPI接口的数据传输的技术领域，尤其涉及一种基于总线接口的读控制器，具体涉及到基于SPI接口的flash控制器。
背景技术
在微控制器单元(Micro Control Unit，MCU)中，大多数情况下都需要一个非易失存储器来存储软件代码及数据。Embeded flash(嵌入式闪存)/external nor flash(外设的nor闪存)/nand flash(nand闪存)为较常见的非易失存储器形式，nor flash的地址线和数据线是分开的，nand flash的地址线和数据线一般是共用的，考虑到传输效率，norflash可能用来作为中央处理器(Central Processing Unit，CPU)的代码运行空间，这样不必再把代码读到***RAM中。其中，大部分MCU中，中央处理器都是通过SPI接口连接flash。
通常情况下，标准SPI传输模式配置下的数据传输速率比较慢，具体在微控制器单元(Micro Control Unit，MCU)中的中央处理器(Central Processing Unit，CPU)，对非易失性存储器(比如flash，作为SPI接口的外挂存储器)访问的过程中，每访问一个地址都需要CPU进行干预且需要进行跨地址段访问数据，这样一来，当SPI接口接收到的数据读写指令增加后，会花费大部分时间在与CPU的交互上；同时，非易失性存储器，比如flash，受限于封装成本，不可能将其IO引脚设计得特别多，所以大多数flash在现有引脚资源的基础上无法利用多线传输模式来达到flash的最大传输速度。
因此，随着芯片生产工艺的不断提高，芯片的内核时钟的运行频率不断增加，非易失性存储器的访问速率难以满足***高频时钟实时读取的需求，也导致***启动变慢，响应慢等问题。
发明内容
针对以上问题，本发明的目的在于提供一种基于总线接口的读控制器，利用专门供***启动的模块和专门初始化SPI接口的模块，在SPI接口模块相应的工作模式下，支持启动所述读控制器从外设的数据存储器连续读取数据，提高从所述数据存储器内读取数据的速度。具体的技术方案如下：
一种基于总线接口的读控制器，读控制器通过***总线与CPU耦接，读控制器通过SPI总线与数据存储器耦接；读控制器包括***总线接口模块、访问处理模块、数据缓冲模块、SPI接口模块和启动模块；其中，读控制器的内部还包括配置模块，或读控制器的外部连接有配置模块；启动模块，用于接收所述配置模块内置的配置命令和/或所述***总线传输过来的配置命令，再利用所接收的配置命令对SPI接口模块的工作模式进行初始化，以产生预设组合工作模式所需的参数，并触发所述***总线发送读操作命令；***总线接口模块，连接在所述***总线和所述访问处理模块之间，用于在所述启动模块确定读控制器启动完成后，每当接收到所述***总线传输过来的一个读操作命令，则从该读操作命令中解析出有效地址，再将解析出的有效地址输出至所述访问处理模块；所述访问处理模块，用于根据预设的两个读操作命令对应的有效地址的连续性，触发所述数据存储器内的数据传输至所述数据缓冲模块；其中，预设的两个读操作命令是所述***总线接口模块先后接收到的两个读操作命令；触发的动作是在预设组合工作模式下进行。
进一步地，所述根据预设的两个读操作命令对应的有效地址的连续性，触发所述数据存储器内的数据传输至所述数据缓冲模块的方法包括当所述访问处理模块检测到所述预设的两个读操作命令对应的有效地址是连续时，触发所述数据存储器内的数据传输至所述数据缓冲模块，同时触发所述数据缓冲模块内缓存的数据传输至所述***总线；当所述访问处理模块检测到所述预设的两个读操作命令对应的有效地址不是连续时，中止所述数据存储器向所述数据缓冲模块传输数据，并清空所述数据缓冲模块内缓存的数据，同时，将下一个读操作命令更新为所述当前一个读操作命令，直至所述预设的两个读操作命令对应的有效地址是连续时，控制所述数据存储器内的数据传输至所述数据缓冲模块；其中，所述预设的两个读操作命令包括当前一个读操作命令和下一个读操作命令，当前一个读操作命令是所述***总线接口模块当前一次接收到的一个读操作命令，下一个读操作命令是所述***总线接口模块下一次接收到的一个读操作命令。
进一步地，若所述当前一个读操作命令在所述***总线接口模块内对应解析出的尾地址与所述下一个读操作命令在所述***总线接口模块内对应解析出的首地址在内存空间中的存储顺序是相邻的，则确定所述预设的两个读操作命令对应的有效地址是连续。
进一步地，所述***总线接口模块用于将接收到的第一个读操作命令对应解析出的有效地址配置为访问起始地址；所述访问处理模块，还用于以所述访问起始地址为起始写缓存有效地址，每当利用地址偏移的方式为所述数据缓冲模块配置一个写缓存有效地址，则在所述预设的两个读操作命令对应的有效地址是连续时，触发所述数据存储器内对应地址处的数据传输至所述数据缓冲模块中的最新配置的写缓存有效地址处。
进一步地，所述根据所述预设的两个读操作命令对应的有效地址的连续性，触发所述数据存储器内的数据传输至所述数据缓冲模块的方法还包括在所述预设的两个读操作命令对应的有效地址是连续的情况下，若检测到所述数据缓冲模块内的数据存储空间处于写满状态，则触发所述数据存储器暂停向所述数据缓冲模块传输数据，并将当前配置出的写缓存有效地址记为中止传输地址，直到所述预设的两个读操作命令对应的有效地址是连续时，触发所述数据缓冲模块内缓存的数据传输至所述***总线以使得所述数据缓冲模块腾出空的存储空间，同时以所述中止传输地址为所述起始写缓存有效地址，利用地址偏移的方式为所述数据缓冲模块配置新的写缓存有效地址，并触发所述数据存储器内存储的数据传输至所述数据缓冲模块中。
进一步地，所述以所述访问起始地址为起始写缓存有效地址，每当利用地址偏移的方式为所述数据缓冲模块配置一个写缓存有效地址，则在所述预设的两个读操作命令对应的有效地址是连续时，触发所述数据存储器内对应地址处的数据传输至所述数据缓冲模块中的最新配置的写缓存有效地址处的方式包括将所述访问起始地址设置为所述数据缓冲模块内的起始写缓存有效地址，并将所述访问起始地址对应的所述第一个读操作命令设置为所述当前一个读操作命令，再在所述预设的两个读操作命令对应的有效地址是连续时，触发所述数据存储器内的数据传输至所述起始写缓存有效地址；同时对所述起始写缓存有效地址进行加一处理，为所述数据缓冲模块配置当前一个写缓存有效地址，再在所述预设的两个读操作命令对应的有效地址是连续时，触发所述数据存储器内的数据传输至当前一个写缓存有效地址；每当对所述当前一个写缓存有效地址进行加一处理，则为所述数据缓冲模块配置下一个写缓存有效地址，再将下一个写缓存有效地址更新为所述当前一个写缓存有效地址，如此重复，直至所述数据缓冲模块内的数据存储空间处于写满状态；其中，前述加一处理所产生的地址值变化量是属于所述数据缓冲模块内允许的地址偏移量；在硬件实现前述加一处理时，使用计数寄存器进行计数以维持所述写缓存有效地址的加一处理对应的命令自动执行，该计数寄存器是设计在所述数据缓冲模块内或所述访问处理模块内。
进一步地，当所述预设的两个读操作命令对应的有效地址不是连续时，在所述预设的两个读操作命令对应的有效地址中，所述访问处理模块将最新获得的一个有效地址更新为所述起始写缓存有效地址；其中，所述预设的两个读操作命令对应的有效地址不是连续时，表示所述预设的两个读操作命令是属于不同的代码分支，且都来源于所述***总线。
进一步地，所述启动模块，用于利用所述配置模块内置的配置命令传输过来的配置命令和/或所述***总线传输过来的配置命令，将所述SPI接口模块的工作模式配置为预设组合工作模式，以实现对SPI接口模块的工作模式进行初始化，在完成前述的初始化后，确定所述读控制器启动完成，并反馈给所述***总线；所述访问处理模块，用于以所述访问起始地址为起始读缓存有效地址，每当利用地址偏移的方式为所述数据存储器配置一个读缓存有效地址，则在所述预设的两个读操作命令对应的有效地址是连续时，触发所述数据缓冲模块按照所述预设组合工作模式从所述数据存储器读取数据；其中，读缓存有效地址与所述写缓存有效地址在所述预设组合工作模式下产生的地址偏移量是相等。
进一步地，所述访问处理模块，还用于根据所述预设的两个读操作命令对应的有效地址的连续性，为所述数据存储器更新所述起始读缓存有效地址；所述访问处理模块，还用于根据所述预设的两个读操作命令对应的有效地址的连续性，触发所述数据缓冲模块按照所述预设组合工作模式从数据存储器内读取数据。
进一步地，所述根据所述预设的两个读操作命令对应的有效地址的连续性，为所述数据存储器更新所述起始读缓存有效地址的方法包括当所述访问处理模块检测到所述预设的两个读操作命令对应的有效地址不是连续时，在所述预设的两个读操作命令对应的有效地址中，将最新获得的一个有效地址更新为所述起始读缓存有效地址；当所述访问处理模块检测到所述预设的两个读操作命令对应的有效地址是连续时，继续以所述访问起始地址为起始读缓存有效地址，利用地址偏移的方式为所述数据存储器配置所述读缓存有效地址，不对所述起始读缓存有效地址进行更新；其中，所述读缓存有效地址与所述写缓存有效地址保持相等。
进一步地，所述根据所述预设的两个读操作命令对应的有效地址的连续性，触发所述数据缓冲模块按照所述预设组合工作模式从数据存储器内读取数据的方法包括当所述访问处理模块检测到所述预设的两个读操作命令对应的有效地址是连续时，触发所述数据缓冲模块按照所述预设组合工作模式读取出所述数据存储器内的最新配置的读缓存有效地址处的数据；当所述访问处理模块检测到所述预设的两个读操作命令对应的有效地址不是连续时，控制所述数据缓冲模块停止从所述数据存储器读取数据，直至检测到所述访问处理模块检测到所述预设的两个读操作命令对应的有效地址是连续时，再触发所述数据缓冲模块按照所述预设组合工作模式读取出所述数据存储器内的最新配置的读缓存有效地址处的数据。
进一步地，所述以所述访问起始地址为起始读缓存有效地址，每当利用地址偏移的方式为所述数据存储器配置一个读缓存有效地址，则在所述预设的两个读操作命令对应的有效地址是连续时，触发所述数据缓冲模块按照所述预设组合工作模式从所述数据存储器读取数据的方式包括将所述访问起始地址设置为所述数据存储器内的起始读缓存有效地址，当所述预设的两个读操作命令对应的有效地址是连续时，触发所述数据缓冲模块按照所述预设组合工作模式从所述数据存储器的起始读缓存有效地址处读取数据，同时对所述起始读缓存有效地址进行加一处理，为所述数据存储器配置当前一个读缓存有效地址，再在所述预设的两个读操作命令对应的有效地址是连续时，触发所述数据缓冲模块按照所述预设组合工作模式从所述数据存储器的所述当前一个读缓存有效地址处读取数据；每当对所述当前一个读缓存有效地址进行加一处理，则为所述数据存储器配置下一个读缓存有效地址，再将下一个读缓存有效地址更新为当前一个读缓存有效地址，如此重复，直至所述数据缓冲模块内的数据存储空间处于写满状态；在硬件实现前述加一处理的过程中，使用计数寄存器进行计数以维持所述读缓存有效地址的加一处理对应的命令自动执行，该计数寄存器是设计在所述数据存储器内或所述访问处理模块内。
进一步地，所述数据存储器是flash存储器；所述预设组合工作模式的工作方式包括首先将所述flash存储器配置为多线模式；在所述***总线接口模块获得读操作命令并对应解析出有效地址时，所述SPI接口模块先向所述flash存储器发送预设命令码以配置所述flash存储器的时序触发模式，再开始触发所述访问处理模块向所述flash存储器发送所述起始读缓存有效地址，然后向所述flash存储器发送连续读命令序列，以配置出所述数据缓冲模块连续访问所述flash存储器的工作模式；在所述SPI接口模块向所述flash存储器发送完所述连续读命令序列后，再经过一个预设延时周期，才允许所述flash存储器内的数据开始传输至所述数据缓冲模块；其中，所述启动模块为所述SPI接口模块提供预设命令码、连续读命令序列以及预设延时周期的参数，实现利用所接收的配置命令对所述SPI接口模块的工作模式进行初始化。
进一步地，所述配置模块是一次性可编程存储器或ROM，其中，所述配置命令是由待烧录入所述flash存储器的程序代码段组成，使得所述flash存储器成为程序运行区；所述flash存储器为Nor flash存储器，所述读控制器通过控制信号线、数据信号线和地址信号线与Nor flash存储器连接；其中，所述读操作命令的长度小于或等于32位，所述flash存储器与所述读控制器之间传输的数据的长度也是小于或等于32比特位。
进一步地，在所述flash存储器往所述数据缓冲模块传输数据时，所述flash存储器以字节为单位进行数据分批传输，其中，每一批数据的存储容量是第一预设数量个字节，所述数据缓冲模块内部的数据存储空间是RAM；所述数据缓冲模块往所述***总线传输数据时，所述数据缓冲模块是以字为单位进行数据分批传输，其中，每一批数据的存储容量是第二预设数量个字，每个字的长度在所述读控制器内被配置为32比特位，使得所述数据缓冲模块每往所述***总线传输一批数据，则控制所述flash存储器往所述数据缓冲模块传输数据的次数是第二预设数量与第一预设数量的比值的四倍；当所述数据缓冲模块每往所述***总线传输第三预设数量批数据后，确定所述读控制器结束执行所述***总线传输过来的一个读操作命令，其中，该读操作命令被解析出的有效地址等效于存储容量为第三预设数量与第二预设数量的乘积个字的数据的存储地址，使得读取的数据的长度等于32比特位时，被解析出的有效地址的数量等于第三预设数量与第二预设数量的乘积。
进一步地，所述SPI接口模块还用于接收来自所述***总线的写操作命令，再按照SPI工作模式下的预定义时序，将写操作命令转换成所述flash存储器支持的命令格式，实现对所述SPI接口模块外设的存储器的写操作，并向所述***总线反馈当前对所述flash存储器写操作的执行状态，以使得SPI工作模式下的预定义时序成为对所述flash存储器的有效写时序；其中，所述flash存储器支持的命令格式包括写时序对应的地址、数据和控制信号。
与现有技术相比，本发明的有益技术效果在于，本发明公开的访问处理模块在所述启动模块的启动作用下，将***总线接口模块解析出的起始地址分别配置为对应数据存储空间内的起始偏移地址，再利用解析得到的有效地址在SPI接口模块初始化的工作模式下形成连续传输的特征，使得读缓存有效地址和写缓存有效地址都能跟随所述数据缓冲模块与所述数据存储器之间的数据交互需求而自动执行偏移，支持启动高速读取SPI接口的外设存储器，不需要CPU的频繁干预，让MCU摆脱了一定在其内部嵌入flash存储器的局限，提高所述读控制器访问所述数据存储器的速率。
附图说明
图1为本发明公开一种基于总线接口的读控制器的模块结构示意图。
具体实施方式
下面结合附图对本发明的具体实施方式作进一步说明。以下实施方式中所涉及到的各单元模块均为逻辑电路，一个逻辑电路可以是一个物理单元、也可以是由多个逻辑器件按照一定的读写时序和信号逻辑变化组合而成的状态机，也可以是一个物理单元的一部分，还可以以多个物理单元的组合实现。此外，为了突出本发明的创新部分，本发明实施方式中并没有将与解决本发明所提出的技术问题关系不太密切的单元引入，但这并不表明本发明实施方式中不存在其它的单元。
在现有技术中，MCU中的CPU通常无法直接访问MCU所处的片上***中的flash存储器，而是通过flash控制器来访问flash存储器。flash控制器将CPU在***总线上发送的操作指令转换成flash存储器特定的接口时序，来实现对flash存储器的操作。
参考图1，本发明实施例公开一种基于总线接口的读控制器，读控制器通过***总线与CPU耦接，读控制器通过SPI总线与数据存储器耦接，表明读控制器与CPU之间存在用于信号交互的数据通道，控制器与数据存储器之间存在用于信号交互的数据通道，无论是***总线还是SPI总线，都可以划分为数据总线、地址总线和控制总线，分别在相应的功能部件之间进行传输数据、数据地址和控制信号。其中，CPU通过地址总线、数据总线和控制总线与读控制器双向连接，读控制器至少通过控制信号线和数据信号线与flash存储器连接。
如图1所示，所述读控制器包括***总线接口模块、访问处理模块、数据缓冲模块、SPI接口模块和启动模块，作为所述读控制器访问所述数据存储器的必要组成部件，以保证必要的读取速度；在本实施例中，数据存储器是一种非易失存储器，该数据存储器包括但不限于Nor flash和Nand flash。基于设计成本考虑，可选地，所述读控制器的内部还包括配置模块，或所述读控制器的外部连接有配置模块，以配置所述读控制器的相关读操作模式。在本实施例中，启动模块，用于接收所述配置模块内置的配置命令和/或所述***总线传输过来的配置命令，则所述启动模块可以自主决定所述读控制器是从所述配置模块内配置的相关配置命令启动还是从CPU传输的配置命令启动，这一启动的过程可以理解为利用所接收的配置命令对SPI接口模块的工作模式进行初始化，以触发所述***总线发送读操作命令，即在对SPI接口模块的工作模式初始化之后，可以向CPU请求发送读操作命令,则触发所述***总线发送读操作命令。所述配置模块是ROM/EFUSE时，通过改变ROM/EFUSE内置的配置命令可以实现不同类型的外设存储的自启动，本实施例中主要是用于对SPI接口的外设存储器的读取操作的自动启动，丰富所述读控制器的电路的使用场景。
在一些实施例中，利用所接收的配置命令对SPI接口模块的工作模式进行初始化后，以产生预设组合工作模式所需的参数，包括但不限于延时参数、命令序列的参数、SPI接口的传输模式种类及数量等，可以确定所述数据存储器在作为程序运行空间时所需配置的行为模式(即对应执行的代码分支)；在一些实施例中，对SPI接口模块的工作模式进行初始化后，可以确定所述读控制器的SPI接口模块的接口时序，包括设置好读操作的源地址、读操作的目的地址和读操作的搬运方向。其中，触发所述***总线发送读操作命令也是形成预设组合工作模式的必要条件，以加速所述读控制器的读取速度。
***总线接口模块，连接在所述***总线和所述访问处理模块之间，用于在所述启动模块确定读控制器启动完成后，每当接收到所述***总线传输过来的一个读操作命令，则对该读操作命令进行解析，并将解析得到的读控制指令及其对应的有效地址输出至所述访问处理模块，该有效地址与该读操作命令相对应，使得该有效地址处返回所述***总线的数据与读操作命令是相对应。具体地，所述***总线接口模块还用于将第一个读操作命令对应解析出的有效地址配置为访问起始地址，以便于在该访问起始地址的基础上，通过在所述读控制器内设计计数器，来从该访问起始地址开始去遍历所述数据存储器、所述数据缓冲模块或其他具备数据存储功能的存储空间的连续地址单元，计数器是按照初始化出的SPI接口模块的接口时序加一计数，相应地在硬件中是自动访问下一个地址，则相对于所述访问起始地址发生地址偏移操作，因而在本实施例中属于自动加一计数并自动访问相邻的一个地址单元的过程，但不依靠CPU的软件干预；在一些实施过程中，前述的访问起始地址可以被自动更新，具体的更新时间是根据获取的读操作命令及其解析的有效地址信息相关。
所述访问处理模块，用于根据预设的两个读操作命令对应的有效地址的连续性，触发所述数据存储器内的数据传输至所述数据缓冲模块，即通过判断预设的两个读操作命令在所述***总线接口模块内解析出的有效地址的连续性(在存储空间中是否为相邻的位置关系)，来控制所述数据存储器向所述数据缓冲模块传输数据的动作，也可以将预设的两个读操作命令对应的有效地址的连续性理解为所述***总线接口模块先后接收到的两个读操作命令的连续性；其中，预设的两个读操作命令是所述***总线接口模块先后接收到的两个读操作命令；每个读操作命令对应的有效地址是该读操作命令在***总线接口模块中解析出来的地址，包括数据缓冲模块内的地址和数据存储器内的地址。需要说明的是，所述数据存储器向所述数据缓冲模块传输数据的过程，需要先将相关功能寄存器的片选信号或片选信号置为低电平而起到触发作用；其中，所述***总线接口模块解析输出的有效地址是代表所述***总线传输过来相应的读操作命令实际定位的内存地址；需要说明的是，所述读操作命令都是由连续的字节序列组成，对应解析出的有效地址是由一个或一个以上地址段组成，组成所述有效地址的地址段在存储空间内的顺序是连续的，以使得所述读操作命令中解析出的地址段与所述数据存储器传输至所述数据缓冲模块内的数据是一一对应，也意味着所述有效地址中存在相邻的两个地址段；在一些实施例中，同一个读操作命令对应解析出的多个有效地址连续时，表示该读操作命令实际定位的地址单元在内存空间中的存储顺序是连续的，以便于所述数据缓冲模块从所述数据存储器内连续读取数据，所述读控制器连续访问所述数据存储器；在此基础上，所述预设的两个读操作命令对应的有效地址是连续时，才触发所述数据存储器内的数据传输至所述数据缓冲模块，便于在所述***总线接口模块先后接收到的两个读操作命令对应的有效地址是连续时，确定出相邻的两个读操作命令，从而让外部连续访问对应解析出的有效地址，并在所述数据存储器或所述数据缓冲模块内命中的对应的数据，实现所述读控制器连续访问所述数据存储器，从而所述***总线接口模块实际解析出的有效地址的连续与否能够影响所述数据存储器的读取地址的连续性，直接影响数据读取的连续性和中断机率。
综上，本发明公开的访问处理模块在所述启动模块的启动作用下，将***总线接口模块解析出的起始地址分别配置为对应数据存储空间内的起始偏移地址，再利用解析得到的有效地址在SPI接口模块初始化的工作模式下形成连续传输的特征，使得读缓存有效地址和写缓存有效地址都能跟随所述数据缓冲模块与所述数据存储器之间的数据交互需求而自动执行偏移，支持启动高速读取SPI接口的外设存储器，不需要CPU的频繁干预，让MCU摆脱了一定在其内部嵌入flash存储器的局限，提高所述读控制器访问所述数据存储器的速率，同时可以满足SPI接口的多种传输模式的读取需求，从而加快所述读控制器的启动速度，提高相关读操作的响应速度。
作为一种实施例，所述根据预设的两个读操作命令对应的有效地址的连续性，触发所述数据存储器内的数据传输至所述数据缓冲模块的方法包括：当所述访问处理模块检测到所述预设的两个读操作命令对应的有效地址是连续时，确定当前一个读操作命令适用于连续访问所述数据缓冲模块内的数据，并触发所述数据存储器内的数据传输至所述数据缓冲模块，使得当前一个读操作命令对应的有效地址定位到所述数据缓冲模块的相应存储地址；同时触发所述数据缓冲模块内缓存的数据传输至所述***总线。
具体地，所述访问处理模块检测到所述预设的两个读操作命令对应的有效地址是连续时，表示依据所述***总线先后传输过来的两个读操作命令是可以组成连续的命令序列，而且，基于存储顺序，这两个读操作命令在所述***总线接口模块内解析出的有效地址在同一存储空间内是存储顺序连续的两个地址，也表示该读操作命令所需读取的数据在所述数据缓冲模块内存在目标寻址地址，则所述访问处理模块触发所述数据存储器内对应寻址地址处存储的数据传输至所述数据缓冲模块中，具体的触发方式包括拉低所述访问处理模块的片选信号、拉低所述数据缓冲模块的读使能信号、和/或拉低所述数据存储器的写使能信号，以维持所述数据存储器内存储的数据序列传输至所述数据缓冲模块；同时，所述数据缓冲模块内存储的数据也会传输到所述***总线上。
需要说明的是，所述预设的两个读操作命令包括当前一个读操作命令和下一个读操作命令，当前一个读操作命令是所述***总线接口模块当前一次接收到的一个读操作命令，上一个读操作命令是所述***总线接口模块上一次接收到的一个读操作命令，下一个读操作命令是所述***总线接口模块下一次接收到的一个读操作命令。
当所述访问处理模块判断到所述预设的两个读操作命令对应的有效地址不是连续时，确定当前一个读操作命令不适用于连续访问所述数据缓冲模块内的数据，并表示依据所述***总线当前传输过来的读操作命令解析并经过自动偏移而得到的有效地址没有命中所述数据缓冲模块内部的目标寻址地址，该目标寻址地址能够与下一个读操作命令对应的有效地址存在一段地址段的间隔，则所述访问处理模块中止所述数据存储器向所述数据缓冲模块传输数据，只是暂时中断所述数据存储器向所述数据缓冲模块写入数据，具体的中止方式包括拉高所述访问处理模块的片选信号、拉高所述数据缓冲模块的读使能信号、和/或拉高所述数据存储器的写使能信号，使得相关的片选信号由低电平翻转为高电平，禁止所述数据存储器内存储的数据序列传输至所述数据缓冲模块；此时，所述***总线接口模块仍保持接收新的读操作命令并解析出新的读控制指令及其对应的有效地址，而所述数据缓冲模块内存储的数据被视为无效数据，则清空所述数据缓冲模块内当前缓存的数据。
在一种实施例中，所述***总线接口模块接收到下一个读操作命令并解析出对应的有效地址时，判断当前一个读操作命令对应的有效地址与下一个读操作命令对应的有效地址是否为连续，是则触发所述数据存储器内对应地址处存储的数据传输至所述数据缓冲模块中，否则清空所述数据缓冲模块内当前缓存的数据，并继续等待后续一次(即下下一次，相对于下一次而言，在时间上相对延迟的一次)接收到的读操作命令在所述***总线接口模块内解析出的有效地址与所述下一个读操作命令对应的有效地址是连续的，需要说明的是，在这一等待过程中，每次进行有效地址连续性判断之前，先将下一个读操作命令更新为当前一个读操作命令，并将下一个读操作命令对应的有效地址更新为当前一个读操作命令对应的有效地址；另外，所述***总线接口模块后续接收到的一个读操作命令是支持更新为当前一个读操作命令，当前一个读操作命令是支持更新为上一个读操作命令；从而形成所述预设的两个读操作命令，进而才判断所述预设的两个读操作命令对应的有效地址是不是连续。
在上述实施例中，若所述当前一个读操作命令在所述***总线接口模块内对应解析出的尾地址与所述下一个读操作命令在所述***总线接口模块内对应解析出的首地址在内存空间中的存储顺序是相邻的，则确定所述访问处理模块检测到所述预设的两个读操作命令对应的有效地址是连续；其中，所述当前一个读操作命令在所述***总线接口模块内对应解析出的尾地址可以是对应解析出的唯一一个有效地址，也可以是对应解析出的多个有效地址中的最后一个有效地址，即所述当前一个读操作命令对应解析出来一个地址段，该地址段是由多个有效地址组成，本实施例将最后传输过来的一个有效地址设计为前述的尾地址，即前述的最后一个有效地址。同理地，所述下一个读操作命令在所述***总线接口模块内对应解析出的首地址，可以是对应解析出的唯一一个有效地址，也可以是对应解析出的多个有效地址中的第一个有效地址，即下一个读操作命令对应解析出来一个地址段，该地址段是由多个有效地址组成，本实施例将最先传输过来的一个有效地址设计为前述的首地址，即前述的第一个有效地址。其中，每一个读操作命令都是字节连续的命令序列，支持当前一个读操作命令对应解析出的尾地址与下一个读操作命令对应解析出的首地址之间的存储顺序的判断。从而限定形成当前一个读操作命令和下一个读操作命令在时间上的传输顺序，以及它们对应解析出的有效地址在存储空间上的排列顺序，以便于对至少两个读操作命令的连续性进行有效的判断，获得在存储空间内连续排列的命令序列，并在此基础上再触发所述数据存储器内的数据传输至所述数据缓冲模块。
综上，本实施例根据当前传输过来的一个读操作命令对应的连续性，确定其是否适用于访问所述数据缓冲模块内的数据，从而选择从所述数据存储器读取数据和禁止从所述数据存储器内读取数据，确保所述读控制器依据所述读操作命令从所述数据存储器内连续读取出的数据，是能够连续被所述数据缓冲模块有效接收的，使得所述数据存储器能够自动向所述数据缓冲模块连续地传输数据，减少CPU的交互操作和跨地址段读取的频率。
作为一种实施例，所述访问处理模块，还用于以所述访问起始地址为起始写缓存有效地址，每当利用地址偏移的方式为所述数据缓冲模块配置一个写缓存有效地址，则在所述访问处理模块检测到所述预设的两个读操作命令对应的有效地址是连续时，触发所述数据存储器内对应地址处的数据传输至所述数据缓冲模块中的最新配置的写缓存有效地址处。在所述访问处理模块中，以所述访问起始地址为起始写缓存有效地址，可以作为写地址指针，并将所述访问起始地址对应的所述第一个读操作命令设置为所述当前一个读操作命令，在所述预设的两个读操作命令对应的有效地址是连续时，触发所述数据存储器内的数据传输至所述起始写缓存有效地址，以使得所述读操作命令对应的有效地址所包括的子地址与所述数据存储器内需要传输至所述数据缓冲模块内的数据是一一对应的，并确定所述读操作命令对应解析出的有效地址是能够命中所述数据存储器内的相应数据。具体地，所述SPI接口模块规定的接口时序的控制下，确定好所述起始写缓存有效地址，可以使用计数器计数的方式，驱动所述起始写缓存有效地址开始进行地址偏移，每自动计数一次，即计数器自动累加一次，则所述访问处理模块控制所述数据缓冲模块或所述数据存储器按顺序发生一次地址偏移操作，形成前述的地址偏移的方式，从而为所述数据缓冲模块配置一个写缓存有效地址；等效地，写地址指针从所述数据缓冲模块内部的数据存储空间的第一个地址单元开始，通过自动加一的方式，顺序地指向每一个目标地址单元，其中，每一个目标地址单元对应配置为所述写缓存有效地址，用于存储传输至所述数据缓冲模块的对应的数据，即一个目标地址单元命中所述数据存储器内的数据。因此，每发生一次地址偏移，只要判断出所述预设的两个读操作命令对应的有效地址是连续时，则触发所述数据存储器内的数据传输至所述数据缓冲模块内最新配置出的写缓存有效地址处，可以是实现按照规定的接口时序分批次传输并命中的，同时记录当前传输的数据对应的写缓存有效地址。同时，所述读控制器为了响应所述读操作命令的请求，需控制所述数据缓冲模块内存储的数据传输到所述***总线上，具体是按照所述***总线接口模块规定的接口时序进行分批次地传输。同时，所述***总线接口模块仍保持接收所述***总线传输过来的新的读命令操作。从而在所述数据缓冲模块内为先后来源于所述数据存储器的数据，提供位置彼此相邻的写缓存有效地址，以实现配置出自动适应每个数据的传输要求的写缓存有效地址，保证数据的连续传输，提高所述数据缓冲模块读取数据的速率。
优选地，所述访问处理模块，用于在检测到所述预设的两个读操作命令对应的有效地址是连续的情况下，表示依据所述***总线当前传输过来的一个读操作命令适用于访问所述数据缓冲模块内部对应的存储地址，也表示该读操作命令所需读取的数据命中所述数据缓冲模块内对应的存储地址，然而，若检测到所述数据缓冲模块内的数据存储空间处于写满状态，即所述数据缓冲模块已经被所述数据存储器写满；此时配置出的写缓存有效地址可能是所述数据缓冲模块内的数据存储空间内的一个地址，但由于所述数据缓冲模块内的数据存储空间已经被写满，所以无法继续往该数据存储空间写入新的地址，否则会出现溢出现象，导致本该传输回所述***总线的数据出现丢失，因此，本实施例中的所述访问处理模块控制所述数据存储器暂停向所述数据缓冲模块传输数据，同时记录下当前配置出的写缓存有效地址，并记为中止传输地址，以便于所述读控制器后续从所述中止传输地址开始继续在所述数据缓冲模块内配置新的写缓存有效地址。其中，控制所述数据存储器暂停向所述数据缓冲模块传输数据的具体方式包括拉高所述访问处理模块的片选信号、拉高所述数据缓冲模块的读使能信号、和/或拉高所述数据存储器的写使能信号，使得相关的片选信号由低电平翻转为高电平，禁止所述数据存储器内存储的数据序列传输至所述数据缓冲模块，此时所述数据缓冲模块内存储的数据仍属于有效数据，不能清空所述数据缓冲模块内当前缓存的数据。然后，所述访问处理模块判断所述下一个读操作命令对应的有效地址与所述当前一个读操作命令对应的有效地址是否为连续，是则触发所述数据缓冲模块内缓存的数据传输至所述***总线，以使得所述数据缓冲模块腾出空的存储空间，即让所述数据缓冲模块变为非满状态，同时以所述中止传输地址为所述起始写缓存有效地址，利用地址偏移的方式为所述数据缓冲模块配置新的写缓存有效地址，则包括所述起始写缓存有效地址在内的新配置的写缓存有效地址都有可能被更新为所述最新配置的写缓存有效地址；同时触发所述数据存储器内对应地址处存储的数据传输至所述数据缓冲模块中的最新配置的写缓存有效地址处，此时，所述最新配置出的写缓存有效地址是所述数据缓冲模块处于写满状态下记录的写缓存有效地址，没有随着所述下一个读操作命令的到来而被更新，即所述下一个读操作命令对应的有效地址没有更新为写缓存有效地址，因此从该最新配置出的写缓存有效地址开始，每当利用地址偏移的方式为所述数据缓冲模块配置一个新的写缓存有效地址，则在所述访问处理模块检测到所述预设的两个读操作命令对应的有效地址是连续时，触发所述数据存储器内对应地址处的数据传输至所述数据缓冲模块中的最新配置的写缓存有效地址处，以保证所述数据存储器内的数据写入所述数据缓冲模块的连续性，至少保证先后传输的数据在所述数据缓冲模块内对应存储的目标地址的连续性。
另一方面，若判断到所述下一个读操作命令对应的有效地址与所述当前一个读操作命令对应的有效地址不是连续，则清空所述数据缓冲模块内当前缓存的数据，并继续等待后续一次(即下一次，相对于当前一次而言，在时间上相对延迟的一次)接收到的读操作命令在所述***总线接口模块内解析出的有效地址与当前一个读操作命令对应的有效地址是变为连续，需要说明的是，在这一等待过程中，每次进行有效地址连续性判断之前，先将下一个读操作命令更新为当前一个读操作命令，并将下一个读操作命令对应的有效地址更新为当前一个读操作命令对应的有效地址，从而形成所述预设的两个读操作命令，进而才判断所述预设的两个读操作命令对应的有效地址是不是连续。
作为一种实施例，所述以所述访问起始地址为起始写缓存有效地址，每当利用地址偏移的方式为所述数据缓冲模块配置一个写缓存有效地址，则在所述访问处理模块检测到所述预设的两个读操作命令对应的有效地址是连续时，触发所述数据存储器内对应地址处的数据传输至所述数据缓冲模块中的最新配置的写缓存有效地址处的方式包括：
首先将所述访问起始地址设置为所述数据缓冲模块内的起始写缓存有效地址，并将所述访问起始地址对应的所述第一个读操作命令设置为所述当前一个读操作命令，则在所述***总线接口模块在接收到所述下一个读操作命令时，所述下一个读操作命令相对于所述当前一个读操作命令而言是在后接收到的一个读操作命令，则可以使用所述预设的两个读操作命令去判断其对应解析出的有效地址是否为连续；当判断到所述预设的两个读操作命令对应的有效地址是连续时，触发所述数据存储器内的数据传输至所述起始写缓存有效地址；同时，对所述起始写缓存有效地址进行加一处理，为所述数据缓冲模块配置当前一个写缓存有效地址，若将所述起始写缓存有效地址等效配置为指向所述数据缓冲模块内的存储地址的一个地址指针，则在此基础上等效于对所述起始写缓存有效地址对应的地址指针加一，使得所述新的当前一个写缓存有效地址自动指向所述数据缓冲模块内与所述起始写缓存有效地址相邻的一个地址位置，即让所述起始写缓存有效地址偏移一个地址值而得到一个新的写缓存有效地址，则在所述数据缓冲模块内自动配置得到供所述数据存储器写入数据的新的一个写缓存有效地址，相对于所述起始写缓存有效地址而言，成为下一个写缓存有效地址，支持更新为所述当前一个写缓存有效地址。需要补充的是，前述的写缓存有效地址可以以地址指针的形式存在于所述读控制器内的控制指令中。
在此基础上，每当对所述当前一个写缓存有效地址进行加一处理，则为所述数据缓冲模块配置出下一个写缓存有效地址，即通过地址值自动加一的方式或按照固定的接口时序触发加一的方式，将原来获得的所述当前一个写缓存有效地址偏移为下一个写缓存有效地址，判断到所述预设的两个读操作命令对应的有效地址是连续时，触发所述数据存储器内的数据传输至所述当前一个写缓存有效地址；其中，同一时间获得的当前一个写缓存有效地址和下一个写缓存有效地址分别指向所述数据缓冲模块内的不同存储地址。然后将下一个写缓存有效地址更新为所述当前一个写缓存有效地址，再重复执行前述的写缓存有效地址的地址偏移方式及传输数据至所述写缓存有效地址的方式，如此重复，直至所述数据缓冲模块内的数据存储空间处于写满状态。其中，前述加一处理所产生的地址值变化量是属于所述数据缓冲模块内允许的地址偏移量，是针对所述访问起始地址的地址偏移量；在硬件实现前述加一处理时，使用计数寄存器进行计数以维持所述写缓存有效地址的加一处理对应的命令自动执行，不允许越出所述数据缓冲模块内的数据存储空间。可选地，该计数寄存器是设计在所述数据缓冲模块内或所述访问处理模块内，便于触发所述数据缓冲模块通过所述SPI接口模块对所述数据存储器自动读取。其中，前述的计数寄存器可以在相关触发信号的作用下自行加一计数，改变前述的写缓存有效地址的地址值以指引数据传输至所述数据缓冲模块的连续地址段上。
值得注意的是，以所述地址指针顺序地指向所述数据缓冲模块时，可以从其内部的数据存储空间的第一个地址单元开始遍历，顺序遍历到指向其最后一个地址单元，然后又回到指向第一个地址单元，可以理解为适应写满状态的遍历动作，并且所述数据缓冲模块向所述访问处理模块反馈一个写满标志信号。
需要说明的是，若在当前的时序状态下所述预设的两个读操作命令对应的有效地址是连续时，触发所述数据存储器内的数据传输至所述下一个写缓存有效地址，其中，所述预设的两个读操作命令只要是所述***总线接口模块先后接收到的两个读操作命令即可，这两个读操作命令可以是不变的，也可以是按照***总线接口的时序传输过来的新的读操作命令。
综上，本实施例一方面通过地址自动偏移的的方式来配置出最新的写缓存有效地址，另一方面利用所述预设的两个读操作命令对应的有效地址的连续性的判断结果来触发数据由所述数据存储器传输至所述写缓存有效地址，保证所述数据缓冲模块实时地连续地访问所述数据存储器，最大程度降低对CPU的软件程序的协助。
在上述实施例的基础上，当所述预设的两个读操作命令对应的有效地址是连续时，以所述访问起始地址为起始写缓存有效地址，继续利用前述地址偏移的方式为所述数据存储器配置所述写缓存有效地址，不对所述起始写缓存有效地址进行更新，以保证访问数据的连续性。当所述预设的两个读操作命令对应的有效地址不是连续时，表示所述***总线接口模块接收到的读操作命令出现分支，所述***总线传输过来的指令出现跳转，即由一个指令的一个分支进入该指令的另一个分支，则在所述预设的两个读操作命令对应的有效地址中，所述访问处理模块将最新获得的一个有效地址更新为所述起始写缓存有效地址，即更新所述预设的两个读操作命令中在先获得的一个读操作命令下配置的起始写缓存地址(即前述的访问起始地址)，此时不继续按照前述的利用地址偏移的方式去配置新的写缓存有效地址，以适应所述预设的两个读操作命令中的新的一个读操作命令的读取要求，从而在读操作命令出现分支的情况，自适应地连续访问所述数据存储器内的数据，提高所述读控制器在外设存储器存储代码的场景下的访问代码的速率。需要说明的是，所述预设的两个读操作命令是所述***总线接口模块先后接收到两个读操作命令，被划分为在先接收到的当前一个读操作命令和在后接收到的下一个读操作命令，或划分为在先接收到的上一个读操作命令和在后接收到的当前一个读操作命令。其中，所述预设的两个读操作命令对应的有效地址不是连续时，表示所述预设的两个读操作命令是属于不同的代码分支，且都来源于所述***总线。
在具体实施中，在所述数据存储器中，可以存储一些出现频次较多的跳转分支对应的指令数据。例如，针对循环操作或者反复调用相同功能函数的场景；在所述数据存储器中预先存储上述场景对应的指令，当CPU执行前述相应的循环操作或者调用功能函数时，即通过本发明公开的所述读控制器可从所述数据存储器内调用相应的指令并缓存到所述数据缓冲模块内以分批次地返回CPU，而不需要让CPU直接从所述数据存储器中调用相应的指令，提高所述数据存储器的访问效率。
作为另一种实施例，所述启动模块，用于利用所述配置模块内置的配置命令传输过来的配置命令和/或所述***总线传输过来的配置命令，将所述SPI接口模块的工作模式配置为预设组合工作模式，以实现对SPI接口模块的工作模式进行初始化，包括初始化相关的接口时序，以使得经过所述SPI接口模块传输的数据遵循相关的接口协议，加快读取所述SPI接口模块的外设存储器的速度。在完成前述的初始化后，确定所述读控制器启动完成，并反馈给所述***总线，则所述***总线向所述读控制器传输CPU下发的读操作命令。
所述访问处理模块，用于以所述访问起始地址为起始读缓存有效地址，每当利用地址偏移的方式为所述数据存储器配置一个读缓存有效地址，则在所述预设的两个读操作命令对应的有效地址是连续时，触发所述数据缓冲模块按照所述预设组合工作模式从所述数据存储器读取数据；其中，读缓存有效地址与所述写缓存有效地址在所述预设组合工作模式下产生的地址偏移量是相等，以使得在所述数据缓冲模块与所述数据存储器之间进行数据搬运的过程中，读缓存有效地址保持等于所述写缓存有效地址，且这两种类型的缓存地址在所述预设组合工作模式下同步偏移。
具体地，所述访问处理模块，用于以所述访问起始地址为起始读缓存有效地址，每当利用地址偏移的方式为所述数据缓冲模块配置一个读缓存有效地址，此时CPU可能产生一个数据需要由所述数据存储器传输至所述数据缓冲模块的请求，则在所述预设的两个读操作命令对应的有效地址是连续时，触发所述数据缓冲模块按照所述预设组合工作模式从所述数据存储器读取数据，其中，地址偏移的方式在具体的实施中是从起始读缓存有效地址开始自动进行地址偏移操作，可以以地址指针加一的方式来对每个地址进行遍历，包括按照固定的接口时序加一以偏移地址指针，则地址指针当前指示的地址是当前一次地址偏移操作所获得的地址，作为所述读缓存有效地址，具体地，将所述访问起始地址对应第一个读操作命令，也可以以地址指针的形式存在于所述读控制器内的控制指令中，利用地址偏移的方式为所述数据存储器配置地址是应所述SPI接口模块或所述***总线发出的读请求的基础上，自动发出的地址偏移操作，然后在所述预设的两个读操作命令对应的有效地址是连续时，触发所述数据缓冲模块从所述数据存储器读取数据、或控制所述数据存储器将其内部的数据传输至所述数据缓冲模块，以使得所述读操作命令解析出的地址序列与所述数据存储器内对应的数据是一一匹配的关系。
需要说明的是，在前述实施例中，设置所述写缓存有效地址与所述读缓存有效地址是保持相等的，其中，所述写缓存有效地址对应配置一个写地址指针，用于指示所述数据缓冲模块中的读缓存有效地址；所述读缓存有效地址对应配置一个读地址指针，用于指示所述数据存储器中的写缓存有效地址，所述数据缓冲模块的内部被写入的地址单元和所述数据存储器内被读取的地址单元是同时被配置出来，以支持所述数据缓冲模块、所述SPI接口模块和所述数据存储器之间的流水线操作，其中，数据由所述数据存储器的读缓存有效地址传输至所述数据缓冲模块的写缓存有效地址，建立起所述数据存储器和所述数据缓冲模块之间的数据传输地址对应关系。
作为一种实施例，所述访问处理模块，还用于根据所述预设的两个读操作命令对应的有效地址的连续性，为所述数据存储器更新所述起始读缓存有效地址；具体地，当所述访问处理模块检测到所述预设的两个读操作命令对应的有效地址是连续时，继续以所述访问起始地址为起始读缓存有效地址，利用前述地址偏移的方式为所述数据存储器配置所述读缓存有效地址，不对所述起始读缓存有效地址进行更新，以保证访问数据的连续性。当所述访问处理模块检测到所述预设的两个读操作命令对应的有效地址不是连续时，表示所述***总线接口模块接收到的读操作命令出现分支，所述***总线传输过来的指令出现跳转分支，则在所述预设的两个读操作命令对应的有效地址中，所述访问处理模块将最新获得的一个有效地址更新为所述起始读缓存有效地址；此时不继续按照前述的利用地址偏移的方式去配置新的写缓存有效地址，以适应所述预设的两个读操作命令中的新的一个读操作命令的读取要求，从而在读操作命令出现分支的情况，自适应地连续访问所述数据存储器内的数据，提高所述读控制器在外设存储器存储代码的场景下的访问代码的速率。需要说明的是，所述预设的两个读操作命令是所述***总线接口模块先后接收到两个读操作命令，被划分为在先接收到的当前一个读操作命令和在后接收到的下一个读操作命令，或划分为在先接收到的上一个读操作命令和在后接收到的当前一个读操作命令。其中，所述预设的两个读操作命令对应的有效地址不是连续时，表示所述预设的两个读操作命令是属于不同的代码分支，且都来源于所述***总线。
在此基础上，所述访问处理模块，还用于根据所述预设的两个读操作命令对应的有效地址的连续性，触发所述数据缓冲模块按照所述预设组合工作模式从数据存储器内读取数据。具体地，当所述访问处理模块检测到所述预设的两个读操作命令对应的有效地址是连续时，确定当前一个读操作命令适用于连续访问所述数据存储器内的数据，使得当前一个读操作命令对应的有效地址定位到所述数据存储器的相应存储地址处，进而实现当前一个读操作命令对应的有效地址能够命中所述数据存储器内对应的数据；并触发所述数据缓冲模块按照所述预设组合工作模式读取出所述数据存储器内的最新配置的读缓存有效地址处的数据。具体地，所述访问处理模块检测到所述预设的两个读操作命令对应的有效地址是连续时，表示依据所述***总线先后传输过来的两个读操作命令是可以组成连续的命令序列，而且，基于存储顺序，这两个读操作命令在所述***总线接口模块内解析出的有效地址在同一存储空间内是存储顺序连续的两个地址，进而确定当前一个读操作命令对应的有效地址是视为命中所述数据存储器内的数据，也表示该读操作命令所需读取的数据在所述数据存储器内存在目标寻址地址，则所述访问处理模块触发所述数据缓冲模块从所述数据存储器内对应的读缓存有效地址处读取数据，具体的触发方式包括拉低所述访问处理模块的片选信号、拉低所述数据缓冲模块的读使能信号、和/或拉低所述数据存储器的写使能信号，以维持所述数据存储器内存储的数据序列传输至所述数据缓冲模块。
当所述访问处理模块检测到所述预设的两个读操作命令对应的有效地址不是连续时，确定当前一个读操作命令不适用于连续访问所述数据存储器内的数据，并表示依据所述***总线当前传输过来的读操作命令解析并经过自动偏移而得到的有效地址没有命中所述数据存储器内部的目标寻址地址，该目标寻址地址能够与下一个读操作命令对应的有效地址存在一段地址段的间隔，则所述访问处理模块中止所述数据缓冲模块从所述数据存储器向内读取数据，只是暂时中断所述数据缓冲模块从所述数据存储器读取数据，具体的中止方式包括拉高所述访问处理模块的片选信号、拉高所述数据缓冲模块的读使能信号、和/或拉高所述数据存储器的写使能信号，使得相关的片选信号由低电平翻转为高电平，禁止所述数据存储器内存储的数据序列传输至所述数据缓冲模块；此时，所述***总线接口模块仍保持接收新的读操作命令并解析出新的读控制指令及其对应的有效地址。直到检测到所述访问处理模块检测到所述预设的两个读操作命令对应的有效地址是连续时，再触发所述数据缓冲模块按照所述预设组合工作模式读取出所述数据存储器内的最新配置的读缓存有效地址处的数据。因此，在一种实施例中，所述***总线接口模块接收到下一个读操作命令并解析出对应的有效地址时，判断当前一个读操作命令对应的有效地址与下一个读操作命令对应的有效地址是否为连续，是则触发所述数据缓冲模块从所述数据存储器内对应的读缓存有效地址处读取数据，否则控制所述数据缓冲模块停止读取数据，并继续等待后续一次(即下下一次，相对于下一次而言，在时间上相对延迟的一次)接收到的读操作命令在所述***总线接口模块内解析出的有效地址与所述下一个读操作命令对应的有效地址是连续的，需要说明的是，在这一等待过程中，每次进行有效地址连续性判断之前，先将下一个读操作命令更新为当前一个读操作命令，并将下一个读操作命令对应的有效地址更新为当前一个读操作命令对应的有效地址；另外，所述***总线接口模块后续接收到的一个读操作命令是支持更新为当前一个读操作命令，当前一个读操作命令是支持更新为上一个读操作命令；从而形成所述预设的两个读操作命令，进而才判断所述预设的两个读操作命令对应的有效地址是不是连续。
作为一种实施例，所述以所述访问起始地址为起始读缓存有效地址，每当利用地址偏移的方式为所述数据存储器配置一个读缓存有效地址，则在所述预设的两个读操作命令对应的有效地址是连续时，触发所述数据缓冲模块按照所述预设组合工作模式从所述数据存储器读取数据的方式包括：
首先将所述访问起始地址设置为所述数据缓冲模块内的起始读缓存有效地址，并将所述访问起始地址对应的所述第一个读操作命令设置为所述当前一个读操作命令，则在所述***总线接口模块在接收到所述下一个读操作命令时，所述下一个读操作命令相对于所述当前一个读操作命令而言是在后接收到的一个读操作命令，则可以使用所述预设的两个读操作命令去判断其对应解析出的有效地址是否为连续；当判断到所述预设的两个读操作命令对应的有效地址是连续时，在所述访问处理模块的控制下，触发所述数据缓冲模块从所述数据存储器内的所述起始读缓存有效地址处读取数据，即将所述起始读缓存有效地址处的数据读取到所述数据缓冲模块内；同时，对所述起始读缓存有效地址进行加一处理，为所述数据存储器配置当前一个读缓存有效地址，若将所述起始读缓存有效地址等效配置为指向所述数据存储器内的起始寻址地址的一个地址指针，则在此基础上等效于对所述起始读缓存有效地址对应的寻址地址指针加一，使得所述新的当前一个读缓存有效地址自动指向所述数据存储器内与所述起始读缓存有效地址相邻的一个地址位置，即让所述起始读缓存有效地址偏移一个地址值而得到一个新的读缓存有效地址，支持更新为所述当前一个写缓存有效地址。需要补充的是，前述的读缓存有效地址可以以地址指针的形式存在于所述读控制器内的控制指令中。
在上述实施例的基础上，每当对所述当前一个读缓存有效地址进行加一处理，则为所述数据存储器配置出下一个读缓存有效地址，即通过地址值自动加一的方式或按照固定的接口时序触发加一的方式，将原来获得的所述当前一个读缓存有效地址偏移为下一个读缓存有效地址，判断到所述预设的两个读操作命令对应的有效地址是连续时，触发所述数据缓冲模块从所述数据存储器内的所述当前一个写缓存有效地址处读取数据；其中，同一时间获得的当前一个读缓存有效地址和下一个读缓存有效地址分别指向所述数据存储器内的不同存储地址。然后将下一个读缓存有效地址更新为所述当前一个读缓存有效地址，再重复执行前述的读缓存有效地址的地址偏移方式及从所述读缓存有效地址处读取数据的方式，如此重复，直至所述数据缓冲模块内的数据存储空间处于写满状态。其中，前述加一处理所产生的地址值变化量是属于所述数据存储器内允许的地址偏移量，是针对所述数据存储器内的所述起始读缓存有效地址的地址偏移量；在硬件实现前述加一处理时，使用计数寄存器进行计数以维持所述读缓存有效地址的加一处理对应的命令自动执行，但会受到所述数据缓冲模块内的数据存储空间的约束，也不会越出所述数据存储器内的存储地址范围。
基于前述实施例，所述SPI接口模块的工作模式可以是遵循SPI接口的固定工作时序，这一固定工作时序是所述启动模块确定下来的；所述SPI接口模块是串行外设接口；所述数据存储器是flash存储器，作为SPI接口的外设存储器。
所述预设组合工作模式的工作方式包括：首先将所述flash存储器配置为多线模式，以支持SPI接口的多个引脚并行传输数据至所述flash存储器的对应引脚或串口。比如，所述SPI接口模块配置flash存储器进入四线模式，以适应所述SPI接口模块中的SPI接口存在的串行时钟线(SCK)、主机输入/从机输出数据线MISO、主机输出/从机输入数据线MOSI和低电平有效的从机选择线SS(有的SPI接口芯片带有中断信号线INT或INT、有的SPI接口芯片没有主机输出/从机输入数据线MOSI)，其中，四线模式下的flash存储器支持四个相关引脚并行传输地址和数据；再让所述SPI接口模块以四线读模式从所述flash存储器内读取前述的读缓存有效地址处的数据，具体地，使用flash存储器的功能寄存器(FeatureRegister)0xb0的第0位作为四线的开启位，开启flash存储器的4线模式后，将flash存储器的写保护引脚WP和保持引脚HOLD配置为4线传输中的IO2(根据指令的模式选择可用做数据线或写保护)和IO3(根据指令的模式选择可作为数据线、保持或复位)，并遵循标准SPI模式下的SPI接口的固定工作时序。其中，四线模式包括四线读模式和四线写模式。
在所述SPI接口模块获得读操作命令及其对应解析出的有效地址时，所述启动模块已经利用所接收的配置命令对SPI接口模块的工作模式进行初始化，包括为SPI接口模块提供相应工作模式下所需的命令序列或参数值，则所述SPI接口模块先向所述flash存储器发送预设命令码以配置所述flash存储器的时序触发模式，具体是将命令码0xED配置到所述flash存储器中，以将所述flash存储器配置为双沿快读模式DTR fast Read Quad；，此时确定SPI接口模块所使用的读数据的时序的边沿模式，以确定所述数据存储器的触发模式(触发所述数据存储器被外部读取)。
然后开始触发所述访问处理模块向所述flash存储器发送所述起始读缓存有效地址或产生所述起始写缓存有效地址，此时所述***总线接口模块已经将接收到的第一个读操作命令对应解析为所述访问起始地址，并经过所述访问处理模块作用于所述SPI接口模块或所述数据缓冲模块，以确定地址偏移的基础，配置好所述数据缓冲模块和所述数据存储器之间的数据传输的起始地址。
然后向所述flash存储器发送连续读命令序列，以配置出所述数据缓冲模块连续访问所述flash存储器的工作模式，其中，所述flash存储器接收到的所述连续读命令序列是8比特位的命令序列M，其中存在参数值M[5:4]＝2'b10，此时，所述flash存储器进入或保持Continuous Read模式，Continuous Read模式也称为读命今省略模式Read CommandBypass Mode，以使得该模式下，所述数据缓冲模块能够通过所述SPI接口模块连续访问所述flash存储器。在向所述flash存储器发送完所述连续读命令序列后，拉低片选信号，再经过一个预设延时周期，才允许所述flash存储器内的数据开始传输至所述数据缓冲模块。综上，本实施例中的flash存储器作为所述SPI接口模块的外设存储器，组合配置前述的多线模式、双沿快读模式DTR fast Read Quad和读命今省略模式Read Command Bypass Mode，提高所述flash存储器的启动连续访问速度，进而最大程度的加速所述读控制器连续读取所述flash存储器的速度。
在本实施例中，所述SPI接口模块用于与所述SPI总线和所述数据缓冲模块进行交互；所述启动模块为所述SPI接口模块提供预设命令码、连续读命令序列以及预设延时周期的参数，具体地，在给所述flash存储器配置所述预设组合工作模式之前，所述启动模块为所述SPI接口模块提供预设命令码的相关指令参数、连续读命令序列的相关参数以及预设延时周期的时间参数，以实现利用所接收的配置命令对所述SPI接口模块的工作模式进行初始化，并配置出前述的所述预设组合工作模式，确定所述SPI接口模块在所述读控制器内执行其相关的指令和为所述数据存储器配置的工作方式。
需要说明的是，DTR是Dual Transfer Rate的缩写，即在时钟信号SCK的双边沿均触发数据传输；Continuous read顾名思义就是连续读。所述flash存储器接收到的所述连续读命令序列为一串字节序列，1字节的连续读序列包括：操作指令码→地址→模式字节→延时激活字节→额外字节；对于连续访问，每读一个字节都会在序列最后***一个额外字节，写入外部flash存储器，以确保字节之间的连续性(该字节虽无实际意义，但用来保证写信号的激活状态)。同理地，前述任一实施例中所提及的读操作命令也可以以前述的1字节的连续读序列的形式传输给所述***总线接口模块，使其可以解析出有效地址及对应的读控制指令。
作为一种实施例，所述SPI接口模块还用于接收来自所述***总线的写操作命令，再按照SPI工作模式下的预定义时序，即按照前述实施例的预设组合工作模式对应产生的接口时序，将写操作命令转换成所述flash存储器支持的命令格式，包括转换为标准SPI模式指令、Dual SPI模式指令(支持双线读写)或Quad SPI模式指令(支持四线读写)，以使得SPI工作模式下的预定义时序成为对所述flash存储器的有效写时序，实现对所述SPI接口模块外设的存储器的写操作，并向所述***总线反馈当前对所述flash存储器写操作的执行状态；其中，所述flash存储器支持的命令格式包括写时序对应的地址、数据和控制信号。
作为一种实施例，所述配置模块是一次性可编程存储器或ROM，使其可以运用于存储待烧录的程序代码，同时，本实施例公开的flash存储器可以用于存储已烧录的程序代码以作为程序运行区，具体地，所述配置命令是由待烧录入所述flash存储器的程序代码段组成，使得所述flash存储器成为程序运行区；所述数据缓冲模块分段接收所述启动模块或所述***总线接口模块传输过来的待烧录数据之后，在所述启动模块或所述访问处理模块内置的***写指令的控制下，通过所述SPI接口模块将当前待烧写数据烧写至所述flash存储器中，直至完成所述待烧写数据的烧写。
优选地，所述flash存储器为Nor flash存储器，所述读控制器通过控制信号线、数据信号线和地址信号线与Nor flash存储器连接；需要说明的是，Nor flash存储器是一种随机访问设备，具有专用的地址和数据线，以字节的方式进行读写，允许外部控制器对存储器当中的任何位置进行访问，这使得Nor flash存储器是传统的只读存储器(ROM)的一种很好的替代方案，比如计算机的BIOS芯片。而NAND闪存则没有专用的地址线，不能直接寻址，是通过一个间接的、类似I/O的接口来发送命令和地址来进行控制的，这就意味着NAND闪存只能够以页的方式进行访问。
优选地，所述读操作命令的长度小于或等于32位，所述flash存储器与所述读控制器之间传输的数据的长度也是小于或等于32比特位，一般是以一个字节或一个字读为单位进行数据传输，其中，在不同的***中，一个字WORD占据的空间不同，比如在32位嵌入式***或32位的MCU***中，一个字WORD占32比特位，即4个字节，1个字节Byte占8比特位。
需要说明的是，前述读操作命令对应的有效地址、前述写缓存有效地址和前述读缓存有效地址都用二进制地址表示。
作为一种实施例，在所述flash存储器往所述数据缓冲模块传输数据时，特别是按照前述的预设组合工作模式传输数据时，所述flash存储器以字节为单位进行数据分批传输，其中，每一批数据的存储容量是第一预设数量个字节，优选地，所述数据缓冲模块内部的数据存储空间是RAM；所述数据缓冲模块往所述***总线传输数据时，所述数据缓冲模块是以字为单位进行数据分批传输，其中，每一批数据的存储容量是第二预设数量个字，每个字的长度在所述读控制器内被配置为32比特位，使得所述数据缓冲模块每往所述***总线传输一批数据，则控制所述flash存储器往所述数据缓冲模块传输数据的次数是第二预设数量与第一预设数量的比值的四倍；当所述数据缓冲模块每往所述***总线传输第三预设数量批数据后，确定所述读控制器结束执行所述***总线传输过来的当前一个读操作命令，其中，该读操作命令被解析出的有效地址等效于存储容量为第三预设数量与第二预设数量的乘积个字的数据的存储地址，使得读取的数据的长度等于32比特位时，被解析出的有效地址的数量等于第三预设数量与第二预设数量的乘积。然后所述读控制器开始执行下一个读操作命令，同时，所述***总线接口模块保持接收所述***总线传输过来的新的一个读操作命令，同时所述***总线接口模块保持接收所述数据缓冲模块传输过来的数据。
需要说明的是，前述涉及的***总线接口模块、访问处理模块、SPI接口模块、启动模块和计数寄存器都可以是但不限于由设计者使用硬件描述语言Verilog HDL进行编译形成的数字电路模块，或者是由设计者在具备电路绘制或编译功能的软件上进行电路绘制或编译形成的数字电路模块。此外，在本发明各个实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个模块中。
在本申请所提供的实施例中，应该理解到，所揭露的***、芯片，可以通过其它的方式实现。例如，以上所描述的***实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个***，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目。

Claims (16)

1.一种基于总线接口的读控制器，读控制器通过***总线与CPU耦接，读控制器通过SPI总线与数据存储器耦接；其特征在于，读控制器包括***总线接口模块、访问处理模块、数据缓冲模块、SPI接口模块和启动模块；其中，读控制器的内部还包括配置模块，或读控制器的外部连接有配置模块；
启动模块，用于接收所述配置模块内置的配置命令和/或所述***总线传输过来的配置命令，再利用所接收的配置命令对SPI接口模块的工作模式进行初始化，以产生预设组合工作模式所需的参数，并触发所述***总线发送读操作命令；
***总线接口模块，连接在所述***总线和所述访问处理模块之间，用于在所述启动模块确定读控制器启动完成后，每当接收到所述***总线传输过来的一个读操作命令，则从该读操作命令中解析出有效地址，再将解析出的有效地址输出至所述访问处理模块；
所述访问处理模块，用于根据预设的两个读操作命令对应的有效地址的连续性，触发或中止所述数据存储器内的数据传输至所述数据缓冲模块；其中，预设的两个读操作命令是所述***总线接口模块先后接收到的两个读操作命令；触发的动作是在预设组合工作模式下进行。
2.根据权利要求1所述读控制器，其特征在于，所述根据预设的两个读操作命令对应的有效地址的连续性，触发或中止所述数据存储器内的数据传输至所述数据缓冲模块的方法包括：
当所述访问处理模块检测到所述预设的两个读操作命令对应的有效地址是连续时，触发所述数据存储器内的数据传输至所述数据缓冲模块，同时触发所述数据缓冲模块内缓存的数据传输至所述***总线；
当所述访问处理模块检测到所述预设的两个读操作命令对应的有效地址不是连续时，中止所述数据存储器向所述数据缓冲模块传输数据，并清空所述数据缓冲模块内缓存的数据，同时，将下一个读操作命令更新为当前一个读操作命令，直至所述预设的两个读操作命令对应的有效地址是连续时，控制所述数据存储器内的数据传输至所述数据缓冲模块；
其中，所述预设的两个读操作命令包括当前一个读操作命令和下一个读操作命令，当前一个读操作命令是所述***总线接口模块当前一次接收到的一个读操作命令，下一个读操作命令是所述***总线接口模块下一次接收到的一个读操作命令。
3.根据权利要求2所述读控制器，其特征在于，若所述当前一个读操作命令在所述***总线接口模块内对应解析出的尾地址与所述下一个读操作命令在所述***总线接口模块内对应解析出的首地址在内存空间中的存储顺序是相邻的，则确定所述预设的两个读操作命令对应的有效地址是连续。
4.根据权利要求3所述读控制器，其特征在于，所述***总线接口模块用于将接收到的第一个读操作命令对应解析出的有效地址配置为访问起始地址；
所述访问处理模块，还用于以所述访问起始地址为起始写缓存有效地址，每当利用地址偏移的方式为所述数据缓冲模块配置一个写缓存有效地址，则在所述预设的两个读操作命令对应的有效地址是连续时，触发所述数据存储器内对应地址处的数据传输至所述数据缓冲模块中的最新配置的写缓存有效地址处。
5.根据权利要求4所述读控制器，其特征在于，所述根据预设的两个读操作命令对应的有效地址的连续性，触发或中止所述数据存储器内的数据传输至所述数据缓冲模块的方法还包括：
在所述预设的两个读操作命令对应的有效地址是连续的情况下，若检测到所述数据缓冲模块内的数据存储空间处于写满状态，则触发所述数据存储器暂停向所述数据缓冲模块传输数据，并将当前配置出的写缓存有效地址记为中止传输地址，直到所述预设的两个读操作命令对应的有效地址是连续时，触发所述数据缓冲模块内缓存的数据传输至所述***总线以使得所述数据缓冲模块腾出空的存储空间，同时以所述中止传输地址为所述起始写缓存有效地址，利用地址偏移的方式为所述数据缓冲模块配置新的写缓存有效地址，并触发所述数据存储器内存储的数据传输至所述数据缓冲模块中。
6.根据权利要求4至5任一项所述读控制器，其特征在于，所述以所述访问起始地址为起始写缓存有效地址，每当利用地址偏移的方式为所述数据缓冲模块配置一个写缓存有效地址，则在所述预设的两个读操作命令对应的有效地址是连续时，触发所述数据存储器内对应地址处的数据传输至所述数据缓冲模块中的最新配置的写缓存有效地址处的方式包括：
将所述访问起始地址设置为所述数据缓冲模块内的起始写缓存有效地址，并将所述访问起始地址对应的所述第一个读操作命令设置为所述当前一个读操作命令，再在所述预设的两个读操作命令对应的有效地址是连续时，触发所述数据存储器内的数据传输至所述起始写缓存有效地址；同时对所述起始写缓存有效地址进行加一处理，为所述数据缓冲模块配置当前一个写缓存有效地址，再在所述预设的两个读操作命令对应的有效地址是连续时，触发所述数据存储器内的数据传输至当前一个写缓存有效地址；
每当对所述当前一个写缓存有效地址进行加一处理，则为所述数据缓冲模块配置下一个写缓存有效地址，再将下一个写缓存有效地址更新为所述当前一个写缓存有效地址，如此重复，直至所述数据缓冲模块内的数据存储空间处于写满状态；
其中，前述加一处理所产生的地址值变化量是属于所述数据缓冲模块内允许的地址偏移量；在硬件实现前述加一处理时，使用计数寄存器进行计数以维持所述写缓存有效地址的加一处理对应的命令自动执行，该计数寄存器是设计在所述数据缓冲模块内或所述访问处理模块内。
7.根据权利要求6所述读控制器，其特征在于，当所述预设的两个读操作命令对应的有效地址不是连续时，在所述预设的两个读操作命令对应的有效地址中，所述访问处理模块将最新获得的一个有效地址更新为所述起始写缓存有效地址；
其中，所述预设的两个读操作命令对应的有效地址不是连续时，表示所述预设的两个读操作命令是属于不同的代码分支，且都来源于所述***总线。
8.根据权利要求4所述读控制器，其特征在于，所述启动模块，用于利用所述配置模块内置的配置命令传输过来的配置命令和/或所述***总线传输过来的配置命令，将所述SPI接口模块的工作模式配置为预设组合工作模式，以实现对SPI接口模块的工作模式进行初始化，在完成前述的初始化后，确定所述读控制器启动完成，并反馈给所述***总线；
所述访问处理模块，用于以所述访问起始地址为起始读缓存有效地址，每当利用地址偏移的方式为所述数据存储器配置一个读缓存有效地址，则在所述预设的两个读操作命令对应的有效地址是连续时，触发所述数据缓冲模块按照所述预设组合工作模式从所述数据存储器读取数据；
其中，读缓存有效地址与所述写缓存有效地址在所述预设组合工作模式下产生的地址偏移量是相等。
9.根据权利要求8所述读控制器，其特征在于，所述访问处理模块，还用于根据所述预设的两个读操作命令对应的有效地址的连续性，为所述数据存储器更新所述起始读缓存有效地址；
所述访问处理模块，还用于根据所述预设的两个读操作命令对应的有效地址的连续性，触发所述数据缓冲模块按照所述预设组合工作模式从数据存储器内读取数据。
10.根据权利要求9所述读控制器，其特征在于，所述根据所述预设的两个读操作命令对应的有效地址的连续性，为所述数据存储器更新所述起始读缓存有效地址的方法包括：
当所述访问处理模块检测到所述预设的两个读操作命令对应的有效地址不是连续时，在所述预设的两个读操作命令对应的有效地址中，将最新获得的一个有效地址更新为所述起始读缓存有效地址；
当所述访问处理模块检测到所述预设的两个读操作命令对应的有效地址是连续时，继续以所述访问起始地址为起始读缓存有效地址，利用地址偏移的方式为所述数据存储器配置所述读缓存有效地址，不对所述起始读缓存有效地址进行更新；
其中，所述读缓存有效地址与所述写缓存有效地址保持相等。
11.根据权利要求10所述读控制器，其特征在于，所述根据所述预设的两个读操作命令对应的有效地址的连续性，触发所述数据缓冲模块按照所述预设组合工作模式从数据存储器内读取数据的方法包括：
当所述访问处理模块检测到所述预设的两个读操作命令对应的有效地址是连续时，触发所述数据缓冲模块按照所述预设组合工作模式读取出所述数据存储器内的最新配置的读缓存有效地址处的数据；
当所述访问处理模块检测到所述预设的两个读操作命令对应的有效地址不是连续时，控制所述数据缓冲模块停止从所述数据存储器读取数据，直至检测到所述访问处理模块检测到所述预设的两个读操作命令对应的有效地址是连续时，再触发所述数据缓冲模块按照所述预设组合工作模式读取出所述数据存储器内的最新配置的读缓存有效地址处的数据。
12.根据权利要求8至11任一项所述读控制器，其特征在于，所述以所述访问起始地址为起始读缓存有效地址，每当利用地址偏移的方式为所述数据存储器配置一个读缓存有效地址，则在所述预设的两个读操作命令对应的有效地址是连续时，触发所述数据缓冲模块按照所述预设组合工作模式从所述数据存储器读取数据的方式包括：
将所述访问起始地址设置为所述数据存储器内的起始读缓存有效地址，当所述预设的两个读操作命令对应的有效地址是连续时，触发所述数据缓冲模块按照所述预设组合工作模式从所述数据存储器的起始读缓存有效地址处读取数据，同时对所述起始读缓存有效地址进行加一处理，为所述数据存储器配置当前一个读缓存有效地址，再在所述预设的两个读操作命令对应的有效地址是连续时，触发所述数据缓冲模块按照所述预设组合工作模式从所述数据存储器的所述当前一个读缓存有效地址处读取数据；
每当对所述当前一个读缓存有效地址进行加一处理，则为所述数据存储器配置下一个读缓存有效地址，再将下一个读缓存有效地址更新为当前一个读缓存有效地址，如此重复，直至所述数据缓冲模块内的数据存储空间处于写满状态；
在硬件实现前述加一处理的过程中，使用计数寄存器进行计数以维持所述读缓存有效地址的加一处理对应的命令自动执行，该计数寄存器是设计在所述数据存储器内或所述访问处理模块内。
13.根据权利要求8所述读控制器，其特征在于，所述数据存储器是flash存储器；
所述预设组合工作模式的工作方式包括：
首先将所述flash存储器配置为多线模式；
在所述***总线接口模块获得读操作命令并对应解析出有效地址时，所述SPI接口模块先向所述flash存储器发送预设命令码以配置所述flash存储器的时序触发模式，再开始触发所述访问处理模块向所述flash存储器发送所述起始读缓存有效地址，然后向所述flash存储器发送连续读命令序列，以配置出所述数据缓冲模块连续访问所述flash存储器的工作模式；
在所述SPI接口模块向所述flash存储器发送完所述连续读命令序列后，再经过一个预设延时周期，才允许所述flash存储器内的数据开始传输至所述数据缓冲模块；
其中，所述启动模块为所述SPI接口模块提供预设命令码、连续读命令序列以及预设延时周期的参数，实现利用所接收的配置命令对所述SPI接口模块的工作模式进行初始化。
14.根据权利要求13所述读控制器，其特征在于，所述配置模块是一次性可编程存储器或ROM，其中，所述配置命令是由待烧录入所述flash存储器的程序代码段组成，使得所述flash存储器成为程序运行区；
所述flash存储器为Nor flash存储器，所述读控制器通过控制信号线、数据信号线和地址信号线与Nor flash存储器连接；
其中，所述读操作命令的长度小于或等于32位，所述flash存储器与所述读控制器之间传输的数据的长度也是小于或等于32比特位。
15.根据权利要求14所述读控制器，其特征在于，在所述flash存储器往所述数据缓冲模块传输数据时，所述flash存储器以字节为单位进行数据分批传输，其中，每一批数据的存储容量是第一预设数量个字节，所述数据缓冲模块内部的数据存储空间是RAM；
所述数据缓冲模块往所述***总线传输数据时，所述数据缓冲模块是以字为单位进行数据分批传输，其中，每一批数据的存储容量是第二预设数量个字，每个字的长度在所述读控制器内被配置为32比特位，使得所述数据缓冲模块每往所述***总线传输一批数据，则控制所述flash存储器往所述数据缓冲模块传输数据的次数是第二预设数量与第一预设数量的比值的四倍；
当所述数据缓冲模块每往所述***总线传输第三预设数量批数据后，确定所述读控制器结束执行所述***总线传输过来的一个读操作命令，其中，该读操作命令被解析出的有效地址等效于存储容量为第三预设数量与第二预设数量的乘积个字的数据的存储地址，使得读取的数据的长度等于32比特位时，被解析出的有效地址的数量等于第三预设数量与第二预设数量的乘积。
16.根据权利要求13所述读控制器，其特征在于，所述SPI接口模块还用于接收来自所述***总线的写操作命令，再按照SPI工作模式下的预定义时序，将写操作命令转换成所述flash存储器支持的命令格式，实现对所述SPI接口模块外设的存储器的写操作，并向所述***总线反馈当前对所述flash存储器写操作的执行状态，以使得SPI工作模式下的预定义时序成为对所述flash存储器的有效写时序；
其中，所述flash存储器支持的命令格式包括写时序对应的地址、数据和控制信号。
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