JPH06324981A - データ処理システム及びチャネル・アダプタ - Google Patents

Abstract

(57)【要約】 【目的】チャネル・デイスクリプタ・ブロック（ＣＤ
Ｂ）をデイスパッチすること。 【構成】プロセッサは、複数のＣＤＢを明示的なリンケ
ージなしに非連続的な記憶位置に格納し、当該ＣＤＢを
順次にアダプタへ渡して、当該ＣＤＢが定義するデータ
転送のスケジュール及び処理をアダプタに管理させる。
ＣＤＢを渡すための要求信号プロセスの間、プロセッサ
は、アダプタ中の要求レジスタの利用状態をポールし、
これが利用可であれば、各ＣＤＢのアドレスを要求レジ
スタへ書き込む。アダプタは、このアドレスを持つＣＤ
Ｂの処理をスケジュールする。アダプタが管理する「チ
ャネル・デイスクリプタ・テーブル（ＣＤＴ）」は、各
要求が指定する各ＣＤＢの処理順序を定義する。アダプ
タは、ＣＤＴが定義するリンク・リスト・キューに、複
数の要求の受信順序で複数のＣＤＢを導入する。このＣ
ＤＴ情報を使用して、アダプタは、次々とキューされた
複数のＣＤＢを検索し、当該ＣＤＢが定義するデータ転
送動作の実行を制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ処理システム中
のメモリとデータ通信チャネルとの間をインタフェース
する、チャネル・アダプタに係る。

【０００２】

【従来の技術】既存のデータ処理システムは、チャネル
・アダプタを使用して、メモリとＩ／Ｏ装置又はデータ
通信リンクへ接続するチャネルとの間のデータ転送を制
御するようにしている。かかるチャネル・アダプタは、
ＤＭＡ（ダイレクト・メモリ・アクセス）モードでメモ
リをアクセスし、メモリ空間の割り振りを管理するプロ
セッサに対しオフラインで、データ転送動作を実行する
ことができる。各チャネル・アダプタは、複数チャネル
又は単一チャネルのいずれかを制御することができる。
以下では、複数チャネルを制御するチャネル・アダプタ
を、「複数チャネル・アダプタ・ユニット」又は単に
「ＭＡＵ」と呼ぶことにする。

【０００３】チャネル・アダプタが実行する動作は、チ
ャネル・デイスクリプタ・ブロック（ＣＤＢ）で定義す
ることができる。各ＣＤＢは、これをプロセッサがメモ
リ中に準備し、所定の信号動作を通して一のチャネル・
アダプタへデイスパッチするのが普通である。この信号
動作は、かかるチャネル・アダプタに対し、該当するＣ
ＤＢが格納されているメモリ中の記憶位置を表す信号を
与え、ＭＡＵについては、特定のチャネルを指定する信
号を与える。このように、各チャネル・アダプタ（又は
ＭＡＵ）は、プロセッサに対しオフラインで、メモリを
アクセスし、該当するＣＤＢを検索し、適当なチャネル
に関しこのＣＤＢが定義するデータ転送プロセスの制御
を実行する。

【０００４】また、１グループのＣＤＢを順次に連鎖す
るとともに、この連鎖グループ中の最初のＣＤＢの記憶
位置だけを一のチャネル・アダプタ（又はＭＡＵ）へ転
送する、という単一の「バッチ」信号動作を通して、こ
れらのＣＤＢをかかるチャネル・アダプタへデイスパッ
チすることもできる。この場合、かかるチャネル・アダ
プタ（又はＭＡＵ）は、連鎖グループ中の最初のＣＤＢ
を検索し、これを処理し、連鎖グループ中の次のＣＤＢ
を位置決め及び検索し、これを処理する、等の動作をオ
フラインで順次に実行する。

【０００５】連鎖グループ中の最初のＣＤＢを除く他の
ＣＤＢを検索するため、かかるチャネル・アダプタは、
先行ＣＤＢ中に（プロセッサから）明示的に与えられて
いる「ポインタ」情報を使用するか、又は先行ＣＤＢの
記憶位置に定数を加算又は減算するという暗示的方法を
利用して、各ＣＤＢの記憶位置を決定する。一般に、前
者の明示的位置決め方法が、不連続的な（断片化され
た）記憶位置に格納されているＣＤＢの連鎖グループに
ついて使用されるのに対し、後者の暗示的位置決め方法
は、連続的な記憶位置に格納されているＣＤＢの連鎖グ
ループについて使用されることが多い。連鎖グループ中
の各ＣＤＢの不連続的な記憶位置を追跡するため、発信
元プロセッサは、連鎖グループ中の最後のＣＤＢを除く
全てのＣＤＢが次のＣＤＢの記憶位置に対するポインタ
をそれぞれ保持するように、これらの記憶位置をリンク
・リスト・キューの形式で構成するとともに、少なくと
もこのリンク・リスト・キューの長さ（連鎖グループ中
のＣＤＢの数）並びにそのヘッド・エンド及びテイル・
エンドの記憶位置（連鎖グループ中の最初のＣＤＢ及び
最後のＣＤＢがそれぞれ格納されている記憶位置）を定
義するテーブルを維持するのである。

【０００６】プロセッサが監視するメモリ管理機能は、
これをチャネル・アダプタの複数のチャネルにおける実
時間的なＣＤＢ処理活動と適当に調整しなければならな
いから、かかるチャネル・アダプタが各ＣＤＢの処理を
完了する前に格納されたＣＤＢの上書きを行うのは、そ
のタイミングが早すぎて不適当であり、また格納された
ＣＤＢの上書きを行うタイミングが遅すぎるのも不適当
である（例えば、かかるチャネル・アダプタが、ＣＤＢ
の連鎖グループを保持する処の「循環バッファ」として
予め準備された一連の記憶空間を通して、所定の循環シ
ーケンスに従う場合、かかるチャネル・アダプタが古い
ＣＤＢの処理を反復しないようにするためには、かかる
チャネル・アダプタが循環バッファを循環させうる最も
早い時間内に、プロセッサから各循環バッファの記憶空
間へ新しい情報を書き込むことが必要となろう）。

【０００７】一般に、プロセッサは、各チャネル・アダ
プタの諸活動に伴うメモリの使用を調整するため、各チ
ャネル・アダプタが提示する割り込み要求を通して、そ
のチャネルの活動ステータスを監視する。例えば、一の
チャネル・アダプタが一のＣＤＢの処理を完了すると
き、このチャネル・アダプタは割り込み要求を提示する
のが普通である。各割り込み要求（又はこのチャネル・
アダプタからの複数の割り込み要求）を受信して或る時
間が経過した後、プロセッサは、このチャネル・アダプ
タと複数の信号を交換して、かかる割り込み要求に関連
する詳細なステータス情報を検索する。しかしながら、
殆どのデータ処理システムでは、各チャネル・アダプタ
が割り込み要求を提示する時点から、この要求に関連す
るステータス情報をプロセッサが検索し且つこれを解釈
する時点までの間に、不確定の遅延が存在する。このた
め、プロセッサが連鎖グループ中の最初のＣＤＢに関連
するデータ転送のステータスを検索する時点では、この
連鎖グループに関するチャネル・アダプタ活動の即時ス
テータスが、不確定となるのである。すなわち、かかる
時点では、このチャネル・アダプタが、当該連鎖グルー
プ中の末尾に近い処にある他のＣＤＢを処理している
か、又は当該連鎖グループの処理を全体として完了して
いることがあり得るからである（前述の循環バッファ環
境では、このチャネル・アダプタが循環バッファの循環
を殆ど完了していて、ステータスを現に解釈されている
ＣＤＢの位置に接近中であることもあり得る）。

【０００８】割り込み要求を提示する時点とこれに関連
するステータスをプロセッサが検索する時点との間の遅
延は、プロセッサの作業負荷やその監視編成（例えば、
幾つかのデータ処理システムでは、プロセッサとその監
視対象である複数のチャネル・アダプタとの間にあるバ
スの帯域幅を効率的に利用することを目的として、複数
のＣＤＢに関するステータスをバッチ収集するように、
プロセッサが編成されている）を含む、多数の要素に応
じて変動するものである。

【０００９】従って、チャネル活動との調整を保証する
ため、プロセッサは、チャネル・アダプタの各チャネル
へ新しいＣＤＢ（又はＣＤＢの連鎖グループ）をデイス
パッチする前に、このチャネルが確定的に知られた初期
状態にあること（例えば、このチャネルが既知の非活動
期間の後に、再活動化されること）を必要とする場合が
ある。かかる要件は、チャネル及びデータ処理システム
のスループットという観点からすれば非生産的であるか
もしれないが、調整に関する必要性の方が生産性の低下
よりは重要となることもあるのである。

【００１０】

【発明が解決しようとする課題】本発明は、プロセッサ
とチャネル・アダプタとの間の調整に関するかかる必要
性を排除するとともに、各チャネルへ各ＣＤＢをデイス
パッチする場合に当該チャネルで行われている活動を阻
害することなく、プロセッサから連続して活動状態にあ
るチャネル・アダプタのチャネルへ複数のＣＤＢをデイ
スパッチできるようにするものである。

【００１１】本発明の第１番目の目的は、連続して活動
状態にあるチャネル・アダプタのチャネルで行うべき一
連のデータ転送動作を定義するため、プロセッサがメモ
リ中の非連続的な複数の記憶位置から複数のＣＤＢを順
次にデイスパッチし得るデータ処理システムにおいて、
プロセッサが各チャネル中の活動との調整を全く行わず
にデイスパッチング機能を実行でき、しかもチャネル・
アダプタがその各チャネル中の活動を阻害せずにデイス
パッチされた複数のＣＤＢによって定義された動作を常
に信頼度の高い態様で実行できるようにすることにあ
る。

【００１２】本発明の第２番目の目的は、メモリ中で非
連続的に格納され且つチャネル・アダプタ中の連続して
活動状態にある各チャネルについて行うべき一連の動作
を定義する複数のＣＤＢの記憶位置を指定する情報を、
プロセッサからチャネル・アダプタへ順次に転送し得る
データ処理システムにおいて、かかるＣＤＢの記憶位置
を指定する情報を各チャネル中の活動との調整を全く行
わずに任意の時間インターバルに転送することができ、
それぞれの記憶位置に格納されている複数のＣＤＢを明
示的にリンクする必要がなく、そしてあたかも連鎖グル
ープ中の全てのＣＤＢが最初にプロセッサによって連鎖
され且つリンク・リスト・キュー中で互いにデイスパッ
チされたかのようにして、チャネル・アダプタがこれら
のＣＤＢを処理できるようにすることにある。

【００１３】本発明の第３番目の目的は、任意の長さを
持つ１グループのＣＤＢをプロセッサからチャネル・ア
ダプタへ順次にデイスパッチすることができ、メモリ中
に非連続的に格納されているこれらのＣＤＢがメモリ中
のそれぞれの相対的な記憶位置を定義する明示的なリン
ケージを持たず、しかも現に活動的な単一のチャネルに
ついてチャネル・アダプタが行うべき一連の動作を定義
するようにしたデータ処理システムにおいて、あたかも
最初のＣＤＢがデイスパッチされる前にグループ中の全
てのＣＤＢが連鎖され且つリンク・リスト・キュー中で
予め構成されたかのようにして、チャネル・アダプタが
定義された一連の動作を信頼性を以てスケジュールし且
つこれを実行できるようにすることにある。

【００１４】本発明の第４番目の目的は、デイスパッチ
されたＣＤＢの連鎖グループに関連する連続して活動状
態にあるチャネルに専用化され且つ「チャネル・デイス
クリプタ・テーブル（ＣＤＴ）」を保持するためのレジ
スタをチャネル・アダプタに設けるとともに、このチャ
ネル・アダプタがまだ処理していないデイスパッチされ
た連鎖グループ中のＣＤＢの数を定義し且つ当該連鎖グ
ループ中の未処理のＣＤＢのうち少なくとも最初のＣＤ
Ｂと最後のＣＤＢの記憶位置をそれぞれ定義するリンク
・リスト・キューを、このチャネル・アダプタが作成で
きるようにしたデータ処理システムを提供することにあ
る。この第４番目の目的に関係する本発明の第５番目の
目的は、チャネル・アダプタ中にＣＤＴを形成する複数
のレジスタを設け、これらのレジスタをチャネル・アダ
プタ又はプロセッサから書き込み可能とすることによ
り、チャネル・アダプタがデイスパッチされたＣＤＢの
連鎖グループに関するリンク・リンク・キューを動的に
作成及び維持することができるようにするとともに、プ
ロセッサが単一のバッチ信号動作でデイスパッチ可能な
ＣＤＢの連鎖ＣＤＢに関するリンク・リスト・キューを
予め確立できるようにすることにある。

【００１５】本発明の第６番目の目的は、チャネル・ア
ダプタのチャネルにおける活動の瞬間的ステータスをプ
ロセッサが決定不能である間に、連鎖グループ中の他の
ＣＤＢについて当該チャネルで行われている活動を瞬間
的にも潜在的にも阻害することのない態様で、当該チャ
ネルへ以前にデイスパッチされた当該連鎖グループ中の
一のＣＤＢをプロセッサが修正できるようにした、デー
タ処理システムを提供することにある。

【００１６】本発明の第７番目の目的は、プロセッサが
複数の信号をチャネル・アダプタへ順次に転送して、単
一のチャネルについて当該チャネル・アダプタが行うべ
き一連の動作を定義し且つそれぞれの記憶位置を明示的
にリンクする情報を保持しない、任意の長さを持つＣＤ
Ｂグループの非連続的な記憶位置を指定することができ
るようにしたデータ処理システムにおいて、ＣＤＢグル
ープ中の各ＣＤＢが同グループ中の次のＣＤＢを明示的
に指定するように、格納された複数のＣＤＢ間の明示的
なリンケージを確立するための論理手段をチャネル・ア
ダプタに設けることにより、あたかも最初のＣＤＢの記
憶位置を定義する情報を転送する前にＣＤＢグループ中
の全てのＣＤＢが連鎖され且つリンク・リスト・キュー
中で予め構成されたかのようにして、チャネル・アダプ
タが定義された一連の動作をそれぞれ実行できるように
することにある。

【００１７】本発明の第８番目の目的は、メモリ中で非
連続的に格納され且つチャネル・アダプタへデイスパッ
チされる複数のＣＤＢ間の明示的なリンクを定義するリ
ンク・リスト・キューを作成し且つこれを管理するよう
に構成されたチャネル・アダプタを提供することにあ
る。

【００１８】本発明の第９番目の目的は、チャネル・ア
ダプタが順次に実行すべき複数のデータ・ブロック転送
を定義する複数のＣＤＢのリンク・リスト・キューを定
義するように、ホスト・プロセッサ又はチャネル・アダ
プタがセットし得る、複数のレジスタをチャネル・アダ
プタに設けることにある。この第９番目の目的に関連す
る本発明の第１０番目の目的は、前記レジスタをチャネ
ル・アダプタによってデクレメント可能とし、前記リン
ク・リスト・キュー中にあるＣＤＢの数を定義するキュ
ー・カウント（ＱＣ）要素と、このＱＣ要素のデクレメ
ントを許容又は禁止するようにプロセッサがセットし得
るキュー・カウント禁止（ＱＣＤ）要素とを前記レジス
タに保持させることにより、このＱＣＤ要素がＱＣ要素
のデクレメントを禁止するようにセットされている場合
は、前記リンク・リスト・キューを保持するメモリ空間
をプロセッサが一の循環バッファとして構成し、かくて
プロセッサが当該メモリ空間へ動的に書き込んだ複数の
ＣＤＢをチャネル・アダプタが処理する際、チャネル・
アダプタがこの循環バッファを通して循環的に反復でき
るようにすることにある。

【００１９】本発明の第１１番目の目的は、明示的な連
鎖又は位置決め用のリンケージを必要とすることなし
に、プロセッサによって個別にデイスパッチされ且つ非
連続的に格納されたＣＤＢグループにより複数のチャネ
ルに関するデータ転送をそれぞれ定義できるようにし
た、複数チャネル・アダプタ・ユニット（ＭＡＵ）にお
いて、各チャネルが連続して活動状態にある間に各ＣＤ
Ｂグループを受信して、そのＣＤＢ間の明示的なリンケ
ージを確立するとともに、プロセッサからのそれ以上の
指示なしに且つ各チャネルにおける任意の活動を阻害す
ることなしに、各ＣＤＢグループが定義する一連の動作
を行うようにすることにある。

【００２０】本発明の第１２番目の目的は、プロセッサ
と、メモリと、複数チャネル・アダプタ・ユニット（Ｍ
ＡＵ）とを備えたデータ処理システムにおいて、ＭＡＵ
が複数チャネルの各々におけるデータ転送をプロセッサ
に対しオフラインで指示する際に、各データ転送を定義
し且つメモリ中に格納された一連のチャネル・デイスク
リプタの実行順序又はそのメモリ中の相対的な記憶位置
を定義する明示的な情報を利用する代わりに、これらの
記憶位置がデータ転送の実行順序を暗示するシーケンス
でプロセッサからＭＡＵへ信号され、このようにして信
号された記憶位置にあるチャネル・デイスクリプタがＭ
ＡＵの動作によって（それぞれの記憶位置を指示する信
号のプロセッサによる提示順序と一致するように）明示
的に順序づけられた１組のチャネル・デイスクリプタへ
変換され、これにより当該グループ中の最初のチャネル
・デイスクリプタの記憶位置を定義する信号を転送する
前に、あたかもこれらのチャネル・デイスクリプタが明
示的に連鎖されたかのようにして、ＭＡＵが当該グルー
プ中の全てのチャネル・デイスクリプタを処理できるよ
うにするとともに、ＭＡＵが当該グループ中の一の先行
チャネル・デイスクリプタを処理しているか、又は当該
グループ中の全ての先行チャネル・デイスクリプタの処
理を完了した後ですら、ＭＡＵが当該グループ中の任意
のチャネル・デイスクリプタの記憶位置を定義する信号
を受信できるようにすることにある。

【００２１】本発明の第１３番目の目的は、プロセッサ
と、ランダム・アクセス・メモリと、このメモリに対す
る直接アクセスを制御し且つこのメモリと複数の周辺チ
ャネルとの間のデータ転送動作を指示する複数チャネル
・アダプタ・ユニット（ＭＡＵ）とを備えたデータ処理
システムにおいて、各周辺チャネルに関するＭＡＵのデ
ータ転送動作を、プロセッサがメモリのランダムな記憶
位置に格納したリンクされていないデイスクリプタの各
グループによって定義するとともに、格納された各グル
ープ中のデイスクリプタをＭＡＵの動作によって一のリ
ンク・リスト・キューへ変換することにある。この第１
３番目の目的に関係する本発明の第１４番目の目的は、
前記データ処理システムにおいて、各々が以前にリンク
されたグループへ結合すべきリンクされていない一のデ
イスクリプタのアドレスをそれぞれを含んでいる、複数
の要求をプロセッサからＭＡＵへ転送することによっ
て、ＭＡＵによるリンク・リストの変換動作を開始させ
ることにある。

【００２２】この第１４番目の目的に関係する本発明の
第１５番目の目的は、前記データ処理システムにおい
て、ＭＡＵへ送信される各要求がＭＡＵにより全ての周
辺チャネルに共通する単一の要求レジスタに格納され、
各要求が前記チャネルの１つに一意的に割り振られた一
のポート・アドレスを通してＭＡＵへ送信され、そして
ＭＡＵが一のポート・アドレスを通して受信された各要
求に応答して前記要求レジスタの内容を前記ポート・ア
ドレスを割り振られた当該チャネルと一意的に関連付け
るラッチをセットするようにすることにある。

【００２３】この第１５番目の目的に関係する本発明の
第１６番目の目的は、前記データ処理システムにおい
て、一の要求がＭＡＵの要求レジスタへ最初に入力され
るときは、ＭＡＵ中にある「要求処理ステータス」表示
子を「使用中」状態へセットし、その後にＭＡＵが前記
入力された要求により記憶位置を指定された一のＣＤＢ
の処理のスケジュールを終了したときに、これを「非使
用中」状態へセットするとともに、各要求をＭＡＵへ提
示する前に、プロセッサが前記表示子の状態をポール
し、「使用中」状態の戻り毎にかかるポールを反復し、
「非使用中」状態が戻るときには要求レジスタへ無条件
的に且つ肯定応答なしに入力すべき要求を提示すること
にある。

【００２４】この第１６番目の目的に関係する本発明の
第１７番目の目的は、前記データ処理システムにおい
て、複数のチャネル・アダプタをプロセッサ及びメモリ
へ接続する一のバスを含み、プロセッサによるこのバス
への単一アクセスの間に各要求を提示し且つ各「キュー
使用中」応答を完了することにある。

【００２５】この第１７番目の目的に関係する本発明の
第１８番目の目的は、前記データ処理システムにおい
て、チャネル・アダプタが前記バスへのアクセスを獲得
し、前記要求レジスタ中の情報が定義するメモリ中の一
のアドレスから一のデイスクリプタを検索するか、又は
前記要求レジスタに保持されているアドレスをこのデイ
スクリプタへ書き込むことによって、各要求を処理する
ことにある。

【００２６】本発明の第１９番目の目的は、デイスクリ
プタのリンク・リスト・・キューを動的に管理する論理
能力を有するチャネル・アダプタを提供することにあ
る。この第１９番目の目的に関係する本発明の第２０番
目の目的は、チャネル・アダプタが一のリンク・リスト
・キューを作成し、プロセッサからランダムな時間イン
ターバルで順次に受信されるデイスクリプタ指定用の要
求に応答して、エンキューされていないデイスクリプタ
を当該リンク・リスト・キューへ追加できるようにする
とともに、以前に受信したデイスクリプタ指定用要求に
関連する１つ以上のデイスクリプタが定義するデータ転
送をチャネル・アダプタが活動的に処理している間に、
デイスクリプタ指定用の任意の要求を受信できるように
することにある。

【００２７】本発明の第２１番目の目的は、複数のチャ
ネルに関するデータ転送を指示し且つデイスクリプタの
リンク・リスト・キューを動的に管理するための論理能
力を有する、複数チャネル・アダプタ・ユニット（ＭＡ
Ｕ）を提供することにある。この第２１番目の目的に関
係する本発明の第２２番目の目的は、各チャネルにおけ
るデータ転送を活動的に処理している間に、ＭＡＵが、
個々のチャネルへ向けられるデイスクリプタの記憶位置
を指定する（プロセッサからの）信号に応答して、各デ
イスクリプタが定義するデータ転送の処理をそれぞれス
ケジュールするとともに、かかる信号をプロセッサが提
示する時間において前記指定されたデイスクリプタの記
憶位置が明示的なキュー・リンケージを保持しないよう
にすることにある。この第２２番目の目的に関係する本
発明の第２３番目の目的は、プロセッサが提示する前記
信号が、全てのチャネルに共通の単一のデイスクリプタ
要求レジスタを通してファネルされるようにすることに
ある。この第２３番目の目的に関係する本発明の第２４
番目の目的は、前記ＭＡＵにおいて、プロセッサがＭＡ
Ｕによって管理されるチャネル・キューから一のデイス
クリプタを有効に除去することができるように、関連す
るチャネルにおけるデータ転送活動のステータスとは関
係なく、しかも各チャネル・キュー中の他のデイスクリ
プタが定義するデータ転送活動を阻害することなしに、
ＭＡＵへ以前に信号された一の記憶位置へ情報を書き込
めるようにすることにある。

【００２８】

【課題を解決するための手段】本発明に従って、プロセ
ッサ及びＤＭＡ（ダイレクト・メモリ・アクセス）型の
チャネル・アダプタは、連鎖デイスクリプタ／ＣＤＢの
各リンク・リスト・キューが向けられるチャネル・アダ
プタの一のチャネルが活動的である間に、互いに協調し
てかかるキューを形成し且つ修正するように構成され、
また各チャネル及びキューに関する当該チャネル・アダ
プタのデータ転送処理との潜在的に最適の時間調整で以
てキューの形成／修正を行うように構成されており、こ
れによりプロセッサ及びチャネル・アダプタの性能に対
し全体として最小限度の影響を与えるだけで、実質的に
空のキュー（すなわち、全てのＣＤＢがチャネル・アダ
プタによって処理されてしまったキュー）へＣＤＢを追
加したり又はかかるキューからＣＤＢを除去できるよう
になっている。

【００２９】実施例では、各ＣＤＢは、予定の形式及び
サイズ（各ワードが予定の長さを有する予定数のワー
ド）を有する一の情報ブロックから成っていて、プロセ
ッサ及びチャネル・アダプタが直接アクセスを有するメ
モリ中の連続的なデータ記憶位置の一のブロックに関す
る一のデータ転送を定義する。

【００３０】チャネル・アダプタによる処理に備えて追
加の一のＣＤＢをデイスパッチするため、プロセッサ
は、各ＣＤＢをリンクされていない形式でメモリ中に格
納し、各ＣＤＢの記憶位置を定義する情報を保持するチ
ャネル・アダプタへ一の要求を転送し、これに対し、チ
ャネル・アダプタは、かかる要求を処理するため、当該
要求が位置決めするＣＤＢを直ちに検索してその処理を
開始するか、又は各ＣＤＢと以前に処理された要求に関
連する一のＣＤＢとの間の連鎖及びアドレッシング・リ
ンケージを確立する。

【００３１】１つの例外を除くと、この要求処理動作
は、チャネル・アダプタがメモリへの直接アクセスを獲
得して、直ちに処理すべき一のＣＤＢを読み取るか、又
は一のリンク用アドレス・ポインタを当該チャネル・ア
ダプタが以前にエンキューした一のＣＤＢへ書き込むこ
とを必要とする。かかる例外は、一の「非連鎖」ＣＤＢ
（例えば、今や空であるキュー中の最後のもの）を現に
処理している場合に相当する。この状況では、チャネル
・アダプタは、当該要求に保持されているＣＤＢアドレ
ス情報を、その要求レジスタから現に処理中のＣＤＢへ
転送する。こうすることにより、現ＣＤＢと当該要求に
関連するＣＤＢとの間の連鎖及びアドレッシング・リン
ケージを、事実上、確立することができるのである。

【００３２】実施例では、かかる要求情報を、チャネル
・アダプタ中の単一の要求レジスタでバッファする。も
し、チャネル・アダプタがその要求レジスタに現に保持
されている一の要求を処理していて使用中であり、そし
てプロセッサが他の要求の転送を試行しようとしている
のであれば、チャネル・アダプタは直ちにプロセッサへ
使用中状態表示子を戻すことにより、かかるプロセッサ
による試行を後で反復させるようにする。もし、このチ
ャネル・アダプタが複数チャネル・アダプタ・ユニット
（ＭＡＵ）であれば、プロセッサは各ＣＤＢが向けられ
るチャネルに一意的に関連する複数のアドレス・ポート
の１つへ各要求をアドレスし、これに対しチャネル・ア
ダプタは各チャネルに関連する複数のラッチのうちの一
意的な１つをセットすることによって、かかるポートの
アドレッシングに反応する。かくて、チャネル・アダプ
タの任意のチャネルに関連して、唯１つのレジスタ及び
数個のラッチだけが必要となるに過ぎない。

【００３３】チャネル・アダプタが形成した一のキュー
から一のＣＤＢを除去するため、プロセッサはメモリ中
の当該ＣＤＢをアクセスして、当該ＣＤＢへ「スキッ
プ」コードを書き込む。チャネル・アダプタがスキップ
・コードを保持する一のＣＤＢへ連鎖する場合、チャネ
ル・アダプタは直ちに連鎖イベントを認識し、スキップ
・コードを保持する当該ＣＤＢが次のＣＤＢに対するリ
ンク用ポインタを保持するときは、かかる次のＣＤＢへ
連鎖し、さもなければスキップ・コードを保持するＣＤ
Ｂが向けられるチャネルをアイドルにする。

【００３４】もし、プロセッサがチャネル・アダプタに
よって既に処理された一のＣＤＢにスキップ・コードを
書き込むならば、このスキップ・コードを書き込まれた
当該ＣＤＢがチャネル・アダプタによって反復的に循環
されているＣＤＢキューの一部である場合は、このスキ
ップ・コードはチャネル・アダプタの動作に影響を与え
るに過ぎない。実施例では、スキップ・コードが書き込
まれるＣＤＢのコード・フィールドは、スキップ以外の
チャネル・アダプタの活動を定義するように、プロセッ
サによって取り扱うことができる。勿論、各コード・フ
ィールドの目的がチャネル・アダプタのスキップ動作を
単に「オン」及び「オフ」にセットすることだけにある
のであれば、このスキップ・コードを単一の「スキッ
プ」ビットによって定義することができる。

【００３５】かくて、前述の構成によれば、チャネル・
アダプタの活動的な一のチャネルにおけるデータ転送活
動の瞬間的なステータスに関係なく、しかもかかる活動
の完全性について最小の影響を与えるだけで、かかるチ
ャネルについて複数のＣＤＢをプロセッサによってデイ
スパッチし且つ非活動化（スキップ）することができ
る。一のＣＤＢがデイスパッチされる場合、チャネル・
アダプタが関連する要求を処理すると、当該ＣＤＢを現
在のチャネル活動へ適正にリンクさせることができる。
一のＣＤＢが非活動化される場合、かかる非活動化の前
に行われる当該ＣＤＢの処理は各チャネル活動には影響
せず、そして非活動化の後に行われる当該ＣＤＢの処理
は前述のような所望のスキップに帰着する。もし、プロ
セッサがチャネル活動の状態を瞬間的に変更することを
必要としていれば、このプロセッサは、かかるチャネル
活動を禁止するコマンドをチャネル・アダプタへ直接的
に与えることによってこれを達成する。スキッピングに
よる非活動化が有用である状況とは、チャネル・アダプ
タのチャネル活動のシーケンシングが重要ではないか、
又はプロセッサとチャネル・アダプタとの間の調整の不
在によって潜在的に阻害されないような場合である。

【００３６】

【実施例】１．システム環境 図１は、従来技術及び本発明のデータ処理システムを含
む、データ処理システム一般の編成方法を示す。図２
は、かかるデータ処理システムにおける、連鎖されたチ
ャネル・デイスクリプタ・ブロック（ＣＤＢ）及びデー
タの通常の処理方法を示す。

【００３７】図１のバス１は、プロセッサ２、メモリ３
及び複数のチャネル・アダプタ４乃至６を相互接続す
る。これらのチャネル・アダプタは、各々が複数のチャ
ネルに関する動作を指示する処の、複数チャネル・アダ
プタ・ユニット（ＭＡＵ）としてそれぞれ図示されてい
るが、以下で説明するように、本発明は単一チャネルを
持つチャネル・アダプタについても有利に適用すること
ができる。各ＭＡＵは、メモリ３についてはＤＭＡＣ
（ダイレクト・メモリ・アクセス制御）として動作し、
メモリ３をアクセスする場合のバス１についてはバス・
マスタとして動作するように、論理的に構成されてい
る。従って、各ＭＡＵがバス１の制御を必要とする場
合、このＭＡＵは、他のチャネル・アダプタ（或いはプ
ロセッサ２）とのアービトレーションを必要とすること
がある。更に、プロセッサ２がバス１を介して各ＭＡＵ
と情報を直接的に交換している場合、各ＭＡＵは、バス
１に対するスレーブ接続機構として動作するように構成
される。

【００３８】図１の左下部にあるＭＡＵ ４について例
示するように、各ＭＡＵは、マスタ・バス制御及びＤＭ
Ａ制御（ＢＣ／ＤＭＡＣ）インタフェース４．２と、ス
レーブ・ユニット制御（ＵＣ）インタフェース４．３と
を有している。前者のインタフェース４．２は、各ＭＡ
Ｕが当該インタフェースを通してメモリ３と通信するた
めのものであり、後者のインタフェース４．３は、各Ｍ
ＡＵとプロセッサ２との間でデータが転送されている場
合に、プロセッサ２が当該インタフェースを通して各Ｍ
ＡＵをアドレスするものである。参照番号４．５の処に
例示するように、各ＭＡＵは複数の外部接続を備えてお
り、その複数のチャネルをかかる外部接続を通してＩ／
Ｏ装置又はデータ通信リンクとそれぞれ結合することが
できる。図１では、これらの外部接続をそれぞれ物理的
に別個のものとして示しているが、これを（例えば、デ
イジタルＴ１又はＴ２電話ネットワーク・リンクのよう
に）単一の高速リンク上で時分割多重化した形態のもの
とすることも可能である。

【００３９】参照番号７及び８の処に示すように、メモ
リ３は、複数のチャネル・デイスクリプタ・ブロック
（ＣＤＢ）及び複数のチャネル・データ記憶ブロック
（ＣＤＳＢ）を保持する。これらのブロックは、メモリ
３中のランダムに選択された記憶空間に格納され、場合
によっては、これらを互いに散在させたり、他のデータ
と散在させたりすることができる（例えば、複数のＣＤ
Ｂを、複数のＣＤＳＢ及びプロセッサのプログラム等と
散在させることができる）。前述のように、これらのＣ
ＤＢが、それぞれのデータ転送チャネルに関しそれぞれ
のチャネル・アダプタが行うべき動作を定義するのに対
し、これらのＣＤＳＢは、各ＭＡＵの複数のチャネルに
関しデータの転送先及び転送元となる、メモリ３中の複
数の記憶空間をそれぞれ表す。

【００４０】図２は、開始端１５と終了端１７の間に中
間のＣＤＢ １６及び１８を含む、連鎖ＣＤＢの１グル
ープを示す。これらのＣＤＢ １５−１７には、ＣＤＳ
Ｂ １９−２２がそれぞれ関連しており、前者の各ＣＤ
Ｂが定義するデータ転送について使用すべき記憶空間
を、これに関連する後者の各ＣＤＳＢが定義するように
している。すなわち、ＣＤＢ １５はＣＤＳＢ １９に関
連し、ＣＤＢ １６はＣＤＳＢ ２０に、ＣＤＢ １７は
ＣＤＳＢ ２１に、そしてＣＤＢ １８はＣＤＳＢ２２に
それぞれ関連する。

【００４１】ＣＤＢ １５−１７は、図１のＭＡＵ ４−
６のうち任意の１つにある任意のチャネル（これを記号
的に表すと、ＭＡＵ「ｙ」中のチャネル「ｘ」となる）
へ向けることができる。また、各ＣＤＢは、連鎖グルー
プ中の次のＣＤＢの位置を定義する一の数を有する。か
くて、図２に示すこれらの数及び記号は、ＣＤＢｘｙ１
で開始し且つＣＤＢｘｙｍで終了する、ｍ個のＣＤＢの
連鎖グループを特徴付ける。各ＣＤＢｘｙｉから各ＣＤ
ＳＢｘｙｉの左下角部分に至る矢印が暗示するように、
各ＣＤＢは、関連するＣＤＳＢのメモリ３中の開始記憶
位置を指定する、ポインタ情報を保持する。また、各Ｃ
ＤＢを表すボックスの底部から次のＣＤＢを表すボック
スの左下角部分に至る矢印が暗示するように、連鎖グル
ープ中の最後のＣＤＢを除く各ＣＤＢは、この連鎖グル
ープ中の次のＣＤＢの開始記憶位置を指定する、ポイン
タ情報をそれぞれ保持している各ＣＤＢは、関連するＣ
ＤＳＢが定義する記憶空間を対象として行うべき、デー
タの送信又は受信転送を定義することができる。但し、
データの送信転送とは、関連するＣＤＳＢが定義する記
憶空間からデータを読み取り、このデータを外部インタ
フェース４．５中の一の回線又は時間スロットへ送信す
ることを言い、データの受信転送とは、外部インタフェ
ース４．５で受信したデータを関連するＣＤＳＢが定義
する記憶空間へ書き込むことを言う。これらのＣＤＢ及
びＣＤＳＢがそれぞれ格納される複数の記憶空間は、メ
モリ３中のランダムな記憶位置にあり、また各ＣＤＢ中
のポインタ情報は、プロセッサ２だけがそこに保持させ
ることができる。

【００４２】２．本発明の解決課題 図２には明示していないが、図２に示すＣＤＢ連鎖の長
さｍは、これらのＣＤＢが処理のために各ＭＡＵへデイ
スパッチされるときに、固定されるようになっている。
通常、この連鎖グループ中の複数のＣＤＢが単一の動作
でデイスパッチされるように、この連鎖グループ中の最
初のＣＤＢの記憶位置がＭＡＵのチャネルへ通知され
る。前述のように、かかるＣＤＢの連鎖グループを保持
する記憶空間のプロセッサ２による再使用と、最終的に
ＭＡＵの各チャネルで行われる当該連鎖グループが定義
する諸活動との間の、調整を行う必要がある。一般に、
かかる調整を行うため、各ＣＤＢ連鎖のデイスパッチン
グをこのチャネルの最初の活動化と一致させるか、又は
既知の非活動状態の後のこのチャネルの再活動化と一致
させて、少なくともこのチャネルの活動が開始した時点
を判別するための基準をプロセッサ２に与えるようにし
ている。しかしながら、各ＣＤＢに関連する活動につい
てのチャネル完了ステータスをＭＡＵからの割り込み要
求によって通知したとしても、プロセッサ２は、不確定
の実時間遅延が経過した後でなければこの割り込みを処
理しないから、プロセッサ２は、デイスパッチされた一
のＣＤＢ連鎖についてこのチャネルにおける活動の瞬間
的なステータスを決定するための手段を持たないことに
なる。

【００４３】この結果、プロセッサ２は、既にデイスパ
ッチされている一の連鎖へ複数のＣＤＢを「動的に」付
加することができない。なぜなら、そうするためには、
デイスパッチされている当該連鎖の最後のＣＤＢへ、プ
ロセッサ２が一のリンク用ポインタを書き込むことが必
要となるにも拘わらず、プロセッサ２は、ＭＡＵが当該
最後のＣＤＢを処理中であるか又はその処理を完了した
か否かを決定するための手段を持たないからである。か
くて、プロセッサ２にできることは、ＭＡＵの各チャネ
ルにおける非活動期間と連動して、複数のＣＤＢを任意
のチャネルへ個別的に又は「バッチ」連鎖の形式でデイ
スパッチすることに制限される。更に、プロセッサ２が
任意の時間に（バッチ連鎖の形式で）デイスパッチでき
るＣＤＢの数は、メモリ３中の記憶空間の利用可能性に
よって制限されることになる。もし、メモリ３が効率的
に使用されていれば、如何なる時間であれ、ＭＡＵの各
チャネルについて数個以上のＣＤＢを格納するのに十分
な記憶空間を、断片化された又は連続的な形態のいずれ
であろうと、利用することはできそうもない。

【００４４】このような制限は、チャネルの（従ってデ
ータ処理システムの）性能を低下させ、ひいてはプロセ
ッサ２が行うチャネル活動のスケジュール機能を必要以
上に複雑にする、という欠点を有しているが、本発明
は、チャネル又はデータ処理システムの性能の他の側面
を阻害することなく、かかる制限を回避せんとするもの
である。

【００４５】３．本発明の機能 図３乃至図８は本発明の機能的側面、特に本発明のプロ
セッサ及びチャネル・アダプタが実行する諸機能を示
す。これらの機能を実行するプロセッサ及びチャネル・
アダプタは、図１に示したものと同様のシステム環境の
構成要素とすることができる。これらの独特の機能を実
行するチャネル・アダプタは、単一チャネル・アダプタ
又は複数チャネル・アダプタ（ＭＡＵ）のいずれかであ
り得るが、これらの図面及び他の図面では、これをＭＡ
Ｕとして示しており、以下の説明もその記述を簡単にす
るためＭＡＵを中心として行うことにする。ＭＡＵの
「要求受信」論理が、単一チャネルについて本発明を実
施する場合と比較すると、一層のコスト節減を可能にす
るという点で有利であるとしても、本発明はＭＡＵへの
適用に限られるものではなく、単一チャネル・アダプタ
にも等しく適用可能であることを理解すべきである。こ
の意味において、本発明の実施例がかるＭＡＵを中心と
して説明されているとしても、本発明のチャネル・アダ
プタがＭＡＵに限定されるものでないことは言うまでも
ない。

【００４６】３．１ ＣＤＢのキューイング 以下、図３乃至図７を参照して、本発明のＭＡＵによる
ＣＤＢのエンキュー方法を説明する。先ず、図３を参照
するに、ＭＡＵは、その各チャネル毎に１組ずつ設けら
れた、複数組の専用レジスタ３０を備え、これらのレジ
スタ３０中に、ＭＡＵが修正可能なチャネル・デイスク
リプタ・テーブル（ＣＤＴ）をそれぞれ格納する。これ
らのＣＤＴレジスタ３０は、各チャネルに関する処理を
待機しているチャネル・デイスクリプタ・ブロック（Ｃ
ＤＢ）の一のリンク・リスト・キューを定義するために
使用され、また（各チャネルが現に活動的である場合
に）各チャネルで現に行われている動作を定義する所定
のＣＤＢを保持するためにも使用される。従って、各チ
ャネルが活動的である場合、ＣＤＢレジスタ３０は、
「現に活動的な」ＣＤＢである「ＣＤＢ１」（メモリ３
からＭＡＵによって検索され、関連するチャネルで現に
行われている活動を定義するＣＤＢ）を格納するととも
に、同じチャネルに関する処理を待機中の他のｍ個のＣ
ＤＢ ３２−３４（ＣＤＢ２、・・・、ＣＤＢｍ）を保
持する記憶位置の一のリンク・リスト・キューを定義す
る情報を格納するために使用される。このリンク・リス
ト・キュー中にある複数のＣＤＢは、関連する複数のプ
ロセッサ要求（後出）を受信したシーケンスで配列さ
れ、そのシーケンスでサービスされる。かくて、ＭＡＵ
がＣＤＢレジスタ３０に保持されている特定ＣＤＢの処
理を終了すると、ＭＡＵは、リンク・リスト・キューの
「ヘッド・エンド」から次のＣＤＢを検索し、このＣＤ
Ｂを処理し、以下同様にして、このリンク・リスト・キ
ューの「テイル・エンド」にある最後のＣＤＢの処理が
完了するまで、このリンク・リスト・キュー中の後続位
置にあるＣＤＢの検索及び処理を継続することになる。

【００４７】以下で詳述するように、このリンク・リス
ト・キューは、関連するチャネルの活動化の前にプロセ
ッサ２が予め確立するか、又はプロセッサ２とは独立に
ＭＡＵがこれを形成及び管理することができる。図３の
参照番号３５−３８が暗示するように、各ＣＤＢは、メ
モリ３中にある各チャネル・データ記憶ブロック（ＣＤ
ＳＢ）に対するポインタをそれぞれ保持する。すなわ
ち、各ＣＤＢが定義するデータ転送動作は、そのポイン
タにより指定された特定のＣＤＳＢが定義する記憶ブロ
ックを対象として行われるものである。かくて、ＣＤＢ
１はこれに関連するＣＤＳＢ１へのポインタを保持し、
ＣＤＢ２はこれに関連するＣＤＳＢ２へのポインタを保
持し、以下同様である。

【００４８】ここで、一のチャネルが非活動的である場
合、そのＣＤＴ中でＣＤＢ１のために予約された記憶ブ
ロックは空き（又は未使用）であり、そのＣＤＴで定義
可能なリンク・リスト・キューも空きである、という点
を理解すべきである。更に、活動的な一のチャネルに関
し単一のＣＤＢだけが処理のために利用可能である場合
には、このＣＤＢのコピー（すなわち、ＣＤＢ１）がそ
のＣＤＴ中で位置決めされ、その定義可能なリンク・リ
スト・キューが空きとなる、という点も理解すべきであ
る。かくて、定義可能なリンク・リスト・キューが非空
となるのは、ＭＡＵが処理のためにスケジュールされて
いる少なくとも１つのＣＤＢを有し且つＭＡＵがかかる
ＣＤＢをまだ検索していない場合だけである。

【００４９】図１のシステム環境に即して説明すれば、
ＣＤＴを構成するＭＡＵ中の複数のレジスタは、後述の
バス１に関する動作を通して、個別的なＩ／Ｏ装置とし
てプロセッサ２によってアドレスすることができ、また
個別的な内部要素としてＭＡＵによってアドレスするこ
とができる。かくて、１つの例外を除くと、プロセッサ
２又はＭＡＵは、各ＣＤＴレジスタへ情報を転送したり
各ＣＤＴレジスタから情報を読み取ることができる。な
お、実施例に即して説明すれば、この例外（後出）と
は、信頼性があるもプロセッサ２が書き込めないよう
な、所定のレジスタ位置である。

【００５０】図４は、それぞれのＩ／Ｏアドレス位置の
順に配列された複数のＣＤＴレジスタ４０−４５と、関
連するチャネルが活動的である場合にこれらのＣＤＴレ
ジスタに格納される情報機能とを示す。レジスタ空間４
０は、現に処理中のＣＤＢ１の部分を含む「他の情報及
びコマンド」及び「キュー・カウント禁止（ＱＣＤ）」
ビット４０ａを保持するために使用される。ＭＡＵによ
るＱＣＤビット４０ａの使用方法については、以下の
「ＭＡＵの動作モード」の項で後述する。

【００５１】レジスタ空間４１は、現に処理中のＣＤＢ
１に関連するＣＤＳＢ１の開始アドレスを定義する、
「データ・ポインタ（ＤＰ）」を格納するために使用さ
れる。レジスタ空間４２は、「キュー・カウント（Ｑ
Ｃ）」及び「転送カウント（ＴＣ）」機能を格納するた
めに使用される。ここで、ＱＣはＭＡＵが管理可能な一
のリンク・リスト・キューの長さを表し、ＴＣは現に処
理中のＣＤＢ１について転送すべき残りのデータのバイ
ト数を表す。

【００５２】レジスタ空間４３は、「キュー・ヘッド・
ポインタ（ＱＨＰ）」又はプリセット・アドレスを格納
するために使用される。各チャネルが活動的で、そのリ
ンク・リスト・キューが非空である場合、レジスタ空間
４３は、ＭＡＵが次に検索及び処理すべきＣＤＢ（すな
わち、このリンク・リスト・キューの「ヘッド・エン
ド」に現に位置するＣＤＢ）の記憶位置を定義する、Ｑ
ＨＰ機能を保持する。各チャネルが活動的で、そのリン
ク・リスト・キューが空である場合、レジスタ空間４３
は、現に処理中のＣＤＢ１について行われる動作のステ
ータスを格納すべきステータス・バッファの記憶位置を
定義する、プリセット・アドレスを保持する。

【００５３】レジスタ空間４４は、現に処理中のＣＤＢ
１に保持されている「チャネル制御（ＣＣ）」情報を格
納するために使用される。かかる情報は、後述する小空
間４４ａに格納される、動作制御コードを含んでいる。
このコードがセット可能な値の１つは、「スキップ」
（ノー・オペレーション）活動を定義する。ＭＡＵがか
かるスキップ値を保持するＣＤＢを検索する場合、ＭＡ
Ｕは、このＣＤＢが定義するデータ転送（又は他の）動
作を自動的にスキップさせる。もし、この時間に、他の
ＣＤＴ情報が定義可能なリンク・リスト・キューが空で
なければ、ＭＡＵは、次のＣＤＢ、すなわちこのリンク
・リスト・キューのヘッド・エンド位置にあるＣＤＢの
検索及び処理を直ちに開始する。ＭＡＵが作成した一の
リンク・リスト・キューからＣＤＢを除去するために、
プロセッサ２が使用するこの機能及び効果については、
以下で説明する。

【００５４】レジスタ空間４５は、前記リンク・リスト
・キューのテイル・エンドにあるＣＤＢ、すなわちＭＡ
Ｕが検索及び処理するように現にスケジュールされてい
る最後のＣＤＢの記憶位置を定義する、「キュー・テイ
ル・ポインタ（ＱＴＰ）」情報を格納するために使用さ
れる。この機能及びその使用方法については、「ＭＡＵ
の動作モード」の項で一層詳細に説明する。

【００５５】図５は、各チャネル・デイスクリプタ・ブ
ロック（ＣＤＢ）に保持される情報要素を示す。参照番
号５０−５５は、このＣＤＢを保持する記憶ブロックの
連続的な一連のサブ・ブロックを表す。この記憶ブロッ
クの開始アドレスは、サブ・ブロック５０の底部にあ
り、この記憶ブロックの終了アドレスは、サブ・ブロッ
ク５５の頂部にある。このＣＤＢがチャネル・デイスク
リプタ・テーブル（ＣＤＴ）中で定義された一のリンク
・リスト・キューの一部である場合、先行ＣＤＢは以下
で説明する「連鎖ポインタ（ＣＰ）」を含んでいて、こ
のＣＤＢを保持する記憶ブロックの開始アドレス、すな
わちサブ・ブロック５０を保持する空間の開始記憶位置
を指定する。

【００５６】サブ・ブロック５０は、（このＣＤＢ及び
先行ＣＤＢを保持する）リンク・リスト・キュー中にあ
る先行ＣＤＢの、ＭＡＵによる処理に関するステータス
を格納するための「ステータス・バッファ」を保持す
る。ＭＡＵがかかる先行ＣＤＢの処理を完了する場合、
ＭＡＵは、かかる先行ＣＤＢのＱＨＰ値（図４のレジス
タ空間４３）を使用して、かかる先行ＣＤＢのステータ
ス・バッファ用サブ・ブロック５０を位置決めするとと
もに、このＣＤＢを次に検索及び処理すべきものとして
位置決めする。

【００５７】サブ・ブロック５１は、ＭＡＵが処理のた
めにこのＣＤＢを検索するとき、レジスタ空間４０（図
４）へ入力される、「他の情報」を保持する。サブ・ブ
ロック５２は、このＣＤＢが定義するデータ転送を行う
べき記憶空間を定義する処のＣＤＳＢを位置決めする
「データ・ポインタ（ＤＰ）」、すなわちこのＣＤＢが
処理のために検索されるときにレジスタ空間４１（図
４）へ入力される情報を保持する。サブ・ブロック５３
は、このＣＤＢによって定義されたデータ転送のバイト
長を定義する、「転送カウント（ＴＣ）」を保持する。
この情報は、このＣＤＢが処理のために検索されると
き、レジスタ空間４２（図４）のＴＣ部分へ入力される
ものである。

【００５８】サブ・ブロック５４は、このＣＤＢが処理
のために検索されるとき、図４のレジスタ空間４３へセ
ットされるような、「連鎖ポインタ（ＣＰ）」を保持す
る。このＣＰの値は、このＣＤＢがＭＡＵのチャネルへ
デイスパッチされる前に、プロセッサ２によってセット
され、そしてＭＡＵがこのＣＤＢの処理を終了する前
に、ＭＡＵへ他のＣＤＢがデイスパッチされる場合は、
ＭＡＵによって変更されるのである。ＭＡＵによって変
更される場合、このＣＰは、次のＣＤＢ中のステータス
・バッファ５０の記憶位置を指定するとともに、かかる
次のＣＤＢを位置決め及び検索するための基準として作
用する。

【００５９】サブ・ブロック５５は、ＭＡＵがこのＣＤ
Ｂを処理するためのチャネル処理構成を定義する、「チ
ャネル制御（ＣＣ）」情報を保持する。すなわち、かか
る情報は、ＭＡＵが処理のためにこのＣＤＢを検索する
とき、レジスタ空間４４（図４参照）へ入力され、前述
のようにスキップ値へセット可能な制御コード４４ａ
（図４参照）を保持する。

【００６０】以下の「ＭＡＵの動作モード」の項で詳述
するように、ＭＡＵは、これが制御する各チャネルに関
し、「キュー管理」モード及び「通常連鎖」モードで動
作することができる。キュー管理モードでは、プロセッ
サ２は、各ＣＤＢの記憶位置を定義する「要求」を、一
度に１つずつ各チャネルにデイスパッチする（但し、こ
の時点では、各ＣＤＢは、他の任意のＣＤＢの記憶位置
へ明示的にリンクさせるような情報を持っていない）。
このモードでは、ＭＡＵは、各要求に関連する複数のＣ
ＤＢの処理をスケジュールするという責任を有する。す
なわち、ＭＡＵは、このチャネルのＣＤＴで定義された
リンク・リスト・キューの作成を管理するとともに、Ｍ
ＡＵが同じチャネルに関する他のＣＤＢを処理している
間に関連する複数の要求が受信される場合は、複数のＣ
ＤＢをこのリンク・リスト・キューへ導入することを管
理するのである。

【００６１】図６は、ＭＡＵが一のチャネルに関しキュ
ー管理モードで動作するようにセットされている場合
の、プロセッサ２とＭＡＵの動作を示す。ステップ６０
において、プロセッサ２は一の「新しい」ＣＤＢを格納
するとともに、一の要求をＭＡＵへパスすることによっ
て、この要求をＭＡＵの一のチャネルへデイスパッチす
る。かかる要求は、これに関連する前記新しいＣＤＢの
処理をスケジュールするために、ＭＡＵが処理する。こ
の要求をＭＡＵへ転送し且つ各要求が向けられたチャネ
ルをＭＡＵへ指示するための信号プロセスについては、
図９乃至図１３を参照して以下で詳述する。

【００６２】これらの要求は、常に、一度に１つずつデ
イスパッチされ、ＭＡＵ中の「要求シーケンサ」によっ
て一度に１つずつ処理される。各要求は、これに関連す
るＣＤＢが格納されているメモリ３中の開始アドレスを
指定するとともに、このＣＤＢが適用されるＭＡＵのチ
ャネルの指示を付随させている。ＭＡＵの所定のチャネ
ルへ向けられる一の要求を受信した後、前記要求シーケ
ンサは、関連するＣＤＢの検索及び処理を直ちに開始さ
せるか、又はこのＣＤＢを前記所定のチャネル専用のリ
ンク・リスト・キューへエンキューする機能を実行す
る。これらのリンク・リスト・キューは、図４のチャネ
ル・デイスクリプタ・テーブル（ＣＤＴ）を利用しつ
つ、ＭＡＵが作成及び管理するものである。

【００６３】図６のステップ６１において、ＭＡＵは、
（後述する要求レジスタにおける）各要求の受信を認識
し、その要求シーケンサを活動化して、受信した要求に
関するスケジュール機能を実行する。次に、要求シーケ
ンサは、この要求が向けられたチャネルの「キュー・カ
ウント（ＱＣ）」機能を調べ、このＱＣ値がゼロ、１又
は１より大きいか否かに従って、３つの動作のうちの１
つを行う。

【００６４】もし、このＱＣ値がゼロであれば（すなわ
ち、各チャネルのリンク・リスト・キューが現に空であ
り且つこのチャネルが現にアイドルであれば）、要求シ
ーケンサは、受信したばかりの要求に関連するＣＤＢの
検索及び処理を開始する。次に、ＭＡＵは、ステップ６
２の諸動作を実行する。かかる動作は、バス１（図１）
の制御を獲得し、メモリ３（図１）をアクセスし、この
要求で与えられた記憶位置から関連するＣＤＢを検索
し、このＣＤＢを各チャネル専用のＣＤＴレジスタ空間
中の特定のレジスタ（例えば、図４のレジスタ４０及び
４４）へ置くことを含んでいる。この間、ＭＡＵの要求
シーケンサ（後出）は、ステップ６３において、ＱＣ値
を１だけインクレメントするとともに、他の動作（後
述）を実行して前述の要求レジスタを解放することによ
り、この要求レジスタが他の要求を受信するために利用
できるようにする。その間、このＣＤＢを該当するＣＤ
Ｔレジスタへ入力した後、ＭＡＵは、これらのＣＤＴレ
ジスタに関連するチャネルについてこのＣＤＢが定義す
る動作の処理を開始する。

【００６５】もし、調べられたＱＣ値が１であれば、Ｍ
ＡＵは、各リンク・リスト・キュー中の最後のＣＤＢを
現に処理中であり、かくてステップ６４において、この
要求が指定するＣＤＢをこのリンク・リスト・キューの
「ヘッド・エンド」及び「テイル・エンド」の両位置へ
エンキューすることが行われる。この動作では、この要
求（新しいＣＤＢアドレス）は、関連するＣＤＴ中の
「キュー・ヘッド・ポインタ（ＱＨＰ）」及び「キュー
・テイル・ポインタ（ＱＴＰ）」レジスタ空間（例え
ば、図４のレジスタ空間４３及び４５）の両方へ転送さ
れる。この後、ステップ６３では、ＱＣ値が１だけイン
クレメントされる。

【００６６】もし、調べられたＱＣ値が１より大きけれ
ば、この要求に関連するＣＤＢは、ステップ６５及び６
６の動作を介して、各リンク・リスト・キュー中のテイ
ル・エンド位置に導入されることになる。ステップ６５
において、ＭＡＵは、この要求（新しいＣＤＢアドレ
ス）を、以前にテイル・エンドの位置を保持していたＣ
ＤＢ中のＣＰ位置（図５の５４）へ書き込む。すなわ
ち、このＣＤＴのＱＴＰ機能によって定義されたリンク
・リスト・キュー中のテイル・エンド位置を現に占有し
ているＣＤＢを保持する処の記憶位置中のＣＰ空間へ、
この要求のアドレスが書き込まれるのである。これを達
成するため、ＭＡＵは、バス１の制御を獲得し、このＣ
ＤＴ中の「キュー・テイル・ポインタ（ＱＴＰ）」へオ
フセットを加算して、書き込むべきＣＰ位置のアドレス
を生成し、この新しい要求データをこの位置へ書き込む
ようにメモリ３を制御する。これと同時に、要求シーケ
ンサは、ステップ６６の動作を制御して、この新しい要
求データを各ＣＤＴレジスタ空間のＱＴＰ位置（図４の
レジスタ空間４５）へ転送することにより、関連するＣ
ＤＢをそのリンク・リスト・キューのテイル・エンドに
配置する。ステップ６５及び６６の動作が完了すると、
ＱＣ値が１だけインクレメントされ（ステップ６３）、
要求レジスタが他の要求を受信できるようにする。

【００６７】３．２ ＣＤＢのデキューイング 図７は、前述のようにＭＡＵ又は単一チャネルのチャネ
ル・アダプタが管理する各リンク・リスト・キューか
ら、プロセッサ２が各ＣＤＢを有効に除去し得る方法を
示す。ここで、ＭＡＵのチャネル・デイスクリプタ・テ
ーブル（ＣＤＴ）中にあるチャネル制御レジスタ空間
（図４のレジスタ空間４４）が、現に処理中のチャネル
・デイスクリプタ・ブロック（ＣＤＢ）に含まれる情報
（図５のＣＤＢメモリ空間５５中のチャネル制御情報に
対応）を保持していることを想起されたい。このレジス
タ空間へＭＡＵがフェッチするＣＤＢチャネル情報は、
関連する要求をＭＡＵへデイスパッチする前又は後に、
プロセッサ２がセット可能な制御コード４４ａを保持す
る。このコードが１へセットされていると、これは、
「スキップ」機能を定義する。ＭＡＵが一のＣＤＢを検
索する場合、ＭＡＵは、このコードを直ちに検知し、こ
のコードがスキップ機能を指定する値へセットされてい
る場合には、このＣＤＢが定義する他の全ての動作をス
キップさせる。スキップ機能が検知されたときに、各チ
ャネルに関連するリンク・リスト・キューが空でなけれ
ば、ＭＡＵは、各ＣＤＴ中の「キュー・ヘッド・ポイン
タ（ＱＨＰ）」（図４の４３）が定義するアドレスにあ
る次のＣＤＢへ直ちに連鎖（検索）する。さもなけれ
ば、ＭＡＵは、集結機能（ステータス報告用の割り込み
要求を通知する等）を実行し、かくてそのチャネルを次
の要求が受信されるまでアイドルにする。

【００６８】この手続きは、図７に示されている。すな
わち、ステップ７０において、プロセッサ２は、ＭＡＵ
の特定のチャネルへ向けられる選択されたＣＤＢ中にス
キップ機能をセットする。ステップ７１において、ＭＡ
Ｕは、これが現に処理中のＣＤＢによって定義された同
じチャネルに関する動作を終了する。次のステップ７２
において、ＭＡＵは、各チャネル中のＣＤＢ処理の完了
に関連する一の連鎖条件を検知する。ステップ７３にお
いて、ＭＡＵは、メモリ３から各チャネルへ割り振られ
たＣＤＴレジスタへ、次のＣＤＢ（当該ＣＤＴ中で定義
可能な一のリンク・リスト・キューのヘッド・エンドに
置かれたＣＤＴ、又は丁度処理されたばかりの一の要求
に関連するＣＤＢ）をフェッチする。ステップ７４にお
いて、ＭＡＵは、このようにしてフェッチされたＣＤＢ
のチャネル制御フィールド中にあるスキップ機能の条件
に基づいて分岐する。もし、このスキップ機能がセット
されていなければ、ＭＡＵは、ステップ７１の動作を介
して次のＣＤＢをフェッチするように進行する。図７に
は明示していないが図７で暗示されているのは、各チャ
ネルへ向けられる一の要求をＭＡＵが受信してその処理
を開始するまでの、可能な待機用インタルードである。
このことが生ずるのは、例えば、セットされたスキップ
機能が検知されたとき、各リンク・リスト・キューが空
であり、しかもＭＡＵが各チャネルに関し処理すべき即
時のＣＤＢ要求を持っていない場合である。

【００６９】次に、前述のスキップ機能がデータ処理シ
ステム全体に及ぼす影響について検討する。もし、ＭＡ
Ｕが所定のＣＤＢの処理を完了した後（すなわち、関連
する要求が転送され、そして十分にスケジュールされた
シーケンスを通して当該ＣＤＢに到達した後）に、プロ
セッサ２が当該ＣＤＢ中にスキップ機能をセットするな
らば、プロセッサ２のこの動作は、既にスケジュールさ
れていたがこの段階になっては必要でないかもしれない
動作（データ転送又は他の動作）をＭＡＵが実行するこ
とを許容したことを除けば、全く効果を持たないもので
ある。他方、ＭＡＵが処理のために一のＣＤＢを検索す
る前に、プロセッサ２がこのＣＤＢのスキップ機能をセ
ットするならば、ＭＡＵは、あたかもスキップ機能をセ
ットされたこのＣＤＢが関連するリンク・リスト・キュ
ーから物理的に除去されたかのようにして、このＣＤＢ
の動作をスキップするとともに、このリンク・リスト・
キュー中の次のＣＤＢへ連鎖するように強制される。こ
の場合には、スキップ及び検索の処理に関連する追加の
待ち時間が伴うが、チャネル処理活動との潜在的な妨害
の見地からすると、この追加の待ち時間は最小とみなす
べきものである。

【００７０】更に、ここで理解すべきは、かかるスキッ
プ・コードによって生ぜられる仮想的なＣＤＢの除去
は、ＣＤＢを物理的に除去する場合と比較すると、実現
が一層簡単で、効率も一層優れている。すなわち、ＣＤ
Ｂを物理的に除去するには、プロセッサ２は（ＭＡＵの
協同動作を伴って又はかかる動作を伴わないで）、除去
すべきＣＤＢに先行するリンク・リスト・キュー中の位
置を占有する一のＣＤＢ中の「連鎖ポインタ（ＣＰ）」
（図５の５４）を修正して、このリンク・リスト・キュ
ーの構成を明示的に変更することにより、除去すべきＣ
ＤＢの後にある次のＣＤＢを指定することが必要となる
であろう。

【００７１】しかしながら、これらの先行するＣＤＢ及
び次のＣＤＢを位置決めすることは、非常に困難である
場合がある。なぜなら、各ＣＤＢはそれぞれの先行ＣＤ
Ｂを指定する逆方向の連鎖ポインタを持っておらず、従
って少なくとも先行するＣＤＢを位置決めするために
は、ＭＡＵ又はプロセッサ２が、全てのＣＤＢの連鎖ポ
インタを当該リンク・リスト・キューのヘッド・エンド
位置から除去すべきＣＤＢの位置まで走査すること（す
なわち、メモリ３から各ＣＤＢの連鎖ポインタを読み取
り、先行ＣＤＢ及び後続ＣＤＢの記憶位置を確定し、改
訂された連鎖ポインタを先行ＣＤＢへ書き込む、という
諸動作）が必要となるからである。かかる動作を行うの
に必要な時間が、スキップ・コードを保持する単一のＣ
ＤＢを検索し処理するのに必要な時間と比較すると、ず
っと大きいことは明らかであり、しかもそれだけではな
く、ＭＡＵによるリンク・リスト・キューの処理を阻害
するというリスクを冒すことなしに（すなわち、実際の
データ転送プロセスにおけるオーバーラン又はアンダー
ランなしに）このような連鎖ポインタの修正を行い得る
かどうかという点は不確実である。

【００７２】３．３ ＣＤＢの連鎖に関するＱＣＤビッ
トの影響 各ＣＤＴ中にあるキュー・カウント禁止ビット（図４の
ＱＣＤビット４０ａ）は、ＣＤＴレジスタ空間へアドレ
スされる、プロセッサ２のＩ／Ｏ書き込み動作によっ
て、「オン」又は「オフ」状態へセットすることができ
る。このビットがオン状態にあると、ＭＡＵは、ＣＤＴ
中の「キュー・カウント（ＱＣ）」機能（図４のレジス
タ空間４２）を修正できない。一方、このビットがオフ
状態にあると、ＭＡＵは、このＱＣ機能を修正できる。
しかしながら、このビット状態は、それぞれのＣＤＴが
定義するリンク・リスト・キュー中の相次ぐＣＤＢへ連
鎖する際の、ＭＡＵの動作モードを制御するためにも使
用される。

【００７３】図８に示すように、実施例におけるＭＡＵ
は、ＱＣＤビットの状態に応じて、その連鎖動作（一の
ＣＤＢの処理を終了したときにＭＡＵが取る動作）を変
更する（ステップ８０）。もし、ＱＣＤビットがオフ状
態にあれば、ＭＡＵは、ステップ８１及びその後の動作
を実行し、もし、ＱＣＤビットがオン状態にあれば、ス
テップ８７及びその後の動作を実行する。もし、ＱＣＤ
ビットがオフ状態にあれば、ＭＡＵは、ＱＣ値を調べ、
ＱＣ値がゼロ又は１であれば、後続のステップ８２−８
５へ分岐し、ＱＣ値が１より大きければ、後続のステッ
プ８６−８８及び８５へ分岐する。

【００７４】ステップ８２において、ＭＡＵは、ＱＣ値
をゼロへデクレメントするか又はこれをゼロの値に維持
する。ステップ８３において、ＭＡＵは、ＱＨＰレジス
タ空間４３（図４）中で定義された記憶位置へ、「完
了」ステータスを書き込む。ステップ８４において、Ｍ
ＡＵは、「キュー・アンダーラン」例外条件を（例え
ば、プロセッサ２に対する一の割り込みとして）通知
し、プロセッサ２がこの例外に応答して（後述する態様
で）明示的に介入するまで、関連するチャネルに関する
以後の活動を中断し、終了する（ステップ８５）。

【００７５】ステップ８６において、ＭＡＵは、ＱＣ値
を１だけデクレメントする。ステップ８７において、Ｍ
ＡＵは、ＱＨＰレジスタが指定する記憶位置へステータ
スを書き込む。ステップ８８において、ＭＡＵは、その
ＣＤＴのＱＨＰを参照して決定された記憶位置から次の
ＣＤＢをフェッチし、かかるＣＤＢの処理を実効的に開
始し、かかるＣＤＢの処理を継続しつつ、終了する（ス
テップ８５）。図１のシステム環境に即して説明すれ
ば、ステップ８７と８８との間で、ＭＡＵは、メモリ３
に関する２つの動作、すなわちステータスの書き込み動
作と前記次のＣＤＢの読み取り動作との間にバス１の制
御を維持し、これによりステップ８８のためにバス１の
制御について再びアービトレーションを行うことを回避
する。次に、ＱＣＤビットがオン及びオフにセットされ
た場合の、プロセッサ２及びＭＡＵの相対的動作を説明
する。

【００７６】３．４ ＭＡＵの動作モード（要約） 実施例では、「スレーブ・モード」及び「キュー管理モ
ード」と呼ばれる２つのモードでＭＡＵを動作させるた
めに、プロセッサ２は、図８の動作を行う。スレーブ・
モードが従来技術に従った通常のチャネル動作に帰着す
るのに対し、キュー管理モードは本発明に従ったチャネ
ル動作に帰着する。スレーブ・モードでは、各ＣＤＴ中
のＱＣＤビットがプロセッサ２によってオンに転じられ
（かくて、ＱＣビットのデクレメント動作を禁止す
る）、他方のキュー管理モードでは、このＱＣビットが
オフに転じられる（かくて、ＱＣビットのデクレメント
動作を可能にする）。

【００７７】スレーブ・モードにおいて、プロセッサ２
は、連鎖ＣＤＢの一のリンク・リスト・キューを予め作
成する。かかる連鎖ＣＤＢは、このリンク・リスト・キ
ューが形成されるときにアイドル又は非活動的であるこ
とが判っている、ＭＡＵの一のチャネルへ向けられるも
のである。典型的な場合、このリンク・リスト・キュー
は、「テイル・エンド」位置を持たない「循環バッフ
ァ」式に形成される。プロセッサ２は、このリンク・リ
スト・キュー中の各ＣＤＢ内に当該リンク・リスト・キ
ュー中の次のＣＤＢの記憶位置を指定する連鎖ポインタ
（ＣＰ）を与え、ＭＡＵの各チャネルに関連するＣＤＴ
へ情報を書き込んでそのＱＣＤビットを「オン」状態へ
セットし且つ最初のＣＤＢ位置を指定（すなわち、当該
ＣＤＴ中のＱＨＰパラメータを確立）し、ＭＡＵに対し
このチャネルを活動化するように通知する。

【００７８】次いで、ＭＡＵは、このリンク・リスト・
キューを予め連鎖された一のグループとして取り扱うよ
うに進行し、このリンク・リスト・キュー中の後続ＣＤ
Ｂを検索及び処理し、前記ＣＤＴ中のＱＣ機能を無視す
る。最初の、すなわち開始ＣＤＢは、このＣＤＴ中のＱ
ＨＰ機能が指定する記憶位置から検索される。このよう
にして最初のＣＤＢが検索される場合、このＱＨＰ機能
は、検索された最初のＣＤＢ中のＣＰ要素と置き換えら
れ、これにより次のＣＤＢをこのリンク・リスト・キュ
ーのヘッド・エンド位置に配置する。前記最初のＣＤＢ
の処理が終結する場合、ＭＡＵは、一の連鎖動作を実行
して、メモリ３中の次のＣＤＢのステータス・バッファ
へステータスを書き込み（図５のレジスタ空間５０、図
８のステップ８７）、バス１を開放することなく前記次
のＣＤＢをそのＣＤＴへ読み込む（図８のステップ８
８）。次に、ＭＡＵは、検索済みのこのＣＤＢを処理す
る。当該チャネルがプロセッサ２からの信号によって明
示的にアイドルにされるまで、この連鎖及びＣＤＢ処理
動作は後続ＣＤＢを通して継続し、ＭＡＵは循環バッフ
ァを通して「エンドレス」に循環する。

【００７９】キュー管理モードにおいて、ＭＡＵのチャ
ネルに関連するＣＤＴは、そのＱＣＤビットをオフに、
またその他のパラメータが空のリンク・リスト・キュー
を定義するようにして、初期設定される。その後、プロ
セッサ２は、「ＣＤＢスケジューリング要求」を適当な
インターバルで順次にデイスパッチする。各要求は、リ
ンク用の連鎖ポインタ・フィールド（図５の５４）が空
又は無効であるような一のＣＤＢ（すなわち、他のＣＤ
Ｂの記憶位置を明示的に指定しないＣＤＢ）のメモリ３
中の記憶位置を指定する。しかしながら、各要求に応答
して、ＭＡＵは、関連するＣＤＢの処理を（かかるチャ
ネルへ向けられた要求の受信シーケンスで）スケジュー
ルする。このスケジューリング機能の間、ＭＡＵは、各
ＣＤＢと先行する一の要求に関連するＣＤＢとの間の、
明示的なリンケージを（後者のＣＤＢの連鎖ポインタ・
フィールドへリンク用ポインタを書き込むことによっ
て）作成することができる。

【００８０】その要求スケジューリング機能の間、ＭＡ
Ｕは、この要求が向けられるチャネルに関連するＣＤＴ
中のキュー・カウント（ＱＣ）値を調べることによっ
て、このチャネルのリンク・リスト・キューが空である
か否かを判別する。もし、このリンク・リスト・キュー
が空であれば、ＭＡＵは、各要求がその記憶位置を定義
するＣＤＢを直ちに検索し且つ処理する。しかしなが
ら、このリンク・リスト・キューが空でなければ、ＭＡ
Ｕは、各ＣＤＢをこのリンク・リスト・キュー中のテイ
ル・エンド位置に導入する動作を実行し、これにより将
来の処理のために各ＣＤＢを適正なシーケンスでスケジ
ュールする。

【００８１】一のＣＤＢを一のリンク・リスト・キュー
中のテイル・エンド位置に導入するため、ＭＡＵは、こ
のＣＤＢ（これは各スケジューリング要求中に保持され
ている）の記憶位置を各ＣＤＴ中のキュー・テイル・ポ
インタ（ＱＴＰ）レジスタ空間へ書き込むとともに、こ
のテイル・エンド位置を以前に占有していたＣＤＢが処
理のためにまだデキューされていなければ、前記の記憶
位置をこのＣＤＢの連鎖ポインタ（ＣＰ）を保持する記
憶位置（図５の５４）へも書き込む。図１のシステム環
境で、このＣＰを保持する記憶位置への書き込みを行う
には、ＭＡＵは、まずバス１の制御を獲得しなければな
らない。

【００８２】キュー管理モードでＭＡＵが実行するＣＤ
Ｂ処理動作は、図８に示されているものと本質的に同等
である。すなわち、連鎖時にＱＣ値が１又はそれ以下で
あれば、ステップ８０−８５の動作が実行され、連鎖時
にＱＣ値が１より大きければ、ステップ８０、８１、８
６−８８及び８５の動作が実行される。連鎖時のＱＣ値
がゼロ又は１である場合、ステップ８４の動作の間に通
知されるキュー・アンダーラン例外条件をプロセッサ２
が最終的に認識し、これによりプロセッサ２はＭＡＵの
チャネルに関連するＣＤＴのリンク・リスト・キューが
空であることを知る。もし、かかるキュー・アンダーラ
ン例外条件がエラー（データ転送のオーバーラン又はア
ンダーラン）の源でなければ、前記例外条件は、プロセ
ッサ２をプロンプトして、影響を受けるＭＡＵのチャネ
ルへ追加のＣＤＢスケジューリング要求をデイスパッチ
する動作を優先させるようにする。

【００８３】前記キュー管理モードの、「拡張キュー管
理モード」と呼ばれる変形例では、プロセッサ２は、Ｍ
ＡＵのチャネルに関連するＣＤＴを予め作成された一の
リンク・リスト・キューで以て（すなわち、関連するＣ
ＤＴ中のＱＣ、ＱＨＰ及びＱＴＰレジスタ空間へ、意味
のあるキュー・カウント及びエンド・ポインタ情報をセ
ットすることによって）初期設定し、次いでＭＡＵを前
述のキュー管理モードで動作するように初期設定するこ
とができよう。この拡張モードでは、ＭＡＵは、前記予
め作成されたリンク・リスト・キュー中のＣＤＢ（これ
らのＣＤＢはこのリンク・リスト・キューがスレーブ・
モードで有するものと全く同じである）を検索及び処理
するが、これと同時に、（プロセッサ２により一度に１
つずつ与えられる）「ＣＤＢスケジューリング要求」が
指定する複数のＣＤＢをこのリンク・リスト・キューの
テール・エンド位置へ付加するように動作することにな
ろう。

【００８４】勿論、前記予め作成されたリンク・リスト
・キュー中のテイル・エンドを除く位置にある各ＣＤＢ
は、このリンク・リスト・キュー中の次のＣＤＢの記憶
位置を指定する連鎖ポインタを（プロセッサ２から）与
えられることになろう。この予備的作成が行われるの
は、各チャネルの初期設定時のみであって、しかもプロ
セッサ２がその時間にキューされた複数のＣＤＢを格納
するに十分な記憶空間を有する場合だけである。このよ
うにすると、チャネルの初期設定時にＣＤＢを処理する
ための若干の先行時間をＭＡＵに与えることができる
が、その反面、プロセッサ２及びＭＡＵの動作が一層複
雑になる。

【００８５】４．ＣＤＢスケジューリング要求を処理す
るためのプロセッサ−ＭＡＵインタフェー ス 図９乃至図１１は、前記したＣＤＢスケジューリング要
求の転送及び処理に関連するプロセッサ−ＭＡＵインタ
フェースの編成を、特にＭＡＵのインタフェース・レジ
スタ及び論理に重点を置いて、記述するために使用する
ものである。このインタフェースの全体的な編成は、図
９を参照して以下の第４．１章で説明し、論理記号及び
論理要素の詳細は第４．２章で説明する。

【００８６】４．１ 要求インタフェース（一般） 図９は、前述のキュー管理モードの動作を支持するため
の、すなわちプロセッサから「ＣＤＢスケジューリング
要求」を順次に受信し、関連する複数のＣＤＢ（これら
の記憶位置は前記要求によって与えられる）の処理を各
要求の受信シーケンスでスケジュールするための、ＭＡ
Ｕの編成を示す。以下の説明では、図１のシステム環境
を仮定する。図９に示すＭＡＵ ９０は、バス９１に対
するＵＣインタフェース９２及びＤＭＡＣインタフェー
ス９３を有する。バス９１は図１のバス１に対応し、図
１のプロセッサ２及びメモリ３にそれぞれ対応するプロ
セッサ及びメモリ・サブシステムへの接続（いずれも図
示せず）を有する。このシステム環境の前述の説明と同
様に、プロセッサとＭＡＵ９０との間の指示された通信
は、プロセッサによりバス１を制御しつつ、ＭＡＵ ９
０のＵＣインタフェース９２へ接続するバス経路９４を
通して行われる。これに対し、ＭＡＵ ９０とメモリと
の間の通信は、ＭＡＵ ９０のＤＭＡＣインタフェース
９３へ接続するバス経路９５を通して行われる。

【００８７】一般に、プロセッサが制御する指示された
通信は、ＵＣインタフェース９２へリンクされた特定の
ＭＡＵ要素へアドレスされる、Ｉ／Ｏ読み取り及び１／
Ｏ書き込み動作から成る。このような通信は、前述のＣ
ＤＢスケジューリング要求をプロセッサからＭＡＵ ９
０へ転送するための、信号機能を含んでいる。各要求が
向けられるＭＡＵ ９０のチャネルは、かかる通信の一
部である信号中で指定される。かかる要求信号動作は、
キュー管理モード用に初期設定されたＭＡＵ９０の複数
のチャネル（すなわち、それぞれのＣＤＴレジスタ中の
ＱＣＤビット機能をオフに初期設定されている複数のチ
ャネル）についてのみ行われる。

【００８８】各要求転送は１つ以上のＩ／Ｏ読み取り動
作を含み、その間に、要求受信に対するＭＡＵ ９０の
利用可能性がプロセッサによってポールされ、Ｉ／Ｏ書
き込み動作がこれに続き、その間に、一のＣＤＢのアド
レスがＭＡＵ ９０中の一のレジスタへ転送される。こ
れらのＩ／Ｏ読み取り及びＩ／Ｏ書き込み動作の間、プ
ロセッサが読み取り／ポールしたＭＡＵ ９０のステー
タス信号と、プロセッサが書き込んだＣＤＢのアドレス
信号とは、要求読み取り／書き込み論理９６を通してＭ
ＡＵ ９０の内部で転送される。かかる要求の受信に関
連するＭＡＵ ９０の内部にある複数のレジスタ及びラ
ッチは、参照番号９７の処に総括的に示されている。一
の要求についてプロセッサが読み取り／ポールした複数
の信号は、参照番号９７の処にある複数のラッチの状態
を表示し、プロセッサが書き込んだ要求データ（ＣＤＢ
アドレス）信号は、参照番号９７の処にある一の要求レ
ジスタへ転送される。

【００８９】ＭＡＵ ９０の内部では、前述のレジスタ
／ラッチ９７と個別的なＭＡＵチャネルに関連する複数
のＣＤＴレジスタ９８との間や、レジスタ／ラッチ９７
と要求シーケンサ９９との間に、論理信号転送用の接続
がそれぞれ設けられる。ＣＤＴレジスタ９８及びＤＭＡ
Ｃインタフェース９３に関し、要求シーケンサ９９は、
ＭＡＵ ９０のキュー管理モードに従った要求スケジュ
ーリング機能を実現するように動作する。また、ＣＤＴ
レジスタ９８について、要求シーケンサ９９は、一の要
求に関連するＣＤＢをそのリンク・リスト・キューのテ
イル・エンド位置に導入するのに必要な、キュー・パラ
メータを修正するように動作する。更に、ＤＭＡＣイン
タフェース９３について、要求シーケンサ９９は、要求
ＣＤＢを一のリンク・リスト・キューへ付加する場合に
は、連鎖ポインタ情報をテイル・エンドの記憶位置にあ
るＣＤＢへ書き込み、そして当該スケジューリング機能
が実現される時間に各リンク・リスト・キューが空であ
る場合には、メモリから当該ＣＤＴへ一のＣＤＢをフェ
ッチするように動作する。

【００９０】直接データ経路９２．１は、ＵＣインタフ
ェース９２からＣＤＴレジスタ９８へ延びている。この
経路は、予めリンクされ且つ予め連鎖された複数のＣＤ
ＢをＭＡＵ ９０へデイスパッチするために、プロセッ
サからＣＤＴへデータを直接的に書き込むことを可能に
する（スレーブ・モードの動作に関する前述の説明を参
照のこと）。

【００９１】図１１を参照して以下で説明するＭＡＵ
９０の実施例では、全てのＭＡＵチャネルへ向けられる
要求ＣＤＢアドレスは、単一の要求レジスタを通してフ
ァネルされる。かかるＣＤＢアドレスの各々は、ＭＡＵ
９０中の一の「論理ポート」をアドレスする信号を付
随させている。ここで、かかる「論理ポート」は、関連
するＣＤＢが定義する動作を行うべきＭＡＵチャネル
へ、一意的に割り振られるものである。ＭＡＵ ９０中
の論理は、これらのポート・アドレス信号を復号して、
各ポート及びＭＡＵチャネルに一意的に関連する一のラ
ッチをセットする。ＭＡＵ ９０中の要求シーケンサ
は、一の受信ラッチのセット状態に応答して、この要求
が記憶位置を指定するＣＤＢの処理を、当該ラッチに関
連するＭＡＵチャネルについてスケジュールする。

【００９２】４．２ 要求インタフェース（ＭＡＵの実
施例） 図１１は、ＭＡＵ型のチャネル・アダプタで使用するに
適した要求シーケンサ・インタフェースを示す。図１０
は、図１１のＡＮＤゲート及びＯＲゲートを表すために
使用する論理記号を示す。図１０を参照するに、参照番
号１００はＡＮＤゲート用の記号を表し、参照番号１０
１はＯＲゲート用の記号を表す。参照番号１００．１及
び１００．２はＡＮＤゲートの入力及び出力をそれぞれ
表し、参照番号１０１．１及び１０１．２はＯＲゲート
の入力及び出力をそれぞれ表す。左端の参照番号１０
０．３は、ＡＮＤゲートの禁止入力を表す。

【００９３】論理的な側面を説明すると、ＯＲゲートの
少なくとも１つの入力が活動的／１であるとき、その出
力は活動的／１であり、全ての入力が非活動的／０であ
るとき、その出力は非活動的／０である、と仮定する。
同様に、禁止入力を持たないＡＮＤゲートの場合は、そ
の全ての入力が活動的であるとき、その出力は活動的／
１であり、少なくとも１つの入力が非活動的であると
き、その出力は非活動的／０である、と仮定する。一の
禁止入力を持つＡＮＤゲートについては、この禁止入力
が非活動的で、且つ他の全ての入力が活動的である場合
にのみ、その出力は活動的／１である、と仮定する。

【００９４】次に、図１１を参照するに、ＵＣインタフ
ェース１０２の右側には、ＭＡＵの要求シーケンサ・イ
ンタフェースのそれぞれの部分が示されている（なお、
図９に示すように、ＵＣインタフェース１０２の左側
は、バス１を介してプロセッサ２へ接続されている）。
図示の実施例では、ＭＡＵは、８個のチャネルを含んで
いる。複数の要求は、プロセッサからＵＣインタフェー
ス１０２を通してＭＡＵへ転送される。

【００９５】各要求は、以下で説明する１つ以上のＩ／
Ｏ読み取り動作から成り、かかる動作の間、プロセッサ
は、ＭＡＵ中の要求処理活動の状態をポールする。これ
に続くＩ／Ｏ書き込み動作の間、プロセッサは、一のＣ
ＤＢの記憶位置を定義する「要求データ」を提示する。
「要求使用中」ステータスが戻って来て、以前に書き込
まれた要求データをＭＡＵが処理しなかったことを表示
する場合、前記の読み取り／ポーリング動作が反復され
る。一の読み取り動作が「非使用中」ステータスを戻す
場合は、書き込み動作が呼び出される。

【００９６】要求の読み取り及び書き込み動作にそれぞ
れ付随するのは、読み取り（ＲＤ）信号１０３と、書き
込みストローブ（ＷＳ）信号１０４と、ＭＡＵ及びＭＡ
Ｕ中の一の「ポート・アドレス」を指定する一のアドレ
ス信号とである。ＭＡＵは、その８個のチャネルと個別
的に関連する８個のポートを有する。従って、各ポート
・アドレスは、８個のチャネルのうち特定の１つを有効
に指定する。

【００９７】アドレス・デコーダ１０５は、各要求に付
随するアドレス信号を復号するとともに、ポート・アド
レス信号に応答して、８本のポート選択線（Ｓｅｌ
（ｉ））（ｉ＝０−７）のうちの１本を活動化する。こ
れらのポート選択線は、後述する論理を通して、８個の
ラッチ１０６のセット入力へ結合され、以下で定義する
論理条件の下で各ラッチ１０６をセットする。これらの
ラッチ１０６は８個のＭＡＵチャネルに個別的に関連し
ており、それぞれのセット出力を要求シーケンサ（図９
の９９）に加えることにより、現にセットされている特
定のラッチ１０６に関連するＭＡＵチャネルについて、
ＭＡＵがメモリをアクセスすることを要する要求処理動
作が必要とされていることを表示する。

【００９８】前記ポート選択線とラッチ１０６との間に
ある前述の論理は、以下の全ての条件が同時に満足され
るとき、すなわち 書き込みストローブ信号１０４が
活動状態にあって、一の要求が書き込まれつつあること
を表示しており、 ラッチ１０６の全てがリセット状
態にあり、 各ポート選択線が活動的であり、 各チ
ャネルのキュー・カウント（ＱＣ）、すなわち当該チャ
ネルへ割り振られたＣＤＴ中のＱＣ値が１でないとき、
一のラッチ１０６をセットするように動作する。この状
況では、当該要求スケジューリング機能は、ＭＡＵがメ
モリをアクセスして、その時点で関連するリンク・リス
ト・キューのテイル・エンド位置を占有しているＣＤＢ
の連鎖ポインタ（ＣＰ）を修正することを必要とする。
前述の複数のラッチ１０６が必要となる理由は、かかる
アクセスが、その時点でＭＡＵによって行われている実
時間式のデータ転送プロセスと調整されねばならないた
めに、このようなアクセスの待ち時間が不確定となる、
という点にある。もし、一の要求が書き込まれていると
きに、このチャネルのＱＣ値が１であり、且つ前述の他
の条件が同時に存在すれば、当該要求処理機能は、各チ
ャネルのＣＤＴパラメータをローカルで変更することを
含むに過ぎない。この場合、これらの変更は瞬時に行わ
れるから、如何なる要求表示をもラッチする必要はな
い。

【００９９】ラッチ１０６の任意のものがセットされて
いるとき、ＯＲゲート１０７は、要求（Ｒｅｑ）信号を
活動化する。この要求信号はＯＲゲート１０８へ加えら
れ、そこからキュー使用中（ＱＢ）信号を生ぜしめ、ま
たＡＮＤゲート１０９及び１１０の禁止入力にも加えら
れる。キュー使用中（ＱＢ）信号は、ＡＮＤゲートのバ
ンク１１１及びＯＲゲートのバンク１３０を通して、デ
ータ出力バス１１３へ加えられる。バンク１１１中の諸
ゲートが後述する論理によって可能化されるのは、ＵＣ
インタフェース１０２における読み取り信号１０３が活
動的である場合のみ、すなわちプロセッサが要求（ステ
ータス）読み取り動作を信号している場合だけである。
このような場合には、（ＱＢ線の状態を表す信号を含
む）データ出力バス１１３上の信号は、ＵＣインタフェ
ース１０２及び図示していないバス１を介してプロセッ
サへ戻されることになる。

【０１００】従って、もし戻された信号がＱＢ信号が活
動的であること（すなわち、ＭＡＵが以前に書き込まれ
た一の要求の処理を終了していないこと）を表示するな
らば、プロセッサは、バス１を解放し、この要求読み取
り動作を（暫くしてから）反復する。逆に、もし戻され
た信号がＱＢ信号が非活動的であること（すなわち、Ｍ
ＡＵが他の要求を処理するのに自由であること）を表示
するならば、プロセッサはバス１を保持し、その後直ち
に、一の要求書き込み動作を続ける。後者の動作の間、
（一のＣＤＢの記憶位置を指定する）要求データは、Ｕ
Ｃインタフェース１０２からデータ入力バス１１７を介
して、要求レジスタ１１６へ無条件的に書き込まれる。
前述の要求レジスタ１１６及びラッチ１０６は、図９の
レジスタ／ラッチ９７に対応する。但し、後者とは異な
り、前者では、８個の全てのＭＡＵチャネルへ向けられ
る要求が１つの要求レジスタ１１６を通して順次にファ
ネルされる。

【０１０１】ここで、ラッチ１０６をセットするための
前述の諸条件を検知する論理について説明する。チャネ
ル毎に１つずつ設けられたＡＮＤゲート１１８は、個々
のラッチ１０６のセット入力へ接続された出力と、それ
ぞれの出力を活動化すべき場合を決定する入力とを有す
る。これらのＡＮＤゲート１１８は、ＡＮＤゲート１１
０の出力から加わる共通入力と、ポート選択線からの個
々の入力と、（各チャネルに関連するＣＤＴ中のＱＣレ
ジスタの出力へ接続された、図示しないデコード論理が
生成する）ＱＣ＝１のチャネル・カウント表示を担持す
る線１１９からの個々の禁止入力とを有する。ＡＮＤゲ
ート１１０は、ＯＲゲート１０７の出力から要求（Ｒｅ
ｑ）信号を受け取る禁止入力と、書き込みストローブ
（ＷＳ）線１０４からの正の入力とを有する。

【０１０２】従って、ＡＮＤゲート１１０及び１１８
と、チャネルのＱＣ値＝１を検知するデコード論理（図
示せず）とは、次の諸条件が同時に満足されるとき、す
なわち 一の要求が書き込まれており、 要求（Ｒｅ
ｑ）信号が非活動的であり、従って全てのラッチ１０６
がリセットされており、そして アドレスされた要求
ポートに関連するチャネルのＱＣ値が１ではないとき、
一のラッチ１０６をセットするように動作する。前述の
ように、ＱＣ値が１で且つ前記の諸条件が同時に存在す
る場合、図示しない論理は、各ＣＤＴ中の幾つかのパラ
メータを直ちに変更するように動作する。このような
（図示しない）論理は、データ入力バス１１７上のデー
タを活動的なポート選択線に関連するＣＤＴ中のキュー
・ヘッド・ポインタ（ＱＨＰ）及びキュー・テイル・ポ
インタ（ＱＴＰ）空間へ転送するための諸ゲートと、各
ＣＤＴ中のＱＣ値を（２の値へ）インクレメントさせる
ための諸ゲートとを含んでいる。

【０１０３】複数のラッチ１０６が、ＯＲゲート１２１
から転送される信号によってリセットされるのは、
要求シーケンサ完了（ＤＯＮＥ）信号１２２によって要
求処理の完了を通知する場合、又は プロセッサが実
行する書き込み「リセット」動作（すなわち、ＵＣイン
タフェース１０２における書き込みストローブ信号１０
４及びリセット（ＲＳＴ）信号を活動化するような動
作）をＡＮＤゲート１２３が検知する場合である。

【０１０４】ＡＮＤゲート１２４の出力が活動的となる
とき、（要求読み取り動作時に、ＱＢ信号及び要求レジ
スタ１１６中のデータをプロセッサへ戻すように）バン
ク１１１中のＡＮＤゲートが活動化／可能化される。Ａ
ＮＤゲート１２４の入力は、ＵＣインタフェース１０２
の読み取り信号線１０３と、ＯＲゲート１２５の出力と
へ接続されている。ＯＲゲート１２５は、各ポート選択
線からの入力をそれぞれ有するから、任意のポート選択
線が活動的であるときに、このＯＲゲート１２５が活動
的となる。従って、プロセッサが一の要求読み取りを信
号して、これに付随する一のポートアドレスで１本のポ
ート選択線を活動化するとき、ＱＢ信号及び要求レジス
タ１１６中のデータがプロセッサへ戻されることにな
る。

【０１０５】ここで注意すべきは、図１１のデータ入力
バス１１７及びデータ出力バス１１３の各々には、括弧
内の数字が示すようにそれぞれ３２本の線が存在する、
という点である。しかしながら、要求レジスタ１１６は
データ出力バス１１７を介して送信される複数のデータ
・ビットのうち上位３０ビットのみを受信するに過ぎな
い（最下位の２ビットがドロップされるのは、各ＣＤＢ
がメモリ中のワード境界で開始するという理由によ
る）。従って、仮に要求レジスタ１１６が全３２ビット
を保持していたとすれば、要求データの最下位２ビット
を担持していたであろうデータ出力バス１１３中の１本
の線を介して、ＱＢ信号の状態を表す戻り信号が送信さ
れることになる。

【０１０６】このようにして戻された要求データは、
（例えば、任意の要求ビットが誤って転送されたか否か
を、プロセッサが判別できるように）診断に使用するの
に有用である。診断に対する潜在的な適用可能性を持つ
図１１中の他の機能手段は、ＡＮＤゲートのバンク１１
１の上部にあるＯＲゲートのバンク１３０である。例え
ば、プロセッサからの信号がＵＣインタフェース１０２
におけるリセット（ＲＳＴ）線及び読み取り（ＲＤ）線
１０３を同時に活動化する場合、ＡＮＤゲート１３１の
出力は、ＯＲゲートのバンク１３０を可能化する。この
バンク１３０は、ＱＢ線と、ゼロの値を表す３１個の一
定レベル入力とを受け取って、全体として３２ビットの
信号をプロセッサへ戻す。もし、ＵＣインタフェース１
０２が正常に動作しているならば、これらの３２ビット
の信号のうち３１ビットはそれぞれゼロになる筈であ
る。

【０１０７】更に、ＱＢ信号に対応する戻り信号が、以
下で説明するラッチ１４４の状態に対応するものと仮定
する（このラッチ１４４は、プロセッサがＡＮＤゲート
のバンク１１１を介してＱＢ信号の非使用中状態をポー
ルする時間から要求レジスタ１１６へ一の要求を書き込
む時間までＱＢ信号を活動的／使用中状態に維持するこ
とにより、他のタスク又は他のプロセッサが同時に要求
を書き込むことを禁止するための一種のロック機構とし
て機能するものである）。従って、このプロセッサは、
ＡＮＤゲート１４０に関連する戻り経路を使用して、Ｑ
Ｂ信号を生成する諸回路の動作及びＵＣインタフェース
１０２自体の完全性を診断することができる。多重処理
又は多重タスク・プロセッサの環境において本発明の動
作を支持するための他の機能手段は、ＡＮＤゲート１４
０−１４２、ＯＲゲート１４３及びラッチ１４４によっ
て表される。

【０１０８】図１のシステム環境において、プロセッサ
２が多重タスク用に構成されているか、又は複数のプロ
セッサがバス１を共有していて、複数のＣＤＢをバス１
へ接続された複数のＭＡＵへデイスパッチする能力を持
つものとする。このシステム環境では、任意のプロセッ
サ又はタスクが、他のプロセッサ又はタスクによって開
始されたＣＤＢ要求デイスパッチの完全性に干渉しない
ようにすることが必要である。かくて、第１のプロセッ
サ又はタスクが、一のＭＡＵのＱＢ信号の状態をポール
し且つ「非使用中」の戻り信号を受信する場合、ＭＡＵ
は、第１のプロセッサがその要求を書き込んでしまうま
で、アクセス不能にされる。論理手段１４０−１４４の
目的は、このような活動が衝突なしに行われるのを保証
することである。

【０１０９】要求（Ｒｅｑ）信号及びＡＮＤゲート１４
２の出力が同時に活動的である場合、ＡＮＤゲート１４
０は、一の出力を生成してエラーを表示する。もし、書
き込みストローブ信号１０４及びポート選択（Ｓｅｌ
（ｉ））信号が同時に活動状態にあって、一のタスク又
はプロセッサが一の要求を書き込んでいることを表示す
るなら、ＡＮＤゲート１４２の出力が活動的となる。こ
の段階で、ＵＣインタフェース１０２から複数のラッチ
１０６へ至る経路中の諸動作の待ち時間は、選択された
チャネル・ポートに関連するラッチ１０６がセット状態
へ遷移する前に、一の要求の書き込みを開始する書き込
みストローブ信号１０４が上昇し且つ下降するようなも
のである。従って、第１のプロセッサが一の要求を書き
込んだ後で、しかもその処理が依然として保留中である
間に、他のタスク又はプロセッサが一の要求を書き込も
うとしている場合にのみ、書き込みストローブ信号１０
４、ポート選択信号及び要求信号が同時に活動的となり
得る。かかる状況では、ＡＮＤゲート１４０の出力が活
動的となって、一のエラー（衝突）を表示する。このエ
ラー表示はＭＡＵが検知して、全てのタスク又はプロセ
ッサへ（例えば、ＭＡＵ割り込み要求を介して）報告す
る。その後、これらのタスク又はプロセッサは、それぞ
れの要求の適正な通信を保証するために、これらのポー
リング及び要求書き込み機能を反復しなければならな
い。

【０１１０】通常の場合は、ラッチ１４４及びＡＮＤゲ
ート１０９が制御する動作が存在するために、前述のエ
ラー出力は発生しない筈である。ラッチ１４４がセット
されている場合、その出力は、ＯＲゲート１０８を通し
てＱＢ信号を活動化する。ラッチ１４４は、ＡＮＤゲー
ト１０９の出力が活動的であるときにセットされ、ＡＮ
Ｄゲート１４１又は１４２が活動的であるときに、ＯＲ
ゲート１４３の出力を介してリセットされる。しかしな
がら、ＡＮＤゲート１０９の出力が活動的となるのは、
ＵＣインタフェース１０２における読み取り信号１０３
及びポート選択信号が活動的であり、しかも要求信号が
非活動状態にあって、どのラッチ１０６もセットされて
いないことを表示する場合だけである。

【０１１１】従って、第１のプロセッサ又はタスクが要
求読み取りについて信号するとき、ラッチ１４４がリセ
ット状態にあり且つ要求信号及びＱＢ信号が非活動的で
あれば、ＡＮＤゲート１０９が可能化されて、ラッチ１
４４をセットすることができる筈である。しかしなが
ら、前述の信号待ち時間が存在するために、ラッチ１４
４がその状態を変更してＱＢ信号を使用中状態へスイッ
チし得る前に、（要求信号の瞬間的な状態に関連する）
ＱＢ信号の瞬間的な非使用中状態が第１のプロセッサ又
はタスクへ戻されてしまい、かくてＭＡＵが一の要求を
書き込むのに利用可能であることを表示することになろ
う。しかしながら、ラッチ１４４がセットされると、そ
の直後にＱＢ信号は使用中状態にセットされるから、も
し他のプロセッサ又はタスクがＱＢ信号の状態を読み取
り／ポールしようとしていたのであれば、かかる他のプ
ロセッサ又はタスクは、ＱＢ信号が使用中状態にあるこ
とを見い出す筈である（かくて、ＱＢ信号の非使用中状
態を読み取るまで、ポールを継続して、要求を書き込ま
ないことになる）。従って、ＱＢ信号の非使用中状態を
読み取る一のプロセッサ又はタスクが、ＭＡＵの要求経
路の排他的制御を司って、要求レジスタ１１６へ一の要
求を排他的に書き込むことができるのである。

【０１１２】ここで、論理手段１４１−１４３は、新し
い一の要求が書き込まれるとき（すなわち、書き込みス
トローブ信号１０４及びポート選択信号が同時に存在す
るとき）ラッチ１４４をリセットするように動作する
が、この若干後に、（この要求がアドレスされるような
ポートを持つチャネルに関連する）ラッチ１０６がセッ
トされて、要求信号を活動的に駆動する。この結果、Ｑ
Ｂ信号の非使用中状態を最初に読み取った時点から読み
取り中のプロセッサ又はタスクが一の要求を書き込む時
点まで、ラッチ１４４がＱＢ信号を使用中状態に維持
し、その後は、要求シーケンサ（図９の９９）がこの要
求を処理するまで、要求信号の活動状態がＱＢ信号を使
用中状態に維持するから、第１のプロセッサ又はタスク
が書き込んだ要求の処理が完了するまで、第２のプロセ
ッサ又はタスクは、ＱＢ信号の使用中状態を読み取った
り、一の要求を書き込むことができないのである。

【０１１３】ＯＲゲート１４０の目的は、前述のＱＢ信
号の処理及び使用に関連する諸回路が誤動作するのを検
知することにある。かくて、一の要求が書き込まれてい
る間に、すなわち書き込みストローブ信号１０４及びポ
ート選択信号が同時に存在する場合に、要求信号が活動
的であれば、ＡＮＤゲート１４０及び１４２が同時に可
能化されて、エラー信号を上昇させる。なぜなら、活動
的な要求信号は、ＱＢ信号の非使用中状態を最後に読み
取り且つ以前に要求を書き込んだ一のプロセッサ又はタ
スクに対する以前のコミットメントを表すものであっ
て、正常な動作では、新しい一の要求が書き込まれる時
点で、要求信号は非活動的となるからである。

【０１１４】要求レジスタ１１６は、ＡＮＤゲート１４
６を介してその「クリア」入力１４５へ加わる一の信号
によってリセットされる。ＡＮＤゲート１４６の出力が
活動的となるのは、ポート選択信号及びＡＮＤゲート１
１０の出力が同時に活動的である場合、すなわち新しい
一の要求が書き込まれようとしている場合である。

【０１１５】４．３ 要求シーケンサ 図１２は、前述のように、任意のチャネルｉ（ｉ＝０−
７）についてＭＡＵに設けられた要求シーケンサの論理
編成を示す。ＡＮＤゲート１７０−１７２は、制御信号
Ａ−Ｃの生成をそれぞれ制御する。制御信号Ａが生成さ
れるのは、 ＱＣｉ＝０、すなわちチャネルｉのキュ
ー・カウントがゼロであり、 信号Ｑｉが活動的、す
なわちチャネルｉに関連する図１１のラッチ１０６がセ
ットされており、そして 要求シーケンサが他の要求
を処理する準備を完了している、すなわち「シーケンサ
・レデイ（Ｓ．Ｒｄｙ）」信号が活動的である場合であ
る。制御信号Ｂが生成されるのは、 ＱＣｉが１より
大きく、 信号Ｑｉが活動的であり、そして 要求シ
ーケンサがレデイ状態にある、すなわち「シーケンサ・
レデイ（Ｓ．Ｒｄｙ）」信号が活動的である場合であ
る。制御信号Ｃが生成されるのは、信号Ｑｉが活動的で
ある時間に、ＵＣインタフェース１０２における書き込
みストローブ（ＷＳ）線１０４及びポート選択（Ｓｅｌ
（ｉ））線がパルスされる場合である（図１１参照）。

【０１１６】制御信号Ａ及びＢは、メモリを対象とする
読み取り及び書き込み転送をそれぞれ呼び出すために、
ＤＭＡＣ論理１７３へ加えられる。制御信号Ａは、最後
に受信された要求（図１１の要求レジスタ１１６の内
容）が与えるメモリの記憶位置から一のＣＤＢを読み取
らせて、これをチャネルｉに割り振られたチャネル・デ
イスクリプタ・テーブル（ＣＤＴｉ）へ入力させる。制
御信号Ｂは、最後に受信された要求を、ＣＤＴｉが定義
するリンク・リスト・キューのテイル・エンド位置に現
に配置されているチャネル・デイスクリプタ・ブロック
（ＣＤＢ）の連鎖ポインタ（ＣＰ）位置へ書き込ませ
る。ＤＭＡＣ論理１７３は、制御信号Ａ又はＢが要求す
る動作が完了したとき、すなわちこのＤＭＡＣ論理１７
３がバスの制御を獲得し且つ要求されたようにメモリの
読み取り又は書き込みを行ったとき、線１７８を介して
要求シーケンサへ一のＤＭＡＣ完了（ＤＭＡＣ Ｄｏｎ
ｅ）信号を供給する。

【０１１７】制御信号Ｂはゲート・バンク１７４にも加
えられ、かくて（図１１の要求レジスタ１１６の出力で
ある）ＱＲを、ＣＤＴｉが定義するリンク・リスト・キ
ューのテイル・ポインタ・レジスタ（ＱＴＰｉ）１７５
へ転送させる。制御信号Ｃはゲート・バンク１７６へ加
えられ、かくてＵＣデータ入力（すなわち、図１１のデ
ータ入力バス１１７上にある「即時」要求データ信号）
を、ＱＴＰｉ １７５及びＣＤＴｉが定義するリンク・
リスト・キューのヘッド・ポインタ・レジスタ（ＱＨＰ
ｉ）１７７へ転送させる。制御信号Ａ、Ｂ及びＣを論理
１８０へ加えることにより、 制御信号Ｃが活動的で
あるか又は制御信号Ａ若しくはＢが活動的であり、そし
て ＤＭＡＣ完了信号が通知されるとき、ＱＣｉの値
を１だけインクレメントさせる。ＱＣｉがインクレメン
トされる場合、「シーケンサ完了（Ｓｅｑ．Ｄｏｎ
ｅ）」信号が活動化されて、図１１の線１２２を介して
複数のラッチ１０６をリセットする。

【０１１８】前述の論理が動作するのは、各ＣＤＴｉが
キュー管理モードについてセットされている、すなわち
キュー・カウント禁止（ＱＣＤ）ビットがオフである場
合だけである。前述のように、プロセッサは、スレーブ
・モードにセットされたチャネルについては、要求を書
き込まない（もっとも、プロセッサは、予め連鎖された
これらのチャネルへ複数のＣＤＢをデイスパッチするこ
とがある）。かくて、スレーブ・モードの動作がセット
・アップされている場合は、ポート・アドレス及び関連
するポート選択（Ｓｅｌ（ｉ））信号は活動的ではない
から、制御信号Ａ−Ｃを生成するための条件は存在しな
いことになる。

【０１１９】４．４ 要求シーケンサの動作 図１３は、プロセッサ／ＭＡＵインタフェースで実行さ
れる要求処理動作の全容を示し、図１４は、受信された
要求について図１２の論理が実行する特定の動作を説明
するために使用される。図１３に示すように、プロセッ
サは、バスをアクセスし（ステップ２１０）且つ特定Ｍ
ＡＵの一のチャネル・ポートへアドレスされた一のＩ／
Ｏ要求読み取りを実行することによって（ステップ２１
１）、一の要求を転送する。これに応答して（ステップ
２１２）、ＭＡＵは、（図１１の要求レジスタ１１６の
内容である）ＱＲ及び（図１１のＯＲゲート１０８の出
力である）ＱＢ信号の状態表示を戻し、もしＱＢ信号が
使用中状態になければ、要求を受信する際にラッチ１４
４（図１１）をセットする。ラッチ１４４がセットされ
ると、ＱＢ信号は使用中状態となる。

【０１２０】プロセッサは、戻されたＱＢ信号の状態に
基づいて、その次の動作を条件付ける。もしＱＢ信号が
使用中状態にあれば、（プロセッサが実行中の他のタス
ク及びバスの利用可能性等に依存する遅延の後に）ステ
ップ２１０−２１３の動作が反復される。もし、ステッ
プ２１３でＱＢ信号が非使用中状態にあれば、プロセッ
サは、バスの獲得等を行った後に、ＭＡＵの同じチャネ
ル・ポートへアドレスされた一のＩ／Ｏ要求書き込みを
行う（ステップ２１４）。ＭＡＵでは、ステップ２１７
の動作が行われる。（ＣＤＢの記憶位置における）書き
込み動作の間に転送された要求データは、共有された要
求レジスタ１１６（図１１）へ入力され、そして復号さ
れたポート・アドレスがポート選択（Ｓｅｌ（ｉ））信
号を活動化して、アドレスされたポート／チャネルに関
連する一のラッチ１０６（図１１）をセットする。これ
と同時に、以前の要求読み取りの間にセットされたラッ
チ１４４（ステップ２１２）がリセットされ、ＯＲゲー
ト１０８（図１１）の関連する入力を非活動化する。し
かしながら、前記ラッチ１０６がセットされているた
め、（図１１のＯＲゲート１０７の出力である）要求信
号が活動化され、かくてこの要求を要求シーケンサが処
理するまで、すなわちシーケンサ完了信号１２２が各ラ
ッチ１０６をリセットするまで、ＯＲゲート１０８を通
してＱＢ信号を使用中状態に維持する。

【０１２１】図１４は、任意のチャネルｉに関する要求
シーケンサの動作を例示する。もし、（図１１の関連す
るラッチ１０６の状態である）関連するチャネル信号Ｑ
ｉ及びポート選択（Ｓｅｌ（ｉ））信号が非活動的であ
れば、如何なる動作も行われない（ステップ２３１）。
もし、これらの信号の１つが活動的であれば、要求シー
ケンサの次の動作は、関連するチャネルｉのキュー・カ
ウント（ＱＣｉ）がゼロ、１又は１より大きいか否かに
依存する（ステップ２３２）。

【０１２２】もし、Ｑｉが活動的で且つＱＣｉ＝ゼロで
あれば、（図１２のＡＮＤゲート１７０の出力である）
制御信号Ａが活動化され、そしてこの要求が指定するメ
モリの記憶位置にあるＣＤＢがＣＤＴｉへ読み取られる
（ステップ２３３）。もし、ポート選択信号及び書き込
みストローブ（ＷＳ）信号が活動的で、しかもＱＣｉ＝
１であれば、（図１２のＡＮＤゲート１７１の出力であ
る）制御信号Ｂが活動化され、共有された要求レジスタ
（図１１の１１６）からＣＤＴｉ中のＱＨＰｉ及びＱＴ
Ｐｉレジスタへ要求データをローカルに転送するための
動作が実行され（ステップ２３４）、これにより関連す
るＣＤＢを各リンク・リスト・キューのヘッド・エンド
及びテイル・エンドの両方に配置する。なぜなら、この
状況では、このＣＤＢがこのリンク・リスト・キューに
おけるただ１つのＣＤＢであるからである。

【０１２３】もし、Ｑｉが活動的であり且つＱＣｉが１
より大きければ、（図１１のＡＮＤゲート１７２の出力
である）制御信号Ｃが活動化され、ステップ２３５の動
作を実行させ、これによりこの要求データを各リンク・
リスト・キューのテイル・エンド位置に現に置かれてい
るＣＤＢの連鎖ポインタ（ＣＰ）の記憶位置へ書き込む
ためのメモリ書き込み動作を呼び出す。ステップ２３３
−２３５の動作を実行した後、各キュー・カウント（Ｑ
Ｃｉ）がインクレメントされ（ステップ２３６）、そし
て要求シーケンサは（各ラッチ１０６をリセットした
り、その他の動作のために）そのシーケンサ完了信号を
発行する。

【０１２４】

【発明の効果】以上のように、本発明によれば、プロセ
ッサとチャネル・アダプタとの間の調整に関する必要性
を排除するとともに、各チャネルへ各ＣＤＢをデイスパ
ッチする場合に当該チャネルで行われている活動を阻害
することなく、プロセッサから連続して活動状態にある
チャネル・アダプタのチャネルへ複数のＣＤＢをデイス
パッチすることができる。

【図面の簡単な説明】

【図１】本発明を実施し得る、従来技術のシステム環境
を概略的に示す図である。

【図２】図１のシステム環境における、連鎖されたチャ
ネル・デイスクリプタ・ブロック（ＣＤＢ）及びデータ
の通常の処理方法を概略的に示す図である。

【図３】チャネル・アダプタが直接的に管理できるよう
に配列された、チャネル・デイスクリプタ・テーブル
（ＣＤＴ）及びチャネル・デイスクリプタ・ブロック
（ＣＤＢ）のリンク・リスト・キューを示す図である。

【図４】チャネル・アダプタの複数のレジスタ中に設け
られる、チャネル・デイスクリプタ・テーブル（ＣＤ
Ｔ）の形式及び内容を示す図である。

【図５】チャネル・デイスクリプタ・ブロック（ＣＤ
Ｂ）の形式及び内容を示す図である。

【図６】プロセッサがチャネル・アダプタへデイスパッ
チする複数のチャネル・デイスクリプタ・ブロック（Ｃ
ＤＢ）に関し、プロセッサ及びチャネル・アダプタが実
行するエンキュー動作の全容を示す図である。

【図７】チャネル・アダプタへ以前にデイスパッチされ
たチャネル・デイスクリプタ・ブロック（ＣＤＢ）が定
義するデータ転送プロセスの実行をチャネル・アダプタ
にスキップさせるように、プロセッサ及びチャネル・ア
ダプタが実行するデキュー動作の全容を示す図である。

【図８】図４に示すチャネル・デイスクリプタ・テーブ
ル（ＣＤＴ）中の「キュー・カウント禁止（ＱＣＤ）」
ビットが、チャネル・アダプタにおけるチャネル・デイ
スクリプタ・ブロック（ＣＤＢ）の連鎖動作に与える影
響を示す図である。

【図９】ＣＤＢキュー管理動作をサポートするための、
チャネル・アダプタの高レベルの論理編成を示す図であ
る。

【図１０】図１１で使用する、ＡＮＤゲート及びＯＲゲ
ートの論理記号を示す図である。

【図１１】チャネル・アダプタのうち、発信元プロセッ
サからデイスパッチされた新しいチャネル・デイスクリ
プタ・ブロック（ＣＤＢ）処理用の要求を受信する部分
の、論理編成を一層詳細に示す図である。

【図１２】受信されたチャネル・デイスクリプタ・ブロ
ック（ＣＤＢ）処理用の要求の処理に関し、チャネル・
アダプタの動作を制御する、要求シーケンサの論理編成
を示す図である。

【図１３】チャネル・デイスクリプタ・ブロック（ＣＤ
Ｂ）処理用の要求をチャネル・アダプタへデイスパッチ
するために発信元プロセッサが実行する特定の動作と、
各要求を受信するためにチャネル・アダプタが実行する
動作を示す図である。

【図１４】図１２の要求シーケンサが指示する要求処理
動作を示す図である。

【符号の説明】

１・・・・バス ２・・・・プロセッサ ３・・・・メモリ ４・・・・複数チャネル・アダプタ（ＭＡＵ） ４．２・・バス制御／ダイレクト・メモリ・アクセス制
御（ＢＣ／ＤＭＡＣ） ４．３・・ユニット制御（ＵＣ） ４．４・・データ転送チャネル ４．５・・外部チャネル ７・・・・チャネル・データ・ブロック（ＣＤＢ） ８・・・・チャネル・データ記憶ブロック（ＣＤＳＢ） ３０・・・チャネル・デイスクリプタ・テーブル（ＣＤ
Ｔ）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ミカエル・ステュアート・ギャトソン アメリカ合衆国フロリダ州、ボカ・ラト ン、タウン・コロニー・ロード 6129番 地、ナンバー616 (72)発明者 ギャリー・ブライアン・ホッチ アメリカ合衆国フロリダ州、コラル・スプ リングス、ノース・ウエスト・フィフティ ーンス・ストリート 11062番地 (72)発明者 エリック・ヘンリー・ステルザー アメリカ合衆国フロリダ州、ボカ・ラト ン、アイランダー・ドライブ 10380番地 (72)発明者 ドナルド・グレン・ウィリアムズ アメリカ合衆国フロリダ州、デルレイ・ビ ーチ・レイクビュー・ブルーバード 3101 番地

Claims (25)

【特許請求の範囲】
1. 【請求項１】以下の各構成要素を備えて成る、データ処
   理システム。 （１）ランダム・アクセス・メモリ。 （２）複数のチャネル・デイスクリプタを前記メモリ中
   に非連続的に格納するためのプロセッサ。前記チャネル
   ・デイスクリプタの各々は、前記メモリと当該データ処
   理システムの外部にある一のデータ通信チャネルとの間
   で実行すべき各データ転送プロセスを定義するものであ
   って、前記データ通信チャネルにおけるデータ転送活動
   の即時ステータスとは関係なく且つ他の任意の前記チャ
   ネル・デイスクリプタに対する明示的なリンケージなし
   に、前記メモリ中に格納される。 （３）前記メモリ、前記プロセッサ及び前記データ通信
   チャネルへ接続され、前記チャネル・デイスクリプタが
   それぞれ定義するデータ転送プロセスの実行を指示する
   とともに、前記プロセッサに対しオフラインで前記デー
   タ転送プロセスのスケジューリングを管理するためのチ
   ャネル・アダプタ。 （４）前記チャネル・アダプタに設けられ、前記チャネ
   ル・デイスクリプタが格納されている前記メモリ中の記
   憶位置をそれぞれ指定する、複数の要求が前記プロセッ
   サから順次に供給される場合、当該複数の要求に関連す
   る前記チャネル・デイスクリプタがそれぞれ定義するデ
   ータ転送プロセスの処理を当該複数の要求の供給順にス
   ケジュールするためのスケジューリング手段。
2. 【請求項２】前記スケジューリング手段が、 使用中状態及び非使用中状態へセット可能であり、前記
   使用中状態へセットされた場合は、前記スケジューリン
   グ手段が以前に供給された前記要求のスケジューリング
   を完了していないことを表示し、前記非使用中状態へセ
   ットされた場合は、前記スケジューリング手段が他の前
   記要求を処理するのに利用可能であることを表示するた
   めのラッチ手段と、 一の前記要求を一時的に格納するための要求レジスタ
   と、 前記プロセッサが前記各要求を供給する前に当該プロセ
   ッサからの少なくとも１つのＩ／Ｏ読み取り動作に応答
   して、以前に供給された一の要求の処理ステータスを表
   示するための手段と、 前記各要求を保持する一のＩ／Ｏ書き込み動作に応答し
   て、前記要求レジスタ中の各要求を受け取り且つ前記ラ
   ッチ手段を前記使用中状態へセットするための手段と、 前記ラッチ手段の前記使用中状態によって条件づけら
   れ、前記レジスタに現に格納されている一の要求が保持
   するチャネル・デイスクリプタの位置決め情報を処理し
   て、当該位置決め情報が指定するチャネル・デイスクリ
   プタの記憶位置と以前に供給された少なくとも１つの前
   記要求が指定する一のチャネル・デイスクリプタとの間
   のリンクを確立するための手段と、 前記リンクを確立するプロセスの完了に応答して、前記
   ラッチ手段を前記非使用中状態へリセットするための手
   段と、 を備えて成る、請求項１記載のデータ処理システム。
3. 【請求項３】前記スケジューリング手段が、 複数のチャネル・デイスクリプタの一のキューを定義す
   る一のチャネル・デイスクリプタ・テーブルを格納する
   ための、前記データ通信チャネル専用のレジスタ手段を
   備え、 前記キューの作成及び管理は、前記チャネル・アダプタ
   が指示するデータ転送プロセスと同時に且つ前記プロセ
   ッサに対しオフラインで、前記スケジューリング手段に
   よって行われ、 前記チャネル・デイスクリプタ・テーブル中の情報は、
   前記データ通信チャネルに関するデータ転送プロセスを
   現に待機しているチャネル・デイスクリプタの数と、デ
   ータ転送プロセスのために次に処理すべき前記待機中の
   チャネル・デイスクリプタが格納されている前記メモリ
   中の記憶位置と、データ転送プロセスのために最後に処
   理すべきチャネル・デイスクリプタが格納されている前
   記メモリ中の記憶位置とを定義し、 前記ラッチ手段の使用中状態によって条件づけられる前
   記手段が、 前記チャネル・デイスクリプタ・テーブルに一時的に格
   納されている情報に応答して、前記要求レジスタの一時
   的な内容がその記憶位置を指定するチャネル・デイスク
   リプタを検索し且つ当該チャネル・デイスクリプタが定
   義するデータ転送を即時に処理するか、又は当該チャネ
   ル・デイスクリプタがデータ転送のために最後に処理す
   べきものとなるように当該チャネル・デイスクリプタの
   記憶位置を前記キューの所定の位置へ導入するための手
   段を備えて成る、 請求項２記載のデータ処理システム。
4. 【請求項４】前記チャネル・アダプタが、一の複数チャ
   ネル・アダプタ・ユニットであり、当該複数チャネル・
   アダプタ・ユニットは、前記チャネル・デイスクリプタ
   がそれぞれ定義するデータ転送プロセスを、当該複数チ
   ャネル・アダプタ・ユニットへリンクされた複数の個別
   的な外部チャネルについて指示し、 前記チャネル・デイスクリプタ・テーブルを格納する前
   記レジスタ手段が、前記複数チャネルの各々に専用の個
   別的なチャネル・デイスクリプタ・テーブル格納レジス
   タを含み、 前記要求レジスタが、前記複数チャネルへ向けられる要
   求を一度に１つずつ保持するために使用されるようにし
   た、 請求項３記載のデータ処理システム。
5. 【請求項５】前記ラッチ手段が、前記複数チャネルにそ
   れぞれ排他的に関連する複数の個別的なラッチ手段から
   成り、 前記複数チャネル・アダプタ・ユニットが、前記複数の
   個別的なラッチ手段にそれぞれ関連する複数の要求アド
   レス・ポートから成り、 前記複数の要求アドレス・ポートが、前記複数チャネル
   の各々に関し前記プロセッサから前記複数チャネル・ア
   ダプタ・ユニットへ供給される一の前記要求Ｉ／Ｏ書き
   込み動作と同時に個々にアドレス可能であり、 前記複数チャネル・アダプタ・ユニットが、前記各要求
   の供給に応答して当該要求と同時に前記プロセッサがア
   ドレスするポートに関連する前記ラッチ手段を使用中状
   態へセットするための手段を含むようにした、 請求項４記載のデータ処理システム。
6. 【請求項６】前記プロセッサから前記チャネル・アダプ
   タへ一の要求を供給して、任意の１つの前記チャネル・
   デイスクリプタが格納されている記憶位置を指定した
   後、前記チャネル・アダプタが他の任意の要求について
   スケジュールし且つ実行するデータ転送プロセスを阻害
   することなく、当該任意の１つのチャネル・デイスクリ
   プタを前記プロセッサによって修正し得るようにした、 請求項１記載のデータ処理システム。
7. 【請求項７】前記プロセッサが、前記任意の１つのチャ
   ネル・デイスクリプタへ一のスキップ・コードを書き込
   むことによって当該チャネル・デイスクリプタを修正可
   能であり、 更に、前記チャネル・アダプタが、 データ転送プロセスのために当該チャネル・アダプタが
   検索した任意のチャネル・デイスクリプタ中のスキップ
   ・コードを検知するための手段と、 前記スキップ・コードの検知に応答して、当該スキップ
   ・コードに関連するチャネル・デイスクリプタが定義す
   るデータ転送プロセスをスキップし且つ当該チャネル・
   アダプタが処理すべき他のチャネル・デイスクリプタを
   有する場合は、次のチャネル・デイスクリプタへ直ちに
   連鎖するための手段とを備えて成る、 請求項６記載のデータ処理システム。
8. 【請求項８】前記プロセッサ、前記メモリ及び前記チャ
   ネル・アダプタへ接続された一のバスを含み、当該バス
   は、前記要求が前記チャネル・アダプタへ供給される間
   は前記プロセッサによって制御可能であり、前記チャネ
   ル・アダプタが前記データ転送プロセスをスケジュール
   し且つその実行を指示している間は当該チャネル・アダ
   プタによって制御可能である、請求項２記載のデータ処
   理システム。
9. 【請求項９】前記バスが、前記チャネル・アダプタ及び
   少なくとも１つの他のチャネル・アダプタへ接続可能で
   あり、各チャネル・アダプタがそれぞれのデータ転送プ
   ロセスをスケジュールし且つその実行を指示している間
   は、該当するチャネル・アダプタによって前記バスが制
   御可能である、請求項８記載のデータ処理システム。
10. 【請求項１０】前記チャネル・アダプタが、前記バスの
    制御を獲得し且つデータ転送プロセスをスケジュールし
    ている間及び当該プロセスを実行している間に前記バス
    を制御するためのバス制御論理と、当該バス制御論理と
    協働してデータ転送プロセスをスケジュールしている間
    及び当該プロセスを実行している間に前記メモリに対す
    るアクセスを直接的に制御するためのダイレクト・メモ
    リ・アクセス制御論理とを含む、請求項８記載のデータ
    処理システム。
11. 【請求項１１】前記スケジューリング手段が、前記ダイ
    レクト・メモリ・アクセス制御論理へ統合化されるよう
    にした、請求項１０記載のデータ処理システム。
12. 【請求項１２】一のプロセッサへ接続された一のメモリ
    に関する直接アクセスを一のチャネル・アダプタが制御
    し、前記メモリと前記チャネル・アダプタが制御する一
    のチャネルとの間のデータ転送を、前記プロセッサが前
    記メモリ中に準備した複数のデイスクリプタに保持され
    る情報に従って、前記チャネル・アダプタが指示するよ
    うにしたデータ処理システムにおいて、次の各構成要素
    を備えて成るチャネル・アダプタ。 （１）前記チャネルに関し順次に検索及び処理すべき複
    数のデイスクリプタが格納されている前記メモリ中の記
    憶位置をそれぞれ指定する複数の要求を、前記プロセッ
    サから順次に受信するための要求受信手段。前記各要求
    が指定する前記各デイスクリプタは、他の任意のデイス
    クリプタに対する明示的なリンケージを持っておらず、
    また前記各デイスクリプタが格納されている記憶位置は
    他の任意のデイスクリプタが格納されている記憶位置に
    対し予定の関係を持たないようにされている。 （２）前記順次に受信された複数の要求に応答して、当
    該複数の要求がそれぞれ指定する複数のデイスクリプタ
    間の明示的なリンキング・アソシエーションを確立する
    ことにより、以前に供給された一の要求に関連する一の
    デイスクリプタに当該チャネル・アダプタが導入した情
    報から、各デイスクリプタが格納されている記憶位置を
    決定するためのスケジューリング手段。 （３）前記スケジューリング手段へ結合され、前記チャ
    ネルに関するデータ転送プロセスを前記複数の要求の受
    信順序と同じ順序で実行するため、前記複数のデイスク
    リプタを当該順序で検索及び処理することにより、あた
    かも前記プロセッサが前記複数のデイスクリプタを明示
    的なアドレス・リンキング及びチェーニング・アソシエ
    ーションを以て最初に格納し且つ単一のバッチ動作で当
    該チャネル・アダプタへ同時にデイスパッチしたかのよ
    うにして、前記複数のデイスクリプタが定義するデータ
    転送プロセスを処理するための検索処理手段。
13. 【請求項１３】前記要求受信手段、スケジューリング手
    段及び検索処理手段の全てを同時的に動作させることに
    より、前記チャネルに関しデータが活動的に転送されて
    いる間に、前記複数の要求を受信し且つ前記明示的なリ
    ンキング・アソシエーションを確立し得るようにした、
    請求項１２記載のチャネル・アダプタ。
14. 【請求項１４】前記スケジューリング手段が、処理を待
    機している少なくとも最初のデイスクリプタが格納され
    ている記憶位置及び最後のデイスクリプタが格納されて
    いる記憶位置をそれぞれ定義する一のリンク・リスト・
    キューを作成及び維持するための手段から成る、請求項
    １３記載のチャネル・アダプタ。
15. 【請求項１５】任意の前記要求に関連する一のデイスク
    リプタが、当該要求を供給した後に前記プロセッサによ
    って修正可能であり、前記検索処理手段が、他の任意の
    デイスクリプタによって定義されたデータ転送を阻害す
    ることなく、前記修正されたデイスクリプタを処理する
    ように構成されている、請求項１４記載のチャネル・ア
    ダプタ。
16. 【請求項１６】更に、使用中状態及び非使用中状態へセ
    ット可能であり、前記使用中状態へセットされた場合
    は、前記スケジューリング手段が以前に供給された前記
    要求のスケジューリングを完了していないことを表示
    し、前記非使用中状態へセットされた場合は、前記スケ
    ジューリング手段が他の前記要求を処理するのに利用可
    能であることを表示するためのラッチ手段と、 前記供給された各要求を一時的に格納するための要求レ
    ジスタと、 前記プロセッサが前記各要求を供給する前に当該プロセ
    ッサから与えられる少なくとも１つのＩ／Ｏ読み取り動
    作に応答して、前記ラッチ手段の状態表示を前記プロセ
    ッサへ戻すための手段と、 前記各要求を保持する一のＩ／Ｏ書き込み動作に応答し
    て、前記要求レジスタ中の各要求を受け取り且つ前記ラ
    ッチ手段を前記使用中状態へセットするための手段と、 前記ラッチ手段の前記使用中状態によって条件づけら
    れ、前記レジスタに現に格納されている一の要求が保持
    するチャネル・デイスクリプタの位置決め用情報を処理
    して、当該位置決め用情報が指定するチャネル・デイス
    クリプタが格納されている記憶位置と以前に供給された
    少なくとも１つの前記要求が指定する一のチャネル・デ
    イスクリプタとの間のリンクを確立するための手段と、 前記リンクを確立するプロセスの完了に応答して、前記
    ラッチ手段を前記非使用中状態へリセットするための手
    段と、 を備えて成る、請求項１２記載のチャネル・アダプタ。
17. 【請求項１７】前記スケジューリング手段が、 複数のデイスクリプタの一のキューを定義する一のチャ
    ネル・デイスクリプタ・テーブルを格納するための、前
    記チャネル専用のレジスタ手段を備え、 前記キューの作成及び管理は、前記チャネル・アダプタ
    が指示するデータ転送プロセスと同時に且つ前記プロセ
    ッサに対しオフラインで、前記スケジューリング手段に
    よって行われ、 前記チャネル・デイスクリプタ・テーブル中の情報は、
    前記チャネルに関するデータ転送プロセスを現に待機し
    ているデイスクリプタの数と、データ転送プロセスのた
    めに次に処理すべき前記待機中のデイスクリプタが格納
    されている前記メモリ中の記憶位置と、データ転送プロ
    セスのために最後に処理すべきデイスクリプタが格納さ
    れている前記メモリ中の記憶位置とを定義し、 前記ラッチ手段の使用中状態によって条件づけられる前
    記手段が、 前記チャネル・デイスクリプタ・テーブルに保持された
    情報に応答して、前記要求レジスタがその記憶位置を指
    定するデイスクリプタの検索を開始し且つ当該デイスク
    リプタを即時に処理するか、又は当該デイスクリプタが
    データ転送のために最後に処理すべきものとなるように
    前記要求レジスタが指定する前記記憶位置を前記キュー
    のテイル・エンド位置へ導入するための手段を備えて成
    る、 請求項１６記載のチャネル・アダプタ。
18. 【請求項１８】前記チャネル・アダプタが、一の複数チ
    ャネル・アダプタ・ユニットであり、 当該複数チャネル・アダプタ・ユニットは、当該複数チ
    ャネル・アダプタ・ユニットへリンクされた複数の個別
    的な外部チャネルに関するデータ転送を指示し、 前記レジスタ手段が、前記複数チャネルの各々に専用の
    個別的なチャネル・デイスクリプタ・テーブル格納レジ
    スタを含み、 前記要求レジスタが、前記複数チャネルへ向けられる要
    求を一度に１つずつ保持するために使用されるようにし
    た、 請求項１７記載のチャネル・アダプタ。
19. 【請求項１９】前記ラッチ手段が、前記複数チャネルに
    それぞれ排他的に関連する複数の個別的なラッチ手段か
    ら成り、 前記複数チャネル・アダプタ・ユニットが、前記複数チ
    ャネル及び前記複数の個別的なラッチ手段にそれぞれ関
    連する複数の要求アドレス・ポートから成り、 前記プロセッサが、前記各要求Ｉ／Ｏ書き込み動作の供
    給と同時に、前記複数の要求アドレス・ポートのうち選
    択された１つをアドレスすることにより、前記複数チャ
    ネルの１つを暗示的に指定し、 前記複数チャネル・アダプタ・ユニットが、一のＩ／Ｏ
    書き込み動作中に任意の前記要求アドレス・ポートのア
    ドレス指定に応答して、当該アドレス指定された要求ア
    ドレス・ポートに関連する前記ラッチ手段を使用中状態
    へセットすることにより、前記Ｉ／Ｏ書き込み動作に保
    持される要求を前記複数チャネルのうち関連するチャネ
    ルと関連付けるための手段を含む、 請求項１８記載のチャネル・アダプタ。
20. 【請求項２０】前記各要求を供給して一の前記デイスク
    リプタが格納されている記憶位置を指定した後、前記プ
    ロセッサが修正した当該デイスクリプタを、他の任意の
    デイスクリプタについてスケジュールされ且つ実行され
    るデータ転送プロセスを阻害することなく、処理し得る
    ようにした、請求項１２記載のチャネル・アダプタ。
21. 【請求項２１】前記デイスクリプタが、スキップ機能を
    定義するように前記プロセッサによって修正可能な一の
    コード・フィールドを保持し、 前記チャネル・アダプタが、 データ転送プロセスのために検索され且つ前記スキップ
    機能を定義する前記コードを保持する一のデイスクリプ
    タに応答して、当該デイスクリプタに関するデータ転送
    プロセスをスキップするとともに、他のデイスクリプタ
    が処理を待機している場合は、次のデイスクリプタへ直
    ちに連鎖するための手段を含む、 請求項２０記載のチャネル・アダプタ。
22. 【請求項２２】前記データ処理システムが、前記プロセ
    ッサ、前記メモリ及び前記チャネル・アダプタを相互接
    続する一のバスを含み、前記要求が前記チャネル・アダ
    プタへ供給される間は、当該バスが前記プロセッサによ
    って制御可能であり、 前記チャネル・アダプタが、 前記データ転送プロセスのスケジュール及び当該データ
    転送プロセスの実行のために前記メモリとの通信を必要
    とするとき、前記プロセッサとは独立に前記バスを制御
    するためのバス制御手段を備えて成る、 請求項１２記載のチャネル・アダプタ。
23. 【請求項２３】前記バスが、少なくとも１つの他のチャ
    ネル・アダプタへ接続可能であり、当該他のチャネル・
    アダプタがデータ転送プロセスの実行を指示している間
    は、当該他のチャネル・アダプタが前記バスを制御する
    ようにした、請求項２２記載のチャネル・アダプタ。
24. 【請求項２４】前記バス制御手段と協働して、データ転
    送プロセスをスケジュールしている間及び当該プロセス
    を実行している間に、前記メモリに対するアクセスを直
    接的に制御するためのダイレクト・メモリ・アクセス制
    御手段を含む、請求項２２記載のチャネル・アダプタ。
25. 【請求項２５】前記スケジューリング手段、前記バス制
    御手段及び前記ダイレクト・メモリ・アクセス制御手段
    を単一の論理的エンテイテイへ統合化するようにした、
    請求項２４記載のチャネル・アダプタ。