CN101588171A - 可以同时兼容三线与四线spi工作形式的数字控制接口装置 - Google Patents
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Abstract
本发明公开了一种可以同时兼容三线与四线SPI工作形式的数字控制接口装置。包括SPI控制模块和数据缓冲器，SPI模块对RF芯片内部寄存器进行读出与写入控制操作，包括控制时钟输入端、控制使能输入端、控制数据输入端、控制数据输出端、控制数据使能端五个I/O端口，数据缓冲器设有输出缓冲器(201)、输入缓冲器(202)和控制数据使能线，SPI模块的控制数据输出端输出经过输出缓冲器(201)缓冲输出，SPI模块的控制数据输入端经输入缓冲器(202)缓冲入，控制数据使能线通过输入的信号来控制输出缓冲器(201)和输入缓冲器(202)开启和关断。本发明在集成电路芯片外部只需要简单的配置，就可以以三线或者四线形式对射频集成电路芯片内部进行控制。
Description
技术领域
本发明属于通信基带集成电路芯片对射频集成电路芯片进行控制的数字控制接口的技术领域，具体是指一种可以同时兼容三线与四线SPI工作形式的数字控制接口装置。。
背景技术
目前，在通信***中基带数字芯片需要对射频芯片内部寄存器进行控制及观察，需要有一种共同的接口标准来进行芯片间的通信。为了减低通信中控制线的数量，简化配置难度，实现芯片之间的短距离高速通信，因此采用了SPI(Serial Peripheral Interface--串行***接口)控制接口。目前的SPI接口总线的传输速率可达几十Mbps以上，SPI控制接口形式主要有三线与四线结构。在四线结构中，包括的控制线路有sclk(Serial Clock)为主模块的时钟输出的控制时钟线，sen(Serial Enable)控制写寄存器操作和读寄存器操作中地址部分信号传输的开始和结束的控制使能线，mosi(Master Output，Slave Input)主模块写从模块控制数据线，miso(Master Input，Slave Output)主模块读从模块控制数据线。在四线接口形式中，控制接口采用的是半双工的工作模式，使用分开的控制数据线对射频IC内部寄存器进行串行的读操作与写操作。为了更进一步的减低控制线数量，某些芯片的数字接口采用的是一种全双工同步的三线串行控制接口形式(即是把发射数据与接收数据的控制线加以控制，合并为一根控制数据线)用来对射频集成电路内部的寄存器进行串行的读操作与写操作。SPI接口由于标准及接口时序多样，接口形式不同，对于不同的芯片接口形式，需要提供相应的接口结构配置，因此其可扩展配置性能较低，使接口的适用范围受到了限制。
发明内容
本发明的目的在于提供一种在同一芯片上实现具备三线与四线两种形式的射频数字控制接口功能、配置简单，使用方便的可以同时兼容三线与四线SPI工作形式的数字控制接口装置。
为解决上述技术问题，本发明采用的技术方案为：可以同时兼容三线与四线SPI工作形式的数字控制接口装置，包括SPI控制模块和数据缓冲器，所述的SPI模块对RF芯片内部寄存器进行读出与写入控制操作，包括控制时钟输入端、控制使能输入端、控制数据输入端、控制数据输出端、控制数据使能端五个I/O端口，所述的数据缓冲器设有输出缓冲器、输入缓冲器和控制数据使能线，所述的spi模块的控制数据输出端输出经过输出缓冲器缓冲输出，spi模块的控制数据输入端经输入缓冲器缓冲入，所述的控制数据使能线通过输入的信号来控制输出缓冲器和输入缓冲器开启和关断。
本发明还包括时针缓冲器，所述spi模块的控制时钟输入端经过时针缓冲器缓冲输入。
本发明还包括使能缓冲器，所述spi模块的控制数据使能端经过使能缓冲器缓冲输入。
由于采用了上述的结构，本发明实现了三线与四线形式的SPI数字控制接口的兼容功能，增强了射频芯片的适应范围，在集成电路芯片外部只需要简单的配置，就可以以三线或者四线形式对射频集成电路芯片内部进行控制。
附图说明
下面结合附图对本发明的具体实施方式作进一步详细的描述。
图1是SPI控制模块逻辑框图；
图2是数据缓冲器模块结构框图；
图3是三线与四线配置框图；
图4是三线与四线兼容配置结构图；
图5是三线与四线兼容延伸框图。
具体实施方式
如图1所示，所述的SPI模块符合四线SPI控制的工作形式，主要功能是对RF芯片内部寄存器进行读出与写入控制操作，其有五个I/Oinput/output端口，包括：
输入：sclkSPI Clock控制时钟输入端，用来同步sdata_i与sdata_o数据信号，控制其采样频率；
输入：senSPI Enable控制使能输入端；
输入：sdata_iSPI Data Input控制数据输入端，用来传输具体的射频集成电路内部的需要的控制信号的数据内容，包括读写标志位，地址位和数据位；
输出：sdata_oSPI Data Output控制数据输出端，用来传输具体的射频集成电路内部寄存器的数据内容；
输出：sdata_en(SPI Data Enable)控制数据使能端，用于控制sdata_i与sdata_o数据线上的工作状态。
如图2所示，所述的数据缓冲器设有输出缓冲器201、输入缓冲器202和控制数据使能线，Data_buf模块作为芯片内部与外部引脚输入信号的缓冲区域，对控制数据线上的输入与输出操作进行三态的缓冲控制。数据缓冲器端口仍然保持着两个输入数据端口，两个输出数据端口：
sdata_o控制数据输出线，从spi模块控制数据输出端输出经过输出缓冲器BufO201缓冲输出；
sdata_i控制数据输入线，由外部引脚输入经过输入缓冲器BufI202缓冲输入给spi模块的控制数据输入端。
这两个buffer都具有三态的功能，当buffer的控制使能端信号为高电平时，buffer开启，输出通路状态；当buffer的控制使能端信号为低电平时，buffer关断，输出处于高阻状态，其中的三态控制线为控制数据使能线sdata_en。Data_buf模块的具体逻辑为：当通过sdata_i数据输入线进行读内部寄存器操作时，经过内部逻辑把sdata_en信号置位，这时sdata_en控制数据使能线为高电平，缓冲器BufO201开启，数据由sdata_o数据输出线输出，而缓冲器BufI202关断，sdata_i数据线处于高阻状态；当通过sdata_i数据输入线进行读内部寄存器操作完毕时，内部逻辑把sdata_en信号复位，这时sdata_en控制数据使能线为低电平，缓冲器BufO201关断，sdata_o数据线输出高阻，而缓冲器BufI202开启，这样sdata_i数据线就可以通过BufI202进行下一次的读写寄存器操作。因此通过SPI模块的工作模式来对Sdata_en控制数据使能线进行配置就能有效地对输入输出数据线的状态进行控制。
如图4所示，SPI接口芯片外三线与四线配置方法实现，SPI数字控制接口集成在射频芯片内部，芯片封装成四线形式，通过SPI内部对控制数据线上状态的控制，在芯片外部加以配置就能实现三线302与四线301接口形式的相互转换功能。此外，还增设时针缓冲器和使能缓冲器，所述的spi模块的控制时钟输入端经过时针缓冲器缓冲输入，所述的spi模块的控制数据使能端经过使能缓冲器缓冲输入。
默认配置下，SPI数字控制接口封装为四端口引脚，接口处于四线301工作模式，控制数据能通过外部sdata_i引脚输入控制数据以及sdata_o引脚输出控制数据，此时数据缓冲器Data_Buffer401都能有效地让sdata_i及sdata_o处于通路或关断状态。
四线转三线配置，简单地，如图3三线302与四线302连接配置框图所示，具体地在图4中，只需要在芯片外部把sdata_i与sdata_o两个引脚相连接，如此便合并为单线sdata，由于内部数据缓冲器Data_Buffer402能有效地控制sdata线上的工作状态，所以利用单根的sdata数据线就能同时具有输入输出功能，从而把两线转为一线，整个SPI接口由四线402控制转为三线403控制。
相同的，三线403转四线402配置，也只需要在芯片外部把已经连接好的sdata_i与sdata_o间的线断开，再分别利用sdata_i与sdata_o来作为SPI写操作与读操作的数据线即可。整个三线与四线兼容SPI的结构框图如附图4三线与四线兼容配置结构图所示。
以上这样的转换配置简单实用，兼容性能好，有效地解决了芯片间因接口形式不一致而无法对接控制的问题。
如图5所示，所述的SPI三四线形式兼容发明进一步延伸，在芯片内部添加缓冲器开关BufSwBuffer Switch501，通过外部SPI数字控制接口配置射频芯片内部寄存器来指定BufSw501的开启及关断，从而控制sdata_o与sdata_i的连接与断开。
具体实施配置为：在芯片外部的连接上根据控制芯片接口形式选择适当的连接形式。当与三线接口对接时，连接上以三线形式进行，需要初始化芯片内部SPI设置为三线控制状态，具体可以通过输入数据线sdata_i输入控制数据控制内部BufSw501开启，从而在芯片内部把sdata_i与sdata_o连接，此时的数据线sdata_i就同时具备了sdata_o的接收数据功能，这样三线功能就开启了；当芯片与四线接口对接时，连接上以四线形式进行，需要初始化芯片内部SPI设置为四线控制状态，具体可通过数据线sdata_i输入控制数据控制内部BufSw501关断，这时外部的四线保持连接关系，这样就可以用作四线接口来使用了。以上配置实施过程仅仅需要的是通过SPI数字控制接口对射频芯片内部进行三线与四线功能选择，便可实现三线与四线功能的切换。
总之，本发明虽然例举了上述优选实施方式，但是应该说明，虽然本领域的技术人员可以进行各种变化和改型，除非这样的变化和改型偏离了本发明的范围，否则都应该包括在本发明的保护范围内。
Claims (3)
1.一种可以同时兼容三线与四线SPI工作形式的数字控制接口装置，包括SPI控制模块和数据缓冲器，所述的SPI模块对RF芯片内部寄存器进行读出与写入控制操作，包括控制时钟输入端、控制使能输入端、控制数据输入端、控制数据输出端、控制数据使能端五个I/O端口，其特征在于：所述的数据缓冲器设有输出缓冲器(201)、输入缓冲器(202)和控制数据使能线，所述的spi模块的控制数据输出端输出经过输出缓冲器(201)缓冲输出，spi模块的控制数据输入端经输入缓冲器(202)缓冲入，所述的控制数据使能线通过输入的信号来控制输出缓冲器(201)和输入缓冲器(202)开启和关断。
2.按照权利要求1所述的可以同时兼容三线与四线SPI工作形式的数字控制接口装置，其特征在于：还包括时针缓冲器，所述的spi模块的控制时钟输入端经过时针缓冲器缓冲输入。
3.按照权利要求1或2所述的可以同时兼容三线与四线SPI工作形式的数字控制接口装置，其特征在于：还包括使能缓冲器，所述的spi模块的控制数据使能端经过使能缓冲器缓冲输入。
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101958936A (zh) * | 2010-09-21 | 2011-01-26 | 四川长虹电器股份有限公司 | 一种基于数字接口的数据传输***及数据传输方法 |
| CN102929820A (zh) * | 2011-12-30 | 2013-02-13 | 广东佳和通信技术有限公司 | 一种单双线兼容的spi通信装置及其通信方法 |
| CN104978294A (zh) * | 2015-06-18 | 2015-10-14 | 珠海市杰理科技有限公司 | 串行外设接口的兼容设备、串行外设接口及主机设备 |
| CN106649159A (zh) * | 2016-12-23 | 2017-05-10 | 中国电子科技集团公司第五十四研究所 | 一种射频组件及其专用spi数据传输方法 |
| CN103746942B (zh) * | 2013-11-26 | 2017-06-27 | 苏州智汇谱电子科技有限公司 | 一种门控开关装置 |
| CN114036096A (zh) * | 2021-11-04 | 2022-02-11 | 珠海一微半导体股份有限公司 | 一种基于总线接口的读控制器 |
| CN114048161A (zh) * | 2021-11-22 | 2022-02-15 | 苏州聚元微电子股份有限公司 | 用于含spi通信协议与i2c通信协议封装电路的通信集成*** |
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Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101958936A (zh) * | 2010-09-21 | 2011-01-26 | 四川长虹电器股份有限公司 | 一种基于数字接口的数据传输***及数据传输方法 |
| CN101958936B (zh) * | 2010-09-21 | 2013-05-08 | 四川长虹电器股份有限公司 | 一种基于数字接口的数据传输***及数据传输方法 |
| CN102929820A (zh) * | 2011-12-30 | 2013-02-13 | 广东佳和通信技术有限公司 | 一种单双线兼容的spi通信装置及其通信方法 |
| CN103746942B (zh) * | 2013-11-26 | 2017-06-27 | 苏州智汇谱电子科技有限公司 | 一种门控开关装置 |
| CN104978294A (zh) * | 2015-06-18 | 2015-10-14 | 珠海市杰理科技有限公司 | 串行外设接口的兼容设备、串行外设接口及主机设备 |
| CN104978294B (zh) * | 2015-06-18 | 2018-11-16 | 珠海市杰理科技股份有限公司 | 串行外设接口的兼容设备、串行外设接口及主机设备 |
| CN106649159A (zh) * | 2016-12-23 | 2017-05-10 | 中国电子科技集团公司第五十四研究所 | 一种射频组件及其专用spi数据传输方法 |
| CN106649159B (zh) * | 2016-12-23 | 2019-03-15 | 中国电子科技集团公司第五十四研究所 | 一种射频组件及其专用spi数据传输方法 |
| CN114036096A (zh) * | 2021-11-04 | 2022-02-11 | 珠海一微半导体股份有限公司 | 一种基于总线接口的读控制器 |
| CN114036096B (zh) * | 2021-11-04 | 2024-05-03 | 珠海一微半导体股份有限公司 | 一种基于总线接口的读控制器 |
| CN114048161A (zh) * | 2021-11-22 | 2022-02-15 | 苏州聚元微电子股份有限公司 | 用于含spi通信协议与i2c通信协议封装电路的通信集成*** |
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| PB01 | Publication | ||
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