JP2002189695A - Ｃｐｕインターフェース回路 - Google Patents
Ｃｐｕインターフェース回路Info
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- JP2002189695A JP2002189695A JP2000385818A JP2000385818A JP2002189695A JP 2002189695 A JP2002189695 A JP 2002189695A JP 2000385818 A JP2000385818 A JP 2000385818A JP 2000385818 A JP2000385818 A JP 2000385818A JP 2002189695 A JP2002189695 A JP 2002189695A
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- cpu
- external memory
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Abstract
(57)【要約】
【課題】 外部メモリをアクセス／共有する場合のCPU
の処理能力低下を防ぐ。 【解決手段】 書込みアドレスポインタ生成回路３はCP
U１が外部メモリ10にアクセスしたときにカウントアッ
プする。パイプラインバッファ４は外部メモリ10のアク
セスアドレス，リード／ライト種別およびライトデータ
を格納する。アクセスコントローラ７はパイプラインバ
ッファ４内の未処理のアクセス命令を取り出して、ＲＡ
Ｍ制御回路9にアクセスする。ＲＡＭ制御回路9は外部メ
モリ10へのアクセスが完了したことを知らせるACK信号
の生成機能を有する。実行アドレスポインタ生成回路６
はＲＡＭ制御回路9からのACK信号を受け取り、外部メモ
リ10へのアクセスが完了したことをカウントアップす
る。ACKコントロール２はアドレスポインタ生成回路
３，６のカウント数を元にパイプラインバッファ４内の
未処理命令数と完了処理数の差を演算してCPU１へのＡ
ＣＫ信号返送を制御する。
の処理能力低下を防ぐ。 【解決手段】 書込みアドレスポインタ生成回路３はCP
U１が外部メモリ10にアクセスしたときにカウントアッ
プする。パイプラインバッファ４は外部メモリ10のアク
セスアドレス，リード／ライト種別およびライトデータ
を格納する。アクセスコントローラ７はパイプラインバ
ッファ４内の未処理のアクセス命令を取り出して、ＲＡ
Ｍ制御回路9にアクセスする。ＲＡＭ制御回路9は外部メ
モリ10へのアクセスが完了したことを知らせるACK信号
の生成機能を有する。実行アドレスポインタ生成回路６
はＲＡＭ制御回路9からのACK信号を受け取り、外部メモ
リ10へのアクセスが完了したことをカウントアップす
る。ACKコントロール２はアドレスポインタ生成回路
３，６のカウント数を元にパイプラインバッファ４内の
未処理命令数と完了処理数の差を演算してCPU１へのＡ
ＣＫ信号返送を制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、CPUインターフェ
ース回路に関し、特にCPUが外部メモリをシステムバス
経由でアクセスするためのCPUインターフェース回路に
関する。
ース回路に関し、特にCPUが外部メモリをシステムバス
経由でアクセスするためのCPUインターフェース回路に
関する。
【０００２】
【従来の技術】速度の速いCPUや半導体メモリと速度の
遅い記憶装置との間のデータ通信においては、両者のス
ピードギャップに起因する弊害を解消するために、従来
から、様々な手段が講じられている。例えば特開昭６２
−１２３５２１号公報記載の「フロッピー（登録商標）
ディスク装置のバッファメモリ制御方式」によれば、速
度の遅いフロッピーディスク装置がメインメモリにデー
タを転送する場合にデータバスを占有してしまい、その
間はCPUが待ち状態となり、システムのスループットを
落としてしまうという問題を解決するため、フロッピー
ディスク装置とメインメモリの間に動作の高速なFIFOバ
ッファを設けている。そして、このFIFOバッファを、新
たに設けた別のローカルバス経由でデータバスに乗せ換
えてメインメモリに自動転送し、CPUの待ち状態を少な
くするDMA(Direct Memory Access)のような目的に用い
ている。
遅い記憶装置との間のデータ通信においては、両者のス
ピードギャップに起因する弊害を解消するために、従来
から、様々な手段が講じられている。例えば特開昭６２
−１２３５２１号公報記載の「フロッピー（登録商標）
ディスク装置のバッファメモリ制御方式」によれば、速
度の遅いフロッピーディスク装置がメインメモリにデー
タを転送する場合にデータバスを占有してしまい、その
間はCPUが待ち状態となり、システムのスループットを
落としてしまうという問題を解決するため、フロッピー
ディスク装置とメインメモリの間に動作の高速なFIFOバ
ッファを設けている。そして、このFIFOバッファを、新
たに設けた別のローカルバス経由でデータバスに乗せ換
えてメインメモリに自動転送し、CPUの待ち状態を少な
くするDMA(Direct Memory Access)のような目的に用い
ている。
【０００３】また、複数のCPUを用い、システムバス経
由で共有メモリを使用する装置においては、CPUからシ
ステムバス経由で共有メモリにデータを書き込む場合
に、共有メモリを制御するRAM制御回路からのアクノリ
ッジ信号が戻ってきてから次の命令を行うようにしてい
る。
由で共有メモリを使用する装置においては、CPUからシ
ステムバス経由で共有メモリにデータを書き込む場合
に、共有メモリを制御するRAM制御回路からのアクノリ
ッジ信号が戻ってきてから次の命令を行うようにしてい
る。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来技術では、CPUから外部メモリへのバーストモー
ドによるアクセスに対しては所期の目的を達成できる
が、ランダムアクセスモードにおいては、１回のライト
アクセスに非常に時間がかかってしまうという第１の問
題点がある。その理由は、速度の遅いシステムバス上の
外部メモリを使用するので、CPUがこの外部メモリへラ
ンダムアクセスした場合、アクセスが完了したことを知
らせるアクノリッジ信号が返ってくるまで待たされるこ
ととなり、他の命令を実行することができないためであ
る。
た従来技術では、CPUから外部メモリへのバーストモー
ドによるアクセスに対しては所期の目的を達成できる
が、ランダムアクセスモードにおいては、１回のライト
アクセスに非常に時間がかかってしまうという第１の問
題点がある。その理由は、速度の遅いシステムバス上の
外部メモリを使用するので、CPUがこの外部メモリへラ
ンダムアクセスした場合、アクセスが完了したことを知
らせるアクノリッジ信号が返ってくるまで待たされるこ
ととなり、他の命令を実行することができないためであ
る。
【０００５】また、複数のCPUが外部メモリを共有する
場合には、各CPUからの外部メモリへのアクセスが集中
してシステムバスの使用権を巡る調停が増えると、シス
テムバスの使用権を獲得するまでの時間もアクセス時間
に含まれることとなり、より一層アクセス時間がかかっ
てしまうという第２の問題点がある。
場合には、各CPUからの外部メモリへのアクセスが集中
してシステムバスの使用権を巡る調停が増えると、シス
テムバスの使用権を獲得するまでの時間もアクセス時間
に含まれることとなり、より一層アクセス時間がかかっ
てしまうという第２の問題点がある。
【０００６】そこで、本発明の目的は、CPUがシステム
バス上の外部メモリへランダムアクセスを行ったときに
も、アクノリッジ信号が返送されるまでCPUが待つ必要
がないCPUインターフェース回路を提供することにあ
る。
バス上の外部メモリへランダムアクセスを行ったときに
も、アクノリッジ信号が返送されるまでCPUが待つ必要
がないCPUインターフェース回路を提供することにあ
る。
【０００７】本発明の他の目的は、CPUインターフェー
ス回路が外部メモリへランダムアクセスする際に、他の
CPUとシステムバスの使用権が競合して外部メモリが使
用できないときでも、CPUが待たされないような調停機
能を併せ持つCPUインターフェース回路を提供すること
にある。
ス回路が外部メモリへランダムアクセスする際に、他の
CPUとシステムバスの使用権が競合して外部メモリが使
用できないときでも、CPUが待たされないような調停機
能を併せ持つCPUインターフェース回路を提供すること
にある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、外部メモリへのアクセスは、システムバスのアクセ
ス速度が遅いためにCPUの動作を中断させてしまう可能
性があるので、本発明では、CPUから外部メモリに直接
アクセスせずに、CPUからの複数個アクセス命令を一時
的に格納することのできるパイプラインバッファ（図１
の４）と、パイプラインバッファに保留されたアクセス
命令をCPUに代わって実行するアクセスコントローラ
（図１の７）を有している。
め、外部メモリへのアクセスは、システムバスのアクセ
ス速度が遅いためにCPUの動作を中断させてしまう可能
性があるので、本発明では、CPUから外部メモリに直接
アクセスせずに、CPUからの複数個アクセス命令を一時
的に格納することのできるパイプラインバッファ（図１
の４）と、パイプラインバッファに保留されたアクセス
命令をCPUに代わって実行するアクセスコントローラ
（図１の７）を有している。
【０００９】また、本発明は、ライトアクセス時にはパ
イプラインバッファにアクセス命令を格納した時点でCP
Uに自動的にアクノリッジ信号CPUACKを送出し、リード
アクセス時はシステムバス上のRAM制御回路からのメモ
リアクノリッジ信号MACKをCPUに返送するACKコントロー
ラ（図１の２）を有し、このACKコントローラに作用す
る別の回路として、パイプラインバッファに格納してい
るアクセス命令数をカウントする書込みアドレスポイン
タ生成回路（図１の３）と、実行したアクセス命令数を
カウントする実行アドレスポインタ生成回路（図１の
６）を設け、ACKコントローラはこの２つのアドレスポ
インタの差を監視して、未処理の格納命令数がパイプラ
インバッファ段数を超えないようにCPUへの自動アクノ
リッジ返送を制御していることに特徴がある。
イプラインバッファにアクセス命令を格納した時点でCP
Uに自動的にアクノリッジ信号CPUACKを送出し、リード
アクセス時はシステムバス上のRAM制御回路からのメモ
リアクノリッジ信号MACKをCPUに返送するACKコントロー
ラ（図１の２）を有し、このACKコントローラに作用す
る別の回路として、パイプラインバッファに格納してい
るアクセス命令数をカウントする書込みアドレスポイン
タ生成回路（図１の３）と、実行したアクセス命令数を
カウントする実行アドレスポインタ生成回路（図１の
６）を設け、ACKコントローラはこの２つのアドレスポ
インタの差を監視して、未処理の格納命令数がパイプラ
インバッファ段数を超えないようにCPUへの自動アクノ
リッジ返送を制御していることに特徴がある。
【００１０】本発明では、CPUが外部メモリにアクセス
したときに、リード/ライト命令を判別し、ライト命令
ならRAM制御回路からのアクノリッジを待たずに自動的
にアクノリッジ信号をCPUへ発行し、リード命令ならRAM
制御回路から発行されるアクノリッジ信号をCPUに返すA
CKコントロール回路を有している。この結果、ライトア
クセス時には、CPUがライト命令を実行した時点で次の
命令に移行することができる。
したときに、リード/ライト命令を判別し、ライト命令
ならRAM制御回路からのアクノリッジを待たずに自動的
にアクノリッジ信号をCPUへ発行し、リード命令ならRAM
制御回路から発行されるアクノリッジ信号をCPUに返すA
CKコントロール回路を有している。この結果、ライトア
クセス時には、CPUがライト命令を実行した時点で次の
命令に移行することができる。
【００１１】また、外部メモリにライトされる前にさら
にCPUから外部メモリへのアクセスが重なったときにお
いても、アクセスアドレス，ライトデータおよびリード
／ライト種別コードを合成し、それらの連続アクセス命
令を一時的に格納することができるパイプラインバッフ
ァと、そのパイプラインバッファのオーバーフローや格
納命令数を管理するアドレスポインタ生成回路を設け
て、オーバーフローを起こす危険がある場合には、ACK
コントロール回路に作用しCPUへのアクノリッジ信号の
返送をマスクする機能を有する。
にCPUから外部メモリへのアクセスが重なったときにお
いても、アクセスアドレス，ライトデータおよびリード
／ライト種別コードを合成し、それらの連続アクセス命
令を一時的に格納することができるパイプラインバッフ
ァと、そのパイプラインバッファのオーバーフローや格
納命令数を管理するアドレスポインタ生成回路を設け
て、オーバーフローを起こす危険がある場合には、ACK
コントロール回路に作用しCPUへのアクノリッジ信号の
返送をマスクする機能を有する。
【００１２】RAM制御回路は、アドレスポインタの示す
値からパイプラインバッファに保留されたアクセス命令
があると判断すると、パイプラインバッファに保留され
ていたCPUのアクセス命令をシステムバス上に発行し、
外部メモリへのアクセスを行い、ライト命令ならば書き
込み、リードならばＲＡＭ制御回路からアクノリッジ信
号が発行されたときにシステムバス上のデータをラッチ
回路に保存してCPUのデータバスに乗せ、ACKコントロー
ラはRAM制御回路からのメモリアクノリッジ信号MACKか
らアクノリッジ信号CPUACKを生成してCPUに返送し、リ
ードデータの受け渡しを行う。
値からパイプラインバッファに保留されたアクセス命令
があると判断すると、パイプラインバッファに保留され
ていたCPUのアクセス命令をシステムバス上に発行し、
外部メモリへのアクセスを行い、ライト命令ならば書き
込み、リードならばＲＡＭ制御回路からアクノリッジ信
号が発行されたときにシステムバス上のデータをラッチ
回路に保存してCPUのデータバスに乗せ、ACKコントロー
ラはRAM制御回路からのメモリアクノリッジ信号MACKか
らアクノリッジ信号CPUACKを生成してCPUに返送し、リ
ードデータの受け渡しを行う。
【００１３】このように、外部メモリへのライトアクセ
スにおいては、パイプラインバッファにアクセス命令が
格納された時にACKコントローラから自動的にCPUへアク
ノリッジを返送することにより、CPUは長時間待たされ
ることなく他の処理に移行することが可能となる。
スにおいては、パイプラインバッファにアクセス命令が
格納された時にACKコントローラから自動的にCPUへアク
ノリッジを返送することにより、CPUは長時間待たされ
ることなく他の処理に移行することが可能となる。
【００１４】
【発明の実施の形態】本発明のCPUインターフェース回
路は、CPUから外部メモリをシステムバス経由でアクセ
スするためのCPUインターフェース回路であって、CPUか
ら発行されるアクセスのためのアクセス命令を格納する
パイプラインバッファと、パイプラインバッファ中の未
処理アクセス命令数を検出する手段と、パイプラインバ
ッファ中の処理済みアクセス命令数を検出する手段と、
アクセス命令がライト命令であるときは、未処理アクセ
ス命令数が処理済みアクセス命令数より少なくない限
り、外部メモリへの書込み完了を待たずにCPUへアクノ
リッジ信号を返送する手段と、未処理アクセス命令数の
カウント数が処理済みアクセス命令数より少なくない限
り、パイプラインバッファ中のアクセス命令の実行を起
動する手段とを備えたものである。
路は、CPUから外部メモリをシステムバス経由でアクセ
スするためのCPUインターフェース回路であって、CPUか
ら発行されるアクセスのためのアクセス命令を格納する
パイプラインバッファと、パイプラインバッファ中の未
処理アクセス命令数を検出する手段と、パイプラインバ
ッファ中の処理済みアクセス命令数を検出する手段と、
アクセス命令がライト命令であるときは、未処理アクセ
ス命令数が処理済みアクセス命令数より少なくない限
り、外部メモリへの書込み完了を待たずにCPUへアクノ
リッジ信号を返送する手段と、未処理アクセス命令数の
カウント数が処理済みアクセス命令数より少なくない限
り、パイプラインバッファ中のアクセス命令の実行を起
動する手段とを備えたものである。
【００１５】
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１６】図１は本発明の第１の実施例であるCPUイ
ンターフェース回路１００を示す。このCPUインターフ
ェース回路１００は、ACKコントローラ２，書込みアド
レスポインタ生成回路３，パイプラインバッファ４，ラ
ッチ回路５，実行アドレスポインタ生成回路６およびア
クセスコントローラ７から成る。
ンターフェース回路１００を示す。このCPUインターフ
ェース回路１００は、ACKコントローラ２，書込みアド
レスポインタ生成回路３，パイプラインバッファ４，ラ
ッチ回路５，実行アドレスポインタ生成回路６およびア
クセスコントローラ７から成る。
【００１７】図１において、書込みアドレスポインタ生
成回路３はCPU１が外部メモリ１０にアクセスしたとき
にカウントアップするカウンタ回路であり、パイプライ
ンバッファ４はCPU１が外部メモリ１０にアクセスする
時のアクセスアドレス，リード／ライト種別およびライ
トならばそのライトデータ（この３つをまとめてアクセ
ス命令という）をCPUデータバス２０を介して格納する
回路である。パイプラインバッファ４は、CPU１の外部
メモリ１０へのアクセス単位に上述のアクセス命令を格
納するメモリ番地を有し、各メモリ番地は書込みアドレ
スポインタ生成回路３によって指定される。なお、１つ
のメモリ番地が１つのバッファとなる。
成回路３はCPU１が外部メモリ１０にアクセスしたとき
にカウントアップするカウンタ回路であり、パイプライ
ンバッファ４はCPU１が外部メモリ１０にアクセスする
時のアクセスアドレス，リード／ライト種別およびライ
トならばそのライトデータ（この３つをまとめてアクセ
ス命令という）をCPUデータバス２０を介して格納する
回路である。パイプラインバッファ４は、CPU１の外部
メモリ１０へのアクセス単位に上述のアクセス命令を格
納するメモリ番地を有し、各メモリ番地は書込みアドレ
スポインタ生成回路３によって指定される。なお、１つ
のメモリ番地が１つのバッファとなる。
【００１８】アクセスコントローラ７はパイプラインバ
ッファ４に格納されている未処理のアクセス命令を取り
出して、システムバス８を介しRAM制御回路９にリード
あるいはライトアクセスを行う。RAM制御回路９は外部
メモリ１０にアクセスするためのインターフェース回路
であり、外部メモリ１０へのアクセスが完了したことを
知らせるメモリアクノリッジ信号MACKの生成機能を有し
ている。実行アドレスポインタ生成回路６はこのRAM制
御回路９からのメモリアクノリッジ信号MACK信号を受け
取り、外部メモリ１０へのアクセスが完了したことをカ
ウントアップする回路であり、ラッチ回路５はリード時
にRAM制御回路９を介して出力されるリードデータをRAM
制御回路9からのメモリアクノリッジ信号MACKの入力タ
イミングで取り込む回路である。
ッファ４に格納されている未処理のアクセス命令を取り
出して、システムバス８を介しRAM制御回路９にリード
あるいはライトアクセスを行う。RAM制御回路９は外部
メモリ１０にアクセスするためのインターフェース回路
であり、外部メモリ１０へのアクセスが完了したことを
知らせるメモリアクノリッジ信号MACKの生成機能を有し
ている。実行アドレスポインタ生成回路６はこのRAM制
御回路９からのメモリアクノリッジ信号MACK信号を受け
取り、外部メモリ１０へのアクセスが完了したことをカ
ウントアップする回路であり、ラッチ回路５はリード時
にRAM制御回路９を介して出力されるリードデータをRAM
制御回路9からのメモリアクノリッジ信号MACKの入力タ
イミングで取り込む回路である。
【００１９】ACKコントローラ２は、リード時にはラッ
チ回路５で取り込んだリードデータをアクノリッジ信号
CPUACK返送のタイミングでCPUデータバス２０に乗せ、C
PU１にリードデータを転送する。ACKコントローラ２は
書込みアドレスポイイタ生成回路３および実行アドレス
ポイイタ生成回路６と接続されており、この２つのアド
レスポインタの値を元にパイプラインバッファ４内の未
処理アクセス命令数と処理完了のアクセス命令数の差を
演算してCPU１へのアクノリッジ信号CPUACKの返送を制
御する回路である。この結果、パイプラインバッファ４
に、例えばを８段のパイプラインバッファを設けるとCP
U１からのライトアクセス命令が８回連続行われてもCPU
１は待ち時間無しで他の処理を行うことができるように
なる。
チ回路５で取り込んだリードデータをアクノリッジ信号
CPUACK返送のタイミングでCPUデータバス２０に乗せ、C
PU１にリードデータを転送する。ACKコントローラ２は
書込みアドレスポイイタ生成回路３および実行アドレス
ポイイタ生成回路６と接続されており、この２つのアド
レスポインタの値を元にパイプラインバッファ４内の未
処理アクセス命令数と処理完了のアクセス命令数の差を
演算してCPU１へのアクノリッジ信号CPUACKの返送を制
御する回路である。この結果、パイプラインバッファ４
に、例えばを８段のパイプラインバッファを設けるとCP
U１からのライトアクセス命令が８回連続行われてもCPU
１は待ち時間無しで他の処理を行うことができるように
なる。
【００２０】なお、RAM製御回路９の機能は、使用する
外部メモリ１０の仕様に依存して異なり、アクセスコン
トローラ７の機能は、RAM制御回路９の機能に合わせる
ことになる。
外部メモリ１０の仕様に依存して異なり、アクセスコン
トローラ７の機能は、RAM制御回路９の機能に合わせる
ことになる。
【００２１】次に、パイプラインバファ４の詳細図（図
２）およびタイミングチャート（図３，図４）を参照し
て本実施例の動作について説明する。
２）およびタイミングチャート（図３，図４）を参照し
て本実施例の動作について説明する。
【００２２】パイプラインバッファ４は図２のような８
段のバッファ＃０〜バッファ＃４で構成されており、バ
ッファ＃０〜バッファ＃７のそれぞれは、CPU１からの
アクセスがリードの時はリード/ライト種別信号を１ビ
ットで表現したデータR/Wと、アクセスアドレスXA，更
にライトアクセスの時は、その他にライトデータXDを格
納する。ここでは、アクセスアドレスXAと、ライトデー
タXDがそれぞれ３２ビット幅とする。
段のバッファ＃０〜バッファ＃４で構成されており、バ
ッファ＃０〜バッファ＃７のそれぞれは、CPU１からの
アクセスがリードの時はリード/ライト種別信号を１ビ
ットで表現したデータR/Wと、アクセスアドレスXA，更
にライトアクセスの時は、その他にライトデータXDを格
納する。ここでは、アクセスアドレスXAと、ライトデー
タXDがそれぞれ３２ビット幅とする。
【００２３】CPU１から外部メモリ１０へのアクセス命
令が発行されると、書込みアドレスポインタ生成回路３
に１が加算される。一方、実行アドレスポインタ生成回
路６は，RAM制御回路９から発行され外部メモリ１０へ
のアクセスが完了したことを示すメモリアクノリッジ信
号MACKをカウントする。RAM制御回路９はシステムバス
８上の外部メモリ１０にライトまたはリードアクセスす
るためのインターフェース機能を有し、外部メモリ１０
の動作状態を監視してシステムバス８の使用許可信号を
生成したり、あるいは外部メモリ１０の選択信号MCS信
号およびメモリアクノリッジ信号MACKを生成する。
令が発行されると、書込みアドレスポインタ生成回路３
に１が加算される。一方、実行アドレスポインタ生成回
路６は，RAM制御回路９から発行され外部メモリ１０へ
のアクセスが完了したことを示すメモリアクノリッジ信
号MACKをカウントする。RAM制御回路９はシステムバス
８上の外部メモリ１０にライトまたはリードアクセスす
るためのインターフェース機能を有し、外部メモリ１０
の動作状態を監視してシステムバス８の使用許可信号を
生成したり、あるいは外部メモリ１０の選択信号MCS信
号およびメモリアクノリッジ信号MACKを生成する。
【００２４】当初は、書込みアドレスポインタ生成回路
３と、実行アドレスポインタ生成回路６の初期値はとも
に“０”であり、この２つのアドレスポインタの差はな
いが、CPUインターフェース回路１００がCPU１から外部
メモリアクセス命令を受けると、書込みアドレスポイン
タ生成回路３に１が加算されるので、書込みアドレスポ
インタ生成回路３と実行アドレスポインタ生成回路６の
差は“０”でなくなる。アクセスコントローラ７はこの
条件を契機としてシステムバス８上のRAM制御回路９に
アクセス信号を出力する。ライトアクセス時は、この時
点でCPU１に対して、外部メモリ１０へのライトアクセ
スが完了したことを示すアクノリッジ信号CPUACKを返送
する。
３と、実行アドレスポインタ生成回路６の初期値はとも
に“０”であり、この２つのアドレスポインタの差はな
いが、CPUインターフェース回路１００がCPU１から外部
メモリアクセス命令を受けると、書込みアドレスポイン
タ生成回路３に１が加算されるので、書込みアドレスポ
インタ生成回路３と実行アドレスポインタ生成回路６の
差は“０”でなくなる。アクセスコントローラ７はこの
条件を契機としてシステムバス８上のRAM制御回路９に
アクセス信号を出力する。ライトアクセス時は、この時
点でCPU１に対して、外部メモリ１０へのライトアクセ
スが完了したことを示すアクノリッジ信号CPUACKを返送
する。
【００２５】図３はライトアクセス時におけるタイミン
グチャートである。システムバスクロックより遥かに早
いクロックで動作するCPU１からメモリライトアクセス
命令が発行されると、アクセスコントローラ７はパイプ
ラインバッファ４のメモリ番地に格納していたアクセス
アドレスXAをMA[31:0]、ライトデータXDをMD[31:0]、Ｒ
/W種別をR/Wとしてシステムバス８上に出力し、RAM制御
回路９は外部メモリ10へアクセスを行う。本来ならば外
部メモリ１０にライトデータMD[31:0]がライトされ、RA
M制御回路９から発行されるメモリアクノリッジ信号MAC
Kを受けた後に、CPU１は次の命令を発行する。しかし、
ここでは図３に示されるように、ACKコントローラ２
は、CPUクロックの数クロック後にアクノリッジ信号CPU
ACKを自動生成するので、メモリアクノリッジ信号MACK
を待たずにCPU１は次の命令実行に移ることができる。
グチャートである。システムバスクロックより遥かに早
いクロックで動作するCPU１からメモリライトアクセス
命令が発行されると、アクセスコントローラ７はパイプ
ラインバッファ４のメモリ番地に格納していたアクセス
アドレスXAをMA[31:0]、ライトデータXDをMD[31:0]、Ｒ
/W種別をR/Wとしてシステムバス８上に出力し、RAM制御
回路９は外部メモリ10へアクセスを行う。本来ならば外
部メモリ１０にライトデータMD[31:0]がライトされ、RA
M制御回路９から発行されるメモリアクノリッジ信号MAC
Kを受けた後に、CPU１は次の命令を発行する。しかし、
ここでは図３に示されるように、ACKコントローラ２
は、CPUクロックの数クロック後にアクノリッジ信号CPU
ACKを自動生成するので、メモリアクノリッジ信号MACK
を待たずにCPU１は次の命令実行に移ることができる。
【００２６】そして、後にRAM制御回路9から発行された
メモリアクノリッジ信号MACKを受けると実行アドレスポ
インタ生成回路６に１が加算される。この時、書込みア
ドレスポインタ生成回路３との差が“０”であれば、パ
イプラインバッファ４に格納さている保留アクセス命令
が無いと判断し、本ＣＰＵインターフェース回路１００
は停止する。しかし、実行アドレスポインタ生成回路６
と書込みアドレスポインタ生成回路３に差があるなら
ば、まだ保留されているアクセス命令があるということ
なので、アクセスコントローラ７からRAM制御回路９へ
次のアクセス命令が送られ実行される。
メモリアクノリッジ信号MACKを受けると実行アドレスポ
インタ生成回路６に１が加算される。この時、書込みア
ドレスポインタ生成回路３との差が“０”であれば、パ
イプラインバッファ４に格納さている保留アクセス命令
が無いと判断し、本ＣＰＵインターフェース回路１００
は停止する。しかし、実行アドレスポインタ生成回路６
と書込みアドレスポインタ生成回路３に差があるなら
ば、まだ保留されているアクセス命令があるということ
なので、アクセスコントローラ７からRAM制御回路９へ
次のアクセス命令が送られ実行される。
【００２７】一方、リード時の外部メモリ１０へのアク
セス方法はライト時と同様であるが、この場合には外部
メモリ１０からのリードデータMD[31:0]をラッチ回路５
に取り込む。取り込むタイミングは図４で示すようにRA
M制御回路9から発行されるメモリアクノリッジ信号MACK
を契機とする。ACKコントローラ２は、CPUクロックで２
回サンプリングしてアクノリッジ信号CPUACKで生成して
CPU１へ返送するのである。
セス方法はライト時と同様であるが、この場合には外部
メモリ１０からのリードデータMD[31:0]をラッチ回路５
に取り込む。取り込むタイミングは図４で示すようにRA
M制御回路9から発行されるメモリアクノリッジ信号MACK
を契機とする。ACKコントローラ２は、CPUクロックで２
回サンプリングしてアクノリッジ信号CPUACKで生成して
CPU１へ返送するのである。
【００２８】また、この時に同時にラッチ回路５で取り
込んだリードデータCD[31:0]をCPUデータバス２０に送
出し、CPU１はアクノリッジ信号CPUACKを受けた時のCPU
データバス２０上のデータCD[31:0]をリードデータとし
て取り込む。このようにリードアクセス時には、外部メ
モリ１０からリードデータが転送されてくるまでCPU１
が待たされるので、従来のアクセス方式と変わりはな
い。
込んだリードデータCD[31:0]をCPUデータバス２０に送
出し、CPU１はアクノリッジ信号CPUACKを受けた時のCPU
データバス２０上のデータCD[31:0]をリードデータとし
て取り込む。このようにリードアクセス時には、外部メ
モリ１０からリードデータが転送されてくるまでCPU１
が待たされるので、従来のアクセス方式と変わりはな
い。
【００２９】以上の説明のように、ACKコントローラ２
は、基本的にはライトアクセス命令をパイプラインバッ
ファ４に格納したときにCPU１に対してアクノリッジ信
号CPUACKを返送し、リードアクセス時はRAM制御回路９
からメモリアクノリッジ信号MACKが来るまでアクノリッ
ジ信号CPUACKを返送しないようになっている。ただし、
外部メモリ１０へのアクセス処理が遅く、パイプライン
バッファ４に格納された未処理のアクセス命令が一杯に
なってしまった時は、未処理のアクセス命令が上書き格
納されないよう、例外的にリードアクセスまたはライト
アクセスに関係なく、その最後のCPU１からの外部メモ
リ１０へのアクセス命令に対するアクノリッジ信号CPUA
CKは現在実行中のアクセス処理が終わるまでCPU１へ返
送しない。
は、基本的にはライトアクセス命令をパイプラインバッ
ファ４に格納したときにCPU１に対してアクノリッジ信
号CPUACKを返送し、リードアクセス時はRAM制御回路９
からメモリアクノリッジ信号MACKが来るまでアクノリッ
ジ信号CPUACKを返送しないようになっている。ただし、
外部メモリ１０へのアクセス処理が遅く、パイプライン
バッファ４に格納された未処理のアクセス命令が一杯に
なってしまった時は、未処理のアクセス命令が上書き格
納されないよう、例外的にリードアクセスまたはライト
アクセスに関係なく、その最後のCPU１からの外部メモ
リ１０へのアクセス命令に対するアクノリッジ信号CPUA
CKは現在実行中のアクセス処理が終わるまでCPU１へ返
送しない。
【００３０】したがって、本発明はパイプラインバッフ
ァ４が一杯にならず、かつライトアクセスが連続的に行
われることが多い場合はCPU１の稼働率向上に効果的で
ある。
ァ４が一杯にならず、かつライトアクセスが連続的に行
われることが多い場合はCPU１の稼働率向上に効果的で
ある。
【００３１】次に、本発明の第２の実施例について説明
する。この実施例は、図５に示すように、３つのCPU
１，２２，２３が共有する外部メモリ１０へのメモリア
クセスに対する調停機能を有するシステムに対して適用
したものである。図５と図１において、同じ参照番号が
付されたものの機能は同一であり、重複を回避するため
に、ここではそれらの説明を省略する。また、この実施
例では、３つのCPU１，２２および２３が外部メモリ１
０を共有し、CPU２２，CPU２３は、それぞれCPUインタ
ーフェース回路１２，１３を介してシステムバス８に接
続されている。CPUインターフェース回路１０１は、図
１に示したCPUインターフェース回路１００に調停回路
１１が付加されたものとなっている。
する。この実施例は、図５に示すように、３つのCPU
１，２２，２３が共有する外部メモリ１０へのメモリア
クセスに対する調停機能を有するシステムに対して適用
したものである。図５と図１において、同じ参照番号が
付されたものの機能は同一であり、重複を回避するため
に、ここではそれらの説明を省略する。また、この実施
例では、３つのCPU１，２２および２３が外部メモリ１
０を共有し、CPU２２，CPU２３は、それぞれCPUインタ
ーフェース回路１２，１３を介してシステムバス８に接
続されている。CPUインターフェース回路１０１は、図
１に示したCPUインターフェース回路１００に調停回路
１１が付加されたものとなっている。
【００３２】この実施例では、３つCPU１，２２および
２３がシステムバス８を共有するので、例えばCPU１が
システムバス８を使用している時はアクセスコントロー
ラ７がシステムバス獲得信号１４を他のCPUインターフ
ェース回路１２および２３に通達する。この時、調停回
路１１はアクセスコントローラ７が外部メモリ１０にア
クセスしようとする際に発行する動作許可願いを受け取
ると、CPUインターフェース回路１２,１３からののシス
テムバス獲得信号１５を監視し、システムバス８がCPU
インターフェース回路１２，１３に使用されていないか
を確認した後、使用されていなければアクセスコントロ
ーラ７に動作許可信号を発行する。この動作許可信号を
受けるとアクセスコントローラ７はシステムバス獲得信
号１４をCPUインターフェース回路１２，１３に出力し
た後にRAM制御回路９へアクセスを始める。
２３がシステムバス８を共有するので、例えばCPU１が
システムバス８を使用している時はアクセスコントロー
ラ７がシステムバス獲得信号１４を他のCPUインターフ
ェース回路１２および２３に通達する。この時、調停回
路１１はアクセスコントローラ７が外部メモリ１０にア
クセスしようとする際に発行する動作許可願いを受け取
ると、CPUインターフェース回路１２,１３からののシス
テムバス獲得信号１５を監視し、システムバス８がCPU
インターフェース回路１２，１３に使用されていないか
を確認した後、使用されていなければアクセスコントロ
ーラ７に動作許可信号を発行する。この動作許可信号を
受けるとアクセスコントローラ７はシステムバス獲得信
号１４をCPUインターフェース回路１２，１３に出力し
た後にRAM制御回路９へアクセスを始める。
【００３３】次に、タイムチャート図６および図７を参
照して本実施例の動作について説明する。パイプライン
バッファ４の構成を示す図２は本実施例にも適用でき
る。CPU1から外部メモリ１０へアクセス命令が発行され
ると、書込みアドレスポインタ生成回路３に１が加算さ
れる。一方、実行アドレスポインタ生成回路６は、RAM
制御回路９から発行され外部メモリ１０へのアクセスが
完了したことを示すメモリアクノリッジ信号MACKをカウ
ントする。RAM制御回路9は、システムバス８上の外部メ
モリ１０にライトまたはリードアクセスするためのイン
ターフェース機能を有し、外部メモリ１０の選択信号で
あるMCS信号およびメモリアクノリッジ信号MACKを生成
する。
照して本実施例の動作について説明する。パイプライン
バッファ４の構成を示す図２は本実施例にも適用でき
る。CPU1から外部メモリ１０へアクセス命令が発行され
ると、書込みアドレスポインタ生成回路３に１が加算さ
れる。一方、実行アドレスポインタ生成回路６は、RAM
制御回路９から発行され外部メモリ１０へのアクセスが
完了したことを示すメモリアクノリッジ信号MACKをカウ
ントする。RAM制御回路9は、システムバス８上の外部メ
モリ１０にライトまたはリードアクセスするためのイン
ターフェース機能を有し、外部メモリ１０の選択信号で
あるMCS信号およびメモリアクノリッジ信号MACKを生成
する。
【００３４】当初は、書込みアドレスポインタ生成回路
３と実行アドレスポインタ生成回路６の初期値は共に
“０”であり、この２つのアドレスポインタに差はない
が、CPUインターフェース回路１０１がCPU１からの外部
メモリアクセス命令を受け付けると、書込みアドレスポ
インタ生成回路３に１が加算されるので、書込みアドレ
スポインタ生成回路３と実行アドレスポインタ生成回路
６の差が“０”でなくなる。アクセスコントローラ７は
この条件を契機として調停回路１１に外部メモリ１０へ
のアクセス動作許可願いを発行する。
３と実行アドレスポインタ生成回路６の初期値は共に
“０”であり、この２つのアドレスポインタに差はない
が、CPUインターフェース回路１０１がCPU１からの外部
メモリアクセス命令を受け付けると、書込みアドレスポ
インタ生成回路３に１が加算されるので、書込みアドレ
スポインタ生成回路３と実行アドレスポインタ生成回路
６の差が“０”でなくなる。アクセスコントローラ７は
この条件を契機として調停回路１１に外部メモリ１０へ
のアクセス動作許可願いを発行する。
【００３５】要求を受けた調停回路１１は、他のCPUイ
ンターフェース回路１２，１３のシステムバス獲得信号
１５をサーチし、システムバス８が使用されているかど
うか確認作業を行う。システムバス８の使用権が空いて
いれば直ちにアクセスできるのだが、図６では既に他の
CPUインターフェース回路がシステムバスを獲得してい
るので、調停回路１１はアクセスコントローラ７には動
作許可信号を与えることができない。その後、暫くして
他のCPUインターフェース回路がシステムバス８の使用
を終了したので、これを監視していた調停回路１１がア
クセスコントローラ７に動作許可信号を発行する様子が
示されている。
ンターフェース回路１２，１３のシステムバス獲得信号
１５をサーチし、システムバス８が使用されているかど
うか確認作業を行う。システムバス８の使用権が空いて
いれば直ちにアクセスできるのだが、図６では既に他の
CPUインターフェース回路がシステムバスを獲得してい
るので、調停回路１１はアクセスコントローラ７には動
作許可信号を与えることができない。その後、暫くして
他のCPUインターフェース回路がシステムバス８の使用
を終了したので、これを監視していた調停回路１１がア
クセスコントローラ７に動作許可信号を発行する様子が
示されている。
【００３６】アクセスコントローラ７は動作許可信号を
受けると、実行アドレスポインタ生成回路６の値で示さ
れるパイプラインバッファ４のメモリ番地に格納されて
いる外部メモリアクセス命令をRAM制御回路９に出力
し、メモリアクセスが行われる。図６はライト動作時の
タイミングチャートである。外部メモリ１０へのライト
が完了すると、RAM制御回路９からメモリメモリアクノ
リッジ信号MACKが返送されるので、実行アドレスポイン
タ生成回路６はこれを受けて実行アドレスポインタ生成
回路６に１を加算し、次の動作に備える。この時点で実
行アドレスポインタ生成回路６と書込みアドレスポイン
タ生成回路３の差が“０”の場合はCPU１からのアクセ
ス命令が無かったことになるので動作停止となる。差が
あった場合は、アクセスコントローラ７が調停回路１１
に動作許可願いを発行し、以後、上記の動作が繰り返さ
れる。
受けると、実行アドレスポインタ生成回路６の値で示さ
れるパイプラインバッファ４のメモリ番地に格納されて
いる外部メモリアクセス命令をRAM制御回路９に出力
し、メモリアクセスが行われる。図６はライト動作時の
タイミングチャートである。外部メモリ１０へのライト
が完了すると、RAM制御回路９からメモリメモリアクノ
リッジ信号MACKが返送されるので、実行アドレスポイン
タ生成回路６はこれを受けて実行アドレスポインタ生成
回路６に１を加算し、次の動作に備える。この時点で実
行アドレスポインタ生成回路６と書込みアドレスポイン
タ生成回路３の差が“０”の場合はCPU１からのアクセ
ス命令が無かったことになるので動作停止となる。差が
あった場合は、アクセスコントローラ７が調停回路１１
に動作許可願いを発行し、以後、上記の動作が繰り返さ
れる。
【００３７】一方、リード時の外部メモリ10へのアクセ
ス方法はライト時と同様に調停を行った後に行われる
が、リード時には外部メモリ１０からのリードデータMD
[31:0]をラッチ回路５に取り込む。取り込むタイミング
は図７で示すようにRAM制御回路９から発行されるメモ
リメモリアクノリッジ信号MACKを契機とする。ACKコン
トローラ２は、CPUクロックで２回サンプリングしてア
クノリッジ信号CPUACKを生成してCPU１に返送するので
ある。
ス方法はライト時と同様に調停を行った後に行われる
が、リード時には外部メモリ１０からのリードデータMD
[31:0]をラッチ回路５に取り込む。取り込むタイミング
は図７で示すようにRAM制御回路９から発行されるメモ
リメモリアクノリッジ信号MACKを契機とする。ACKコン
トローラ２は、CPUクロックで２回サンプリングしてア
クノリッジ信号CPUACKを生成してCPU１に返送するので
ある。
【００３８】また、この時に同時にラッチ回路５で取り
込んだリードデータをCPUデータバス２０に送出し、CPU
１はアクノリッジ信号CPUACKを受けた時のCPUデータバ
ス２０上のデータCD[31:0]をリードデータとして取り込
む。このように、リードアクセス時は外部メモリ１０か
らリードデータMD[31:0]が転送されてくるまでCPU１が
待たされるので、従来のアクセス方式と変わりはない。
図７ではライトの動作で説明した状況と同じく、CPU１
が外部メモリ１０へリードアクセス命令を発行したとき
に、他のCPU２２，２３がシステムバス８を使用しいて
たのでその動作が終了するまでアクセスコントローラ７
が待たされ、システムバス８の使用権が解放された後に
アクセスコントローラ７の動作が許可されて外部メモリ
１０へのリードが行われることを示している。
込んだリードデータをCPUデータバス２０に送出し、CPU
１はアクノリッジ信号CPUACKを受けた時のCPUデータバ
ス２０上のデータCD[31:0]をリードデータとして取り込
む。このように、リードアクセス時は外部メモリ１０か
らリードデータMD[31:0]が転送されてくるまでCPU１が
待たされるので、従来のアクセス方式と変わりはない。
図７ではライトの動作で説明した状況と同じく、CPU１
が外部メモリ１０へリードアクセス命令を発行したとき
に、他のCPU２２，２３がシステムバス８を使用しいて
たのでその動作が終了するまでアクセスコントローラ７
が待たされ、システムバス８の使用権が解放された後に
アクセスコントローラ７の動作が許可されて外部メモリ
１０へのリードが行われることを示している。
【００３９】以上の説明のように、ACKコントローラ２
は、基本的にはライトアクセス命令をパイプラインバッ
ファ４に格納したときにCPU１に対してアクノリッジ信
号CPUACKを返送するので、CPU１は待たされることなく
連続で処理を行うことができる。リードアクセス時はRA
M制御回路９からのメモリアクノリッジ信号MACKが来る
までアクノリッジ信号CPUACKを返送しないようになって
いる。ただし、例外的に外部メモリ１０へのアクセス処
理が遅く、パイプラインバッファ４に格納された未処理
のアクセス命令が一杯になってしまった時は、リードア
クセスまたはライトアクセスに関係なくその最後のCPU
１からの外部メモリ１０へのアクセス命令に対するアク
ノリッジ信号CPUACKは現在実行中のアクセス処理が終わ
るまでは返送しない。
は、基本的にはライトアクセス命令をパイプラインバッ
ファ４に格納したときにCPU１に対してアクノリッジ信
号CPUACKを返送するので、CPU１は待たされることなく
連続で処理を行うことができる。リードアクセス時はRA
M制御回路９からのメモリアクノリッジ信号MACKが来る
までアクノリッジ信号CPUACKを返送しないようになって
いる。ただし、例外的に外部メモリ１０へのアクセス処
理が遅く、パイプラインバッファ４に格納された未処理
のアクセス命令が一杯になってしまった時は、リードア
クセスまたはライトアクセスに関係なくその最後のCPU
１からの外部メモリ１０へのアクセス命令に対するアク
ノリッジ信号CPUACKは現在実行中のアクセス処理が終わ
るまでは返送しない。
【００４０】この本実施例によると、外部メモリ１０を
複数のCPUで共有していることによる使用権獲得までの
待ち時間が長い時のライトアクセス、あるいはパイプラ
インバッファ４が一杯にならず、かつライトアクセスが
比較的連続して行われるような場合、例えばCPU１に計
算させた後に外部メモリ１０にその計算結果を連続的に
８回ストアして、他のCPUがその結果を用いるために外
部メモリ１０へリードするようなアプリケーション上で
稼働する場合にCPU１の稼働率向上の成果が顕著に現れ
る。
複数のCPUで共有していることによる使用権獲得までの
待ち時間が長い時のライトアクセス、あるいはパイプラ
インバッファ４が一杯にならず、かつライトアクセスが
比較的連続して行われるような場合、例えばCPU１に計
算させた後に外部メモリ１０にその計算結果を連続的に
８回ストアして、他のCPUがその結果を用いるために外
部メモリ１０へリードするようなアプリケーション上で
稼働する場合にCPU１の稼働率向上の成果が顕著に現れ
る。
【００４１】次に、本発明の第３の実施例について図８
および図９により説明する。
および図９により説明する。
【００４２】本発明では、これまで説明したように外部
メモリへのライトアクセス時に効果的だが、リードアク
セスは従来と同じアクセスタイムであった。第３の実施
例では、CPU１が外部メモリ１０へリードを行ったとき
は、図９のタイミングチャートで示すようにライトアク
セスと同じタイミングでアクノリッジ信号CPUACKを返す
ことにより、CPU１の待ち時間を減らして次の処理を実
行することができるようになる。ただし、RAM制御回路
９からメモリアクノリッジ信号MACKが返送され、外部メ
モリ１０からリードしたデータをラッチ回路５に取り込
んだ時点で、CPU１には割込み信号であるINT１６を発行
する。
メモリへのライトアクセス時に効果的だが、リードアク
セスは従来と同じアクセスタイムであった。第３の実施
例では、CPU１が外部メモリ１０へリードを行ったとき
は、図９のタイミングチャートで示すようにライトアク
セスと同じタイミングでアクノリッジ信号CPUACKを返す
ことにより、CPU１の待ち時間を減らして次の処理を実
行することができるようになる。ただし、RAM制御回路
９からメモリアクノリッジ信号MACKが返送され、外部メ
モリ１０からリードしたデータをラッチ回路５に取り込
んだ時点で、CPU１には割込み信号であるINT１６を発行
する。
【００４３】CPU1はこのINT１６を受け付けると、ラッ
チ回路５のデータをリードすることによってリードアク
セスを完了させる。このように１回の外部メモリリード
アクセスの待ち時間をライトアクセスと同等にするため
に２回のリード命令が必要にはなるが、プロセッサクロ
ックはシステムバス８のクロックに比べて十分に早いの
で、リード時においてもCPU1の待ち時間短縮の効果が期
待できるのである。
チ回路５のデータをリードすることによってリードアク
セスを完了させる。このように１回の外部メモリリード
アクセスの待ち時間をライトアクセスと同等にするため
に２回のリード命令が必要にはなるが、プロセッサクロ
ックはシステムバス８のクロックに比べて十分に早いの
で、リード時においてもCPU1の待ち時間短縮の効果が期
待できるのである。
【００４４】
【発明の効果】本発明の効果は、CPUが外部メモリに対
して、ランダムにアクセスする時にアクノリッジ信号を
受けるまでの待ち時間を減らし、その間により多くの処
理を実行することができるということである。
して、ランダムにアクセスする時にアクノリッジ信号を
受けるまでの待ち時間を減らし、その間により多くの処
理を実行することができるということである。
【００４５】その理由は、CPUから外部メモリへのアク
セス命令を一度パイプラインバッファに格納した後にCP
Uへアクノリッジ信号を返送して既に処理が済んだよう
に見せかけ、外部メモリへのアクセスはアクセスコント
ローラが代行するので、アクセス完了後のアクノリッジ
信号を待たないで次の処理に移行できるからである。例
えばパイプラインバッファの段数を８とすれば、１回の
ライトアクセスに要するCPUの待ち時間は、従来の方法
に比べて平均でシステムバスクロックの８クロック分程
度早くなるように改善される。
セス命令を一度パイプラインバッファに格納した後にCP
Uへアクノリッジ信号を返送して既に処理が済んだよう
に見せかけ、外部メモリへのアクセスはアクセスコント
ローラが代行するので、アクセス完了後のアクノリッジ
信号を待たないで次の処理に移行できるからである。例
えばパイプラインバッファの段数を８とすれば、１回の
ライトアクセスに要するCPUの待ち時間は、従来の方法
に比べて平均でシステムバスクロックの８クロック分程
度早くなるように改善される。
【００４６】また、複数のCPUが共有メモリをシステム
バス経由で共有するシステムでは、CPUインターフェー
ス回路それぞれに調停回路を設け、他のCPUによるシス
テムバスの使用が調停回路に知らすようにすることによ
って、システムバスの調停性能を高めることができる。
バス経由で共有するシステムでは、CPUインターフェー
ス回路それぞれに調停回路を設け、他のCPUによるシス
テムバスの使用が調停回路に知らすようにすることによ
って、システムバスの調停性能を高めることができる。
【図１】本発明の第１の実施例のブロック図
【図２】本発明におけるパイプラインバッファの構成図
【図３】図１に示した第１の実施例におけるライトアク
セスタイミングチャート
セスタイミングチャート
【図４】図１に示した第１の実施例におけるリードアク
セスタイミングチャート
セスタイミングチャート
【図５】本発明の第２の実施例のブロック図
【図６】図５に示した第２の実施例におけるライトタイ
ミングチャート
ミングチャート
【図７】図５に示した第２の実施例におけるリードタイ
ミングチャート
ミングチャート
【図８】本発明の第３の実施例のブロック図
【図９】図８に示した第３の実施例におけるリードアク
セスタイミングチャート
セスタイミングチャート
１ CPU ２ ACKコントローラ ３ 書込みアドレスポインタ生成回路 ４ パイプラインバッファ ５ ラッチ回路 ６ 実行アドレスポインタ生成回路 ７ アクセスコントローラ ８ システムバス ９ RAM制御回路 １０ 外部メモリ １１ 調停回路 １２ CPUインターフェース回路 １３ CPUインターフェース回路 １４ システムバス獲得信号 １５ システムバス獲得信号 １６ INT信号 １００ CPUインターフェース回路 １０１ CPUインターフェース回路 １０２ CPUインターフェース回路
Claims (4)
- 【請求項１】 CPUから外部メモリをシステムバス経由
でアクセスするためのCPUインターフェース回路におい
て、 前記CPUから発行される前記アクセスのためのアクセス
命令を格納するパイプラインバッファと、 前記パイプラインバッファ中の未処理アクセス命令数を
検出する手段と、 前記パイプラインバッファ中の処理済みアクセス命令数
を検出する手段と、 前記アクセス命令がライト命令であるときは、前記未処
理アクセス命令数が前記処理済みアクセス命令数より少
なくない限り、前記外部メモリへの書込み完了を待たず
に前記CPUへアクノリッジ信号を返送する手段と、 前記未処理アクセス命令数のカウント数が前記処理済み
アクセス命令数より少なくない限り、前記パイプライン
バッファ中のアクセス命令の実行を起動する手段とを備
えたことを特徴とするCPUインターフェース回路。 - 【請求項２】 CPUから外部メモリをシステムバス経由
でアクセスするためのCPUインターフェース回路におい
て、 前記CPUから発行される前記アクセスのためのアクセス
命令を格納するパイプラインバッファと、 前記パイプラインバッファにアクセス命令が格納される
毎にカウントアップされて前記パイプラインバッファの
番地を指定する書込みアドレスポインタ生成回路と、 前記パイプラインバッファに格納されたアクセス命令が
処理されるとカウントアップされる実行アドレスポイン
タ生成回路と、 前記アクセス命令がライト命令であるときは、前記書込
みアドレスポインタ生成回路のカウント数が前記実行ア
ドレスポインタ生成回路のカウント数より少なくない限
り、前記外部メモリへの書込み完了を待たずに前記CPU
へアクノリッジ信号を返送するACKコントローラと、 前記書込みアドレスポインタ生成回路のカウント数が前
記実行アドレスポインタ生成回路のカウント数より少な
くない限り、前記パイプラインバッファ中のアクセス命
令の実行を起動するアクセスコントローラとを備えたこ
とを特徴とするCPUインターフェース回路。 - 【請求項３】 複数のCPUから共有する外部メモリをシ
ステムバス経由でアクセスするために前記CPU毎に設け
られたCPUインターフェース回路において、 前記CPUから発行される前記アクセスのためのアクセス
命令を格納するパイプラインバッファと、 前記パイプラインバッファにアクセス命令が格納される
毎にカウントアップされて前記パイプラインバッファの
番地を指定する書込みアドレスポインタ生成回路と、 前記パイプラインバッファに格納されたアクセス命令が
処理されるとカウントアップされる実行アドレスポイン
タ生成回路と、 前記アクセス命令がライト命令であるときは、前記書込
みアドレスポインタ生成回路のカウント数が前記実行ア
ドレスポインタ生成回路のカウント数より少なくない限
り、前記外部メモリへの書込み完了を待たずに前記CPU
へアクノリッジ信号を返送するACKコントローラと、 他のCPUインターフェース回路との間で前記システムバ
スの使用を調停する調停回路と、 前記書込みアドレスポインタ生成回路のカウント数が前
記実行アドレスポインタ生成回路のカウント数より少な
くなく、かつ前記調停回路によって前記システムバスの
使用許可がされると前記他のCPUインターフェース回路
へ前記調停のためにシステムバス獲得信号を出力した後
に前記パイプラインバッファ中のアクセス命令の実行を
起動するアクセスコントローラとを備えたことを特徴と
するCPUインターフェース回路。 - 【請求項４】 前記ACKコントローラは、リードアクセ
ス時にもライトアクセス時と同じタイミングで前記CPU
へアクノリッジ信号を返送し、前記外部メモリから読み
出したデータをラッチ回路に取り込んだ時点で前記CPU
に割込み信号を発行し、該CPUによる前記ラッチ回路の
リードを勧誘することを特徴とする請求項２または請求
項３に記載のCPUインターフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000385818A JP4592944B2 (ja) | 2000-12-19 | 2000-12-19 | Ｃｐｕインターフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000385818A JP4592944B2 (ja) | 2000-12-19 | 2000-12-19 | Ｃｐｕインターフェース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002189695A true JP2002189695A (ja) | 2002-07-05 |
| JP4592944B2 JP4592944B2 (ja) | 2010-12-08 |
Family
ID=18853022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000385818A Expired - Lifetime JP4592944B2 (ja) | 2000-12-19 | 2000-12-19 | Ｃｐｕインターフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4592944B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007087467A (ja) * | 2005-09-20 | 2007-04-05 | Elpida Memory Inc | データ転送動作終了検知回路及びこれを備える半導体記憶装置 |
| KR101841964B1 (ko) * | 2011-02-22 | 2018-05-15 | 삼성전자주식회사 | 인터커넥터를 포함하는 시스템 온 칩 및 그것의 제어 방법 |
| CN113760376A (zh) * | 2021-09-06 | 2021-12-07 | 合肥松豪电子科技有限公司 | TP芯片CPU在Eflash上同时运行且操作的方法 |
| CN114036096A (zh) * | 2021-11-04 | 2022-02-11 | 珠海一微半导体股份有限公司 | 一种基于总线接口的读控制器 |
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| WO2000060462A1 (en) * | 1999-04-07 | 2000-10-12 | Cradle Technologies | Global bus synchronous transaction acknowledge with nonresponse detection |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3520570B2 (ja) * | 1994-07-15 | 2004-04-19 | 富士ゼロックス株式会社 | メモリアクセス制御装置 |
-
2000
- 2000-12-19 JP JP2000385818A patent/JP4592944B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000060462A1 (en) * | 1999-04-07 | 2000-10-12 | Cradle Technologies | Global bus synchronous transaction acknowledge with nonresponse detection |
| JP2002541548A (ja) * | 1999-04-07 | 2002-12-03 | クレイドル・テクノロジーズ | 無応答検出を備えたグローバルバス同期トランザクション肯定応答 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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