CN1921596A - 存储器接口装置和方法 - Google Patents

Abstract

本发明涉及在数字TV接收机中对控制存储器进行选取的存储器接口装置和方法。依据本发明，如果存储器内有写操作命令，且存储器写操作命令内的存储器写接口是之前存储写操作命令的存储器写接口，就连续向写数据排列的相关项目中写数据。另外，存储器在运行读命令的时候，如果与上述存储器读命令内的存储器读接口一致的接口存在于写数据排列中，则此时将读取与上述写操作数据排列相关项目的数据，同时***总线进行传输；如果在写数据排列中没有上述接口，则上述存储器写接口的数据将在读取数据缓冲器中进行确认。确认如果有上述数据，则从读取数据缓冲器开始读数据，同时数据总线开始传输；确认如果没有上述数据，则从存储器开始读数据，存储到读取数据缓冲器内，同时***开始传输。

Description

存储器接口装置和方法

技术领域

本发明涉及数字TV接收设备中控制存储器进行存储的接口装置和方法。

背景技术

目前，开发数字TV接收设备的数据处理***的SOC(System OnChip)形态是一种趋势。即：现存的数据处理***功能和外部CPU以及相关功能，使用1个芯片可以将其组合到一起。

所以，过去的数据处理***使用的芯片使用的是数据缓冲器式存储器，外部CPU中使用的是演算式存储器。但是，SOC形态的数据处理***芯片是演算式存储器和数据缓冲式存储器中的一种存储器方式的共用存储器(Unified Memory)构造。

如上所述，拥有共用存储器的数字TV接收机内的块，即存储器单元(Memory Acess Unit：MAU)的存储量非常大。

此时，上述MAU与***直接连接，如果使用一般的存储器控制部，存储器中将出现瓶颈(bottleneck)。

为了解决上述问题，正如图1所示，使存储器控制部不要直接与***总线连接，形成独立的块，在存储器选取的各个MAU中使用与判断命令相同的命令。这种命令是数字T V中所特有的猝发存储器(burstmemory)接近方式。

图1表示，很少使用存储器的一般MAU直接与***总线连接，非常多地使用存储器的MAU不直接与***总线连接，通过存储器控制部与***总线连接的实施例示意图。

接下来，以上述***总线直接连接的MAU为例进行详细说明。该连接工程主要由芯片内的CP、DMAC(Direct Memory Accesscomtroller)、GPIO(General Purpose Input Output)、UART(UniversalAsynchronous Receiver Transmitter)、VIC(Vectored Interrrupt Controller)组成。上述MAU以外的其它MAU可以直接与***总线连接，由于这部份不是重要部份，所以在图例中省略了该部份。

另外，与上述***总线如果不能直接连接，连接存储器控制部的MAU主要由***解码器、视频解码器、音频解码器、图解控制部、格式转换器等部份组成。

此时，与上述存储器控制部连接的MAU，如果想要选取公用存储器，就必须使用***总线。而且，如果想要使用上述***，首先存储控制部必须获得***总线使用权。上述存储器控制部为了选取公用存储器，在参与***总线判断的多个MAU中，***总线使用权只赋予一个MAU。

即，在上述多个MAU中的任意一个MAU，向公用存储器写数据或读公用存储器选取数据时，首先向存储器控制部选取公用存储器的请求(Request)命令。此时选取上述公用存储器，如果只请求了一个MAU，上述存储器控制部只给MAU选取存储器，并赋予***总线使用权。但是，如果有2个以上的MAU同时请求选取存储器，一定要规定选取顺序。即：上述存储器控制确认各MAU的请求命令后，首先处理哪个MAU请求命令的决定。只有决定后的MAU才能获得选取公用存储器的***总线使用权。

此时，上述存储器控制按照MAU请求命令的优先顺序进行处理，如果没有优先顺序，从首先进入的请求命令开始处理，而且是两种方法混合进行处理。

另外，在图1中存储器接口(Memory bridge)的作用是向***总线和存储控制部之间提供合适的接口，所以它承担着CPU的存储器选取责任。

如上所述，此时相同CPU的情况处理猝发存储器方式。即：在按一定顺序排列的地址中进行连续的读或写操作。但是，上述情况大部份不存在。在上述情况中存储器接口部的设计如果不是最合适的，CPU的性能将受到很大影响，所以这是造成***性能下降的重要原因之一。

发明内容

因此，本发明就是为解决上述问题而研发的存储器接口装置和方法。其目的是向用户提供一种最合理的存储器接口部设计，在接受MAU存储器选取命令的情况下，在最短时间内向存储器内写或读数据的存储器接口装置和方法。

为了实现上述目的，而研究开发的存储器接口装置和方法。该装置主要由以下几个部份构成特征：由多个要素构成，与存储器写操作命令同时输入的数据，在上述存储器中进行写操作之前临时存储上述数据的写数据排列；从在上述存储器写数据排列中，读出的数据临时存储后，使用***总线进行传输的读取数据缓冲器；另外，通过***总线，如果从特定的MAU开始输入写操作命令，将控制上述写数据排列的写数据命令和上述写数据排列中存储的数据的存储写操作命令。如果输入存储写操作命令，在上述存储器写数据中读取数据，在读取数据缓冲中存储后，不能使用***总线进行传输。读取数据缓冲器存储的数据正是决定使用***传输的控制部份。

在上述控制部输入存储器写操作命令的情况下，检查上述写数据排列是否被释放，并等待其释放或不释放。如果没有被释放，在上述存储器写操作命令中，在写数据排列的空项目中写入请求数据，然后存储器写操作命令结束的特征是存储器接口装置和方法的一个重要特征。

上述控制部在输入存储器写操作命令的情况下，写数据排列如果没有被释放，在上述存储器写操作命令中，请求的数据的存储器写地址是延续以前存储器写操作命令的存储器写地址；在上述存储器写操作命令中，请求的数据，与以前存储器写操作命令中存储的写数据排列相同的项目连续地进行写操作的特征亦是存储器接口装置和方法的另外一个重要特征。

在上述控制部中有以下构成特征：控制部在输入存储器写操作命令的情况下，写数据排列如果没有被释放，在存储器写操作命令中请求的数据的存储器写地址，不延续以前的存储器写操作命令的存储器写地址；此时，存储器写操作命令中请求的数据，对存储的写数据排列项目有效。在上述写操作命令中请求的数据，从上述写数据排列的下一个项目中开始进行写操作的特征是存储器接口装置和方法的又一个特征。

上述控制部，把上述写数据排列的项目中有效的项目的数据进行写操作存储到存储中，如果存储器写操作结束，则上述写操作数据排列的其它项目无效的特征是存储器接口装置和方法的重要特征之一。

上述控制部，在输入存储器读命令的情况下，上述存储器读命令中包含的存储器地址，如果存在写数据排列，在写数据排列的相关项目中，读取数据并使用***传输，然后存储器读命令结束的特征亦是存储器接口装置和方法的重要特征之一。

上述控制部，在输入存储器读命令的情况下，上述存储器读命令中包含的存储器读命令地址的数据将存储到读取数据缓冲器内；此时，上述读取数据缓冲器如果处于有效状态，与上述读取数据缓冲器相关的数据将使用***总线进行传输，然后结束存储器写操作命令的特征也是存储器接口装置和方法的重要特征之一。

上述控制部，在输入存储器读命令的情况下，上述存储器读命令中包含的存储器读命令地址，如果在读数据排列中和写数据缓冲器中没有上述地址，从上述存储器开始读取数据并把该数据存储到读取数据缓冲器中，然后使用***总线进行传输，存储器读命令结束的特征也是存储器接口装置和方法的特征之一。

上述控制部，从上述存储器开始读出的数据，如果存储到数据缓冲器中，上述读取数据缓冲器即为有效的特征亦是存储器接口装置和方法的重要征之一。

依据本发明，存储器进行写地址命令操作的方法有分为以下几个阶段，如下所述：

输入的命令如果是存储器写操作命令，检查上述写数据排列是否被释放，等待释放和不释放的过程阶段；

在上述阶段中如果判断没有被释放，在上述存储器写操作命令中请求的数据的存储器写地址，将延续以前存储器写操作地址命令的存储器写地址的阶段；

在上述阶段中如果进行延续写操作，在上述存储器写操作命令中请求的数据，将与以前存储器写操作命令中请求的数据存储的写数据排列相同的项目中进行延续的写操作阶段；

在上述过程中如果不进行延续操作，在以前存储器写操作命令中请求的数据将使存储的写数据排列项目有效，在上述存储器写操作命令中请求的数据，将从上述写数据排列的下一个项目开始进行写操作的阶段；

在上述写数据排列的项目中，把有效的项目写入存储器，如果存储器写操作结束，将使上述写数据排列的相关项目无效的阶段，即形成了存储器进行写操作的方法

根据本发明，存储器读地址命令的操作方法分为以下几个阶段，如下所述：

输入的命令如果是读命令，判断包含上述存储器读命令的存储器读地址，是否存储于写数据排列中的阶段；

如果存在上述写数据排列的特定的项目，上述项目处于有效状态的情况下，在上述写数据排列的相关项目中，读取数据并使用***总线进行传输，然后结束存储器读命令的阶段；

如果在上述写数据排列中不存在特定的项目，包含上述存储器读命令的存储器读操作地址的数据，将被存储到读取数据缓冲器中的判断阶段；

在上述读取数据缓冲器内存储，上述读取数据缓冲器如果处于有效状态，上述读取数据缓冲器相关的数据将使用***总线传输，然后结束读命令操作的阶段；

在上述存储器读命令中包含的存储器地址，如果不存在写数据排列和记数据缓冲器中，从上述存储器开始读取数据并将存储到读数据存储器中，之后使用***总线进行传输，然后结束存储器读命令操作的阶段构成了存储器读地址命令操作方法的主要特征。

如上所述，依据本发明的存储器接口装置和方法，在进行存储器写操作命令时，在上述存储器写操作命令中的存储器写操作命令地址，将对以前存储器写操作命令内的存储器写操作命令地址是否延续而进行判断；如果进行延续，将向上述写操作命令数据排列的相关项目内连续地写入数据；如果不进行延续，使当前项目有效后，向下一个项目内写入数据。另外，上述写操作命令数据排列中，如果存在有效项目，将向存储器中写入有效的项目的数据，并使其项目无效。所以，从***总线的一个侧面来看，存储器写操作命令的传递途径，使用没有迟延的存储器来进行数据写入命令操作是非常有效的。

另外，在操作存储器读命令时，与上述存储器读取操作命令内的存储器读取操作命令地址一致的地址，确认其是否在写操作命令数据排列中，如果里面存在，将读取相关项目的数据并由***总线传输；如果里面不存在，存储器读命令地址的数据，将确认读命令数据缓冲器中是否存在该数据。如果里面存在，从读命令数据缓冲器开始读取数据并存储到数据缓冲器内，同时使用***进行传输。所以，存储器读命令能够在最短的时间内进行处理，这样就可以提高数字TV接收机的性能。

正如上所述，依据本发明的数字TV式SOC中，可以提高CPU存储器的工作效能，进而改善整个***的性能。另外，本发明不仅适用于TV式SOC，同时还适用所有的SOC设备；增加门控设备的大小也有提高性能的效果。

附图说明

图1表示一般的数据TV接收设备的概略示意图；

图2表示根据本发明的存储器接口装置构成示意图；

图3表示根据本发明的存储器写操作命令，数据写过程的流程示意图；

图4表示，根据本发明的存储器读命令，数据读过程的流程示意图。

附图主要部分符号说明

210：***总线接口部份        220：存储器控制接口部

230：比较部                  240：写数据排列250：读取数据缓冲器

具体实施方式

下面将参照附图对本发明的存储器接口装置和方法的实施例进行详细说明。

以下将参照附图对本发明的实施例的构成和作用进行说明，如图所示，虽然这些说明的仅仅是本发明的构成和作用的一部份，但是不会影响本发明的技术思想和核心构成及其作用。

图2表示，依据本发明，存储器接口装置的构成示意图。其构成主要由，***总线接口部210、存储器控制接口部220、比较部230、写数据排列部240(Write Data Que)以及读取数据(Read Data)缓冲器部250构成。在这个构成中，上述***总线接口210部份是控制，存储器控制接口部220、比较部230、写数据排列部240和读取数据缓冲器250部的控制部。

上述***总线接口部210部份主要负责与***总线相关的地址，并解释进入***总线中的命令，对符合其要求的命令进行操作。例如：如果存储器写操作命令进入***总线后，比较部230部份进行比较后，把数据写入写操作命令排列240部份中；如果存储器读命令进入总线***中，比较部230进行比较后，从数据读缓冲器250部份中读出数据，并由***总线进行传输。

上述存储器控制接口部220，主要负责存储器控制部的接口。即：存储器控制部的接口主要由，写入特别命令所形成的命令地址，读出数据的个数，掩码等部份构成。同时，一次读出的数据的最小单位规定为16字节，最大读出个数为32×16bytes。这样的理由是在与数字TV式SOC相同的情况下，选取存储器的MAU能够猝发式地接近特定存储器，其频率非常的高。

上述写数据排列部240，与在***总线中的存储器写操作命令一起输入的数据，在写操作命令操作之前临时存储到公用存储中的块。假定上述写操作命令数据排列是由临时的8个项目构成。此时，各项目是由下列区域构成：写入存储器中的数据存储区域；同时也是相关存储器写操作命令地址存储的区域；以及写入存储器的数据的大小存储的区域；当前的排列项目有效与否的有效比特(Valid bit)区域。即观察上述有效比特，能够知道相关排列项目是否有效。

上述读取数据缓冲器部250是临时存储，存储器控制部的接口部220和有相互作用的公用存储器中读出的数据。假定上述读取数据缓冲器的大小是由临时的64bytes构成。这样的理由是，缓冲器的大小增加时，bit ratio虽然也增加，但是，将出现门的大小也急速增加的问题。所以，为了有效地解决以上2个问题，通过实验来决定使用适当的大小即64bytes。另外，上述读取数据缓冲部250判断，在当前缓冲器中读出的数据是否有效，即确认有效的比特(Valid bit)。如果存在上述有效比特，就能够知道读取数据缓冲器是否有效。

如果上述比较部230与***总线接口部210有相互作用，分析通过***总线输入的命令，如果存在存储器读命令，检查与相关读命令地址的数据是否存在于写操作命令数据排列中，根据检查结果重新从存储器中读取数据将使用***总线进行传输。如果里面不存在读命令地址的数据，在读出已存在的数据后决定由***总线进行传输。另外，事先读出的数据使其经过一段时间后无效(Invalid)，重新进行数据读取操作。

如上所述，根据本发明的存储器写操作命令，存储器写命令的过程如图3所示的流程示意图；根据存储器读命令，存储器读命令的过程如图4所示的流程示意图。

下面，首先对存储器中的数据写命令操作过程进行详细说明。

数据写操作命令有以下构成部份和特征：

以欲选择存储器的MAU为例，在向存储器中写入数据时，CPU将出现存储器写操作命令。上述存储器写操作命令通过***总线，使用存储器接口部的***总线接口部210输入。通过上述系总线接口部210，如果存储器写操作命令进行***总线中的过程为310阶段，其存储器写操作命令经过比较部230后输入。上述比较部230如果输入写操作命令，检查写操作命令数据排列部240是否被释放的过程为302阶段。上述写命令操作数据排列部240释放的是8个项目中所有存储的数据。所以，上述写命令操作数据排列部240如果释放，上述写命令操作数据排列部240将等待到无释放的时候。在上述302阶段中，写命令操作数据排列部240如果判断其没有被释放，写入存储器中的数据，将写入上述写命令操作排列的空的项目中，然后结束写操作命令。

此时，为了使存储器的数据写命令操作有效，上述比较部230存在，在上述存储器写命令操作以前其它存储器写操作命令。写命令操作数据排列如果没有被释放，上述存储器写操作命令包含的存储器写命令操作地址对以前存储器写操作命令的写命令操作地址进行判断决定延续进行操作的过程为303阶段。

在上述303阶段中，当前存储器写命令操作地址，如果从以前存储器写命令操作地址开始延续进行，存储与以前存储器写操作命令一起输入的数据的写存储器数据排列部240的相关项目。即向当前项目中写入数据的过程为304阶段。

在上述阶段303中，如果写命令操作地址不是延续进行，上述写命令操作数据排列部240的当前排列项目的Valid bit为有效，从下一个项目中写入数据的过程为305阶段。

此时，上述存储器控制接口部220，连续检查上述写命令操作数据排列部240的各项目。如果出现Valid bit的有效项目的过程为306阶段；以有效的项目信息为基准，通过上述存储器，向存储器中写入有效项目的数据。另外，上述存储器中的数据写入命令如果结束，上述写命令操作数据排列部240相关的项目的Valid bit将为无效的过程为307阶段。

如上所述，存储器写操作命令的传递途径中，如果***总线的侧面看，使用没有迟延的存储器进行数据写命令操作。

另外，上述***总线接口部210，如果通过***总线输入存储器读命令，在比较部210进行处理后输出的过程为402阶段。上述比较部230如果输入存储器读命令，上述存储器读命令中包含的存储器读命令地址，将在写命令数据排列部240中对其进行检查的过程为402阶段。此时，检查的写命令数据排列部240的项目中Valid bit为有效。

在上述402阶段中，存储器读命令的地址如果存在于上述写命令操作数据排列部240中，将读取此排列项目的数据并由数据总线进行传输，结束存储器读命令的过程为403阶段。

在上述402阶段，存储器读命令的地址如果不存在于写命令操作数据排列部240中，上述存储器读命令的地址数据将存储到数据读命令的数据缓冲器部250中。此时，上述读命令数据缓冲器部250将检查其有效性的过程为404阶段。

在上述404阶段中，上述存储器读命令的地址数据，将存在到读命令数据缓冲器中；同时上述读命令数据缓冲器部250如果有效，将读取上述读命令数据总线部250中存在的数据中与地址相关的数据，并由***总线进行传输，最后结束读命令的过程为405阶段。

另一方面，在上述404过程中存在的两个条件，如果不能满足其中任意一个条件，即上述存储器读命令的操作地址中的数据没有在读命令数据缓冲器部250中；或是上述读命令数据缓冲器部250如果为无效，将从存储器控制接口部220和相互作用的存储器的相关读命令地址中，读出数据。此时，读出的数据存储到读命令数据缓冲器部250后，由***总线进行传输的过程为406阶段。另外，上述读命令数据缓冲器部250的有效比特轮换成有效状态，然后结束存储器读命令的过程为407阶段。

如上所述，存储器读命令能够在最快的时间内进行处理，所以数字TV接收机的性能将得到进一步的提高。

如上所述，本发明是最适合存储器接口部的设计，CPU在得到存储器地址命令的情况下，使用最少的时间对数据进行写命令操作和读命令操作，不会使CPU的性能下降。

另一方面，在本发明中使用的用语(terminology)是考虑到本发明的功能而定义的，是根据专业人士意图或是与之相关的情况而确定下来的，该种定义是经过全盘考虑后的内容为基础而确定的。

通过上述的说明内容，相关工作人员完全可以在不偏离本项发明技术思想的范围内，进行多样的变更以及修改。

因此，本项发明的技术性范围并不局限于说明书上的内容，必须要根据权利范围来确定其技术性范围。

Claims (16)

1、数据处理***的存储器接口装置，包括通过存储器和***总线，向上述存储器中写入或读出数据的多个存储器接口单元(MAU)，其特征在于还包括：

与存储器写操作命令同时输入的数据，在上述存储器中进行写操作之前临时存储上述数据的写数据排列；

上述存储器和从写操作命令数据排列中读出的数据临时存储后，使用***总线进行传输的读取数据缓冲器；

控制部，通过***，从特定的MAU开始，如果输入存储器的是写操作命令，就将控制存储上述写操作命令数据排列的数据写入命令中并将上述写命令数据排列中的数据命令写入存储器；如果输入存储器的是读命令，就从上述存储器写操作数据排列中读出数据，存储到读取数据缓冲器，如果没有使用***传输，读取数据缓冲器存储的数据就是***总线决定传输的数据。

2、如权利要求1所述的数据处理***的存储器接口装置，其特征在于：

上述存储器是写入数据存储的区域，也是相关的存储器写操作命令地址存储的区域，存储器中写入数据存储的区域包括当前排列项目中有效或无效当中的有效比特区域。

3、如权利要求1所述的数据处理***的存储器接口装置，其特征在于：判断上述读取数据缓冲器是否为从存储器有效比特区域读出的数据。

4、如权利要求1所述的数据处理***的存储器接口装置，其特征在于：上述控制部

在进行存储器写操作命令的情况下，检查上述写操作命令排列是否被释放，等待其释放或不释放，如果没有释放，上述存储器写操作命令中的请求数据将被写入到写操作数据排列的空的项目中，然后结束存储器写操作命令。

5、如权利要求1所述的数据处理***的存储器接口装置，其特征在于：上述控制部

在输入存储器写操作命令的情况下，写操作数据排列如果没有被释放，则在上述存储器写操作命令中请求数据的存储器写操作地址，如果从以前存储器写操作命令的存储器写操作地址开始延续，则在上述存储器写操作命令中请求数据和以前存储器写操作命令中请求的数据，并将其连续地存储到写操作数据排列的相同项目中。

6、如权利要求1所述的数据处理***的存储器接口装置，其特征在于：上述控制部

在输入存储器写操作命令的情况下，写操作数据排列如果没有被释放，则在上述存储器写操作命令中请求数据的存储器写操作地址，作为以前存储器写操作命令中请求的数据存储的写操作数据排列的项目，并使该排列项目有效；将在上述存储器写操作命令中请求的数据写入上述写操作数据排列的下一个项目。

7、如权利要求1所述的数据处理***的存储器接口装置，其特征在于：上述控制部

在上述写操作数据排列的项目中，有效的项目数据将被写入存储器内，存储器写操作如果结束，则使上述写操作数据排列的其它相关项目无效。

8、如权利要求1所述的数据处理***的存储器接口装置，其特征在于：上述控制部

在输入存储器读命令的情况下，如果上述存储器读命令内所包含的存储器读命令地址存在于写操作排列内，则从上述写操作数据排列相关的项目中读取数据，并使用***总线进行传输，然后结束存储器读命令。

9、如权利要求8所述的数据处理***的存储器接口装置，其特征在于：读出上述数据的写操作数据排列相关的项目必须处于有效状态。

10、如权利要求1所述的数据处理***的存储器接口装置，其特征在于：上述控制部

在输入存储器读命令的情况下，上述存储器读命令中包含的存储器读命令地址的数据将存储到读命令数据缓冲器中，此时上述读命令数据缓冲器如果处于有效状态，则上述读命令数据缓冲器相关的数据将由***总线进行传输，然后结束存储器读命令。

11、如权利要求1所述的数据处理***的存储器接口装置，其特征在于：上述控制部

在输入存储器读命令的情况下，如果上述存储器读命令中所包含的存储器读命令地址没有在写操作数据排列和写操作数据缓冲器中，则从上述存储器开始读取数据并存储到上述读操作数据缓冲器，接着使用***传输，然后结束读操作命令。

12、如权利要求11所述的数据处理***的存储器接口装置，其特征在于：上述控制部

从上述存储器开始读出的数据如果存储到读操作数据缓冲器中，则使上述读操作数据有效。

13、存储器接口方法，通过***总线，从特定存储器选取单元(MAU)开始，如果输入存储器写操作命令或是存储器读操作命令，则在存储器中写入或者读出数据，以便控制内部的写操作数据排列和读操作数据缓冲器，该方法主要有以下几个阶段：

输入的命令如果是存储器写操作命令，则检查上述写操作数据排列是否释放，等待释放或是没有释放的阶段；

在上述判断中，如果判断为无释放，则在上述存储器写操作命令中请求数据的存储器写操作地址，并从以前存储器写操作命令的存储器写操作地址开始，判断是否为连续的阶段；

如果判别结果为连续，则将上述存储器写操作命令中请求的数据和以前存储器写操作命令中请求的数据同时存储到写操作数据排列的相同项目中，连续进行写操作的阶段；

如果判别结果为不连续，则在上述存储器写操作命令中，请求数据存储的写操作数据排列项目有效；在上述存储器写操作命令中，请求数据写入上述写操作数据排列的下一个项目的阶段；

在上述写操作数据排列的项目中，有效的项目数据被写入存储器；如果存储器写操作结束，则使上述写操作数据排列的相关项目无效的阶段。

14、如权利要求13所述的存储器接口方法，其特征在于还包括：写操作数据排列如果处于空的状态，则在上述存储器写操作命令中请求数据写入写操作数据排列的已定项目内，结束存储器写操作命令的阶段。

15、存储器接口方法，通过***总线，从特定的存储器选取单元开始，如果输入存储器写操作命令或是存储器读操作命令，则向储器中写入或读出数据，以便控制内部的写操作数据排列和读操作数据缓冲器，该方法包括下列几个阶段：

输入的命令如果是存储器读操作命令，则将上述存储器读命令中包括的存储器读操作地址在写操作数据排列中进行判别的阶段；

在上述写操作数据排列的特定项目中进行判别，如果状态为有效，则从上述写操作数据排列的相关项目中读取数据后，并由***总线进行传输，然后结束存储器读操作命令的阶段；

上述读操作数据缓冲器进行存储，而且上述读操作数据缓冲器如果处于有效状态，则将上述读操作数据缓冲器的相关数据由***总线进行传输，然后结束读操作命令的阶段；

上述存储器读操作命令中包括的存储器读操作地址，在写操作数据排列中或是读操作数据缓冲器中如果不存在上述地址，则从上述存储器开始读取数据，经上述读操作数据缓冲器存储，由***总线进行传输，然后结束存储器读操作命令的阶段。

16、如权利要求15所述存储器接口方法，其特征在于从上述存储器开始读出的数据如果存储到读操作数据缓冲器，则使上述读操作数据有效。

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