CN1031287A - 数字数据处理***用的总线适配器装置 - Google Patents

Abstract

一个数字数据处理***，包括多个处理子***， 每个子***包括一个适配器以允许在驻留子***和 其它子***之间进行传输。此适配器包括一个主动 部分，它允许由该子***起动的在输入/输出总线和 更高级别的通信机制之间进行数据传输；还包括一个 从动部分，它允许在更高级别通信机制和输入/输出 总线之间进行由另外子***起动的数据传输；还包括 一个处理器间的通信机制，它允许该子***与别的子 ***通信，从而允许其它子***与该***一起进行控 制操作。

Description

本发明一般地说是关于数字数据处理***的，更确切地说，则是关于在这类***中便于在总线间通信的总线通信适配器的。

典型的数字数据处理***（即计算机）包括三个基本部件，即一个处理器部件，一个存储部件和一个输入/输出部件。存储部件把信息存放在可编址的单元中。这种信息包括数据及处理数据的指令。处理器部件包括一个或多个数字数据处理装置或“处理器”，每个处理器把信息从存储部件转移到或取到其中，解释这到来的信息是指令还是数据，并把数据按指令规定加以处理。处理的结果则存放到存储部件的编址单元中。

输入/输出部件也和存储部件通信，以便把信息传输到***中和从***中取得处理过的数据。组成输入/输出部件的典型装置包括：例如打印机、电传打字机以及视频显示装置，也可以包括辅助存储设备，如磁盘或磁带存储装置。组成输入/输出部件的装置通常按照处理器部件向它提供的控制信息而工作。控制信息规定了输入/输出装置应执行的操作。输入/输出装置所执行的操作中至少有一类是在输入/输出装置和存储部件之间传输用户信息，即用户程序所用的信息。

除了作为输入/输出设备以外，磁盘存储装置、有时还有磁带存储装置，也可以用作存储部件的一个部分。特别是，一个存储部件在典型情况下包括一个主存储器，处理器可以相当快速地访问它的内容，但它一般都是价格较高的存储器。现代的主存储器基本上是用MOS或双极性半导体技术实现的，并可提供几分之一兆字节到几十兆字节的存储量。

在过去，一个数字数据处理***一般都是大型而昂贵的。典型情况是，***包括一个处理器，一个存储器和几个输入/输出装置，它们都由一个或几个总线相互联接。为了提高处理速度，有些计算机***设计成包括一个或仅仅几个外加的处理器，它们通常共用存储器及输入/输出装置。

但是，随着小型计算机的发展，开发了一些***，它们主要但并不仅用于研究的目的，这种***包括大量的，也就是说，数量级为十或更多个的处理器，这些处理器有效地联接在群集以形成一个多处理***。这种联接成群集的做法在微处理器方面得到了继续。在群集***中，每个处理器实际上是子***的一个部分，这种子***本身是一个完整的数字数据处理***，它包含一个附属的局部存储器，而且在绝大多数情况下，还包含一个或多个输入/输出设备，所有这些都联接到小型计算机或微处理器的输入/输出总线。各个子***通过一个更高级别的通信机制，互相联络以允许各子***中的处理器能互相通信，并访问存储器和使用输入/输出装置，而这些存储器或输入/输出装置在物理上可能是另外一些子***的一部分。通常每个处理器的输入/输出总线是通过一个总线适配器而联接到更高一级的通信机制上的。这样做可以使各个子***内部在同一时间通过其本身的输入/输出总线进行传输，而如果所有子***的输入/输出总线直接联在一起时，则是做不到这一点的。仅当在某一子***中的一个处理器需要和另一个子***通信时，才要在更高级别的通信机制上产生传输。作为一个整体，群集***的有效运行需要在每个子***和更高级别的通信机制之间具备有效的通信手段，特别是希望在各子***之间能相互共享其存储器和输入/输出单元时，更是这样。

本发明提供一个新的改进的适配器，它可以使含有多个子***的多处理器***中的输入/输出总线和更高级别的通信机制（这个机制方便了上述各子***之间的通信）之间的通信更为方便。

简而言之，这个适配器含有一个主动部分，它允许由子***所起动的、在输入/输出总线和更高级别的通信机制之间进行数据传输，还有一个从动部分，它允许在更高级别的通信机制和输入/输出总线之间进行由另外的子***所起动的数据传输，另外还有一个处理器之间的通信机制，它允许一个子***和别的子***通信，从而允许别的子***与该子***一起执行控制操作。

本发明上述的及更多的优点可以从以下的说明及有关的附图中得到更好的理解，这些图纸中：

图1是包含本发明的一个数字数据处理***的总框图，这个***包含多个单个的数字数据处理子***，它们被悠鹄匆孕纬梢桓龆啻硐低?

图2A可以用来理解由图1所描绘的***中在联接单个子***中各个部件的局部总线上发生的信息传输，图2B可以用来理解由图1所描绘的***中把各个子***联接起来的***总线上所发生的信息传输;

图3是总线适配器的功能框图，这个适配器用于在图2所描绘的***总线和局部总线之间的信息传输;

图4A到4D-5是表示各种数据结构的图，可用来理解图3所描绘的总线适配器的操作情况。

一个作例证用的实施例的详细说明

总说明

参阅图1，含有本发明的一个数字数据处理***包括多个子***10A到10F（一般用参考数10来识别），这些子***和***总线11互相联接。由于子***10通常是相类似的，只详细介绍子***10A。子***10A包括一个处理器12，它又包括一个中央处理装置13，一个浮点加速处理器14，一个子***控制装置18，它们由局部总线15相互联接。局部总线15用作处理器12的输入/输出总线，它可以有效地组成中央处理装置13的输入/输出总线，后者可以让中央处理装置13、浮点加速处理器14及子***控制装置和子***中的其它部件相互通信，这些其它部件可以包括控制台16、存储器17、一个或多个输入/输出装置20A和20B（一般用参考数20来识别）。此外，一个总线适配器21允许局部总线15和***总线11相互通信。要充分理解，虽然图1描绘的***包括6个子***，它们分别用参考数10A到10F来表示，但按照本发明所构成的***可以包括更多或较少的子***。

中央处理装置13执行存放在子***10A中的存储器17或其它子***10的相应的存储器中的可编址存贮单元中的指令。指令识别要对操作数所进行的操作，这些操作数也是存放在存储器17的可编址单元中的。指令和操作数由中央处理装置13在有需要时取出。处理过的数据送回存储器17存放起来。中央处理装置13还发送控制信息到输入/输出装置20和其它子***10中的相应的输入/输出装置，使它们执行选定的操作，例如把数据发送到存储器17或从存储器17取回数据。这种数据可包括指令或操作数，它们可以发送到存储器17;也可包括处理过的数据，它们可以从存储器17取出供存放或显示。

作为一般情况，浮点加速处理器是一个可选用件，并不一定要出现在按照本发明那样构成的数字数据处理***或处理器12中。浮点处理器14包含这样的线路，它们能最佳地处理选定类型的数据的指令，即浮点格式数据的指令。一般情况下，中央处理装置13也能处理同样的数据，但它需要更长的时间来进行处理。

子***控制线路18在中央处理装置13控制下执行仲裁操作，从而调节各种输入/输出装置20和总线适配器21对局部总线15的访问。

操作员控制台16用作操作员的接口。它允许操作员检查和置放数据，停止中央处理装置13的操作，或使中央处理装置13通过一系列指令而单步操作，并决定中央处理装置13根据这种情况而作出的响应。它也使操作员能通过引导程序过程而使***初始化，并对整个数据处理***进行各种诊断测试。

一个子***10可以包括几种类型的输入/输出装置20，包括磁盘和磁带辅助存储装置，电传打字机、视频显示终端、行式打印机、电话和计算机网的接口单元，以及类似的设备。存储器17包括一个存储控制器22，它直接联接到局部总线15和多个阵列23。阵列23包含多个可编址的存放信息的存储单元。存储控制器22从中央处理装置13、输入/输出装置20或总线适配器21通过局部总线15而接收传输请求。通过局部总线15可以发送几种形式的传输请求，它们可分为二大类型，一类是把信息写入或存入存储单元，另一类是把信息从存储单元取出或读出，存储单元则由与传输请求一起发送的地址所识别。

总线适配器21将在下面与图3一起作更加详细的说明，它也从局部总线15接收传输请求，并且可根据传输请求中所发送的地址而通过***总线11起动一次传输操作。在通过***总线11作传输操作时，信息可以传送到同样联接到***总线11上的别的子***去，也可以请求从这些别的子***传输过来。子***10中的总线适配器21也可以通过***总线11接收从别的子***10来的传输请求，或执行一次写操作，以便把信息传输到子***10中的一个存储单元，或者执行一次取操作，以便得到所要求的信息阉〕龅男畔⑼ü低匙芟叽涞椒⑶肭蟮淖酉低?0。在通过***总线11作传输操作时，还发送一个地址，这个地址识别要把信息存放进去或从中取出的那个存储单元。就象下面要和图3一起说明的那样，被识别地址的存储单元可以在任何一个子***10中，包括起动这次传输的那个子***。要充分理解，由总线适配器21通过***总线11所执行的传输请求可以由中央处理装置13起动、可以由控制台16起动、在某些情况下还可以由一个工作在直接存取方式下的输入/输出装置20起动，在一个子***10中把信息传输到存储器，而在另一个子***中则把信息从存储器17取回，从而可以在子***10之间进行有效的通信。

在局部总线15上的操作

局部总线15包含一系列用于在联接到总线上的各装置之间传输表示信息的信号的联线，它们详示于图2A中。局部总线15包括L    DAL（31∶0）局部数据/地址线30，它载有L    DAT局部数据和L    ADRS局部地址信号。如果某一装置起动一次传输，使它成为该次传输的总线主动装置，它先向L    DAL（31∶0）局部数据/地址线上发送表示32位局部地址的LADRS局部地址信号，同时在线31上发送TR    TYPE（2∶0）传输类型命令信号，这个信号表明传输操作是读还是写操作。经过一个足以让L    ADRS局部地址信号和TR    TYPE（2∶0）传输类型命令信号稳定下来的短时间后，总线主动装置就在线32上建立一个ADRS    STR地址选通信号。

当ADRS    STR地址选通信号建立时，所有其它联接到总线15上的各个装置接收L    ADRS局部地址及TR    TYPE（2∶0）传输类型命令信号并将它们译码，这时，包含了由L    ADRS局部地址信号所识别的单元的装置成为传输的响应装置或从动装置。在ADRS    STR地址选通信号建立后经过一段选定的时间，总线主动装置从相应的线30和31上取消L    ADRS局部地址信号和TR    TYPE（2∶0）传输类型命令信号。

如果发送的TR    TYPE（2∶0）传输类型命令信号规定一个写操作，则总线主动装置在LDAL（31∶0）局部数据/地址线/地址线30上发送一个表示32位字长的数字数据的L    DAT局部数据信号，然后在线33上建立一个DATA    STR数据选通信号。这时从动装置接收并存放发送来的数据。当数据被存放后，如果操作已无误完成，则被指定地址的装置就在线34上建立一个RDY就绪信号;如果在存放操作中发生错误，则在线35上建立一个ERR出错信号;或者如果从动装置因为忙而不能完成传输操作时，则在线36上建立RE    TRY重试信号。此外，如果从动装置是存储器17，就是说，如果L    ADRS局部地址信号识别了分配给存储器17的地址，而如果L    ADRS局部地址信号识别的存储器17中的存储单元不存在，则存储器17在线37上建立一个NOT    LOC    MEMORY    REF非局部存储器访问信号。

相反，如果发送的TR    TYPE（2∶0）传输类型命令信号规定一个读操作，则从动装置从地址信号所识别的单元中取出数据，把它们作为表示一个32位字长的数字数据的局部数据L    DAT而发送到L    DAL（31∶0）局部数据/地址线/地址线30上，并在线34上发送一个确立的RDY就绪信号。作为响应，主动装置接收此数据并发送一个确立的DATA    STR数据选通信号到线33上。如果在取回数据时发生错误或从动装置因为忙而无法完成传输，则作为对线33上建立的DATA    STR数据选通信号的响应，从动装置相应地建立ERR出错信号或RETRY重试信号，而不是RDY就绪信号。此外，如果从动装置是存储器17，而且如果L    ADRS局部地址信号所识别的存储单元在存储器17中不存在，则存储器17在线37上建立一个NOT    LOC    MEMORY    REF非局部存储器访问信号。

无论是读或写操作，在从动装置建立RDY就绪信号后，或者因为在传输中出错而建立ERR出错信号后，或者因为从动装置忙并且无法完成传输而建立RETRY重试信号后，主动装置都把DATA    STR数据选通信号变反。然后从动装置把RDY就绪信号、ERR出错信号或RETRY重试信号变反，此后主动装置把ADRS    STR地址选通信号变反以完成这次传输。

除了中央处理装置13之外，接到局部总线15上的各装置也可以成为总线主动装置并通过局部总线15起动传输。输入/输出装置20和总线适配器21可以成为总线主动装置。输入/输出装置20可以成为总线主动装置，通过局部总线15而起动其局部存储器17进行读或写操作，也可以通过总线适配器21对联接到***总线11上的其它子***10的存储器进行读或写。另外，总线适配器21可以成为总线主动装置。可以通过局部总线15从而对存储器17进行读出或写入操作以进行信息传输。为了成为总线主动装置，输入/输出装置20及总线适配器21在线40上建立一个DMR直接存储请求信号。这时子***控制线路18在线41上建立一个直接存储允许信号DMG。每个能执行直接存储存取传输的装置，包括图1所示的子***10中的输入/输出装置20和总线适配器21，都有一个单独的接到子***控制线路18的DMR直接存储请求信号线40。子***控制线路在收到从一个请求装置来的已确立的DMR直接存储请求信号时，作为响应，它在DMG直接存储允许信号线41上向请求装置发出一个确立的信号，以允许它通过局部总线15作一次传输。如果请求装置不止一个，子***控制线路18选择一个请求装置，让它进行传输。某一装置在收到确立的DMG直接存储允许信号后，如上述那样通过局部总线15进行一次传输。

此外，局部总线15包括几条由子***10中各个装置所使用的线，用于对中央处理装置13起动中断服务。存储器17可以通过在线42上建立MEMORY    ERR存储器出错信号来请求中断服务。其它装置，包括输入/输出装置20和总线适配器21可以通过在线43上建立一个INT    REQ中断请求信号而请求中断服务。中央处理装置13在收到确立的INT    REQ中断请求信号后，作为响应，根据技术上约定的时间，在线44上发出一个确立的INT    ACK中断确认信号。线44是顺序链接（即，以菊花链的形式而链接）到能建立INT    REQ中断请求信号的各装置上去的。如果一个装置收到确立的INT    ACK中断确认信号，而如果它并没有建立INT    REQ中断请求信号，则该装置把确立的INT    ACK中断确认信号通过顺序链线44送到链上的下一个装置。相反，如果收到确立的INT    ACK中断确认信号的装置正建立着INT    REQ中断请求信号，则它有效地阻止INT    ACK中断确认信号，不再把它传送到链上的下一个装置。这时中央处理装置13通过局部总线15执行一次读操作，把TR    TYPE（2∶0）信号处理成表明为一次中断确认类型的读操作，同时，阻止INT    ACK中断确认信号的装置发一个中断矢量到中央处理装置13。中央处理装置13用这个中断矢量来识别中断服务例程，并用它来为中断请求服务。

通过***总线11的操作

***总线11也包含一系列的线，它们详示于图2B中，它们用于在联接到该总线上的各子***之间传输代表信息的各种信号。参阅图2B，***总线11包括BDAL（21∶0）***数据/地址线50，它们载有S    DAT***数据和S    ADRS***地址信号。在***总线11上传输信息的规程和上面所述的在局部总线15上传输信息的规程是相类似的。如果一个子***，特别是它的总线适配器21正在起动一次传输，使得它成为此传输的***总线主动装置，它首先在BDAL（21∶0）***数据/地址线上发送表示22位***地址的S    ADRS***地址信号，经过一段足以使S    ADRS***地址信号稳定下来的短时间后，它再在线51上建立一个BSYNC总线同步信号。

当BSYNC总线同步信号建立后，所有联接到***总线11上的其它装置接收到S    ADRS***地址信号并将其译码，这时含有S    ADRS***地址信号所识别的单元的装置就成为传输的响应装置，或***总线的从动装置。经过建立B    SYNC总线同步信号后一段选定的时间后，***总线主动装置从线50上取消S    ADRS***地址信号。

如果通过***总线11的操作是要进行写操作，则成为***总线主动爸玫淖芟呤逝淦?1就把表示16位字长数字数据的S    DAT***数据信号送到22位的B    DAL（21∶0）***数据/地址线50中的16位上，然后在线52上建立一个B    DOUT总线数据输出选通信号。此时，成为***总线从动装置的总线适配器21接收并存放发送的数据。为了确认收到的数据信号已被存放，被访问的装置在线54上建立一个B    RPLY总线回答信号。

相反，如果在***总线11上要求的操作是一个读操作，则成为***总线主动装置的总线适配器21就在线53上建立一个B    DIN总线数据输入信号。作为响应，成为***总线从动装置的总线适配器21就从由S    ADRS***地址信号所识别的单元中取出数据，把它们作为表示16位字长的数字数据的S    DAT***数据信号发送到22位BDAL（21∶0）***数据/地址线50的16位上去，并在线54上建立B    RPLY总线回答信号。

不论是读或写操作，当***总线从动装置已在线54上确立B    RPLY回答信号后，***总线主动装置就把以前已确立的B    DIN总线数据输入信号或B    DOUT总线数据输出信号变反。然后***总线从动装置就把B    RPLY总线回答信号变反，***主动装置把B    SYNC总线同步信号变反，从而完成这次传输。

***总线11在读或写操作时，都允许块传输方式，在这种方式下***总线主动装置发送一个***总线地址，而发送或接收多个连续的数据字。如果在传输结束时，***总线主动装置并不使线51上的B    SYNC总线同步信号变反，相反，与读操作相联系而第二次建立B    DIN总线数据输入信号于线53上;或者，与写操作相联系而第二次建立B    DOUT总线数据输出信号于线52上，则允许有第二次读或写操作。和前面的数据字的传输一样，在线52上建立B    DOUT总线数据输出信号的同时，***总线主动装置在BDAL（21∶0）***数据/地址线50上发送一个代表另外16位字长数字数据的S    DAT***数据信号，而作为对线53上建立的B    DIN总线数据输入信号的响应，***总线从动装置把表示另外的16位字长数字数据的S    DAT***数据信号发送到B    DAL（21∶0）***数据/地址线50上。在第二次及以后的传输中，***总线从动装置所用的地址相应为原来的***总线地址加上一个能反映前面传输次数的数。

任何接到***总线11上的总线适配器21都可以成为***总线主动装置。联接到***总线11上的某一个子***10中的总线适配器21作为总线仲裁器而工作，它经过总线仲裁而允许其它总线适配器成为***总线主动装置。为了要成为***总线主动装置，如果未来的***总线主动装置是要求对子***10的存储器17进行直接存储存取的话，则总线适配器21要在线55上建立一个B    DMR总线直接存储请求信号，或者如果未来的***总线主动装置要求子***10的中央处理装置进行中断服务、而它的总线适配器21又是***总线仲裁器的话，则总线适配器要在线56上建立一个B    INT    REQ总线中断请求信号。

为了响应已确立的B    DMR总线直接存储请求信号，按总线仲裁器工作的总线适配器21在线57上建立一个B    DMG总线直接存储允许信号，这根线57按顺序链的方式通过联在***总线10上的各个总线适配器21。沿着顺序链线57上的第一个建立B    DMR总线直接存储请求信号的总线适配器21成为总线主动装置。它阻止线57上的B    DMG总线直接存储允许信号继续前进，并在线60上建立一个B    SACK总线选择确认信号，以通知作为总线仲裁器而工作的总线适配器;它在发出总线主动装置资格的确认信号。此后，成为总线主动装置的总线适配器21通过***总线11进行一次如上所述的传输，然后它把B    SACK总线选择确认信号变反，以允许按总线仲裁器而工作的总线适配器21执行另外的总线仲裁工作。

同样，作为对建立的B    INT    REQ总线中断请求的响应，按总线仲裁器工作的总线适配器21在线61上建立一个B    INT    ACK总线中断允许信号，线61是按顺序链方式通过接到***总线10上的各个总线适配器21的。沿顺序链线61上的建立B    INT    REQ总线中断请求信号的第一个总线适配器21成为总线主动装置，它阻止线61上的B    INT    ACK总线中断允许信号继续往下传送，并在线60上建立B    SACK总线选择确认信号，以通知作为总线仲裁器而工作的总线适配器：它在发出总线主动装置资格的确认信号。此后，成为总线主动装置的总线适配器21按上述方式在***总线11上执行一次传输。在这种情况下，这是一次写操作，它把组成一个中断矢量的中断信息传输到作为总线仲裁器而工作的总线适配器21上。在中断信息被传输后，总线主动装置把S    ACK总线选择确认信号变反，以允许作为总线仲裁器工作的总线适配器21去执行另外的总线仲裁操作。

如果作为总线仲裁器的总线适配器21同时收到在线56上确立起来的B    INT总线中断请求信号和在线55上确立起来的B    DMR总线直接存储请求信号，则它根据予先确定的优先级，在线57上或线61上建立一个允许信号。此外，如果作为总线仲裁器而工作的总线适配器21要求作为总线主动装置而在总线11上作一次传输，它可以在B    SACK总线选择确认信号未确立起来的任何时候起动一次传输。

总线适配器21的构造和操作

1、概述

具备这些背景后，现在可以结合图3而详细叙述子***10（图1）中的总线适配器21的构造和操作。参阅图3，总线适配器21包括两个通用的传输途径，一个是主动传输途径70，另一个是从动传输途径71。主动传输途径既用作读传输也用作写传输操作。从动传输途径71则用于由另一个子***10通过它的总线适配器21在***总线11起动的传输，从而，用于对包含这一总线适配器21的子***中的存储器17进行信息的读出或写入操作。主动传输途径70和从动传输途径71这两者都可以既作读传输也作写传输的操作之用。

主动传输途径70包括一组主动局部总线收发器72，它们联接到LDAL局部数据/地址线30和主动DAL数据/地址线73上，以便在LDAL局部数据/地址线30和主动DAL数据/地址线73之间在一个主动控制线路74的控制下进行信号传输。主动DAL数据/地址线73还接到一个地址存放和译码线路75、一个数据缓冲器76、一组控制和状态寄存器77、一个处理器间通信寄存器78、一个映象高速缓存80和一组主动***总线收发器81上。主动控制线路74还接到局部总线15的控制线上，如图2A所示，这些线组成了除L    DAL（31∶0）局部数据/地址线30以外的局部总线的全部接线，它控制信息信号的传输，即控制根据局部总线15的控制线上的控制信号而在主动DAL数据/地址线73之间传送的L    DAT局部数据信

号和L    ADRS局部地址信号的传输。

从动传输途径71包括一组从动局部总线收发器82，它们联接到L    DAL（31∶0）局部数据/地址线30和从动DAL数据/地址线83上，以便在L    DAL（31∶0）局部数据/地址线30和从动DAL数据/地址线83之间在从动局部总线控制线路84的控制下传输信号。从动DAL数据/地址线83还联接到一个读数据缓冲器85两个写数据缓冲器，它们分别标明为“A”写数据缓冲器86和“B”写数据缓冲器87，还接到处理器间通信寄存器78和一组从动***总线收发器90。从动控制线路84还联接到局部总线15的控制线上，如图2A所示，它们组成了局部总线15除LDAL（31∶0）局部数据/地址线30以外的全部联线，它在主动控制线路74的控制下控制信息信号的传输，即控制在主动DAL数据/地址线73之间的L    DAT局部数据信号和L    ADRS局部地址信号的传输。此外，从动局部总线控制线路84根据从***总线11来的，而且是通过收发器90接收到的S    ADRS***地址信号，允许一个地址转译和存放线路91去执行一个地址转译，把由S    ADRS***地址信号所表示的***地址转译而生成表示局部地址的L    ADRS局部地址信号。这个转译是利用存放在下面将要述及的映象高速缓存80或存放在存储器17中的信息而进行的。

收发器81和90是由从动***总线控制线路92控制的，这个线方邮占安谙?1至54（图2B）上的***总线信息传输控制信号。从动***总线控制线路92允许在主动控制线路74的控制下通过***总线11对收发器81和90进行输入或输出的信息交换。此外，***总线仲裁线路93接收线55至57、60和61上的S    BUS    ARB***总线仲裁信号和一个AUX辅助信号，并如上述那样，在***总线11上执行一个仲裁操作，以响应从主动控制线路来的控制信号。当响应在***总线11上的一次成功的仲裁时，仲裁线路通知主动控制线路，总线适配器可以通过***总线11执行一次传输，而主动控制线路则允许从动***总线控制线路起动信息传输。

每个总线适配器21接收一个AUX辅助信号，它用于识别这样一个总线适配器;它的***总线仲裁线路是被当作***总线11的总线仲裁器的。送到一个子***10中的总线适配器21上的AUX辅助信号被变反，从而允许该总线适配器21成为***总线11的仲裁器。送到别的子***10中的总线适配器21的AUX辅助信号是被确立的，这使得他们不能成为***总线11的总线仲裁器。

2、数据结构

A、局部总线地址空间

图4A至图4D-5示出了几种数据结构，它们有助于理解示于图3中的总线适配器的操作。特别是，图4A给出了局部总线地址空间100的映象，这是由顺序地址所规定的，而这个地址则又由通过LDAL（31∶0）局部数据/地址线30而发送的L    ADRS局部地址信号所规定，它特别表明了与总线适配器有关的局部总线地址空间的那一部分。局部总线地址空间100包括一个地址转译映象101，在物理上它是存放在存储器17中那些由映象基值寄存器104（将在下面和图4D-1一起说明）的内容所指定的单元中，这个基值寄存器识别存储器17中的地址转译映象101的基值。

地址转译映象101包括多个项，每个项都存放着局部总线地址空间的高位部分，同时还存放一个有效标志，这个标志表明该项是否可用。简单地说，在转译由S    ADRS***地址信号所识别的***总线地址时，地址存放及转译线路91利用S    ADRS***地址信号的高位部分来识别地址转译映象101中的一个项。特别是，由S    ADRS***地址信号识别的***地址的高位部分形成一个偏移量，这个偏移量是从映象基值寄存器的内容所识别的映象基值到地址转译映象101间的值。被识别的转译映象101中的项含有相应的局部地址的高位部分。如果该项的有效标志表明该项可以用于一次地址转译，则地址存放和转译线路91就把由S    ADRS***地址信号所确定的***总线地址的低位部分连接到由地址转译映象101所得到的局部地址的高位部分以形成一个完整的局部地址。

和总线适配器21相关的映象100中的局部总线地址空间的第二部分是102部分，它包含局部总线地址空间的一部分，即：它识别处理器间通信寄存器78（图3）以及控制和状态寄存器77，所有这些都将和图4C及图4D-1至4D-5一起详细说明。中央处理装置13（图1）可以把信息送入处理器间通信寄存器78或控制和状态寄存器77，也可以从它们中读出内容，为此，如同前面结合图2A所叙述的那样，利用在局部总线地址空间100的102部分中的相应地址通过局部总线15来起动一次传输操作。

最后，局部总线地址空间还包括一个***总线地址部分103。如果某个接到局部总线15上的装置作为局部总线主动装置而在这一范围内发送L    ADRS局部总线地址信号，则总线适配器21起动一个通过***总线11的传输。主要的是，局部总线地址的高位部分（它识别局部总线地址确实是在103部分中）允许总线适配器通过***总线11执行一次传输，而局部总线地址低位部分则构成***总线地址，这个地址将在传输中被总线适配器所使用。

图4A中所示的映象中的局部总线地址空间的其余部分用于其它信息存储，这是常规的技术。

B、映象高速缓存80

映象高速缓存80包括一个内容可编址的存储器，它含有多个项，其中的一项详细地示于图4B中。参阅图4B，映象高速缓存80中的一项包括：一个有效标志104，它表示这项的内容可以用于地址转译;一个字段105，它接收一个***总线地址指针;还有一个字段106，它含有局部总线地址指针。字段105中的***总线地址指针含有***总线地址的高位部分，它相当于存放在字段106中的局部总线地址指针的高位部分。映象高速缓存80组成一个被总线适配器21所使用的地址转译映象101（图4A）的高速缓存，字段105的内容组成对地址转译映象101的偏置值，它可以提供包括在字段106中的值。在操作时，地址存放和转译线路91向映象高速缓存80提供从***总线11接收到的***总线地址的高位部分，如果该部分相当于映象高速缓存中的某一项中的字段105的内容的话，则映象高速缓存从该项提供字段106的内容，其条件是该项的有效标志104被置位。如果该项的有效标志未置位，或者如果***总线地址的高位部分并不相应于映象高速缓存80中的任何一项中的字段105的内容，则给主动控制线路74发送信号，这将允许总线适配器21获得地址转译映象101（图4A）中的相应项，并且如果该项的有效标志处在相应的条件，就用它作转译。

C、处理器间通信寄存器78

在每个总线适配器21中的处理器间通信寄存器78允许总线适配器中的中央处理装置13和其它子***10中的中央处理装置13与中断请求、局部存储访问一起去控制总线适配器的运行，它还允许其总线适配器21正控制着***总线11的仲裁工作的那个子***10去控制***中其它子***10的中央处理装置的连续运行。处理器间通信寄存器78（图2）是可以访问的，也就是说可以被读或写，既可以被在总线适配器中的子***10中的中央处理装置13通过局部总线15经主动传输途径70来访问，也可以被***中的任何别的子***10中的中央处理装置13通过***总线11经从动传输途径71来访问。

处理器间通信寄存器包含一系列标志，它们都被详细示于图4C中。参阅图4C，处理器间通信寄存器包括一个ICR    INT    REQ处理器间通信寄存器中断请求标志107，它可以由另外的子***10中的中央处理装置13来置位。如果一个ICR    INT    EN处理器间通信寄存器中断许可标志110被置位，以响应ICR    INT    REQ处理器间通信寄存器中断请求标志107的置位，则主动控制线路74对局部总线15起动一次中断操作。ICR    INT    EN处理器间通信寄存器中断许可标志110在正常情况下是由其中联接着总线适配器21的子***10中的中央处理装置13来置位或复位的。

处理器间通信寄存器78还包括一个LOC    MEMORY    EXT    ACCEN局部存储外部访问许可标志111，当它置位时，允许从动部分71在***总线11和任何子***10的局部总线15之间进行传输。如果在传输中出现错误，例如，在线37上如果建立了NOT    LOC    MEMORY    REF非局部存储访问信号，则总线适配器21设置一个LOC    MEMORY    ACC    ERR局部存储访问出错标志112。如果LOC    MEMORY    ACC    ERR局部存储访问出错标志112被置位，则总线适配器21在线42（图2A）上建立一个MEMORY    ERR存储器出错信号。

一个MAP    CACHE    INV    ALL映象高速缓存全部无效标志113允许主动控制线路74清除在映象高速缓存80中的所有各项的有效标志104（图4B）。这通常发生在当这个或别的子***改变地址转译映象101（图4A）中的内容的时候，这样可防止总线适配器使用映象高速缓存80中可能是失去时效的（Stale）各项的内容。

最后，AUX    HALT辅助停机标志114置位时，如果总线适配器的AUX辅助信号已被建立以停止中央处理装置13，则允许主动控制线路74在线45（图2A）上发送一个确立的HALT信号。这个AUX    HALT辅助标志可以被工作在仲裁器情况下的（即它的AUX信号未被确立的）总线适配器21所支配。

D、控制和状态寄存器77

5个控制和状态寄存器控制总线适配器21的运行，这些寄存器可以被联接着总线适配器21的中央处理装置13所访问，它们都示于图4D-1到4D-5中。映象基值寄存器120（示于图4D-1中）含有映象基值指针，这个指针如上面和图4A一起说明的那样，指向局部总线地址空间中地址转译映象101的基址。

***配置寄存器121（示于图4D-2中）含有总线适配器21所使用的配置信息。特别是，***配置寄存器121含有一个***识别字段122，它含有一个二进制编码的识别号。***配置寄存器121的内容有效地识别由S    ADRS***总线地址信号所规定的地址空间中的每个总线适配器21，从而把它在***总线地址空间中和别的联接在***总线11上的总线适配器区别开来。

***配置寄存器121还包括一个HALT    IN    EN停机输入允许标志123，它可以被总线适配器的中央处理装置13所支配。如果HALT    IN    EN停机输入允许标志123被置位，则如上所述，总线适配器21，确切地说，是主动控制线路74，在处理器间通信寄存器78的AUX    HALT标志114被置位时，就允许在局部总线15的线45上建立HALT信号。

***配置寄存器121还包括一个AUX    MODE辅助方式标志124和POW    OK电源良好标志125，这两者都可以由联接着总线适配器21的子***中的中央处理装置13进行读出。AUX    MODE辅助方式标志反映***总线仲裁线路93（图3）所收到的AUX辅助信号的情况。从而表明总线适配器21是否为***总线11的仲裁器。POW    OK电源良好标志125反映向总线适配器21供电的电源的状态。

控制和状态寄存器77还包括三个寄存器，它们用于报告出错情况，这三个寄存器是：一个出错寄存器130，一个主动出错寄存器131和一个从动出错寄存器132。出错寄存器130包括两个标志，即一个SLV    NXM从动不存在存储标志133和一个SLV    MEMORY    ERR从动存储器出错标志134，它们用于表示从动部分71的错误。在通过局部总线15进行传输中，当NOT    LOC    MEMORY    REF非局部存储访问作出响应而在线37上置位时，SLV    NXM从动不存在存储标志133就由主动控制线路74置位。如果在通过局部总线15进行传输中，在线35上建立起ERR出错信号而不是RDY就绪信号，则SLV    MEMORY    ERR从动存储出错标志134就由主动控制线路置位。不论标志133或134哪一个置位，局部总线地址的高位部分就装入从动出错寄存器132以允许中央处理装置13去执行出错恢复操作。

出错寄存器130还包括两个标志，即一个MAS    NXM主动不存在存储标志135和一个MAS    PAR    ERR主动奇偶出错标志136，它们表示当总线适配器21作为***总线11的主动装置时，通过***总线11经主动传输途径70进行传输的出错状态。如果在通过***总线11的传输发生一个非现存存储的指示，则MAS    NXM主动不存在存储标志135由主动控制线路74置位，这发生在选定的超时时间段内B    RPLY总线回答信号还没有建立的情况下。当通过***总线11的传输有奇偶出错时，MAS    PAR    ERR主动奇偶出错标志由主动控制线路74置位。不论标志135或136中哪一个置位，***总线地址的高位部分被装入主动出错寄存器131中以允许中央处理装置13去执行出错恢复操作。

最后，出错寄存器130还包括两个别的出错标志，即一个LOST    ERR丢失出错标志137和一个SYS    BUS    ARB    TO***总线仲裁超时出错标志140。如果中央处理装置13在取到由前一个出错所决定的寄存器内容之前，第二个出错的地址已经装入从动出错寄存器132，则LOST    ERR丢失出错标志137被置位。如果在主动控制线路已经允许***总线仲裁线路93对***总线11进行仲裁，而在一个预定时间内***适配器21仍不能取得***总线11的主动装置的资格，则SYS    BUS    ARB    TO***总线仲裁超时出错标志140由主动控制线路74置位。

如果出错寄存器130中的任何一个标志被置位，则主动控制线路74在局部总线15上执行一次中断操作，以允许中央处理装置13去执行出错恢复操作。

3、操作

具备以上背景技术后，总线适配器21的操作将和4种类型的传输一起来说明，即（A）通过局部总线15起动的写传输，（B）通过局部总线15起动的读传输，（C）通过***总线11起动、由总线适配器21接收的写传输，以及（D）通过***总线11起动、由总线适配器21接收的读传输。

必须充分理解，由某一总线适配器21起动而通过***总线11的操作会引起同一个或另一个总线适配器21对此作出响应而进行的相应操作。具体来说，通过局部总线15的一个写传输，允许联接到它上面的总线适配器21去执行一次通过其主动传输途径70的传输，并起动一次对***总线11的写操作。为了对通过***总线11的写传输作出响应，同一个或另一个总线适配器起动一次经过从动传输途径71的传输，这将引起一次通过局部总线15的写传输。同样，通过局部总线15的一次读传输允许联接在其上面的总线适配器21去执行一次经过它的主动传输途径70的传输，并起动一次通过***总线11的读操作。为了响应通过***总线11的读传输，同一个或另一个总线适配器起动一次经过从动传输途径71的传输，这会引起通过局部总线15的读传输。

A、由写传输起动的、通过局部总线15的操作

为了响应在线32（图2A）上建立起来的ADRS    STR地址选通信号，主动控制线路74（图3）允许收发器72把在L    DAL（31∶0）局部数据/地址线30上的L    ADRS局部地址信号送到主动DAL总线73上以及地址存放和译码线路75上。地址存放和译码线路75把L    ADRS局部地址信号译码，以决定它所识别的是在地址转译映象101中的一个单元、或者是在寄存器空间102中的一个单元、或者是在***总线地址空间103中的一个单元。如果L    ADRS局部地址信号并未识别101、102或103中的任何一个单元，则这一传输被总线适配器21放弃不管。

但是，如果L    ADRS局部地址信号确实识别了地址转译映象101、或寄存器空间102、或***总线地址空间103中的一个单元，则总线适配器21就进行一次传输。具体地说，主动控制线路74在线31上接收到TR    TYPE传输类型信号并决定传输类型。如果TR    TYPE传输类型信号表明是写操作，则当DATA    STR数据选通信号在线33上建立时，主动控制线路74使收发器73把在L    DAL局部数据/地址线30上的数据信号送到主动DAL总线73上。以后的操作则取决于L    ADRS局部地址信号所识别的单元。

如果地址存放和译码线路75所译出的地址识别一个在地址转译映象101中的一个单元，则主动控制线路74允许数据信号锁存到数据缓冲器76中，而从动局部总线控制线路84则在线34上建立RDY就绪信号，或在线35上建立ERR出错信号以完成这次传输。此后，主动控制线路允许从动传输途径71通过局部总线30进行一次传输，以便把锁存在数据缓冲器76中的数据传输到地址转译映象101中的一个单元中。

相反，如果地址存放和译码线路75译出的地址识别的是控制和状态寄存器77中的一个寄存器或处理器间通信寄存器78，则主动控制线路74允许在主动DAL总线73上的信号装入所识别的寄存器，同时从动局部总线控制线路84在线34上建立相应的RDY就绪信号，或在线35上建立ERR出错信号，从而完成这次传输。

最后，如果地址存放和译码线路75所译码的地址识别的是***总线地址空间103中的一个单元，则主动控制线路74起动一次通过***总线11的传输。具体地说，主动控制线路允许***总线仲裁线路93去执行一次仲裁操作。当***总线仲裁线路得到***总线11的主动装置资格时，它就通知主动控制线路74，主动控制线路则又允许从动***总线控制线路92去执行通过***总线11的一次操作。主动控制线路74允许地址存放和译码线路75把S    ADRS***地址信号送到主动DAL总线73上。然后，从动***总线控制线路92使收发器81把S    ADRS***地址信号送到BDAL***数据/地址线50上。同时，从动***总线控制线路92在线51上（图2B）建立B    SYNC总线同步信号。

然后主动控制线路74允许从数据缓冲器76通过***总线11传输写数据。具体来说，主动控制线路74允许数据缓冲器76把数据的一个字送到主动DAL总线73。然后主动控制线路74允许从动***总线控制线路92去支配收发器81，以便把在主动DAL总线73上的信号送到B    DAL***数据/地址线50上，并在线52（图2B）上建立B    DOUT总线数据输出信号。从动***总线控制线路92在收到线54上确立的B    RPLY总线回答信号后就通知主动控制线路74。

必须理解的是，由于通过局部总线15发送的和锁存在数据缓冲器76中的一个数据字有32位，而通过***11发送的一个数据字有16位，所以在正常情况下，要求通过***总线11作第二次传输，以便能传送数据缓冲器76中的全部内容。如果数据缓冲器76还有另外的数据字要通过***总线11发送，则一般要采用上面叙述过的块传输方式，直到所有字都被传输为止，到那时，主动控制线路74允许从动***总线控制92把线51上的B    SYNC总线同步信号变反，从而完成这次传输。

B、由读传输起动的通过局部总线15的操作

为了响应在线32（图2A）上建立起来的ADRS    STR地址选通信号，主动控制线路74（图3）允许收发器72把在L    DAL（31∶0）局部数据/地址线30上的L    ADRS局部地址信号加到主动DAL总线73上和地址存放和译码线路75上。地址存放和译码线路75将L    ADRS局部地址信号译码以确定它识别的是地址转译映象101中的一个单元、或是寄存器空间102中的一个单元、或是***总线地址空间103中的一个单元。如果L    ADRS局部地址信号并未识别101、102或103中的任何一个单元，则此传输被总线适配器21所放弃不管。

但是，如果L    ADRS局部地址信号确实识别了地址转译映象101中的一个单元、或寄存器空间102中的一个单元、或***总线地址空间103中的一个单元，则地址存放和译码线路75允许主动控制线路74、并通过它去允许总线适配器21的其它部件进行一次传输。具体来说，主动控制线路74接收在线31上的TR    TYPE传输类型信号并决定传输类型。如果TR    TYPE传输类型信号表明是一次读操作，当在线33上建立起DATA    STR数据选通信号时，则主动控制线路74

此后的操作取决于L    ADRS局部地址信号所识别的单元。

如果地址存放和译码线路15译码的地址识别了在地址转译映象101中的一个单元，则主动控制线路74允许从动局部地址控制线路在局部总线15的线36上发送一个确立的RETRY信号。然后主动控制线路通过局部总线15起动一次读操作，以便从存储器17（图1）取回在地址转译映象101中该单元的内容。当存储器17通过L    DAL局部数据/地址线30把其内容作为L    DAT局部地址信号送回时，主动控制线路74允许收发器72把L    DAT局部数据信号送到主动DAL总线73上和进入数据缓冲器76中以便把它们锁存。当重新执行读操作时，主动控制线路使得数据缓冲器中的内容再次送到主动DAL总线73，并通过收发器72发送到L    DAL（31∶0）局部数据/地址线30上。此外，主动控制线路74允许从动局部总线控制线路84在线34上建立RDY就绪信号或在线35上建立ERR信号以完成这次传输。

相反，如果地址存放和译码线路75译出的地址识别的是控制和状态寄存器77中的一个寄存器或处理器间通信寄存器78，则主动控制线路允许表示被识别的寄存器的内容的信号加到主动DAL总线73上，并通过收发器72发送到L    DAL（31∶0）局部数据/地址线30上。另外，主动控制线路74允许从动局部总线控制线路84在线34上建立相应的RDY就绪信号或在线35上建立ERR出错信号以完成传输。

最后，如果地址存放和译码线路75译出的地址识别的是***总线地址空间103上的单元，则主动控制线路74就起动一次通过***总线11的传输。具体地说，主动控制线路允许***总线仲裁线路93去执行一次仲裁操作。当***总线仲裁线路取得***总线11的主动装置资格时，它就通知主动控制线路74，后者又允许从动***总线控制线路92通过***总线11执行一次操作。主动控制线路74允许地址存放和译码线路75把由地址存放和译码线路75所锁存的地址信号中的S    ADRS***地址信号送到主动DAL总线73。然后佣低匙芟呖刂葡呗?2允许收发器81把S    ADRS***地址信号送到BDAL***数据/地址线50上。同时，从动***总线控制线路92在线51（图2B）上建立B    SYNC总线同步信号。

然后，主动控制线路74允许从动***总线控制线路92去发送B    DIN总线数据输入信号，并支配收发器81把从B    DAL（21∶0）***数据/地址线50来的S    DAT***数据信号送到主动DAL总线73上。当从动***总线控制线路92收到在线54上建立起来的B    RPLY总线回答信号时，它就通知主动控制线路74，而后者则允许数据缓冲器76去锁存总线73上的数据信号。然后主动控制线路74允许从动***总线控制线路92把线53上的B    DIN总线数据输入信号变反。

如果数据缓冲器76锁存了足够多的数据（这由传输被起动时所收到的TR    TYPE信号所决定），主动控制线路也使从动***总线控制线路把B    SYNC总线同步信号变反，以表示在***总线11上的传输结束。相反，如果还要求更多的数据，则主动控制线路74允许从动***总线控制线路92再在线53上建立B    DIN总线数据输入信号。其结果是，在***总线11上的以前已访问的从动装置送回更多的数据作为S    DAT***数据信号，并再次在线54上建立B    RPLY总线回答信号，这个过程一直继续下去，直到主动控制线路74确定：已经取回了足够的数据，这时，它允许从动***总线控制线路92把线51上的B    SYNC总线同步信号变反，表明在***总线11上的传输已结束。

主动控制线路还允许在数据缓冲器76中的数据被发送到主动DAL总线73上，并支配收发器72把这些数据作为L    DAT局部数据信号送到L    DAL（31∶0）局部数据/地址线30上。此后，主动控制线路74使从动局部总线控制线路相应地在线34上建立RDY信号，或在线35上建立ERR出错信号，而局部总线15上的主动装置则把线33上的DATA    STR数据选通信号和线32上的ADRS    STR地址选通信号变反。

C、通过***总线11由写传输起动的操作

为了响应线51（图2B）上建立起来的B    SYNC总线同步信号，从动***总线控制线路92通知在***总线11上进行传输的主动控制线路。主动控制线路74允许从动***总线控制线路去支配收发器90把从B    DAL（21∶0）***数据/地址线50上的S    ADRS***地址信号送到从动DAL总线83上。然后主动控制线路74允许从动局部总线控制线路从而又去允许地址存放和转译线路91把从动DAL总线83上的S    ADRS***地址信号锁存起来，并确定这次传输究竟是要对于总线适配器的处理器间通信寄存器78（这时使用***配置寄存器121（图4D-2）中的***识别字段122），或者是要对于地址空间100（图4A）的一个单元，例如存储器17中的一个单元。如果传输不是对于处理器间通信寄存器78的，则从动局部总线控制线路84允许地址存放和转译线路91使用映象高速缓存80和地址转译映象101的内容，如上面所述那样，产生L    ADRS局部总线地址信号。如果映象高速缓存80或地址转译映象101中没有有效的项，在这种情况下就不能产生有效地址，如果是这样，则通过***11的传输不是对这个总线适配器21进行的。

如果线52上的B    DOUT信号被确立，则操作为写操作。当B    DOUT信号确立时，从动总线控制线路92通知主动控制线路，如果LOC    MEMORY    EXT    ACC    EN局部存储外部访问允许标志111（图4C）被置位，则主动控制线路又允许从动***总线控制线路去支配收发器90，把从B    DAL（21∶0）***数据/地址线50来的、包含一个***数据字的S    DAT***数据信号送到从动DAL总线83上。如果LOC    MEMORY    EXT    ACC    EN局部存储外部访问允许标志111没有置位，则总线适配器21忽视这次传输不管。假定LOC    MEMORY    EXT    ACC    EN局部存储外部访问允许标志111置位，则主动控制线路74允许局部总线控制线路84把S    DAT***数据信号锁存到写缓冲器A86中。然后主动控制线路74使从动***总线控制线路92发送一个确立的B    RPLY总线回答信号到线54上。然后当51线上的B    SYNC总线同步信号变反时，从动***总线控制线路92使线54上的B    RPLY总线回答信号变反。

如果在写操作时还要接收另外的***数据字，则它们都以同样方式接收并存放到写缓冲器86中。写缓冲器A86存满时，***数据字被装入写缓冲器B87中。

在传输结束时，或在写缓冲器A86存满时，如果地址存放和转译线路91确定这次传输是对联接着总线适配器21的子***而进行的，则主动控制线路74执行一次仲裁操作以允许总线适配器21得到对局部总线15的主动资格。

当总线适配器21成为局部总线15的主动单元时，主动控制线路74允许从动局部总线控制线路84通过局部总线15执行一次写操作，以便使用由地址存放和转译线路91所产生的转译地址去传输写缓冲器A86中的内容。也就是说，从动局部总线控制线路84产生TR    TYPE传输类型信号并把它们送到线31上，并允许地址存放和转译线路91发送转译的L    ADRS局部总线地址信号到从动DAL总线83上。从动局部总线控制线路84支配收发器82把从动DAL总线83上来的L    ADRS局部总线地址信号送到L    DAL（31∶0）局部数据/地址线30上。然后从动局部总线控制线路84在线32上建立ADRS    STR地址选通信号。

然后从动局部总线控制线路84允许写缓冲器A86把表示局部总线数据字的L    DAT局部数据信号送到从动DAL总线83上。收发器82则被规定把L    DAL局部数据信号送到L    DAL（31∶0）局部数据/地址线30上，从动局部总线控制线路84在线33上建立DATA    STR数据选通信号。为了响应在线34上收到一个确立的RDY就绪信号或在线35上的ERR出错信号，从动局部总线控制线路84结束这次传输，使收发器82不工作，并把ADRS    STR地址选通信号和DATA    STR数据选通信号变反。

如果有另外的数据字要传输，不论是进入写缓冲器A86或进入写缓冲器B87，从动局部总线控制线路都允许进行又一次传输，如上面所述。在这一次传输中，局部总线控制线路84先允许地址存放和转译线路产生一个坛值后的***总线地址，并如上述那样执行一次转译操作。必须充分理解，如果***地址低位部分的坛值并不同时引起高位部分的增值，则地址存放和转译线路91只需对转译后的地址增值，因为低位部分在转译时是不变的。相反，如果***地址低位部分的增值确实使高位部分也增值，则地址存放和转译线路91必须使用***地址的增值后的高位部分。不论是从映象高速缓存80还是从地址转译映象101，只要用到局部地址的高位部分去进行读出时都是如此。

必须充分理解，如果从***总线11起动的写传输中，写缓冲器B87已填满，而如果在写缓冲器A86中的所有数据都已通过局部总线15进行传输，则从***总线11来的另外的数据可以存放在写缓冲器A86中，而当它被填满后，如果缓冲器B87又已通过局部总线而被排空，则另外的数据又可放在写缓冲器B87中。这样，在通过***总线11的块传输中，在缓冲器86或87中的一个已填满时，另一个缓冲器就可以用来暂存从***总线来的数据，而已满的缓冲器则可以通过局部总线15而排空。

D、通过***总线11由读传输起动的操作

为了响应线51（图2B）上的一个建立起来的B    SYNC总线同步信号，从动***总线控制线路92将一次通过***总线11的传输通知给主动控制线路。主动控制线路74允许从动***总线控制线路去支配收发器90，把从B    DAL（21∶0）***数据/地址线50来的S    ADRS***地址信号送到从动DAL总线83。然后，主动控制线路74使从动局部总线控制线路再去允许地址存放和转译线路91把在从动DAL总线83上的S    ADRS***地址信号锁存起来，并确定这次传输究竟是对总线适配器的处理器间通信寄存器78（使用***配置寄存器121（图4D-2）械南低呈侗鹱侄?22的内容），还是对存储器17中的一个单元的。

如果在此之后线52上的B    DIN总线数据输入信号被建立，则此操作是一次读操作。如果这次传输被定为是从总线适配器21的处理器间通信寄存器78来的，则主动控制线路74允许处理器间通信寄存器78的内容送到从动DAL总线83上。然后主动控制线路74允许从动***总线控制线路92去支配收发器90，把在从动DAL总线83上的信号送到BDAL（21∶0）***数据/地址线50上，并在线54上建立B    RPLY总线回答信号。

如果这次传输不是对处理器间通信寄存器78的，则从动局部总线控制线路84允许地址存放和转译线路91使用映象高速缓存80和地址转译映象101的内容如上述那样去产生L    ADRS局部总线地址信号。如果不能产生有效地址（这种情况可能发生在映象高速缓存80或地址转译映象101中没有有效的项的时候），则通过***总线11的传输就不是对于这个总线适配器21的。

当B    DIN总线数据输入信号已建立于一次传输，而此传输不是对于处理器间通信寄存器78的，则从动总线控制线路92就通知主动控制线路，后者在LOC    MEMORY    EXT    ACC    EN局部存储外部访问允许标志111（图4C）已置位的情况下，就经局部总线15执行一次仲裁操作，以便允许总线适配器21成为总线主动装置。如果LOC    MEMORY    EXT    ACC    EN局部存储外部访问允许标志111没有置位，则总线适配器21就忽略这次传输不管。假定LOC    MEMORY    EXT    ACC    EN局部存储外部访问允许标志111已置位

则主动控制线路74在总线适配器21成为总线主动装置的情况下，允许从动局部总线控制线路84通过局部总线15执行一次读操作，以取回数据并发送到***总线11上。

在通过局部总线15的读操作中，为了响应线34上收到一个已确立的RDY信号，从动局部总线控制线路84支配收发器82，使把L    DAL（31∶0）局部数据/地址线30上的L    DAT局部数据信号送到从动DAL总线83上，并允许它们锁存到读缓冲器85。然后从动局部总线控制线路允许地址存放和转译线路91去增值从***总线11上已收到的***地址，并且如果读传输是一次块操作的话，再起动局部总线15的另一次读操作。另外的读数据也存放在读缓冲器85中。

在第一个数据字存放进读缓冲器85后，从动局部总线控制线路84通知主动控制线路74，使后者从而允许从动***总线控制线路92通过***总线11发送存放在读缓冲器85中的数据。在收到线53上建立起来的B    DIN总线数据输入信号后，从动***总线控制线路允许读缓冲器去发送一个***总线数据字到从动DAL总线83上，支配收发器90把从动DAL总线83上的信号送到BDAL（21∶0）***数据/地址线50上，并在线54上建立B    RPLY总线回答信号。在B    DIN总线数据输入信号变反后，从动***总线控制线路92把在线54上的B    RPLY总线回答信号变反以结束数据字的传输。如果B    SYNC总线同步信号这时已变反以结束这次传输，则该读缓冲器85中的另外的数据被忽视不计。

相反，如果B    SYNC总线同步信号未变反，而B    DIN总线数据输入信号再次被建立以表示这是一次块传送，则从动***总线控制线路92通知主动控制线路74，允许另一个数据字被读缓冲器发送到从动DAL总线83上。此外，如果在读缓冲器85中还有空间，主动控制线路允许从动局部总线控制线路84通过局部总线15去取回更多数据以存放在读缓冲器85中。从动***总线控制线路维持使收发器90把读缓冲器85发出的数据字送到BDAL（21∶0）***数据/地址线50上，并如上述建立B    RPLY总线回答信号。这样继续到***总线主动装置把线51上的B    SYNC总线同步信号变反为止。

4、总结

必须充分理解，总线适配器提供一个有效的机制，以便在由多个子***组成的数字数据处理***的***总线和局部总线之间传输数据，它还允许各子***去中断别的子***，并通知它们在传输过程中发生的错误。

上述说明只限于本发明的一个特定实施例。但是很明显，对本发明可进行各种变化和修改，而它们都是基于本发明的某些或全部优点。因此，本发明的权利要求需要复盖所有与本发明实际思想和范围中有关的各种变化和修改。

Claims (1)

1、一种用于子***的适配器，这个子***至少包括另外一个能产生传输请求的部件，所述的适配器通过一个局部通信设施而被接到所述的另一部件，该适配器能够便利在一个数字数据处理***中通过一个***通信设施而与其它子***的通信，该适配器包括：

A、主动传输途径设施，它联接到所述局部通信设施和所述***通信设施，以执行在该局部通信设施和该***通信设施之间的通信传输，

B、从动传输途径设施，它联接到所述局部通信设施和所述***通信设施，以执行在该***通信设施和该局部通信设施之间的通信传输；

C、处理器间通信存储设施，它联接到所述主动传输途径和所述从动传输途径，它含有标志设施以允许所述部件和所述其它子***之间传播各种选定的情况；

D、控制设施，它联接到所述主动传输途径设施、所述从动传输、途径设施和所述处理器间通信存储设施，该控制设施包括：

i、主动传输途径控制设施，用于控制所述的主动传输途径设施以响应从上述的局部通信设施接收到的传输请求，并根据该响应而起动通过所述***通信设施的一次传输操作；

ii、从动传输途径控制设施，用于控制所述的从动传输途径设施以响应从该***通信设施收到的传输请求，并根据该响应而起动通过该局部通信设施的一次传输操作；

iii、处理器间控制设施，它对所述主动传输途径收到的从所述局部通信设施发出的传输请求、或对所述从动传输途径收到的从所述***通信设施发出的请求都作出响应，以允许在该主动传输途径或该从动传输途径与所述处理器间通信存储设施之间作一次传输操作。

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