CN112395218A - 具有DDR高传输介面的新型SPI-NAND Flash存储芯片及操作方法 - Google Patents

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Abstract

本发明公开了一种具有高传输介面的新型SPI‑NAND Flash存储芯片，包括：可用于下发SPI命令的SPI命令逻辑控制单元、MCU数字逻辑单元、NAND Flash存储单元和DQS管脚；所述MCU数字逻辑单元包括DDR Ping缓冲器和DDR Pong缓冲器；所述NAND Flash存储单元包括静态随机存取存储器和NAND闪存，所述静态随机存取存储器包括数据缓冲器和寄存器；所述DQS管脚与SPI命令逻辑控制单元进行信号交换，所述MCU数字逻辑单元和NAND Flash存储单元进行信号交换，所述MCU数字逻辑单元内置DDR模式，实现DQS管脚读取NAND Flash存储单元的数据；根据SPI命令逻辑控制单元下发的SPI命令将资料载入数据缓冲器，下启动DDR命令启动DQS做同步信号Clock，通过Clock与DQS的信号而读取资料。

Description

具有DDR高传输介面的新型SPI-NAND Flash存储芯片及操作 方法
技术领域
本发明属于存储芯片技术领域，具体涉及一种具有DDR高传输介面的新型SPI-NAND Flash存储芯片。
背景技术
目前SPI-NAND Flash芯片的时钟频率约104Mhz～120Mhz，在四通道数据吞吐量约480Mbit/S，为了因应高速传输的需求，因此参照Open NAND Flash InterfaceSpecification中的NV-DDR2(Double Data Rate)的模式基础，加入至SPI-NAND Flash中，将可把最大吞吐量提升2倍至960Mbit/S。
在同步(Synchronous)模式的运作模式下，目前现有的SPI-NAND Flash芯片最高通道为I/O为4Bit，而TSOP SLC Parallel NAND Flash最高通道为I/O为8Bit，因此整体吞吐量会有2倍的差异。
SPI-NAND目前为标准元件已逐件应用在各个***平台，现今的SPI-NAND Flash市场皆是应用在小容量的产品上，支持的容量最大是4GB容量，所使用的Flash皆是SLC(Single-level cell)规格，由于支援的平台愈来愈广泛，市场上对应用的需求，也从小容量的需求提升至中高容量，且有更高的需求在提升传输速率，若要支持客户的需求，需解决以下问题：
1、以目前标准件为WSON8的元件封装规格，若要支持中高容量就必须使用MLC(Multi-level cell)Flash芯片，而MLC NAND Flash Die Size(芯片尺寸)因容量增大是无法包装在WSON8的规范中；
2、使用DDR2的规范将可以增加2倍的传输吞吐量，但以目前的WSON8是无法支持DDR2规范，其原因是总线数量只有8根Pin，但若因需要增加DDR2所需要的控制线，需要修改总线数量。
发明内容
发明目的：为了解决现有技术中所指出的问题，本发明提出了一种具有DDR高传输介面的新型SPI-NAND Flash存储芯片及操作方法。
技术方案：一种具有高传输介面的新型SPI-NAND Flash存储芯片，包括：可用于下发SPI命令的SPI命令逻辑控制单元、MCU数字逻辑单元、NAND Flash存储单元和DQS管脚；所述MCU数字逻辑单元包括DDR Ping缓冲器和DDR Pong缓冲器；所述NAND Flash存储单元包括静态随机存取存储器和NAND闪存，所述静态随机存取存储器包括数据缓冲器和寄存器；所述DQS管脚与SPI命令逻辑控制单元进行信号交换，所述MCU数字逻辑单元和NAND Flash存储单元进行信号交换，所述MCU数字逻辑单元内置DDR模式，实现DQS管脚读取NAND Flash存储单元的数据，具体为实现DQS管脚读取寄存器的数据；根据SPI命令逻辑控制单元下发的SPI命令将资料载入数据缓冲器；MCU数字逻辑单元启动DQS信号做同步信号Clock，通过同步信号Clock与DQS信号实现资料读取，包括：
当开启DDR模式时，将存放在数据缓冲器中的2个Byte资料预载至寄存器中，在DQS时序为下降缘时，将存放在数据缓冲器中的2个Byte资料预载至寄存器中，当DQS时序为上升缘时，DDR Ping缓冲器和DDR Pong缓冲器交替与DQS管脚进行数据交换，当DQS管脚完成1个Byte资料的读取后，同步完成预载2个Byte资料至寄存器，当完成读取最后一个Byte资料后，DDR模式关闭。
进一步的，所述静态随机存取存储器采用ARM High-Speed Single-Port SRAM。
进一步的，2个Byte资料预载至4个寄存器中，所述寄存器的内容为高4Bits和低4Bits。
进一步的，所述MCU数字逻辑单元还包括计数器，当开启DDR模式时，计数器为0，当DQS管脚完成1个Byte资料的读取后，计数器加2，直至计数器的数值与NAND闪存的PageSize相等时，DDR模式自动关闭。
进一步的，所述SPI-NAND Flash存储芯片为BGA封装结构。
本发明还公开了一种具有高传输介面的新型SPI-NAND Flash存储芯片的操作方法，包括以下步骤：
步骤1：根据SPI命令将资料读取在数据缓冲器中；
步骤2：进入DDR模式，初始Count＝0，取存放在数据缓冲器中的2个Byte资料预载至寄存器中；
步骤3：当DQS时序为下降缘时，将存放在数据缓冲器中的2个Byte资料预载至寄存器中，当DQS时序为上升缘时，DDR Ping缓冲器和DDR Pong缓冲器交替与DQS管脚进行数据交换，当DQS管脚完成1个Byte资料的读取后，同步完成预载2个Byte资料至寄存器；Count＝Count+2；
步骤4：判断Count与NAND闪存的Page Size是否相等，若相等，则结束DDR模式，否则转入步骤3。
进一步的，当在DDR模式中，若存在其他SPI命令时，自动关闭DDR模式。
有益效果：本发明采用DDR传输模式，通过该模式，能增加2倍的传输速度，而当面临大容量的SPI-NAND Flash的需求，页(Page)会放大，因此传输上会特别要求加速以符合应用端产品上的需求，而NV-DDR2将是改良目前SPI-NAND Flash芯片的最佳方法。
附图说明
图1为SPI-NADN Flash整体架构与管脚定义图；
图2为标准SPI-NAND WSON8封装脚位定义图；
图3为TFBGA封装示意图；
图4为SPI-NAND 4Bit Mode波形图；
图5为新增DDR Mode后波形图；
图6为操作启用DDR模式流程示意图；
图7为新型SPI-NAND Flash存储芯片的工作流程图；
图8为增加Data Mask PreLoad时序后的波形图；
图9为NAND Flash基本结构图与内容示意图；
图10为新型SPI-NAND Flash存储芯片框架示意图。
具体实施方式
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图及具体实施例对本发明进行详细描述。
由于SPI-NAND Flash属于被动式存储芯片，在目前的操作模式，皆有严格的操作命令来做读写资料的方法，为满足增加传输速度的需求，使用NV-DDR2技术，在现有SPI-NADN Flash存储芯片的基础上增加DDR模式来增加2倍的读取速度，其应用于加速读取资料，将1个Clock时钟做传输单位，缩小成半个Clock时钟做传输单位。现对该SPI-NANDFlash存储芯片说明如下：
如图1和图10所示，一种具有高传输介面的新型SPI-NAND Flash存储芯片，包括：可用于下发SPI命令的SPI命令逻辑控制单元、MCU数字逻辑单元、NAND Flash存储单元和DQS管脚；MCU数字逻辑单元包括DDR Ping缓冲器和DDR Pong缓冲器；NAND Flash存储单元包括静态随机存取存储器和NAND闪存，静态随机存取存储器包括数据缓冲器和寄存器；DQS管脚与SPI命令逻辑控制单元进行信号交换，MCU数字逻辑单元和NAND Flash存储单元进行信号交换，MCU数字逻辑单元内置DDR模式，实现DQS管脚读取NAND Flash存储单元的数据；根据SPI命令逻辑控制单元下发的SPI命令将NAND Flash资料载入数据缓冲器；当开启DDR模式时，将存放在数据缓冲器中的2个Byte资料预载至寄存器中，在DQS时序为下降缘时，将存放在数据缓冲器中的2个Byte资料预载至寄存器中，当DQS时序为上升缘时，通过DDRPing缓冲器和DDR Pong缓冲器交替与DQS管脚进行数据交换，当DQS管脚完成1个Byte资料的读取后，同步完成预载2个Byte资料至寄存器，当完成读取最后一个Byte资料后，DDR模式关闭。
为满足增加传输速度的需求，在芯片中的静态随机存取存储器(SRAM)亦会更新成能支援高速传输的设计：包括：由于支持DDR 108Mhz的传输，因此采用ARM High-SpeedSingle-Port SRAM，其工作频率为200Mhz，高于外频传输速度。使用SPI命令将NAND Flash资料载入数据缓冲器Cache Buffer，数据缓冲器Cache Buffer存放位置就是SRAM储存空间，接着开启DDR模式，此时硬件会先将SRAM2个Byte资料预载至4个寄存器Register中，寄存器Register的内容为高4Bits和低4位，而使用2个Byte的原因主要是使用Ping Pond模式做交替模式，原因是当DQS完成1Byte的读取后，会直接预读资料至寄存器Register，当完成读取到最后一个Byte后，会把DDR模式自动关闭。
使用DQS信号，是用来在一个时钟周期内准确的区分出每个传输周期，并便于接收方准确接收数据，因此当启用DDR模式后，芯片在完成准备的预读资料，就会产生DQS信号同时传送资料，为保证连续的传输品质，硬件内部的设计中使用了Data Mask PreLoad时序，参见图8，当DQS时序为下降缘时，即会将资料预载至Register，而硬件设计中采用了PingPong双位模式，在4Bit SPI传输界面中，透过Register将位元组拆分成高4Bit和低4Bit。
本实施例采用计数器Counter实现自动结束DDR模式的读取功能，该读取模式是以NAND Flash的页为单位(Page)，图9为NAND Flash基本结构图与内容，当启用DDR模式的时候，会将Counter设定为0，而当Active DQS并完成传送后，就会将Counter加2，当Counter等于Page Size时，DDR的模式就会自动关闭，其过程流程图请参阅图7。
为解决在传输过程因电压波动可能会截取错误的资料而造成传输上的错误的问题，SPI-NAND Flash I/O需要能支持高速的信号处理。
如图1所示，为了增加DDR模式需新增管脚DQS作为DDR模式同步管脚，而如图2所示的标准SPI-NAND WSON8封装脚位定义图可知，采用WSON8封装无法满足上述芯片，因此需采用如图3所示的TFBGA封装，并且在封装的管脚中加强ESD与处理高速抗杂信的配置。ESD功能是需要通过封装厂提供相对应的封装技术与客制化的部分进行配置，在DDR模式上本实施例选用BGA封装，BGA封装具有以下特性：
1、I/O引脚数虽然增多，但引脚之间的距离远大于QFP封装方式，提高了成品率。
2、虽然BGA的功耗增加，但由于采用的是可控塌陷晶片法焊接，从而可以改善电热性能。
3、信号传输延迟小，适应频率大大提高。
4、组装可用共面焊接，可靠性大大提高。
随着I/O资料传输上电压的变化，需要少量的电流来给寄生电容充电。在高速传输时，信号线路的电压迅速变化，此额外充电电流可能相当可观，因而降低了资料线路中流动的电流。此电流的降低导致资料线路阻抗轻微变化，影响它传输的功率总额。如果功率传输损耗过高，资料线路讯号完整性就会出现下降，而为了支援高频传输，所选用了较高的结电容来解决传输上信号的完整性。
参见图7，上述新型SPI-NAND Flash存储芯片的操作方法，包括以下步骤：
步骤1：根据SPI命令将资料读取在数据缓冲器中；
步骤2：进入开启DDR模式，Count＝0，并将存放在数据缓冲器中的2个Byte资料预载至寄存器中；
步骤3：在DQS时序为下降缘时，将存放在数据缓冲器中的2个Byte资料预载至寄存器中，当DQS时序为上升缘时，通过DDR Ping缓冲器和DDR Pong缓冲器交替与DQS管脚进行数据交换，当DQS管脚完成1个Byte资料的读取后，同步完成预载2个Byte资料至寄存器；Count＝Count+2；
步骤4：判断Count与NAND闪存的Page Size是否相等，若相等，则结束DDR模式，否则转入步骤3。
当在DDR模式中，若存在其他SPI命令时，自动关闭DDR模式。
图4为SPI-NAND 4Bit Mode波形图，从波形图中传输1Byte的资料需要2个Clock，而图5为新增DDR Mode后，传输1Byte的资料就只需要1个Clock。图6为操作启用DDR模式流程图，使用DDR的模式是需要装置端透过SPI-NAND Flash命令去启动DDR模式，而在SPI-NAND Flash的主控端会收到命令后，内部的Firmware软件会先启动内部DQS ClockRegister通知硬件开启DQS Clock，而装置端必需对齐Clock去接收资料，当连续读取到最后一个Byte后，DDR会由内部HW切断，而完成DDR读取的模式。

Claims (7)

1.一种具有高传输介面的新型SPI-NAND Flash存储芯片，其特征在于：包括：可用于下发SPI命令的SPI命令逻辑控制单元、MCU数字逻辑单元、NAND Flash存储单元和DQS管脚；所述MCU数字逻辑单元包括DDR Ping缓冲器和DDR Pong缓冲器；所述NAND Flash存储单元包括静态随机存取存储器和NAND闪存，所述静态随机存取存储器包括数据缓冲器和寄存器；所述DQS管脚与SPI命令逻辑控制单元进行信号交换，所述MCU数字逻辑单元和NAND Flash存储单元进行信号交换，所述MCU数字逻辑单元内置DDR模式，实现DQS管脚读取寄存器的数据；根据SPI命令逻辑控制单元下发的SPI命令将资料载入数据缓冲器；MCU数字逻辑单元启动DQS信号做同步信号Clock，通过同步信号Clock与DQS信号实现资料读取，包括：
当开启DDR模式时，将存放在数据缓冲器中的2个Byte资料预载至寄存器中，在DQS时序为下降缘时，将存放在数据缓冲器中的2个Byte资料预载至寄存器中，当DQS时序为上升缘时，DDR Ping缓冲器和DDR Pong缓冲器交替与DQS管脚进行数据交换，当DQS管脚完成1个Byte资料的读取后，同步完成预载2个Byte资料至寄存器，当完成读取最后一个Byte资料后，DDR模式关闭。
2.根据权利要求1所述的一种具有高传输介面的新型SPI-NAND Flash存储芯片，其特征在于：所述静态随机存取存储器采用ARM High-Speed Single-Port SRAM。
3.根据权利要求1所述的一种具有高传输介面的新型SPI-NAND Flash存储芯片，其特征在于：2个Byte资料预载至4个寄存器中，所述寄存器的内容为高4Bits和低4Bits。
4.根据权利要求1所述的一种具有高传输介面的新型SPI-NAND Flash存储芯片，其特征在于：所述MCU数字逻辑单元还包括计数器，当开启DDR模式时，计数器为0，当DQS管脚完成1个Byte资料的读取后，计数器加2，直至计数器的数值与NAND闪存的Page Size相等时，DDR模式自动关闭。
5.根据权利要求1所述的一种具有高传输介面的新型SPI-NAND Flash存储芯片，其特征在于：所述SPI-NAND Flash存储芯片为BGA封装结构。
6.一种具有高传输介面的新型SPI-NAND Flash存储芯片的操作方法，其特征在于：包括以下步骤：
步骤1：根据SPI命令将资料读取在数据缓冲器中；
步骤2：进入DDR模式，初始Count＝0，取存放在数据缓冲器中的2个Byte资料预载至寄存器中；
步骤3：当DQS时序为下降缘时，将存放在数据缓冲器中的2个Byte资料预载至寄存器中，当DQS时序为上升缘时，DDR Ping缓冲器和DDR Pong缓冲器交替与DQS管脚进行数据交换，当DQS管脚完成1个Byte资料的读取后，同步完成预载2个Byte资料至寄存器；Count＝Count+2；
步骤4：判断Count与NAND闪存的Page Size是否相等，若相等，则结束DDR模式，否则转入步骤3。
7.根据权利要求6所述的一种具有高传输介面的新型SPI-NAND Flash存储芯片的操作方法，其特征在于：当在DDR模式中，若存在其他SPI命令时，自动关闭DDR模式。
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