CN113192453B - 显示面板及显示装置 - Google Patents

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Abstract

本发明实施例公开了一种显示面板及显示装置。该显示面板包括驱动电路，驱动电路包括相互级联的N级移位寄存器，N≥2；移位寄存器包括：第一控制部和第二控制部；第二控制部包括第一控制单元和第二控制单元；其中，第一控制单元用于接收预设节点的信号和第一输出控制信号，而控制第四节点的信号，预设节点为第二节点与第三节点中的一者；其中，第M1级移位寄存器接收的第一输出控制信号为第M2级移位寄存器的预设节点的信号，1≤M1≤N，1≤M2≤N，1≤|M1‑M2|≤i，2≤i≤N‑1。本发明实施例提供的技术方案可以提供一种结构简单、输出稳定的驱动电路。

Description

显示面板及显示装置
技术领域
本发明实施例涉及显示技术领域，尤其涉及一种显示面板及显示装置。
背景技术
随着显示技术的不断发展，各种各样的显示面板，例如有机发光显示面板、液晶显示面板等广泛应用于具有显示功能的电子设备中，为人们的日常生活及工作带来了极大的便利。
显示面板通常包括驱动电路，驱动电路用于输出驱动信号，并利用栅极扫描线等信号线将驱动信号传输至像素阵列中的像素电路，以控制像素阵列进行画面的显示。提供一种结构简单、输出稳定的驱动电路已成为当前的研究热点。
发明内容
本发明提供一种显示面板，以提供一种结构简单、输出稳定的驱动电路。
第一方面，本发明实施例提供了一种显示面板，该显示面板包括：
驱动电路，所述驱动电路包括相互级联的N级移位寄存器，N≥2；
所述移位寄存器包括：
第一控制部和第二控制部；
所述第一控制部至少接收输入信号并至少响应于第一时钟信号，而控制第一节点和第二节点的信号，且所述第一控制部接收第二电压信号和第一电压信号，并响应于所述第一节点和所述第二节点的信号，而控制第三节点的信号，所述第二电压信号为低电平信号，所述第一电压信号为高电平信号；
所述第二控制部包括第一控制单元和第二控制单元；其中，
所述第一控制单元用于接收预设节点的信号和第一输出控制信号，而控制第四节点的信号，所述预设节点为所述第二节点与所述第三节点中的一者；
所述第二控制单元用于接收第一电压信号，并响应于所述第四节点的信号，产生输出信号，或者，所述第二控制单元用于接收第四电压信号，并响应于第五节点的信号，产生输出信号，所述第五节点与所述第二节点和所述第三节点中非预设节点的一者连接，其中，所述第一电压信号为低电平信号，所述第四电压信号为高电平信号；其中，
第M1级所述移位寄存器接收的所述第一输出控制信号为第M2级所述移位寄存器的所述预设节点的信号，1≤M1≤N，1≤M2≤N，1≤|M1-M2|≤i，2≤i≤N-1。
第二方面，本发明实施例还提供了一种显示装置，该显示装置包括本发明任意实施例所述的显示面板。
本发明实施例提供的显示面板，通过设置驱动电路包括第一控制部和第二控制部，第二控制部包括第一控制单元和第二控制单元，第一控制单元用于根据预设节点的信号和第一输出控制信号控制第四节点的信号，第二控制单元用于根据第四节点的信号输出第一电压信号，或者，用于根据第五节点的信号输出第四电压信号，第一电压信号和第四电压信号组成移位寄存器的输出信号，解决现有技术中对结构简单、输出稳定的驱动电路的迫切需求，实现提供一种结构简洁、输出信号稳定的驱动电路的效果。
附图说明
图1是本发明实施例提供的一种显示面板的结构示意图；
图2是本发明实施例提供的一种驱动电路的结构示意图；
图3是本发明实施例提供的另一种驱动电路的结构示意图；
图4是本发明实施例提供的一种移位寄存器的结构示意图；
图5是本发明实施例提供的另一种移位寄存器的结构示意图；
图6是本发明实施例提供的一种第一控制部的结构示意图；
图7是本发明实施例提供的另一种第一控制部的结构示意图；
图8是本发明实施例提供的又一种移位寄存器的结构示意图；
图9是本发明实施例提供的再一种移位寄存器的结构示意图；
图10是本发明实施例提供的一种移位寄存器的结构示意图；
图11是本发明实施例提供的另一种移位寄存器的结构示意图；
图12是本发明实施例提供的又一种移位寄存器的结构示意图；
图13是本发明实施例提供的再一种移位寄存器的结构示意图；
图14是本发明实施例提供的一种移位寄存器的结构示意图；
图15是本发明实施例提供的另一种移位寄存器的结构示意图；
图16是本发明实施例提供的一种移位寄存器的电路元件图；
图17是本发明实施例提供的另一种移位寄存器的电路元件图；
图18是本发明实施例提供的又一种移位寄存器的电路元件图；
图19是本发明实施例提供的再一种移位寄存器的电路元件图；
图20是本发明实施例提供的一种移位寄存器的时序图；
图21是本发明实施例提供的另一种移位寄存器的时序图；
图22是本发明实施例提供的一种移位寄存器的电路元件图；
图23是本发明实施例提供的另一种移位寄存器的电路元件图；
图24是本发明实施例提供的又一种移位寄存器的电路元件图；
图25是本发明实施例提供的再一种移位寄存器的电路元件图；
图26是本发明实施例提供的又一种移位寄存器的时序图；
图27是本发明实施例提供的再一种移位寄存器的时序图；
图28为本发明实施例提供的一种显示装置的结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
有鉴于背景技术中提到的问题，本发明实施例提供了一种显示面板及显示装置。该显示面板包括驱动电路，驱动电路包括相互级联的N级移位寄存器，N≥2；移位寄存器包括：第一控制部和第二控制部；第一控制部至少接收输入信号并至少响应于第一时钟信号，而控制第一节点和第二节点的信号，且第一控制部接收第一电压信号和第二电压信号，并响应于第一节点和第二节点的信号，而控制第三节点的信号，第一电压信号为低电平信号，第二电压信号为高电平信号；第二控制部包括第一控制单元和第二控制单元；其中，第一控制单元用于接收预设节点的信号和第一输出控制信号，而控制第四节点的信号，预设节点为第二节点与第三节点中的一者；第二控制单元用于接收第三电压信号，并响应于第四节点的信号，产生输出信号，或者，第二控制单元用于接收第四电压信号，并响应于第五节点的信号，产生输出信号，第五节点与第二节点和第三节点中非预设节点的一者连接，其中，第三电压信号为低电平信号，第四电压信号为高电平信号；其中，第M1级移位寄存器接收的第一输出控制信号为第M2级移位寄存器的预设节点的信号，1≤M1≤N，1≤M2≤N，1≤|M1-M2|≤i，2≤i≤N-1。采用上述技术方案可以得到结构简单、输出稳定的驱动电路。
以上是本申请的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护的范围。
图1是本发明实施例提供的一种显示面板的结构示意图。图2是本发明实施例提供的一种驱动电路的结构示意图。图3是本发明实施例提供的另一种驱动电路的结构示意图。图4是本发明实施例提供的一种移位寄存器的结构示意图。图5是本发明实施例提供的另一种移位寄存器的结构示意图。图6是本发明实施例提供的一种第一控制部的结构示意图。图7是本发明实施例提供的另一种第一控制部的结构示意图。其中，图2和图3所示驱动电路中的移位寄存器的结构不同，图4和图5所示的移位寄存器中的预设节点不同，图6和图7所示第一控制部的结构不同。参见图1-图7，该显示面板包括：驱动电路10，驱动电路10包括相互级联的N级移位寄存器，N≥2；移位寄存器包括：第一控制部110和第二控制部120；第一控制部110至少接收输入信号IN并至少响应于第一时钟信号，而控制第一节点N1和第二节点N2的信号，且第一控制部110接收第一电压信号VGL1和第二电压信号VGH1，并响应于第一节点N1和第二节点N2的信号，而控制第三节点N3的信号，第一电压信号VGL1为低电平信号，第二电压信号VGH1为高电平信号；第二控制部120包括第一控制单元121和第二控制单元122；其中，第一控制单元121用于接收预设节点NY的信号和第一输出控制信号CRL，而控制第四节点N4的信号，预设节点NY为第二节点N2与第三节点N3中的一者；第二控制单元122用于接收第三电压信号VGL2，并响应于第四节点N4的信号，产生输出信号OUT，或者，第二控制单元122用于接收第四电压信号VGH2，并响应于第五节点N5的信号，产生输出信号OUT，第五节点N5与第二节点N2和第三节点N3中非预设节点NY的一者连接，其中，第三电压信号VGL2为低电平信号，第四电压信号VGH2为高电平信号；其中，第M1级移位寄存器接收的第一输出控制信号CRL为第M2级移位寄存器的预设节点NY的信号，1≤M1≤N，1≤M2≤N，1≤|M1-M2|≤i，2≤i≤N-1。
可选的，显示面板可以包括显示区域AA和非显示区域NA。显示区域AA包括多个像素30，每个像素30包括像素电路31和发光元件32。非显示区域NA包括驱动电路10，驱动电路10通过信号线与像素电路31电连接，向像素电路31提供驱动信号，以使像素电路31驱动发光元件32发光，达到显示画面的效果。非显示区域NA还可以包括驱动芯片20，驱动芯片20通过信号线与驱动电路10电连接，向驱动电路10提供驱动电路10正常工作所需的信号，例如输入信号IN、第一时钟信号、第一输出控制信号CRL、第一电压信号VGL1、第二电压信号VGH1、第三电压信号VGL2以及第四电压信号VGH2等。
需要说明的是，图1中仅示例性示出了驱动电路10位于显示区域AA的左侧，但并不限于此，本领域技术人员可根据实际情况设置驱动电路10在显示面板中的位置，例如驱动电路10还可以设置在显示区域AA的相对两侧等。
具体的，驱动电路10包括相互级联的N级移位寄存器，N≥2，N的具体取值本领域技术人员可根据实际情况设置，此处不作限定。这里所述的级联指的是，本级的移位寄存器的某一节点的信号作为下一级移位寄存器的输入信号IN，对于第一级移位寄存器而言，其输入信号IN可以由驱动芯片20提供。
具体的，第一控制部110的具体结构本领域技术人员可根据实际情况设置，此处不作限定，后文中也将就典型示例进行说明，此处先不作赘述。虽然第一控制部110的具体结构是多种多样的，但是，无论何种结构的第一控制部110均至少需要一个输入信号IN以及至少一个第一时钟信号，如图6和图7所示。其中，输入信号IN包括高电平信号和低电平信号，例如输入信号IN可以等于第一电压信号VGL1的电压值或者第二电压信号VGH1的电压值。第一时钟信号也包括高电平信号和低电平信号，例如第一时钟信号可以等于第一电压信号VGL1的电压值或者第二电压信号VGH1的电压值。第一时钟信号在某一时刻的状态(是高电平还是低电平)决定了第一节点N1和第二节点N2在该时刻的状态，即第一时钟信号的电平变化可以引起第一节点N1和第二节点N2的电平的变化。第一节点N1和第二节点N2的信号在某一时刻的状态共同决定了第三节点N3的信号在该时刻的状态，即第一节点N1和第二节点N2的电平变化可以引起第三节点N3的电平的变化。
具体的，移位寄存器输出的驱动信号(即输出信号OUT)包括高电平信号(即第四电压信号VGH2)和低电平信号(即第三电压信号VGL2)，驱动信号可以是高电平信号时有效，也可以是低电平信号时有效，此处也不作限定，驱动信号为有效的电平信号时，接收该驱动信号的像素电路31响应于该有效的电平信号开启工作，驱动发光元件32发光。其中，第一时钟信号包括高电平信号脉冲和低电平信号脉冲。
具体的，第二控制部120包括第一控制单元121和第二控制单元122。第一控制单元121用于接收预设节点NY的信号和第一输出控制信号CRL，而控制第四节点N4的信号。其中，预设节点NY可以是第三节点N3，此时，第二节点N2与第五节点N5电连接(如图4所示)；预设节点NY还可以是第二节点N2，此时第三节点N3与第五节点N5电连接(如图5所示)。第二控制单元122用于响应于第四节点N4的信号控制第三电压信号VGL2输出，或者响应于第五节点N5的信号控制第四电压信号VGH2输出，第三电压信号VGL2和第四电压信号VGH2构成移位寄存器的输出信号OUT。
其中，第M1级移位寄存器接收的第一输出控制信号CRL可以为其它某一级移位寄存器的预设节点NY的信号。如此，驱动芯片20无需向移位寄存器输出第一输出控制信号CRL，则无需在驱动芯片20中设置用于产生第一输出控制信号CRL的电路结构，有利于降低驱动芯片20的成本，并且，也无需在显示面板上设置用于传输第一输出控制信号CRL的信号线，有利于缩小边框，提高屏占比。
需要说明的是，高电平信号的电压值的取值范围、低电平信号的电压值的取值范围本领域技术人员可根据实际情况设置，此处不作限定。第一电压信号和第三电压信号均为低电平信号，第一电压信号和第三电压信号的电压值可以相同也可以不同，此处不作限定。第二电压信号和第四电压信号均为高电平信号，第二电压信号和第四电压信号的电压值可以相同也可以不同，此处不作限定。可选的，第一电压信号的电压值小于第三电压信号的电压值，第二电压信号的电压值大于第四电压信号的电压值，如此，可以提高移位寄存器的输出信号OUT的波形稳定性。
本发明实施例提供的第一显示面板，通过设置驱动电路10包括第一控制部110和第二控制部120，第二控制部120包括第一控制单元121和第二控制单元122，第一控制单元121用于根据预设节点NY的信号和第一输出控制信号CRL控制第四节点N4的信号，第二控制单用于根据第四节点N4的信号输出第三电压信号VGL2，或者，用于根据第五节点N5的信号输出第四电压信号VGH2，第三电压信号VGL2和第四电压信号VGH2组成移位寄存器的输出信号OUT，解决现有技术中对结构简单、输出稳定的驱动电路10的迫切需求，实现提供一种结构简洁、输出信号OUT稳定的驱动电路10的效果。
在上述技术方案的基础上，可选的，在第四节点N4的信号为低电平信号的至少部分时间段内，预设节点NY的信号与第一输出控制信号CRL的信号同为低电平信号。
其中，这里所述的预设节点NY指的是与该第四节点N4属于同一级移位寄存器中的第二节点N2(如图5和图9所示)或第三节点N3(如图4和图8所示)。
图8是本发明实施例提供的又一种移位寄存器的结构示意图。图9是本发明实施例提供的再一种移位寄存器的结构示意图。其中，图8和图9所示移位寄存器的预设节点NY不同。参见图8和图9，可选的，第二控制单元122包括第一子控制单元1221和第二子控制单元1222，第一子控制单元1221用于接收第三电压信号VGL2，并响应于第四节点N4的信号控制输出第三电压信号VGL2，第二子控制单元1222用于接收第二电压信号VGH1，并响应于第五节点N5的信号控制输出第四电压信号VGH2。具体的，当预设节点NY的信号为低电平信号时，第四节点N4的信号也为低电平信号。并且，当第四节点N4的信号为低电平信号时，第一子控制单元1221导通，第三电压信号VGL2通过导通的第一子控制单元1221输出。
可以理解的是，第一子控制单元1221在第四节点N4为低电平信号时导通，而其接收的第三电压信号VGL2同为低电平信号，则第一子控制单元1221的输出状态容易受到影响。本申请中通过设置在第四节点N4的信号为低电平信号的至少部分时间段内，第一输出控制信号CRL同为低电平信号，使得在第四节点N4的信号为低电平信号的时间段内，第一输出控制信号CRL具有一个从高电平信号向低电平信号的跳变，则第四节点N4的信号能够从低电平信号向电压值更低的低电平信号跳变，该电压值更低的低电平信号和第三电压信号VGL2之间的差值较大，保证了第一子控制单元1221的充分打开，避免了第一子控制单元1221的输出状态受到影响，提高了输出信号OUT的波形稳定性。
可选的，第一时钟信号的脉冲周期为S1，输出信号OUT的低电平脉冲的宽度为S2，S2＝a×S1，且i≤2a。
可以理解的是，第一时钟信号的脉冲周期为S1，输出信号OUT的低电平脉冲的宽度为S2，S2＝a×S1，第一时钟信号跳变a个周期后，输出信号OUT经过一个低电平宽度。对于移位寄存器而言，第一时钟信号经过一个脉冲周期，输出信号OUT会向下一级移位一次或者向下一级和再下一级移位两次，即本级移位寄存器输出低电平信号的起始时刻与下一级移位寄存器输出低电平信号的起始时刻之间相差一个第一时钟信号的脉冲周期S1或者半个第一时钟信号的脉冲周期S1×1/2，关于这一点，将在后文中结合具体的电路时序进行详细描述。由于移位寄存器的输出信号OUT是低电平信号的阶段时，该级移位寄存器的预设节点NY和第四节点N4也是低电平信号，因此，第M1级移位寄存器的输出信号OUT是低电平信号的阶段内，第(M1+1)至(M1+2a-1)级移位寄存器的输出信号OUT、预设节点NY的信号也存在低电平信号阶段，换句话说，第M1级移位寄存器的输出信号OUT的低电平信号与第(M1+1)至(M1+2a-1)中任一级移位寄存器的预设节点NY的低电平信号均存在交叠，则第(M1+1)至(M1+2a-1)中的任一级移位寄存器的预设节点NY均可作为第M1级移位寄存器的第一输出控制信号CRL。
需要说明的是，a的具体取值本领域技术人员可根据实际情况设置，此处不作限定。
可选的，第M1级移位寄存器接收的第一时钟信号与第M1+1级移位寄存器接收的第一时钟信号的有效脉冲的时间不重叠。
具体的，有些第一控制部110需要第一时钟信号控制第一节点N1、第二节点N2以及第三节点N3的信号变化(如图6所示)，此时，若第M1级移位寄存器的第一时钟信号输入端接入CK信号，则第M1+1级移位寄存器的第一时钟信号输入端接入XCK信号。有些第一控制部110需要第一时钟信号和第二时钟信号共同通控制第一节点N1、第二节点N2以及第三节点N3的信号变化(如图7所示)，此时，若第M1级移位寄存器的第一时钟信号输入端接入CK信号，第二时钟信号输入端接入XCK信号，则第M1+1级移位寄存器的第一时钟信号输入端接入XCK信号，第二时钟信号输入端接入CK信号。通过设置第M1级移位寄存器接收的第一时钟信号与第M1+1级移位寄存器接收的第一时钟信号的有效脉冲的时间不重叠，可以保证第M1+1级移位寄存器的第一时钟信号端接收的XCK信号与第M1级移位寄存器的第一时钟信号端接收的CK信号的脉冲信号的时间不重叠，以保证输出信号OUT的移位效果。
具体的，第一控制单元121的具体结构有多种，下面就典型示例进行说明，但并不构成对本申请的限定。
图10是本发明实施例提供的一种移位寄存器的结构示意图。图11是本发明实施例提供的另一种移位寄存器的结构示意图。其中，图10和图11所示移位寄存器的预设节点NY不同。参见图10和图11，可选的，第一控制单元121包括第一电容C1，第一电容C1的第一极板用于接收第一输出控制信号CRL，第二极板连接于第四节点N4。
可以理解的是，第一电容C1连接于第一输出控制信号CRL和与第四节点N4之间，通过第一电容C1耦合的作用来实现第一输出控制信号CRL对第四节点N4的控制。在第四节点N4为低电平的时间段内，第一输出控制信号CRL在某一时刻从高电平信号向低电平信号跳变，使得第四节点N4的低电平信号的电压值变得更低，如此，可增大第四节点N4的低电平信号和第三电压信号VGL2的差值，进而使得第三电压信号VGL2更充分的输出，避免输出信号OUT信号产生拖尾现象。
需要说明的是，第一电容C1的具体值本领域技术人员可根据实际情况设置，此处不作限定。
图12是本发明实施例提供的又一种移位寄存器的结构示意图。图13是本发明实施例提供的再一种移位寄存器的结构示意图。其中，图12和图13所示移位寄存器的预设节点NY不同。参见图12和图13，可选的，第一控制单元121还包括第一选通单元1211，第一选通单元1211的一端连接于预设节点NY，另一端连接于第四节点N4，控制端用于接收第五电压信号VGL3；其中，在预设节点NY的信号与第一输出控制信号CRL的信号同为低电平信号时，第五电压信号VGL3控制第一选通单元1211关断。
可以理解的是，在预设节点NY的信号与第一输出控制信号CRL的信号同为低电平信号时，第一输出控制信号CRL对第四节点N4起作用，第四节点N4的低电平信号被拉低，此时，第五电压信号VGL3控制第一选通单元1211关断可避免第四节点N4的电压值的变化影响预设节点NY的电压值的变化。
还可以理解的是，当第三节点N3作为下一级移位寄存器的输入，且第三节点N3为预设节点NY时，第一选通单元1211可使第一输出控制信号CRL对第四节点N4起作用时断开第三节点N3和第四节点N4的连接，如此，第四节点N4的电压值的变化不会通过第三节点N3传输至下一级移位寄存器，避免影响下一级移位寄存器的输出。
继续参见图12和图13，可选的，第一选通单元1211包括第一晶体管M1，第一晶体管M1的源极连接预设节点NY，漏极连接第四节点N4，栅极接收第五电压信号VGL3；在预设节点NY的信号与第一输出控制信号CRL的信号同为低电平信号时，第五电压信号VGL3控制第一晶体管M1关断。
可以理解的是，通过设置第一选通单元1211包括第一晶体管M1，可使第一选通单元1211的结构简单，有利于使移位寄存器的结构简洁。
继续参见图12和图13，可选的，第一晶体管M1为PMOS型晶体管，第五电压信号VGL3为恒定低电平信号V，且，|V|≤|VGL1|+|Vth|，其中，VGL1为第一电压信号VGL1，Vth为第一晶体管M1的阈值电压。
可以理解的是，第五电压信号VGL3为恒定低电平信号，且其需要满足：|V|≤|VGL1|+|Vth|，因为，当|V|更大时(|V|＞|VGL1|+|Vth|)，则表示V信号更低，那么，当第四节点N4的电位被第一输出控制信号CRL拉低后，第一晶体管M1就不能在此时关闭了，也将不能保证预设节点NY与第四节点N4之间断开。因此，V需满足：|V|≤|VGL1|+|Vth|，以保证第一输出控制信号CRL拉低第四节点N4后第一晶体管M1能够关闭。
可选的，第五电压信号VGL3与第一电压信号VGL1为相同的信号。
可以理解的是，通过设置第五电压信号VGL3与第一电压信号VGL1为相同的信号，可省去驱动芯片20中单独用于产生第五电压信号VGL3的电路结构，有利于降低成本。并且，也可省去驱动芯片20和驱动电路10之间用于传输第五电压信号VGL3的信号线，有利于窄化边框。
图14是本发明实施例提供的一种移位寄存器的结构示意图。图15是本发明实施例提供的另一种移位寄存器的结构示意图。其中，图14和图15所示移位寄存器的预设节点NY不同。参见图14和图15，可选的，第一控制单元121还包括第二选通单元1212，第二选通单元1212的一端连接于第四节点N4，另一端用于接收第一输出控制信号CRL，控制端连接于预设节点NY；其中，预设节点NY为低电平信号时，第二选通单元1212开启。
具体的，预设节点NY为低电平信号时，第二选通单元1212开启，第一输出控制信号CRL可通过导通的第二选通单元1212传输至第四节点N4，当第一输出控制信号CRL从高电平信号向低电平信号跳变后，可将第四节点N4的低电平信号的电压值拉低，此时，移位寄存器输出第三电压信号VGL2，且由于第一输出控制信号CRL拉低第四节点N4信号，移位寄存器能够充分输出第二电压信号VGH1，避免拖尾现象；预设节点NY为高电平信号时，第二选通单元1212关闭，第一输出控制信号CRL无法传输至第四节点N4，此时，移位寄存器输出第四电压信号VGH2。
可以理解的是，通过设置第二选通单元1212可保证预设节点NY为低电平信号时，才让第一输出控制信号CRL接进本级移位寄存器，其它时间，不允许第一输出控制信号CRL影响第四节点N4的电位，如此，能够保证预设节点NY为高电平信号时电路更加稳定。
还可以理解的是，通过预设节点NY的信号控制第二选通单元1212的开启与关闭，可省去驱动芯片20中单独用于产生第二选通单元1212的控制信号的电路结构，有利于进一步降低成本。并且，也可省去驱动芯片20和驱动电路10之间用于传输第二选通单元1212的控制信号的信号线，有利于进一步窄化边框。
继续参见图14和图15，可选的，第二选通单元1212包括第二晶体管M2，第二晶体管M2的源极用于接收第一输出控制信号CRL，漏极连接于第四节点N4，栅极连接于预设节点NY。
可选的，第二晶体管M2为PMOS型晶体管。具体的，第二晶体管M2的漏极连接第一电容C1的第一极板。
可以理解的是，通过设置第二选通单元1212包括第二晶体管M2，可使第二通单元的结构简单，有利于使移位寄存器的结构简洁。
可选的，预设节点NY为第三节点N3时，移位寄存器的输入信号IN为低电平信号时，输出信号OUT为低电平信号。如此，可保证预设节点NY为低电平信号时，输出信号OUT为低电平信号。
具体的，当第三节点N3为预设节点NY时，输入信号IN为低电平信号可保证预设节点NY为低电平信号时，输出信号OUT为低电平信号。后文中将结合第一控制部110的典型示例进行详细说明，此处先不作赘述。
可选的，预设节点NY为第二节点N2时，移位寄存器的输入信号IN为高电平信号时，输出信号OUT为低电平信号。如此，可保证预设节点NY为低电平信号时，输出信号OUT为低电平信号。
具体的，当第二节点N2为预设节点NY时，输入信号IN为高电平信号可保证预设节点NY为低电平信号时，输出信号OUT为低电平信号。后文中将结合第一控制部110的典型示例进行详细说明，此处先不作赘述。
继续参见图2，可选的，驱动电路10的N级移位寄存器中，第M1级移位寄存器的第三节点N3的信号，连接至第M1+1级移位寄存器的输入信号IN端，作为第M1+1级移位寄存器的输入信号IN，其中，1≤M1≤N。
具体的，本级移位寄存器的第三节点N3的信号为下一级移位寄存器的输入信号IN，以实现N级移位寄存器的级联。其中，第一级移位寄存器的输入信号IN可由驱动芯片20提供。
图16是本发明实施例提供的一种移位寄存器的电路元件图。图17是本发明实施例提供的另一种移位寄存器的电路元件图。图18是本发明实施例提供的又一种移位寄存器的电路元件图。图19是本发明实施例提供的再一种移位寄存器的电路元件图。其中，图16和图17所示移位寄存器将第三节点N3设置为预设节点，图18和图19所示移位寄存器将第二节点N2设置为预设节点，图16和图18所示移位寄存器的第一控制单元121包括第一选通单元1211，图17和图19所示移位寄存器的第一控制单元121包括第一选通单元1211和第二选通单元1212。继续参见图16-图19，可选的，第二控制单元122包括第三晶体管M3和第四晶体管M4；第三晶体管M3的源极用于接收第三电压信号VGL2，漏极连接于输出信号OUT端，栅极连接于第四节点N4；第四晶体管M4的源极用于接收第四电压信号VGH2，漏极连接于输出信号OUT端，栅极连接于第五节点N5。即第一子控制单元1221包括第三晶体管M3，第二子控制单元1222包括第四晶体管M4。
可选的，第三晶体管M3和第四晶体管M4为PMOS型晶体管。
具体的，当第四节点N4为低电平时，第三晶体管M3导通，将第三电压信号VGL2传输至第三晶体管M3的漏极，生成输出信号OUT。当第四节点N4为高电平时，第三晶体管M3关断。当第五节点N5为低电平时，第四晶体管M4导通，将第四电压信号VGH2传输至第四晶体管M4的漏极，生成输出信号OUT。当第五节点N5为高电平时，第四晶体管M4关断。即输出信号OUT的低电平信号由第四节点N4决定，输出信号OUT的高电平信号由第五节点N5决定。
可以理解的是，由于第三晶体管M3和第四晶体管M4分别在第四节点N4和第五节点N5的控制下产生输出信号OUT，第四节点N4和第五节点N5的高电平信号为第二电压信号VGH1，第四节点N4的低电平信号包括第一电压信号VGL1以及比第一电压信号VGL1电压值更低的低电平信号，第五节点N5的低电平信号为第一电压信号VGL1，即第二控制单元122的控制信号为第一电压信号VGL1、比第一电压信号VGL1电压值更低的低电平信号、以及第二电压信号VGH1，而第二控制单元122的接收信号为第三电压信号VGL2和第四电压信号VGH2，因此，当第一电压信号VGL1的电位低于第三电压信号VGL2的电位，和/或，第二电压信号VGH1的电位高于第四电压信号VGH2的电位时，可以使得第二控制单元122的控制信号具有比接收信号更高的电压值或者更低的电压值。
对于PMOS型的第三晶体管M3和第四晶体管M4来说，当接收低电平信号时，控制信号的电压值比接收的低电平信号的电压值还低时，能够保证PMOS型晶体管工作于较饱和状态，从而保证输出信号OUT的稳定性，减弱信号输出的拖尾现象。另外，当控制信号为更高的高电平信号时，若PMOS型晶体管接收的信号也为高电平信号时，能够充分保证PMOS型的晶体管关闭，充分减小漏电的风险，因此，本发明实施例中，能够充分提升输出波形的稳定性，避免拖尾以及漏电流等问题的发生。
继续参见图6、图16-图19，可选的，第一控制部110包括第一控制部110包括第三控制单元111、第四控制单元112和第五控制单元113；其中，第三控制单元111用于接收输入信号IN，并响应于第一时钟信号而控制第六节点N6的信号，第六节点N6连接于第一节点N1；第四控制单元112用于接收第二电压信号VGH1，并至少响应于输入信号IN和第六节点N6的信号，而控制第二节点N2的信号；第五控制单元113用于接收第一电压信号VGL1和第二电压信号VGH1，并响应于第一节点N1的信号和第二节点N2的信号，而控制第三节点N3的信号。
继续参见图6、图16-图19，可选的，第三控制单元111包括第五晶体管M5，第四控制单元112包括第六晶体管M6、第七晶体管M7、第八晶体管M8、以及第四电容C4，第五控制单元113包括第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第二电容C2以及第三电容C3。第五晶体管M5的源极连接输入信号IN，漏极连接于第六节点N6，栅极连接第一时钟信号。第六晶体管M6的源极连接第一时钟信号，漏极连接于第二节点N2，栅极连接于第七节点N7。第七晶体管M7的源极连接第一电压信号VGL1，漏极连接于第七节点N7，栅极连接输入信号IN。第八晶体管M8的源极连接第一电压信号VGL1，漏极连接于第二节点N2，栅极连接于第六节点N6。第四电容C4的第一极板连接第一时钟信号，第四电容C4的第二极板连接于第七节点N7。第十晶体管M10，第十晶体管M10的源极连接第二电压信号VGH1，漏极连接于第三节点N3，栅极连接于第一节点N1。第十一晶体管M11的漏极连接于第三节点N3，栅极连接于第二节点N2。第十二晶体管M12，第十二晶体管M12的源极连接第一电压信号VGL1，漏极连接于第十一晶体管M11的源极，栅极连接于第二节点N2。第二电容C2，第二电容C2的第一极板连接于第一节点N1，第二电容C2的第二极板连接于第三节点N3。第三电容C3的第一极板连接于第二节点N2，第三电容C3的第二极板连接第一电压信号VGL1。
继续参见图6、图16-图19，可选的，第一控制部110还包括第九晶体管M9和第十三晶体管M13。第九晶体管M9的源极连接第一节点N1，漏极连接于第六节点N6，栅极连接第二电压信号VGH1。第十三晶体管M13的源极连接第二电压信号VGH1，漏极连接于第十一晶体管M11的源极，栅极连接于第三节点N3。
示例性的，图20是本发明实施例提供的一种移位寄存器的时序图。图20所示时序图适用于图16和图17所示移位寄存器，其中，本级移位寄存器的第三节点N3的信号作为下一级移位寄存器的输入信号IN，且下一级移位寄存器的第三节点N3的信号作为本级移位寄存器的第一输出控制信号CRL。参见图16和图20，图16所示移位寄存器的工作过程如下：
在T1时段：输入信号IN为低电平，第一时钟信号(CK信号)为高电平，第五晶体管M5关断，第七晶体管M7导通，导通的第七晶体管M7将第一电压信号VGH1传输至第七节点N7，第六节点N6保持高电平，第八晶体管M8关断，第二节点N2保持低电平，第五节点N5保持低电平，使得第四晶体管M4导通。由于第九晶体管M9常开，第一节点N1和第六节点N6的电平相同，都为高电平，使得第十晶体管M10关断，第二节点N2的低电平，使得第十一晶体管M11、第十二晶体管M12导通，将第一电压信号VGH1传输至第三节点N3，使得第三节点N3为高电平，使得第一晶体管M1导通，导通的第一晶体管M1将第三接节点N3的高电平传输至第四节点N4，使得第三晶体管M3关断。第四电压信号VGH2通过导通的第四晶体管M4传输至输出端，使得输出信号OUT为高电平。
在T2阶段：输入信号IN为低电平，第一时钟信号(CK信号)为低电平，第五晶体管M5导通，将输入信号IN传输至第六节点N6，使得第六节点N6为低电平，使得第一节点N1为低电平，第十晶体管M10导通，将第一电压信号VGL1传输至第三节点N3，使得第一晶体管M1导通，第三节点N3的低电平通过导通的第一晶体管M1传输至第四节点N4，使得第三晶体管M3导通，第七晶体管M7导通，将第二电压信号VGH1传输至第七节点使得第七节点N7为高电平，第六晶体管M6关断，第六节点N6的低电平使得第八晶体管M8导通，将第一电压信号VGH1的高电平传输至第二节点N2，使得第五节点N5为高电平，使得第四晶体管M4关断，第三电压信号VGL2通过导通的第三晶体管M3传输至输出端，使得输出信号OUT为低电平。
在T3阶段：输入信号IN为低电平，第一时钟信号(CK信号)为高电平，在第四电容C4的作用下，第七节点N7为高电平，第五晶体管M5关断，第六节点N6保持低电平，第一节点N1保持低电平，第十晶体管M10导通，第三节点N3保持低电平，由于第一输出控制信号CRL和预设节点(第三节点N3)的信号均为低电平，第一晶体管M1关断，第四节点N4在第一输出控制信号CRL的作用下变为电压值更低的低电平，第三晶体管M3继续导通，第七节点N7的高电平使得第六晶体管M6关断，第二节点N2保持高电平，第五节点N5为高电平，第四晶体管M4持续关断，输出信号OUT为低电平。
在T4阶段：输入信号IN为低电平，第一时钟信号(CK信号)为低电平，第五晶体管M5导通，将输入信号IN传输至第六节点N6，使得第六节点N6保持低电平，第一节点N1保持低电平，使得第三节点N3保持低电平，第一晶体管M1关断，第四节点N4保持该电压值更低的低电平，第七晶体管M7导通，将第二电压信号VGH1传输至第七节点N7，使得第七节点N7为高电平，第六晶体管M6关断，第二节点N2保持高电平，第五节点N5保持高电平，输出信号OUT保持低电平。
在T5阶段：输入信号IN为高电平，第一时钟信号(CK信号)为高电平，第五晶体管M5关断，第六节点N6保持低电平，第一节点N1保持低电平，使得第三节点N3保持低电平，第一晶体管M1截止，第四节点N4保持该电压值更低的低电平，在第四电容C4的作用下，第七节点N7为高电平，第六晶体管M6关断，第二节点N2保持高电平，使得第五节点N5为高电平，输出信号OUT保持低电平。
在T6阶段：输入信号IN为高电平，第一时钟信号(CK信号)为低电平，第五晶体管M5导通，第七晶体管M7关断，导通的第五晶体管M5将输入信号IN传输至第六节点N6，使得第六节点N6为高电平，第一节点N1为高电平，在第四电容C4的作用下，第七节点N7为低电平，使得第六晶体管M6导通，导通的第六晶体管M6将第一时钟信号(CK信号)的低电平传输至第二节点N2，使得第十一晶体管M11和第十二晶体管M12导通，第二电压信号VGH1通过导通的第十一晶体管M11和第十二晶体管M12传输至第三节点N3，第一晶体管M1导通，第三节点N3的高电平传输至第四节点N4，第三晶体管M3关断，第二节点N2为低电平使得第五节点N5为低电平，第四晶体管M4导通，使得输出信号OUT为高电平。
继续参见图20，需要说明的是，第四节点N4、预设节点(第三节点N3)在T2-T5阶段均为低电平信号，并且在T2和T3阶段的交界处，第一输出控制信号CRL从高电平信号跳变为低电平信号，通过第一电容C1的耦合作用使得第四节点N4从低电平信号向电压值更低的低电平信号跳变，从而使得第三晶体管M3打开的更加充分，避免出现拖尾现象。还需要说明的是，在T3阶段-图5阶段，预设节点(第三节点N3)的信号与第一输出控制信号CRL的信号同为低电平信号时，第五电压信号VGL3控制第一晶体管M1关断，如此，可避免第四节点N4的信号变化返回至预设节点NY，进而避免第四节点N4的信号变化引起预设节点NY的信号变化。而第三节点N3的信号为下一级移位寄存器的输入，如此，可避免影响下一级移位寄存器的输出。
继续参见17和图20，图17和图16所示移位寄存器的工作时序类似，区别在于，在T2-T5阶段，预设节点(第三节点N3)为低电平信号，第二晶体管M2导通，第一输出控制信号CRL能够通过第一电容C1对第四节点N4起作用，在T1阶段和T6阶段，预设节点(第三节点N3)为低电平信号，第二晶体管M2关断，第一输出控制信号CRL无法传输至第一电容C1。如此，可保证预设节点(第三节点N3)为低电平信号时，才让第一输出控制信号CRL接进本级移位寄存器，其它时间，不允许第一输出控制信号CRL影响第四节点N4的电位，如此，能够保证预设节点(第三节点N3)为高电平信号时电路更加稳定。
需要说明的是，如图20所示，当|M1-M2|＝1时，即M2为M1的下一级或者上一级，此处以M2为M1的下一级为例，此时，第M1级移位寄存器接收的第一时钟信号为CK信号，第M2级移位寄存器接收的第一时钟信号为XCK信号，第M2级移位寄存器的输入信号为第M1级移位寄存器的第三节点N3的信号，当XCK信号由高电平变为低电平时，即图20中的T3阶段开始时，第M2级移位寄存器的第三节点N3的信号变为低电平信号，从而使得第一输出控制信号CRL变为低电平信号，此时第一输出控制信号CRL拉低第四节点N4的电位，保证第M1级移位寄存器的低电平输出信号稳定输出。
另外，需要注意，如上文所述，因CK信号与XCK信号的有效脉冲时间不重叠，同时为了充分简化工艺，CK信号与XCK信号的波形往往为相同的波形，只是时序不同，此时，当CK信号与XCK信号各自跳变一次时，移位寄存器向下一级和再下一级移位两次输出信号。结合上文中的分析，当第一时钟信号的脉冲周期为S1，输出信号OUT的低电平脉冲的宽度为S2，S2＝a×S1，因为当第一时钟信号经过一个脉冲周期时，CK信号与XCK信号各自跳变一次，那么，当i≤2a时，当第M1级移位寄存器输出低电平的输出信号OUT的时间段的至少部分时间段内，第M2级移位寄存器的预设节点的信号可以为低电平信号，其可以作为第M1级移位寄存器接收的第一输出控制信号CRL，来拉低第四节点N4的电位，保证低电平输出信号OUT的稳定输出。
示例性的，图21是本发明实施例提供的另一种移位寄存器的时序图。图21所示时序图适用于图18和图19所示移位寄存器，其中，本级移位寄存器的第三节点N3作为下一级移位寄存器的输入信号IN，且下一级移位寄存器的第二节点N2的信号作为本级即为寄存器的第一输出控制信号CRL。参见图18和图21，图18所示移位寄存器的工作过程如下：
在T1时段：输入信号IN为高电平，第一时钟信号(CK信号)为高电平，第五晶体管M5和第七晶体管M7关断，第七节点N7保持高电平，第六节点N6保持低电平，第八晶体管M8导通，将第二电压信号VGH1传输至第二节点N2，使得第二节点N2为高电平，使得第十一晶体管M11、第十二晶体管M12关断，第一晶体管M1导通，第二节点N2的高电平传输至第四节点N4，使得第三晶体管M3关断。由于第九晶体管M9常开，第一节点N1和第六节点N6的电平相同，都为低电平，使得第十晶体管M10导通，第一电压信号VGL1传输至第三节点N3，使得第三节点N3为低电平，第五节点N5为低电平，使得第四晶体管M4导通，第四电压信号VGH2传输至输出端，使得输出信号OUT为高电平。
在T2阶段：输入信号IN为高电平，第一时钟信号(CK信号)为低电平，第五晶体管M5导通，将输入信号IN传输至第六节点N6，使得第六节点N6为高电平，使得第一节点N1为高电平，第十晶体管M10关断，在第四电容C4的作用下，第七节点N7为低电平，第六晶体管M6导通，将第一时钟信号(CK信号)传输至第二节点N2，使得第二节点N2为低电平，第十一晶体管M11、第十二晶体管M12和第一晶体管M1导通，将第二电压信号VGH1传输至第三节点N3，使得第三节点N3为高电平，第五节点N5为高电平，使得第四晶体管M1关断，第一晶体管M1导通，第二节点N2的低电平传输至第四节点N4，使得第三晶体管M3导通，导通的第三晶体管M3将第二电压信号VGL2传输至输出端，使得输出信号OUT为低电平。
在T3阶段：输入信号IN为高电平，第一时钟信号(CK信号)为高电平，在第四电容C4的作用下，第七节点N7为高电平，第五晶体管M5关断，第六节点N6保持高电平，第一节点N1保持高电平，第六晶体管M6和第八晶体管M8关断，第二节点N2保持低电平，由于第一输出控制信号CRL和预设节点(第二节点N2)的信号均为低电平，第一晶体管M1关断，第四节点N4在第一输出控制信号CRL的作用下变为电压值更低的低电平，第三晶体管M3持续导通，第三节点N3保持高电平，第五节点N5保持高电平，第四晶体管M4持续关断，M3输出信号OUT为低电平。
在T4阶段：输入信号IN为高电平，第一时钟信号(CK信号)为低电平，第五晶体管M5导通，将输入信号IN传输至第六节点N6，使得第六节点N6保持高电平，第一节点N1保持高电平，在第四电容C4的作用下，第七节点N7为低电平，第六晶体管M6导通，将第一时钟信号(CK信号)传输至第二节点N2，使得第二节点N2保持低电平，第四节点N4保持该电压值更低的低电平，第三节点N3保持高电平，第五节点N5保持高电平，输出信号OUT保持低电平。
在T5阶段：输入信号IN为低电平，第一时钟信号(CK信号)为高电平，第五晶体管M5关断，第六节点N6保持高电平，第一节点N1保持高电平，第七晶体管M7导通，将第二电压信号VGL1传输至第七节点N7，使得第七节点N7为高电平，使得第二节点N2保持低电平，第四节点N4保持该电压值更低的低电平，第三节点N3保持高电平，第五节点N5保持高电平，输出信号OUT保持低电平。
在T6阶段：输入信号IN为低电平，第一时钟信号(CK信号)为低电平，第五晶体管M5和第七晶体管M7导通，导通的第五晶体管M5将输入信号IN传输至第六节点N6，使得第六节点N6为低电平，第一节点N1为低电平，导通的第七晶体管M7将第二电压信号VGH1传输至第七节点N7，使得第七节点N7为高电平，第六晶体管M6关断，导通的第八晶体管M8将第二电压信号VGH1传输至第二节点N2，使得第二节点N2为高电平，使得第十一晶体管M11、第十二晶体管M12关断，第一晶体管M1导通，第二节点N2的高电平传输至第四节点N4，使得第三晶体管M3关断，第十晶体管M10导通，将第一电压信号VGL1传输至第三节点N3，使得第三节点N3为低电平，第五节点N5为低电平，第四晶体管M4导通。导通的第四晶体管M4将第四电压信号VGH2传输至输出端，使得输出信号OUT为高电平。
继续参见图21，需要说明的是，第四节点N4、预设节点(第二节点N2)在T2-T5阶段均为低电平信号，并且在T2和T3阶段的交界处，第一输出控制信号CRL从高电平信号跳变为低电平信号，通过第一电容C1的耦合作用使得第四节点N4从低电平信号向电压值更低的低电平信号跳变，从而使得第三晶体管M3打开的更加充分，避免出现拖尾现象。还需要说明的是，在T3阶段-图5阶段，预设节点(第二节点N2)的信号与第一输出控制信号CRL的信号同为低电平信号时，第五电压信号VGL3控制第一晶体管M1关断，如此，可避免第四节点N4的信号变化返回至预设节点，进而避免第四节点N4的信号变化引起预设节点的信号变化。
继续参见19和图21，图19和图18所示移位寄存器的工作时序类似，区别在于，在T2-T5阶段，预设节点(第二节点N2)为低电平信号，第二晶体管M2导通，第一输出控制信号CRL能够通过第一电容C1对第四节点N4起作用，在T1阶段和T6阶段，预设节点(第二节点N2)为低电平信号，第二晶体管M2关断，第一输出控制信号CRL无法传输至第一电容C1。如此，可保证预设节点(第二节点N2)为低电平信号时，才让第一输出控制信号CRL接进本级移位寄存器，其它时间，不允许第一输出控制信号CRL影响第四节点N4的电位，如此，能够保证预设节点(第二节点N2)为高电平信号时电路更加稳定。
图22是本发明实施例提供的一种移位寄存器的电路元件图。图23是本发明实施例提供的另一种移位寄存器的电路元件图。图24是本发明实施例提供的又一种移位寄存器的电路元件图。图25是本发明实施例提供的再一种移位寄存器的电路元件图。其中，图22和图23所示移位寄存器将第三节点N3设置为预设节点，图24和图25所示移位寄存器将第二节点N2设置为预设节点，图22和图24所示移位寄存器的第一控制单元121包括第一选通单元1211，图23和图25所示移位寄存器的第一控制单元121包括第一选通单元1211和第二选通单元1212。继续参见图7、图22-图25，可选的，第一控制部110包括第三控制单元111、第四控制单元112和第五控制单元113；其中，第三控制单元111用于接收输入信号IN并响应于第一时钟信号而控制第六节点N6的信号，第六节点N6连接于第一节点N1，；第四控制单元112用于接收第一电压信号VGL1和第二电压信号VGH1，并响应于第六节点N6的信号、第一时钟信号和第二时钟信号而控制第二节点N2的信号；第五控制单元113用于接收第一电压信号VGL1和第二电压信号VGH1，并响应于第一节点N1的信号和第二节点N2的信号，而控制第三节点N3的信号。
继续参见图23-图25，可选的，第三控制单元111包括第五晶体管M5，第四控制单元112包括第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14以及第五电容C5，第五控制单元113包括第十五晶体管M15、第十六晶体管M16、第三电容C3以及第四电容C4。第五晶体管M5的源极连接输入信号IN，漏极连接于第六节点N6，栅极连接第一时钟信号。第六晶体管M6的源极连接第六节点N6，漏极连接第七晶体管M7的漏极，栅极连接第二时钟信号。第七晶体管M7的源极连接第一电压信号VGL1，漏极连接第六晶体管M6的漏极，栅极连接于第八节点N8。第八晶体管M8的源极连接第一时钟信号，漏极连接于第八节点N8，栅极连接于第六节点N6。第九晶体管M9的源极连接第二时钟信号，漏极连接于第八节点N8，栅极连接第一时钟信号。第十晶体管M10的源极连接第二时钟信号，漏极连接第七节点N7，栅极连接于第八节点N8。第十一晶体管M11，第十一晶体管M11的源极连接于第七节点N7，漏极连接于第二节点N2，栅极连接第二时钟信号。第十二晶体管M12的源极连接第一电压信号VGL1，漏极连接于第二节点N2，栅极连接于第六节点N6。第十三晶体管M13的源极连接于第八节点N8，漏极连接于第十晶体管M10的栅极，栅极连接于第二电压信号VGH1。第十四晶体管M14的源极连接于第六节点N6，漏极连接于第一节点N1，栅极连接于第二电压信号VGH1。第五电容C5的第一极连接于第十三晶体管M13的漏极，第五电容C5的第二极连接于第七节点N7。第十五晶体管M15的源极连接第一电压信号VGL1，漏极连接于第三节点N3，栅极连接于第二节点N2。第十六晶体管M16，第十六晶体管M16的源极连接第二电压信号VGH1，漏极连接于第三节点N3，栅极连接于第一节点N1。第三电容C3的第一极板连接第一电压信号VGL1，第三电容C3的第二极板连接于第二节点N2。第四电容C4的第一极板连接第二时钟信号或者第二电压信号VGH1，第四电容C4的第二极板连接于第一节点N1。
继续参见图23-图25，可选的，第一控制部110还包括第二电容C2，第二电容C2的第一极板连接第三节点N3，第二电容C2的第二极板连接第二电压信号VGH1。
示例性的，图26是本发明实施例提供的又一种移位寄存器的时序图。图26所示时序图适用于图22和图23所示移位寄存器，其中，本级移位寄存器的第三节点N3作为下一级移位寄存器的输入信号IN，且下一级移位寄存器的第三节点N3的信号作为本级即为寄存器的第一输出控制信号CRL。参见图22和图26，图22所示移位寄存器的工作过程如下：
在T1阶段，输入信号IN为低电平，第一时钟信号(CK信号)为高电平，第二时钟信号(XCK信号)为低电平，第五晶体管M5关断，第九晶体管M9关断，第六节点N6保持高电平，第六晶体管M6导通，第八晶体管M8关断，第八节点N8保持低电平，第十晶体管M10导通，将第二时钟信号(XCK信号)传输至第七节点N7，使得第七节点N7为低电平，第十一晶体管M11导通，第七节点N7的信号传输至第二节点N2，使得第二节点N2为低电平，第十五晶体管M15导通，第二电压信号VGH1传输至第三节点N3，使得第三节点N3为高电平，第一晶体管M1导通，第四节点N4为高电平，第三晶体管M3关断，第二节点N2为低电平使得第五节点N5为低电平，第四晶体管M4导通，第四电压信号VGH2传输至输出端，使得输出信号OUT为高电平。
在T2阶段，输入信号IN为低电平，第一时钟信号(CK信号)为低电平，第二时钟信号(XCK信号)为高电平，第五晶体管M5导通，输入信号IN传输至第六节点N6，使得第六节点N6为低电平，第九晶体管M9导通，第一电压信号VGL1传输至第八节点N8，使得第八节点N8为低电平，第十晶体管M10导通，第七节点N7保持高电平，第六晶体管M6关断，第十一晶体管M11关断，第六节点N6控制第十二晶体管M12导通，第二电压信号VGH1传输至第二节点N2，使得第二节点N2为高电平，第十五晶体管M15关断，第二节点N2的高电平传输至第五节点N5，使得第四晶体管M4关断，第十四晶体管M14导通，第六节点N6的信号传输至第一节点N1，第一节点N1为低电平，第一节点N1控制第十六晶体管M16导通，第一电压信号VGL1传输至第三节点N3，使得第三节点N3为低电平，第一晶体管M1导通，第四节点N4为低电平，第三晶体管M3导通，第三电压信号VGL3传输至输出端，使得输出信号OUT为低电平。
T3阶段，输入信号IN为低电平，第一时钟信号(CK信号)为高电平，第二时钟信号(XCK信号)为低电平，第五晶体管M5关断，第九晶体管M9关断，第六节点N6保持低电平，第六晶体管M6导通，第八晶体管M8导通，第一时钟信号(CK信号)的高电平写入第八节点N8，使得第八节点N8为高电平，第十晶体管M10关断，第七节点N7保持高电平，第十一晶体管M11导通，第七节点N7的信号传输至第二节点N2，使得第二节点N2为高电平，第十五晶体管M15关断，第二节点N2的高电平传输至第五节点N5，使得第四晶体管M4关断，第十四晶体管M14导通，第六节点N6的信号传输至第一节点N1，第一节点N1为低电平，第一节点N1控制第十六晶体管M16导通，第一电压信号VGL1传输至第三节点N3，使得第三节点N3为低电平，由于第一输出控制信号CRL和预设节点(第三节点N2)的信号均为低电平，第一晶体管M1关断，第四节点N4在第一输出控制信号CRL的作用下变为电压值更低的低电平，第三晶体管M3持续导通，第三电压信号VGL3传输至输出端，使得输出信号OUT为低电平。
T4阶段，输入信号IN为高电平，第一时钟信号(CK信号)为低电平，第二时钟信号(XCK信号)为高电平，第五晶体管M5导通，输入信号IN传输至第六节点N6，使得第六节点N6为高电平，第九晶体管M9导通，第一电压信号VGL1传输至第八节点N8，使得第八节点N8为低电平，第十晶体管M10导通，第二时钟信号(XCK信号)的信号传输至第七节点N7，使得第七节点N7保持高电平，第六晶体管M6关断，第十一晶体管M11关断，第十二晶体管M12关断，第二节点N2保持高电平，第五节点N5为高电平，第四晶体管M4关断，第十四晶体管M14导通，第六节点N6的信号传输至第一节点N1，第一节点N1为低电平，第一节点N1控制第十六晶体管M16导通，第一电压信号VGL1传输至第三节点N3，使得第三节点N3为低电平，第一晶体管M1关断，第四节点N4保持该电压值更低的低电平，第三晶体管M3持续导通，第三电压信号VGL3传输至输出端，使得输出信号OUT为低电平。
在T5阶段，输入信号IN为高电平，第一时钟信号(CK信号)为高电平，第二时钟信号(XCK信号)为低电平，第五晶体管M5关断，第九晶体管M9关断，第六节点N6保持高电平，第六晶体管M6导通，第八晶体管M8关断，第八节点N8保持低电平，第十晶体管M10导通，将第二时钟信号(XCK信号)传输至第七节点N7，使得第七节点N7为低电平，第十一晶体管M11导通，第七节点N7的信号传输至第二节点N2，使得第二节点N2为低电平，第十五晶体管M15导通，第二电压信号VGH1传输至第三节点N3，使得第三节点N3为高电平，第一晶体管M1导通，第四节点N4为高电平，第三晶体管M3关断，第二节点N2为低电平使得第五节点N5为低电平，第四晶体管M4导通，第四电压信号VGH2传输至输出端，使得输出信号OUT为高电平。
继续参见图26，需要说明的是，第四节点N4、预设节点(第三节点N3)在T2-T4阶段均为低电平信号，并且在T2和T3阶段的交界处，第一输出控制信号CRL从高电平信号跳变为低电平信号，通过第一电容C1的耦合作用使得第四节点N4从低电平信号向电压值更低的低电平信号跳变，从而使得第三晶体管M3打开的更加充分，避免出现拖尾现象。还需要说明的是，在T3阶段-图4阶段，预设节点(第三节点N3)的信号与第一输出控制信号CRL的信号同为低电平信号时，第五电压信号VGL3控制第一晶体管M1关断，如此，可避免第四节点N4的信号变化返回至预设节点，进而避免第四节点N4的信号变化引起预设节点的信号变化。而第三节点N3的信号为下一级移位寄存器的输入，如此，可避免影响下一级移位寄存器的输出。
继续参见23和图26，图23和图22所示移位寄存器的工作时序类似，区别在于，在T2-T4阶段，预设节点(第三节点N3)为低电平信号，第二晶体管M2导通，第一输出控制信号CRL能够通过第一电容C1对第四节点N4起作用，在T1阶段和T5阶段，预设节点(第三节点N3)为低电平信号，第二晶体管M2关断，第一输出控制信号CRL无法传输至第一电容C1。如此，可保证预设节点(第三节点N3)为低电平信号时，才让第一输出控制信号CRL接进本级移位寄存器，其它时间，不允许第一输出控制信号CRL影响第四节点N4的电位，如此，能够保证预设节点(第三节点N3)为高电平信号时电路更加稳定。
示例性的，图27是本发明实施例提供的再一种移位寄存器的时序图。图27所示时序图适用于图24和图25所示移位寄存器，其中，本级移位寄存器的第三节点N3作为下一级移位寄存器的输入信号IN，且下一级移位寄存器的第二节点N2的信号作为本级即为寄存器的第一输出控制信号CRL。参见图24和图27，图24所示移位寄存器的工作过程如下：
在T1阶段，输入信号IN为高电平，第一时钟信号(CK信号)为低电平，第二时钟信号(XCK信号)为高电平，第五晶体管M5导通，输入信号IN传输至第六节点N6，使得第六节点N6为高电平，第九晶体管M9导通，第一电压信号VGL1传输至第八节点N8，使得第八节点N8为低电平，第十晶体管M10导通，将第二时钟信号(XCK信号)的信号传输至第七节点N7，第七节点N7保持高电平，第六晶体管M6关断，第十一晶体管M11关断，第十二晶体管M12关断，第二节点N2保持高电平，第十五晶体管M15关断，第一晶体管M1导通，第二节点N2的高电平传输至第四节点N4，第三晶体管M3关断，第一节点N1保持高电平，第十六晶体管M16关断，第三节点N3保持低电平，第五节点N5保持低电平，第四晶体管M4导通，第四电压信号VGH2传输至输出端，使得输出信号OUT为高电平。
在T2阶段，输入信号IN为高电平，第一时钟信号(CK信号)为高电平，第二时钟信号(XCK信号)为低电平，第五晶体管M5关断，第九晶体管M9关断，第六节点N6保持高电平，第六晶体管M6导通，第八晶体管M8关断，第八节点N8保持低电平，第十晶体管M10导通，将第二时钟信号(XCK信号)传输至第七节点N7，使得第七节点N7为低电平，第十一晶体管M11导通，第七节点N7的信号传输至第二节点N2，使得第二节点N2为低电平，第十五晶体管M15导通，第二电压信号VGH1传输至第三节点N3，使得第三节点N3为高电平，第五节点N5为高电平，第四晶体管M4关断，第二节点N2的低电平使得第一晶体管M1导通，使得第四节点N4为低电平，第三晶体管M3导通，第三电压信号VGL2传输至输出端，使得输出信号OUT为低电平。
在T3阶段，输入信号IN为高电平，第一时钟信号(CK信号)为低电平，第二时钟信号(XCK信号)为高电平，第五晶体管M5导通，输入信号IN传输至第六节点N6，使得第六节点N6为高电平，第九晶体管M9导通，第一电压信号VGL1传输至第八节点N8，使得第八节点N8为低电平，第十晶体管M10导通，将第二时钟信号(XCK信号)传输至第七节点N7，第七节点N7保持高电平，第六晶体管M6关断，第十一晶体管M11关断，第十二晶体管M12关断，第十五晶体管M15关断，第一节点N1保持高电平，第十六晶体管M16关断，第三节点N3保持高电平，第五节点N5保持高电平，第四晶体管M4关断，第二节点N2保持低电平，由于第一输出控制信号CRL和预设节点(第二节点N2)的信号均为低电平，第一晶体管M1关断，第四节点N4在第一输出控制信号CRL的作用下变为电压值更低的低电平，第三晶体管M3持续导通，第三电压信号VGL2传输至输出端，使得输出信号OUT为低电平。
在T4阶段，输入信号IN为低电平，第一时钟信号(CK信号)为高电平，第二时钟信号(XCK信号)为低电平，第五晶体管M5关断，第九晶体管M9关断，第六节点N6保持高电平，第六晶体管M6导通，第八晶体管M8关断，第八节点N8保持低电平，第十晶体管M10导通，将第二时钟信号(XCK信号)传输至第七节点N7，使得第七节点N7为低电平，第十一晶体管M11导通，第七节点N7的信号传输至第二节点N2，使得第二节点N2为低电平，第十五晶体管M15导通，第二电压信号VGH1传输至第三节点N3，使得第三节点N3为高电平，第五节点N5为高电平，第四晶体管M4关断，第一晶体管M1关断，第四节点N4保持该电压值更低的低电平，第三晶体管M3导通，第三电压信号VGL2传输至输出端，使得输出信号OUT为低电平。
在T5阶段，输入信号IN为低电平，第一时钟信号(CK信号)为低电平，第二时钟信号(XCK信号)为高电平，第五晶体管M5导通，输入信号IN传输至第六节点N6，使得第六节点N6为低电平，第九晶体管M9导通，第一电压信号VGL1传输至第八节点N8，使得第八节点N8为低电平，第十晶体管M10导通，将第二时钟信号(XCK信号)传输至第七节点N7，使得第七节点N7保持高电平，第六晶体管M6关断，第十一晶体管M11关断，第六节点N6控制第十二晶体管M12导通，第二电压信号VGH1传输至第二节点N2，使得第二节点N2为高电平，第十五晶体管M15关断，第一晶体管M1导通，第二节点N2的高电平传输至第四节点N4，使得第三晶体管M3关断，第十四晶体管M14导通，第六节点N6的信号传输至第一节点N1，第一节点N1为低电平，第一节点N1控制第十六晶体管M16导通，第一电压信号VGL1传输至第三节点N3，使得第三节点N3为低电平，第五节点N5为低电平，第四晶体管M4导通，第四电压信号VGH2传输至输出端，使得输出信号OUT为高电平。
继续参见图27，需要说明的是，第四节点N4、预设节点(第二节点N2)在T2-T4阶段均为低电平信号，并且在T2和T3阶段的交界处，第一输出控制信号CRL从高电平信号跳变为低电平信号，通过第一电容C1的耦合作用使得第四节点N4从低电平信号向电压值更低的低电平信号跳变，从而使得第三晶体管M3打开的更加充分，避免出现拖尾现象。还需要说明的是，在T3阶段-图4阶段，预设节点(第二节点N2)的信号与第一输出控制信号CRL的信号同为低电平信号时，第五电压信号VGL3控制第一晶体管M1关断，如此，可避免第四节点N4的信号变化返回至预设节点，进而避免第四节点N4的信号变化引起预设节点的信号变化。而第三节点N3的信号为下一级移位寄存器的输入，如此，可避免影响下一级移位寄存器的输出。
继续参见23和图26，图23和图22所示移位寄存器的工作时序类似，区别在于，在T2-T4阶段，预设节点(第二节点N2)为低电平信号，第二晶体管M2导通，第一输出控制信号CRL能够通过第一电容C1对第四节点N4起作用，在T1阶段和T5阶段，预设节点(第二节点N2)为低电平信号，第二晶体管M2关断，第一输出控制信号CRL无法传输至第一电容C1。如此，可保证预设节点(第二节点N2)为低电平信号时，才让第一输出控制信号CRL接进本级移位寄存器，其它时间，不允许第一输出控制信号CRL影响第四节点N4的电位，如此，能够保证预设节点(第二节点N2)为高电平信号时电路更加稳定。
需要注意的是，在上述实施方式中，第M1级移位寄存器中的第一时钟信号为CK信号，第二时钟信号为XCK信号，第M1+1级移位寄存器中的第一时钟信号为XCK信号，第二时钟信号为CK信号，如此交替设置。如图26所示，|M1-M2|＝1时，即M2为M1的下一级或者上一级，此处以M2为M1的下一级为例，当第M1级移位寄存器中的IN信号变为低电平后，第一时钟信号CK信号变为低电平脉冲时，输出信号OUT变为低电平信号，此后，当第M2级移位寄存器中的第一时钟信号XCK信号变为低电平信号时，第M2级移位寄存器的输出信号OUT变为低电平信号，此时第M2级移位寄存器的预设节点的信号也变为低电平信号，其可以作为第M1级移位寄存器的第一输出控制信号CRL，用于拉低第四节点N4的电位。
另外，需要注意，如上文所述，因CK信号与XCK信号的有效脉冲时间不重叠，同时为了充分简化工艺，CK信号与XCK信号的波形往往为相同的波形，只是时序不同，此时，当CK信号与XCK信号各自跳变一次时，移位寄存器向下一级和再下一级移位两次输出信号。结合上文中的分析，当第一时钟信号CK信号或者XCK信号的脉冲周期为S1，输出信号OUT的低电平脉冲的宽度为S2，S2＝a×S1，因为当第一时钟信号经过一个脉冲周期时，CK信号与XCK信号各自跳变一次，那么，当i≤2a时，当第M1级移位寄存器输出低电平的输出信号OUT的时间段的至少部分时间段内，第M2级移位寄存器的预设节点的信号可以为低电平信号，其可以作为第M1级移位寄存器接收的第一输出控制信号，来拉低第四节点N4的电位，保证低电平输出信号OUT的稳定输出。
可选的，驱动电路10的N级移位寄存器中，第M3级移位寄存器的输出信号不作为显示面板的显示区域AA的驱动信号，其余至少一级移位寄存器的输出信号作为显示面板的显示区域AA的驱动信号，其中，1≤M3≤N。
具体的，第M3级的输出信号不作为显示区域AA的驱动信号，其为虚拟移位寄存器。由于驱动电路10中，一级移位寄存器的第一输出控制信号CRL是另一级的预设节点NY的信号，因此，需要在驱动电路10中设置移位寄存器作为虚拟移位寄存器，其作用是为其它级移位寄存器提供第一输出控制信号CRL，不作为显示面板的显示区域AA的驱动信号。例如，在一种特殊的实施方式中，上一级的第一输出控制信号CRL是下一级的预设节点NY的信号，那么需要有一级移位寄存器作为虚拟移位寄存器，来作为为上一级移位寄存器提供第一输出控制信CRL号，此时，M3可以等于N，即最后一级作为虚拟移位寄存器。
基于同上的发明构思，本发明实施例还提供一种显示装置，该显示装置其包括本发明任意实施例所述的显示面板。因此本发明实施例提供的显示装置也具备上述实施例中所描述的有益效果，此处不再赘述。
示例性的，图28为本发明实施例提供的一种显示装置的结构示意图。参照图28，显示装置包括上述实施方式提供的显示面板P。示例性的，显示装置可以包括手机、电脑以及智能可穿戴设备等显示装置，本发明实施例对此不作限定。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (19)

1.一种显示面板，其特征在于，包括：
驱动电路，所述驱动电路包括相互级联的N级移位寄存器，N≥2；
所述移位寄存器包括：
第一控制部和第二控制部；
所述第一控制部至少接收输入信号并至少响应于第一时钟信号，而控制第一节点和第二节点的信号，且所述第一控制部接收第一电压信号和第二电压信号，并响应于所述第一节点和所述第二节点的信号，而控制第三节点的信号，所述第一电压信号为低电平信号，所述第二电压信号为高电平信号；
所述第二控制部包括第一控制单元和第二控制单元；其中，
所述第一控制单元用于接收预设节点的信号和第一输出控制信号，而控制第四节点的信号，所述预设节点为所述第二节点与所述第三节点中的一者；
所述第二控制单元用于接收第三电压信号，并响应于所述第四节点的信号，产生输出信号，或者，所述第二控制单元用于接收第四电压信号，并响应于第五节点的信号，产生输出信号，所述第五节点与所述第二节点和所述第三节点中非预设节点的一者连接，其中，所述第三电压信号为低电平信号，所述第四电压信号为高电平信号；其中，
第M1级所述移位寄存器接收的所述第一输出控制信号为第M2级所述移位寄存器的所述预设节点的信号，1≤M1≤N，1≤M2≤N，1≤|M1-M2|≤i，2≤i≤N-1。
2.根据权利要求1所述的显示面板，其特征在于，
在所述第四节点的信号为低电平信号的至少部分时间段内，所述预设节点的信号与所述第一输出控制信号的信号同为低电平信号。
3.根据权利要求1所述的显示面板，其特征在于，
所述第一时钟信号的脉冲周期为S1，所述输出信号的低电平脉冲的宽度为S2，S2＝a×S1，且i≤2a。
4.根据权利要求1所述的显示面板，其特征在于，
所述第一控制单元包括第一电容，所述第一电容的第一极板用于接收所述第一输出控制信号，第二极板连接于所述第四节点。
5.根据权利要求4所述的显示面板，其特征在于，
所述第一控制单元还包括第一选通单元，所述第一选通单元的一端连接于所述预设节点，另一端连接于所述第四节点，控制端用于接收第五电压信号；其中，
在所述预设节点的信号与所述第一输出控制信号的信号同为低电平信号时，所述第五电压信号控制所述第一选通单元关断。
6.根据权利要求5所述的显示面板，其特征在于，
所述第一选通单元包括第一晶体管，所述第一晶体管的源极连接所述预设节点，漏极连接所述第四节点，栅极接收所述第五电压信号；
在所述预设节点的信号与所述第一输出控制信号的信号同为低电平信号时，所述第五电压信号控制所述第一晶体管关断。
7.根据权利要求6所述的显示面板，其特征在于，
所述第一晶体管为PMOS型晶体管，所述第五电压信号为恒定低电平信号V，且，|V|≤|VGL1|+|Vth|，其中，VGL1为所述第一电压信号，Vth为所述第一晶体管的阈值电压。
8.根据权利要求6所述的显示面板，其特征在于，
所述第五电压信号与所述第一电压信号为相同的信号。
9.根据权利要求4所述的显示面板，其特征在于，
所述第一控制单元还包括第二选通单元，所述第二选通单元的一端连接于所述第四节点，另一端用于接收第一输出控制信号，控制端连接于所述预设节点；其中，所述预设节点为低电平信号时，所述第二选通单元开启。
10.根据权利要求9所述的显示面板，其特征在于，
所述第二选通单元包括第二晶体管，所述第二晶体管的源极用于接收所述第一输出控制信号，漏极连接于所述第四节点，栅极连接于所述预设节点。
11.根据权利要求1所述的显示面板，其特征在于，
所述预设节点为所述第三节点时，所述移位寄存器的输入信号为低电平信号时，所述输出信号为低电平信号。
12.根据权利要求1所述的显示面板，其特征在于，
所述预设节点为所述第二节点时，所述移位寄存器的输入信号为高电平信号时，所述输出信号为低电平信号。
13.根据权利要求1所述的显示面板，其特征在于，
所述驱动电路的N级所述移位寄存器中，第M1级所述移位寄存器的所述第三节点的信号，连接至第M1+1级所述移位寄存器的输入信号端，作为所述第M1+1级所述移位寄存器的所述输入信号，其中，1≤M1≤N。
14.根据权利要求1所述的显示面板，其特征在于，
所述第二控制单元包括第三晶体管和第四晶体管；
所述第三晶体管的源极用于接收所述第三电压信号，漏极连接于输出信号端，栅极连接于所述第四节点；
所述第四晶体管的源极用于接收所述第四电压信号，漏极连接于所述输出信号端，栅极连接于所述第五节点。
15.根据权利要求1所述的显示面板，其特征在于，
所述第一控制部包括第三控制单元、第四控制单元和第五控制单元；其中，
所述第三控制单元用于接收所述输入信号，并响应于所述第一时钟信号而控制第六节点的信号，所述第六节点连接于所述第一节点；
所述第四控制单元用于接收所述第二电压信号，并至少响应于所述输入信号和所述第六节点的信号，而控制第二节点的信号；
所述第五控制单元用于接收所述第一电压信号和第二电压信号，并响应于所述第一节点的信号和所述第二节点的信号，而控制所述第三节点的信号。
16.根据权利要求1所述的显示面板，其特征在于，
第M1级所述移位寄存器接收的所述第一时钟信号与第M1+1级所述移位寄存器接收的所述第一时钟信号的有效脉冲的时间不重叠。
17.根据权利要求1所述的显示面板，其特征在于，
所述第一控制部包括第三控制单元、第四控制单元和第五控制单元；其中，
所述第三控制单元用于接收输入信号并响应于所述第一时钟信号而控制第六节点的信号，所述第六节点连接于所述第一节点；
所述第四控制单元用于接收所述第一电压信号和所述第二电压信号，并响应于所述第六节点的信号、所述第一时钟信号和第二时钟信号而控制所述第二节点的信号；
所述第五控制单元用于接收所述第一电压信号和所述第二电压信号，并响应于所述第一节点的信号和所述第二节点的信号，而控制所述第三节点的信号。
18.根据权利要求1所述的显示面板，其特征在于，
所述驱动电路的N级所述移位寄存器中，第M3级所述移位寄存器的所述输出信号不作为所述显示面板的显示区域的驱动信号，其余至少一级所述移位寄存器的所述输出信号作为所述显示面板的显示区域的驱动信号，其中，1≤M3≤N。
19.一种显示装置，其特征在于，包括权利要求1-18任意一项所述的显示面板。
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