CN105810142A - 移位寄存单元及其驱动方法、移位寄存器电路、显示装置 - Google Patents

移位寄存单元及其驱动方法、移位寄存器电路、显示装置 Download PDF

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Abstract

本发明描述了移位寄存单元及其驱动方法、移位寄存器电路、显示装置，其中移位寄存单元包括：输入单元、上拉单元、防漏流单元、存储单元、耦合单元和输出单元；输入单元将第一电压信号传输至第一节点，以及将第二电压信号传输至第二节点；上拉单元将第二电压信号传输至第一节点，以及将第一电压信号传输至第二节点；防漏流单元用于防止第二节点的电流传输至第三节点；存储单元用于保持第一节点的电位；耦合单元用于耦合第三节点的电位；输出单元将第一电压信号传输至输出端，或者将时钟信号传输至输出端。本发明提供的移位寄存单元使用同一种类型晶体管，工艺步骤少、制造成本较低，同时稳定性好、传输性能优异。

Description

移位寄存单元及其驱动方法、移位寄存器电路、显示装置
技术领域
本发明涉及显示技术领域，特别是涉及一种移位寄存单元及其驱动方法、一种移位寄存器电路、以及一种显示装置。
背景技术
现有技术提供的显示面板中，通常将移位寄存器与栅极线连接，移位寄存器向栅极线输出移位信号，从而逐行导通与栅极线连接的薄膜晶体管开关，进而将数据信号逐行写入像素单元中，实现显示面板的自动行扫描。移位寄存器一般由多个移位寄存单元级联而成。移位寄存单元的作用为将输入的单个脉冲信号移位二分之一个周期后输出。
现有技术提供的移位寄存单元一般使用组合了N型晶体管(NMOS)和P型晶体管(PMOS)的互补金属氧化物半导体电路(CMOS：ComplementaryMOS)。但同时制作N型晶体管和P型晶体管两者，会导致制作互补金属氧化物半导体电路(CMOS：ComplementaryMOS)的工艺步骤过多、制造成本较高的问题。
发明内容
有鉴于此，本发明提供一种移位寄存单元及其驱动方法、一种移位寄存器电路、一种显示装置。
本发明提供了一种移位寄存单元，包括：输入单元、上拉单元、防漏流单元、存储单元、耦合单元和输出单元；所述输入单元包括第一控制端，用于响应第一脉冲信号，将第一电压信号传输至第一节点，以及将第二电压信号传输至第二节点；所述上拉单元包括第二控制端，用于响应第二脉冲信号，将所述第二电压信号传输至所述第一节点，以及响应所述第一节点的信号，将所述第一电压信号传输至所述第二节点；所述防漏流单元用于响应所述第二电压信号，防止所述第二节点的电流传输至第三节点；所述存储单元用于保持所述第一节点的电位；所述耦合单元用于耦合所述第三节点的电位；所述输出单元包括输入端和输出端，用于响应所述第一节点的信号，将所述第一电压信号传输至所述输出端，或者用于响应所述第三节点的信号，将时钟信号传输至所述输出端。
本发明还提供了一种移位寄存单元的驱动方法，用于驱动本发明提供的移位寄存单元，包括：在第一时刻，向所述第一控制端、所述输入端输入第一电平，向所述第二控制端输入第二电平；在第二时刻，向所述输入端输入所述第一电平，向所述第一控制端、所述第二控制端输入所述第二电平；在第三时刻，向所述第一控制端、所述输入端输入所述第二电平，向所述第二控制端输入所述第一电平；在第四时刻，向所述第一控制端、所述第二控制端输入所述第二电平，向所述输入端输入所述第一电平。
本发明还提供一种移位寄存器电路，包括N个级联的本发明提供的移位寄存单元，其中，N为大于等于2的正整数。
本发明还提供一种显示装置，应用本发明提供的移位寄存单元以及本发明提供的驱动方法。
本发明提供的移位寄存器的稳定性好、传输性能优异。在本发明的一些实施例中，本发明提供的移位寄存单元使用同一种类型晶体管，可以减少制程，简化制作工艺，提高制作效率，降低制造成本，同时稳定性好、传输性能优异。
附图说明
图1是本发明提供的移位寄存单元的一个实施例的电路结构示意图；
图2是本发明提供的移位寄存单元的另一个实施例的电路结构示意图；
图3是本发明提供的移位寄存器电路的一个实施例的结构示意图；
图4是图2所示实施例中的电路结构的一个工作时序图。
具体实施方式
为使本发明的上述目的、特征和优点能够更为明显易懂，下面将结合附图和实施例对本发明做进一步说明。
需要说明的是，在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施方式的限制。
请参考图1，图1是本发明提供的移位寄存单元的一个实施例的电路结构示意图。移位寄存单元100，包括输入单元10、上拉单元20、防漏流单元30、存储单元40、耦合单元50和输出单元60；输入单元10包括第一控制端IN，用于响应第一脉冲信号，将第一电压信号VGH传输至第一节点N1，以及将第二电压信号VGL传输至第二节点N2；上拉单元20包括第二控制端NEXT，用于响应第二脉冲信号，将第二电压信号VGL传输至第一节点N1，以及响应第一节点N1的信号，将第一电压信号VGH传输至第二节点N2；防漏流单元30用于响应第二电压信号VGL，防止第二节点N2的电流传输至第三节点N3；存储单元40用于保持第一节点N1的电位；耦合单元50用于耦合第三节点N3的电位；输出单元60包括输入端CLK和输出端OUT，用于响应第一节点N1的信号，将第一电压信号VGH传输至输出端OUT，或者用于响应第三节点N3的信号，将时钟信号传输至输出端OUT。
本实施例提供的移位寄存单元中，因为第三节点N3的信号控制输出单元60的输出信号，防漏流单元30可以防止第二节点N2的电流传输至第三节点N3，保持输出单元60的稳定输出；耦合单元50可以耦合第三节点N3的电位，进一步保持了输出单元60的稳定输出。因此本发明提供的移位寄存器的稳定性好、传输性能优异。
请参考图2，图2是本发明提供的移位寄存单元的另一个实施例的电路结构示意图。移位寄存单元200中，输入单元10包括第一晶体管T1和第二晶体管T2，其中，第一晶体管T1的栅极连接至第一控制端IN以接收第一脉冲信号，第一晶体管T1的第一极接收第一电压信号VGH，第一晶体管T1的第二极连接至第一节点N1；第二晶体管T2的栅极连接至第一控制端IN以接收第一脉冲信号，第二晶体管T2的第一极接收第二电压信号VGL，第二晶体管T2的第二极连接至第二节点N2。
上拉单元20包括第三晶体管T3和第四晶体管T4，其中，第三晶体管T3的栅极连接至第一节点N1，第三晶体管T3的第一极接收第一电压信号VGH，第三晶体管T3的第二极连接至第二节点N2；第四晶体管T4的栅极连接至第二控制端NEXT以接收第二脉冲信号，第四晶体管T4的第一极接收第二电压信号VGL，第四晶体管T4的第二极连接至第一节点N1。
防漏流单元30包括第五晶体管T5，第五晶体管T5的栅极接收第二电压信号VGL，第五晶体管T5的第一极连接至第二节点N2，第五晶体管T5的第二极连接至第三节点N3。
存储单元40包括第一电容C1，第一电容C1的第一极板接收第一电压信号VGH，第一电容C1的第二极板连接至第一节点N1。
耦合单元50包括第二电容C2，第二电容C2的第一极板连接至第三节点N3，第二电容C2的第二极板连接至输出端OUT。
输出单元60包括第六晶体管T6和第七晶体管T7，其中，第六晶体管T6的栅极连接至第一节点N1，第六晶体管T6的第一极接收第一电压信号VGH，第六晶体管T6的第二极连接至输出端OUT；第七晶体管T7的栅极连接至第三节点N3，第七晶体管T7的第一极连接至输入端CLK以接收时钟信号，第七晶体管T7的第二极连接至输出端OUT。
本实施例提供的移位寄存单元中，当第三晶体管T3打开时，第一电压信号VGH传输至第二节点N2，防漏流单元30的第五晶体管T5可以防止第二节点N2的电流传输至第三节点N3；因为第三节点N3的信号控制输出单元60中的第七晶体管T7的打开与关闭，当第七晶体管T7打开时，输入端CLK的时钟信号传输至输出端OUT；因此防漏流单元30的第五晶体管T5可以保持输出单元60的稳定输出；耦合单元50的第二电容C2具有耦合作用，可以耦合第三节点N3的电位，将第三节点N3的电位拉至更低或者更高，进一步保持了输出单元60的七晶体管T7的稳定打开与关闭，从而保持输出单元60的稳定输出。因此本发明提供的移位寄存器的稳定性好、传输性能优异。
根据晶体管的沟道的掺杂方式的不同，晶体管的种类包括P型晶体管或者N型晶体管。在一些可选的实现方式中，图2实施例提供的移位寄存单元中，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7均为P型晶体管，或者均为N型晶体管。需要说明的是，图2实施例提供的移位寄存单元中，仅以P型晶体管为例对本发明提供的移位寄存单元进行说明。本实施例提供的移位寄存单元采用了同一类型的晶体管，可以减少制程，简化制作工艺，提高制作效率，降低制造成本，同时稳定性好、传输性能优异。
在一些可选的实现方式中，第一电压信号VGH的电压高于第二电压信号VGL的电压。第一电压信号VGH和第二电压信号VGL是一种稳定的直流信号。
根据晶体管使用的半导体材料的不同，晶体管的种类包括非晶硅(AmorphousSiliconα-Si)晶体管、低温多晶硅(LowTemperaturePoly-Silicon)晶体管或者氧化物半导体(IndiumGalliumZincOxide)晶体管。在一些可选的实现方式中，图2实施例提供的移位寄存单元中，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7均为非晶硅晶体管、或者均为低温多晶硅晶体管、或者均为氧化物半导体晶体管。
本发明实施例还提供了一种包含上述移位寄存单元的移位寄存器电路，请参考图3，图3是本发明提供的移位寄存器电路的一个实施例的结构示意图。移位寄存器300中，包括N个级联的移位寄存单元，其中，VSR(1)、VSR(2)、VSR(3)、VSR(4)、…、VSR(N-1)、VSR(N)分别表示第一级移位寄存单元、第二级移位寄存单元、第三级移位寄存单元、第四级移位寄存单元、…、第(N-1)级移位寄存单元和第N级移位寄存单元。其中，N为大于等于2的正整数。每一级移位寄存单元可以为以上结合图1或者图2中描述的移位寄存单元。
在一些可选的实现方式中，第M级的第二控制端NEXT电连接第M+1级的输出端OUT，第M级的第一控制端IN电连接第M－1级的输出端OUT，其中M为正整数且2≤M≤N－1。
请参考图4，本发明还提供一种移位寄存单元的驱动方法，用于驱动本发明提供的移位寄存单元，其中IN表示第一控制端IN输入的信号，CLK表示输入端CLK输入的信号，NEXT表示向第二控制端NEXT输入的信号，OUT表示输出端OUT输出的信号，本实施例提供的驱动方法包括：在第一时刻Ⅰ，向第一控制端IN输入第一电平，向第二控制端NEXT、输入端CLK输入第二电平；在第二时刻Ⅱ，向输入端CLK输入第一电平，向第一控制端IN、第二控制端NEXT输入第二电平；在第三时刻Ⅲ，向第一控制端IN、输入端CLK输入第二电平，向第二控制端NEXT输入第一电平；在第四时刻Ⅳ，向第一控制端IN、第二控制端NEXT输入第二电平，向输入端CLK输入第一电平。本实施例中，以第一电平为低电平，第二电平为高电平为例，对本发明提供的移位寄存单元的驱动方法进行说明；在本发明的其他实施例中，第一电平可以为高电平，第二电平可以为低电平。
下面以本发明提供的移位寄存单元中的晶体管均为P型晶体管，第一电压信号VGH为高电压，第二电压信号VGL为低电压，且第一电平为低电平、第二电平为高电平为例，对本发明提供的一种移位寄存单元的驱动方法进行详细说明。请结合参考图2和图4：
在第一时刻Ⅰ，向第二控制端NEXT输入高电平，第四晶体管T4关闭；向第一控制端IN输入低电平，第一晶体管T1和第二晶体管T2打开，第一晶体管T1将第一电压信号VGH传输至第一节点N1，此时第一节点N1的高电位控制第三晶体管T3和第六晶体管T6关闭；第二晶体管T2将第二电压信号VGL传输至第二节点N2；第二电压信号VGL控制第五晶体管T5打开，第二节点N2的低电位传输至第三节点N3，第三节点N3的低电位控制第七晶体管T7打开，输入端CLK输入的高电平传输至输出端OUT。
在第二时刻Ⅱ，向第一控制端IN输入高电平，第一晶体管T1和第二晶体管T2关闭，向第二控制端NEXT输入高电平，第四晶体管T4关闭；由于第一电容C1的保持作用，第一节点N1的电位仍为高电位，第三晶体管T3和第六晶体管T6保持关闭状态；在第一时刻Ⅰ，第三节点N3的电位为低电位，在第二时刻Ⅱ，由于第二电容C2的保持作用，第三节点N3的电位被拉至更低，因此第七晶体管T7完全打开，输入端CLK输入的低电位稳定传输至输出端OUT。
在第三时刻Ⅲ，向第一控制端IN输入高电平，第一晶体管T1和第二晶体管T2关闭；向第二控制端NEXT输入低电平，第四晶体管T4打开，第四晶体管T4将第二电压信号VGL传输至第一节点N1，此时刻第一节点N1为低电位，第三晶体管T3和第六晶体管T6打开；第三晶体管T3将第一电压信号VGH传输至第二节点N2，第二电压信号VGL控制第五晶体管T5打开，此时刻第二节点N2的高电位通过第五晶体管T5传输至第三节点N3，此时刻第三节点N3的高电位控制第七晶体管T7关闭；第六晶体管T6将第一电压信号VGH传输至输出端OUT。
在第四时刻Ⅳ，向第一控制端IN输入高电平，第一晶体管T1和第二晶体管T2关闭；向第二控制端NEXT输入高电平，第四晶体管T4关闭；由于第一电容C1的保持作用，第一节点N1的电位仍为低电位，第三晶体管T3和第六晶体管T6保持打开状态；由于第二电容C2的保持作用，第三节点N3的电位仍为高电位，因此第七晶体管T7关闭；第六晶体管T6将第一电压信号VGH传输至输出端OUT。
需要说明的是，为了保证信号的完整性，图4所示的工作时序图中，各电平信号间有一定间隔，可以避免信号输入错误。可以理解的是，各电平信号间的间隔不是必要的，本发明对此不做限制。本实施例提供的移位寄存单元的驱动方法中，在第一时刻Ⅰ，第三节点N3的电位为低电位，在第二时刻Ⅱ，由于第二电容C2的保持作用，第三节点N3的电位被拉至更低，因此第七晶体管T7完全打开，输入端CLK输入的低电位可以稳定传输至输出端OUT。第二时刻Ⅱ，当第三晶体管T3打开时，第一电压信号VGH传输至第二节点N2，防漏流单元30的第五晶体管T5可以防止第二节点N2的电流传输至第三节点N3；因为第三节点N3的信号控制输出单元60中的第七晶体管T7的打开与关闭，当第七晶体管T7打开时，输入端CLK的时钟信号传输至输出端OUT；因此防漏流单元30的第五晶体管T5可以保持输出单元60的稳定输出。
本发明还提供一种显示装置，应用本发明提供的移位寄存单元以及本发明提供的驱动方法。本发明提供的显示装置可以包括电视、手机、电脑等。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (14)

1.一种移位寄存单元，其特征在于，包括：
输入单元、上拉单元、防漏流单元、存储单元、耦合单元和输出单元；
所述输入单元包括第一控制端，用于响应第一脉冲信号，将第一电压信号传输至第一节点，以及将第二电压信号传输至第二节点；
所述上拉单元包括第二控制端，用于响应第二脉冲信号，将所述第二电压信号传输至所述第一节点，以及响应所述第一节点的信号，将所述第一电压信号传输至所述第二节点；
所述防漏流单元用于响应所述第二电压信号，防止所述第二节点的电流传输至第三节点；
所述存储单元用于保持所述第一节点的电位；
所述耦合单元用于耦合所述第三节点的电位；
所述输出单元包括输入端和输出端，用于响应所述第一节点的信号，将所述第一电压信号传输至所述输出端，或者用于响应所述第三节点的信号，将时钟信号传输至所述输出端。
2.如权利要求1所述的移位寄存单元，其特征在于，所述输入单元包括第一晶体管和第二晶体管，其中，
所述第一晶体管的栅极连接至所述第一控制端以接收所述第一脉冲信号，所述第一晶体管的第一极接收所述第一电压信号，所述第一晶体管的第二极连接至所述第一节点；
所述第二晶体管的栅极连接至所述第一控制端以接收所述第一脉冲信号，所述第二晶体管的第一极接收所述第二电压信号，所述第二晶体管的第二极连接至所述第二节点。
3.如权利要求2所述的移位寄存单元，其特征在于，所述上拉单元包括第三晶体管和第四晶体管，其中，
所述第三晶体管的栅极连接至所述第一节点，所述第三晶体管的第一极接收所述第一电压信号，所述第三晶体管的第二极连接至所述第二节点；
所述第四晶体管的栅极连接至所述第二控制端以接收所述第二脉冲信号，所述第四晶体管的第一极接收所述第二电压信号，所述第四晶体管的第二极连接至所述第一节点。
4.如权利要求3所述的移位寄存单元，其特征在于，所述防漏流单元包括第五晶体管，所述第五晶体管的栅极接收所述第二电压信号，所述第五晶体管的第一极连接至所述第二节点，所述第五晶体管的第二极连接至所述第三节点。
5.如权利要求4所述的移位寄存单元，其特征在于，所述存储单元包括第一电容，所述第一电容的第一极板接收所述第一电压信号，所述第一电容的第二极板连接至所述第一节点。
6.如权利要求5所述的移位寄存单元，其特征在于，所述耦合单元包括第二电容，所述第二电容的第一极板连接至所述第三节点，所述第二电容的第二极板连接至所述输出端。
7.如权利要求6所述的移位寄存单元，其特征在于，所述输出单元包括第六晶体管和第七晶体管，其中，
所述第六晶体管的栅极连接至所述第一节点，所述第六晶体管的第一极接收所述第一电压信号，所述第六晶体管的第二极连接至所述输出端；
所述第七晶体管的栅极连接至所述第三节点，所述第七晶体管的第一极连接至所述输入端以接收所述时钟信号，所述第七晶体管的第二极连接至所述输出端。
8.如权利要求1所述的移位寄存单元，其特征在于，所述第一电压信号的电压高于所述第二电压信号的电压。
9.如权利要求7所述的移位寄存单元，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管和所述第七晶体管均为P型晶体管，或者均为N型晶体管。
10.如权利要求7所述的移位寄存单元，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管和所述第七晶体管均为非晶硅晶体管、或者均为低温多晶硅晶体管、或者均为氧化物半导体晶体管。
11.一种移位寄存器电路，该移位寄存器电路包括N个级联的如权利要求1所述的移位寄存单元，其中，N为大于等于2的正整数。
12.如权利要求11所述的移位寄存器电路，其特征在于，所述多个级的第M级的所述第二控制端电连接第M+1级的所述输出端，所述多个级的第M级的所述第一控制端电连接第M－1级的所述输出端，其中M为正整数且2≤M≤N－1。
13.一种移位寄存单元的驱动方法，用于驱动如权利要求1-10任一项所述的移位寄存单元，其特征在于，包括：
在第一时刻，向所述第一控制端输入第一电平，向所述第二控制端、所述输入端输入第二电平；
在第二时刻，向所述输入端输入所述第一电平，向所述第一控制端、所述第二控制端输入所述第二电平；
在第三时刻，向所述第一控制端、所述输入端输入所述第二电平，向所述第二控制端输入所述第一电平；
在第四时刻，向所述第一控制端、所述第二控制端输入所述第二电平，向所述输入端输入所述第一电平。
14.一种显示装置，应用如权利要求1-10任一项所述的移位寄存单元和权利要求13所述的驱动方法。
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