CN112687227A - 显示面板和显示装置 - Google Patents

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Abstract

本发明公开了一种显示面板和显示装置，涉及显示技术领域，显示面板包括：驱动电路，驱动电路包括相互级联的N级移位寄存器，N≥2；移位寄存器包括：第一控制单元；第二控制单元；第三控制单元；第四控制单元，第四控制单元用于接收第三电压信号和第四电压信号，并响应于第二节点的信号和第四节点的信号，产生输出信号；其中，第三电压信号为高电平信号，第四电压信号为低电平信号；第一电压信号的电位高于第三电压信号的电位，和/或第二电压信号的电位低于第四电压信号的电位。本发明解决了现有技术中移位寄存器不能满足像素电路对于不同信号的不同电压需求的问题。

Description

显示面板和显示装置
技术领域
本发明涉及显示技术领域，更具体地，涉及一种显示面板和显示装置。
背景技术
目前，显示技术被广泛应用于电视、手机以及公共信息的显示，为人们的日常生活及工作带来了巨大的便利。现有技术中，用于显示画面的显示面板中都需要采用扫描驱动电路来给像素电路提供驱动信号，以控制显示面板实现运行扫描的功能，使得输入到显示面板的图像数据能够实时刷新，从而实现动态显示。
但是，现有的扫描驱动电路不能满足像素电路对于不同信号的不同电压需求。
发明内容
有鉴于此，本发明提供了一种显示面板和显示装置，以解决现有技术中移位寄存器不能满足像素电路对于不同信号的不同电压需求的问题。
本发明提供一种显示面板，包括：驱动电路，驱动电路包括相互级联的N级移位寄存器，N≥2；移位寄存器包括：第一控制单元，第一控制单元用于接收输入信号并响应于第一时钟信号而控制第一节点的信号；第二控制单元，第二控制单元用于接收第一电压信号和第二电压信号，并响应于第一节点的信号、第一时钟信号、第二时钟信号而控制第二节点的信号；第三控制单元，第三控制单元用于接收第一电压信号和第二电压信号，并响应于第二节点的信号和第三节点的信号，控制第四节点的信号，其中，第三节点与第一节点连接，第一电压信号为高电平信号，第二电压信号为低电平信号；第四控制单元，第四控制单元用于接收第三电压信号和第四电压信号，并响应于第二节点的信号和第四节点的信号，产生输出信号；其中，第三电压信号为高电平信号，第四电压信号为低电平信号；第一电压信号的电位高于第三电压信号的电位，和/或第二电压信号的电位低于第四电压信号的电位。
基于同一思想，本发明还提供了一种显示装置，该显示装置包括上述显示面板。
与现有技术相比，本发明提供的显示面板和显示装置，至少实现了如下的有益效果：
本发明提供的显示面板中，通过第一控制单元、第二控制单元和第三控制单元基于输入信号、第一时钟信号、第二时钟信号、第一电压信号和第二电压信号控制第二节点的信号和第四节点的信号，第四控制单元用于接收第三电压信号和第四电压信号，并响应于第一控制单元、第二控制单元和第三控制单元所控制的第二节点的信号和第四节点的信号，产生输出信号，即第一控制单元、第二控制单元和第三控制单元为移位寄存器中控制部分，起到控制作用。第四控制单元为移位寄存器中输出部分，用于生成输出信号。第四控制单元所接收的电压信号(第三电压信号和第四电压信号)与第一控制单元、第二控制单元和第三控制单元所接收的电压信号(第一电压信号和第二电压信号)为分开设置，即移位寄存器中控制部分的电压信号与输出部分的电压信号分开设置，从而第四控制单元所接收的电压信号可针对显示面板中像素电路对于不同信号的需求进行设置，可选择性的输出所需要的信号，提升驱动电路所输出信号的灵活性。
并且，由于第一电压信号的电位高于第三电压信号的电位，和/或，第二电压信号的电位低于第四电压信号的电位，因此，可以提高第四控制单元生成的输出信号的波形稳定性，从而提高驱动电路所输出信号的稳定性。
当然，实施本发明的任一产品不必特定需要同时达到以上所述的所有技术效果。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
被结合在说明书中并构成说明书的一部分的附图示出了本发明的实施例，并且连同其说明一起用于解释本发明的原理。
图1是本发明提供的一种显示面板的平面示意图；
图2是本发明提供的一种驱动电路的结构示意图；
图3是本发明提供的一种移位寄存器的框架结构示意图；
图4是本发明提供的一种移位寄存器的电路示意图；
图5是本发明提供的另一种移位寄存器的电路示意图；
图6是本发明提供的又一种移位寄存器的电路示意图；
图7是本发明提供的又一种移位寄存器的电路示意图；
图8是本发明提供的又一种移位寄存器的电路示意图；
图9是本发明提供的又一种移位寄存器的电路示意图；
图10是本发明提供的又一种移位寄存器的电路示意图；
图11是本发明提供的又一种移位寄存器的电路示意图；
图12是本发明提供的移位寄存器的一种驱动时序图；
图13是本发明提供的移位寄存器的另一种驱动时序图；
图14是本发明提供的另一种驱动电路的结构示意图；
图15是本发明提供的又一种驱动电路的结构示意图；
图16是本发明提供的一种像素电路的电路示意图；
图17是本发明提供的另一种像素电路的电路示意图；
图18是本发明提供的另一种显示面板的平面示意图；
图19是本发明提供的又一种显示面板的平面示意图；
图20是本发明提供的一种显示装置的平面示意图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。
在这里示出和讨论的所有例子中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它例子可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
图1是本发明提供的一种显示面板的平面示意图，参考图1，本实施例提供一种显示面板，包括：驱动电路100和多个像素200，每个像素200中都设有一个像素电路210。驱动电路100通过信号线与像素电路210相连，来向像素电路210提供驱动信号，以使像素电路210驱动像素200发光，进行画面的显示。
需要说明的是，图1中仅以一种显示面板的结构为例进行说明，图1中示例性的示出了驱动电路200位于显示面板的一侧，在本发明其他实施例中，驱动电路200还可以位于显示面板的两侧，本发明在此不再赘述。
图2是本发明提供的一种驱动电路的结构示意图，图3是本发明提供的一种移位寄存器的框架结构示意图，参考图2和图3，本发明实施例中，显示面板中驱动电路100包括相互级联的N级移位寄存器110，N≥2；
驱动电路100中的移位寄存器110包括第一控制单元10、第二控制单元20、第三控制单元30和第四控制单元40。
其中，第一控制单元10用于接收输入信号IN并响应于第一时钟信号CK而控制第一节点N1的信号；
第二控制单元20用于接收第一电压信号VGH1和第二电压信号VGL1，并响应于第一节点N1的信号、第一时钟信号CK、第二时钟信号XCK而控制第二节点N2的信号；
第三控制单元30用于接收第一电压信号VGH1和第二电压信号VGL1，并响应于第二节点N2的信号和第三节点N3的信号，控制第四节点N4的信号，其中，第三节点N3与第一节点N1连接，第一电压信号VGH1为高电平信号，第二电压信号VGL1为低电平信号；
第四控制单元40用于接收第三电压信号VGH2和第四电压信号VGL2，并响应于第二节点N2的信号和第四节点N4的信号，产生输出信号OUT；其中，第三电压信号VGH2为高电平信号，第四电压信号VGL2为低电平信号；第一电压信号VGH1的电位高于第三电压信号VGH2的电位，和/或，第二电压信号VGL1的电位低于第四电压信号VGL2的电位。
具体的，本发明实施例中，通过第一控制单元10、第二控制单元20和第三控制单元30基于输入信号IN、第一时钟信号CK、第二时钟信号XCK、第一电压信号VGH1和第二电压信号VGL1控制第二节点N2的信号和第四节点N4的信号，第四控制单元40用于接收第三电压信号VGH2和第四电压信号VGL2，并响应于第一控制单元10、第二控制单元20和第三控制单元30所控制的第二节点N2的信号和第四节点N4的信号，产生输出信号OUT，即第一控制单元10、第二控制单元20和第三控制单元30为移位寄存器110中控制部分，起到控制作用。第四控制单元40为移位寄存器110中输出部分，用于生成输出信号。第四控制单元40所接收的电压信号(第三电压信号VGH2和第四电压信号VGL2)与第一控制单元10、第二控制单元20和第三控制单元30所接收的电压信号(第一电压信号VGH1和第二电压信号VGL1)为分开设置，即移位寄存器110中控制部分的电压信号与输出部分的电压信号分开设置，从而第四控制单元40所接收的电压信号可针对显示面板中像素电路对于不同信号的需求进行设置，可选择性的输出所需要的信号，提升驱动电路100所输出信号的灵活性。
且，由于第一电压信号VGH1的电位高于第三电压信号VGH2的电位，和/或，第二电压信号VGL1的电位低于第四电压信号VGL2的电位，因此，可以提高第四控制单元40生成的输出信号OUT的波形稳定性，从而提高驱动电路100所输出信号的稳定性。
图4是本发明提供的一种移位寄存器的电路示意图，参考图4，可选的，其中，第四控制单元40包括第一晶体管M1和第二晶体管M2；
第一晶体管M1接收第三电压信号VGH2，第二晶体管M2接收第四电压信号VGL2，而产生输出信号OUT。
具体的，第四控制单元40包括第一晶体管M1和第二晶体管M2，第一晶体管M1接收第三电压信号VGH2，第二晶体管M2接收第四电压信号VGL2，而产生输出信号OUT，分别通过第一晶体管M1和第二晶体管M2对输出信号OUT进行控制，当第一晶体管M1导通时，输出信号OUT为第三电压信号VGH2，当第二晶体管M2导通时，输出信号OUT为第四电压信号VGL2。
继续参考图4，可选的，其中，第一晶体管M1和第二晶体管M2均为PMOS晶体管；
第一晶体管M1的源极连接第三电压信号VGH2，漏极连接输出信号OUT，栅极连接于第四节点N4；
第二晶体管M2的源极连接第四电压信号VGL2，漏极连接输出信号OUT，栅极连接于第二节点N2。
具体的，当第四节点N4为低电平时，第一晶体管M1导通，将第三电压信号VGH2传输至第一晶体管M1的漏极，生成输出信号OUT。当第四节点N4为高电平时，第一晶体管M1关断。当第二节点N2为低电平时，第二晶体管M2导通，将第四电压信号VGL2传输至第二晶体管M2的漏极，生成输出信号OUT。当第二节点N2为高电平时，第二晶体管M2关断。即输出信号OUT的高电平由第四节点N4决定，输出信号OUT的低电平由第二节点N2决定。
图5是本发明提供的另一种移位寄存器的电路示意图，参考图5，可选的，其中，第一晶体管M1与第二晶体管M2均为NMOS晶体管；
第一晶体管M1的源极连接第三电压信号VGH2，漏极连接输出信号OUT，栅极连接于第二节点N2；
第二晶体管M2的源极连接第四电压信号VGL2，漏极连接输出信号OUT，栅极连接于第四节点N4。
具体的，当第二节点N2为低电平时，第一晶体管M1关断。当第二节点N2为高电平时，第一晶体管M1导通，将第三电压信号VGH2传输至第一晶体管M1的漏极，生成输出信号OUT。当第四节点N4为低电平时，第二晶体管M2关断。当第四节点N4为高电平时，第二晶体管M2导通，将第四电压信号VGL2传输至第二晶体管M2的漏极，生成输出信号OUT。即输出信号OUT的高电平由第二节点N2决定，输出信号OUT的低电平由第四节点N4决定。
图6是本发明提供的又一种移位寄存器的电路示意图，参考图6，可选的，其中，第一晶体管M1与第二晶体管M2均为PMOS晶体管；
第一晶体管M1的源极连接第三电压信号VGH2，漏极连接输出信号OUT，栅极连接于第二节点N2；
第二晶体管M2的源极连接第四电压信号VGL2，漏极连接输出信号OUT，栅极连接于第四节点N4。
具体的，当第二节点N2为低电平时，第一晶体管M1导通，将第三电压信号VGH2传输至第一晶体管M1的漏极，生成输出信号OUT。当第二节点N2为高电平时，第一晶体管M1关断。当第四节点N4为低电平时，第二晶体管M2导通，将第四电压信号VGL2传输至第二晶体管M2的漏极，生成输出信号OUT。当第四节点N4为高电平时，第二晶体管M2关断。即输出信号OUT的高电平由第二节点N2决定，输出信号OUT的低电平由第四节点N4决定。
图7是本发明提供的又一种移位寄存器的电路示意图，参考图7，可选的，其中，第一晶体管M1与第二晶体管M2均为NMOS晶体管；
第一晶体管M1的源极连接第三电压信号VGH2，漏极连接输出信号OUT，栅极连接于第四节点N4；
第二晶体管M2的源极连接第四电压信号VGL2，漏极连接输出信号OUT，栅极连接于第二节点N2。
具体的，当第四节点N4为低电平时，第一晶体管M1关断。当第四节点N4为高电平时，第一晶体管M1导通，将第三电压信号VGH2传输至第一晶体管M1的漏极，生成输出信号OUT。当第二节点N2为低电平时，第二晶体管M2关断。当第二节点N2为高电平时，第二晶体管M2导通，将第四电压信号VGL2传输至第二晶体管M2的漏极，生成输出信号OUT。即输出信号OUT的高电平由第四节点N4决定，输出信号OUT的低电平由第二节点N2决定。
在上述任一实施例的基础上，本发明一些实施例中，为了保证第二节点N2和第四节点N4的电位的稳定性，保证输出信号OUT的稳定性，可选的，第四控制单元40还包括第一电容C1和第二电容C2。
图8是本发明提供的又一种移位寄存器的电路示意图，参考图8，第一电容C1的第一极板连接第二电压信号VGL1，第一电容C1的第二极板连接第四节点N4。第二电容C2的第一极板连接第二节点N2，第二电容C2的第二极板连接于第四电压信号VGL2。
图9是本发明提供的又一种移位寄存器的电路示意图，参考图9，第一电容C1的第一极板连接第二电压信号VGL1，第一电容C1的第二极板连接第四节点N4。第二电容C2的第一极板连接第二节点N2，第二电容C2的第二极板连接于第三电压信号VGH2。
图10是本发明提供的又一种移位寄存器的电路示意图，参考图9和图10，第一电容C1的第一极板连接第二电压信号VGL1，第一电容C1的第二极板连接第四节点N4。第二电容C2的第一极板连接第二节点N2，第二电容C2的第二极板连接于第三电压信号VGH2。
图11是本发明提供的又一种移位寄存器的电路示意图，参考图11，第一电容C1的第一极板连接第二电压信号VGL1，第一电容C1的第二极板连接第四节点N4。第二电容C2的第一极板连接第二节点N2，第二电容C2的第二极板连接于第四电压信号VGL2。
在本申请的其他实施方式中，第一电容C1的第二极板连接第四节点N4，第一电容C1的第一极板的连接方式可以调节，第一极板连接于第一电压信号VGH1、第二电压信号VGL1、第三电压信号VGH2、第四电压信号VGL2中以及输出信号OUT中的一者，通过固定电位或者输出信号来稳定第四节点N4的电位。
第二电容C2的第一极板连接第二节点N2，第二电容C2的第二极板的连接方式可以调节，第二极板连接于第一电压信号VGH1、第二电压信号VGL1、第三电压信号VGH2、第四电压信号VGL2中以及输出信号OUT中的一者，通过固定电位或者输出信号来稳定第二节点N2的电位。
在上述任一实施例的基础上，如图8至图11所示，可选的，其中，第一控制单元10包括：第五晶体管M5，第五晶体管M5的源极连接输入信号IN，漏极连接于第一节点N1，栅极连接第一时钟信号CK。
第二控制单元20包括：第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12和第五电容C5，其中，第六晶体管M6的源极连接第一节点N1，漏极连接第七晶体管M7的漏极，栅极连接第二时钟信号XCK；第七晶体管M7的源极连接第一电压信号VGH1，漏极连接第六晶体管M6的漏极，栅极连接于第五节点N5；第八晶体管M8的源极连接第一时钟信号CK，漏极连接于第五节点N5，栅极连接于第一节点N1；第九晶体管M9的源极连接第二时钟信号XCK，漏极连接于第五节点N5，栅极连接第一时钟信号CK；第十晶体管M10的源极连接第二时钟信号XCK，漏极连接第六节点N6，栅极连接于第五节点N5；第十一晶体管M11的源极连接于第六节点N6，漏极连接于第二节点N2，栅极连接第二时钟信号XCK；第十二晶体管M12的源极连接第一电压信号VGH1，漏极连接于第二节点N2，栅极连接于第三节点N3；第五电容C5的第一极连接于第五节点N5，第五电容C5的第二极连接于第六节点N6。
在上述任一实施例的基础上，如图8至图11所示，可选的，其中，第二控制单元20还包括第十三晶体管M13和第十四晶体管M14。
其中，第十三晶体管M13的源极连接于第五节点N5，漏极连接于第十晶体管M10的栅极，栅极连接于第二电压信号VGL1；第十四晶体管M14的源极连接于第一节点N1，漏极连接于第三节点N3，栅极连接于第二电压信号VGL1。
在上述任一实施例的基础上，如图8至图11所示，可选的，其中，第三控制单元30包括第三晶体管M3和第四晶体管M4。
其中，第三晶体管M3的源极连接第一电压信号VGH1，漏极连接于第四节点N4，栅极连接于第二节点N2；第四晶体管M4的源极连接第二电压信号VGL1，漏极连接于第四节点N4，栅极连接于第三节点N3。
由于第一晶体管M1和第二晶体管M2为输出晶体管，为了保证输出信号OUT的稳定性，对第一晶体管M1和第二晶体管M2输出性能的要求更高，因此，本发明一些实施例中，为了提高第一晶体管M1和第二晶体管M2的输出性能，第一晶体管M1的沟道区的宽长比大于第三晶体管M3的沟道区的宽长比，和/或，第二晶体管M2的沟道区的宽长比大于第四晶体管M4的沟道区的宽长比。
在上述任一实施例的基础上，如图8至图11所示，可选的，其中，第三控制单元30还包括第三电容C3和第四电容C4。
其中，第三电容C3的第一极板连接第一电压信号VGH1，第三电容C3的第二极板连接于第二节点N2；第四电容C4的第一极板连接第二时钟信号XCK或者第二电压信号VGL1，第四电容C4的第二极板连接于第三节点N3。
由于第一电容C1和第二电容C2的作用是稳定第二节点N2和第四节点N4的电位，进而稳定输出信号OUT，因此，第一电容C1和第二电容C2的电容需要足够大，才能保证第二节点N2和第四节点N4的电位不会轻易产生波动。
基于此，在本发明一些实施例中，第一电容C1的电容值和第二电容C2的电容值大于第三电容C3的电容值，且大于第四电容C4的电容值。当然，本发明并不仅限于此，在另一些实施例中，为了简化制作工艺，也可以令第一电容C1的电容值、第二电容C2的电容值、第三电容C3的电容值和第四电容C4的电容值相等。
可选的，本发明的另一些实施例中，为了保证第二节点N2和第四节点N4的电位的稳定性，也可以令第五电容C5的电容值小于第一电容C1的电容值，且小于第二电容C2的电容值。且由于第二节点N2和第四节点N4的稳定性会影响输出信号OUT的稳定性，而第五节点N5的稳定性对输出信号OUT的稳定性影响不大，因此，第五电容C5可以设置的小一些，以节省空间。
可选的，本发明的另一些实施例中，第五电容C5的电容值小于第三电容C3的电容值，且小于第四电容C4的电容值。可进一步将第五电容C5可以设置的更小一些，以节省空间。
下面结合移位寄存器中各信号的时序图，对本发明所述的移位寄存器的工作过程进行说明。
图12是本发明提供的移位寄存器的一种驱动时序图，请结合图8和图12。
在T1阶段，输入信号IN为高电平，第一时钟信号CK为低电平，第五晶体管M5导通，输入信号IN传输至第一节点N1，使得第一节点N1为高电平，第九晶体管M9导通，第二电压信号VGL1传输至第五节点N5，使得第五节点N5为低电平，第十晶体管M10导通，第二时钟信号XCK为高电平，第六节点N6保持高电平，第六晶体管M6关断，第十一晶体管M11关断，第十二晶体管M12关断，第二节点N2保持高电平，第二晶体管M2关断，第三晶体管M3关断，第三节点N3保持高电平，第四晶体管M4关断，第四节点N4保持低电平，第一晶体管M1导通，第三电压信号VGH2传输至输出端，使得输出信号OUT为高电平。
在T2阶段，输入信号IN为高电平，第一时钟信号CK为高电平，第五晶体管M5关断，第九晶体管M9关断，第一节点N1保持高电平，第二时钟信号XCK为低电平，第六晶体管M6导通，第八晶体管M8关断，第五节点N5保持低电平，第十晶体管M10导通，将第二时钟信号XCK传输至第六节点N6，使得第六节点N6为低电平，第十一晶体管M11导通，第六节点N6的信号传输至第二节点N2，使得第二节点N2为低电平，第三晶体管M3导通，第一电压信号VGH1传输至第四节点N4，使得第四节点N4为高电平，第一晶体管M1关断，第二晶体管M2导通，第四电压信号VGL2传输至输出端，使得输出信号OUT为低电平。
在T3阶段，输入信号IN为高电平，第一时钟信号CK为低电平，第五晶体管M5导通，输入信号IN传输至第一节点N1，使得第一节点N1为高电平，第九晶体管M9导通，第二电压信号VGL1传输至第五节点N5，使得第五节点N5为低电平，第十晶体管M10导通，第二时钟信号XCK为高电平，第六节点N6保持高电平，第六晶体管M6关断，第十一晶体管M11关断，第十二晶体管M12关断，第三晶体管M3关断，第三节点N3保持高电平，第四晶体管M4关断，第四节点N4保持高电平，第一晶体管M1关断，第二节点N2保持低电平，第二晶体管M2导通，第四电压信号VGL2传输至输出端，使得输出信号OUT为低电平。
在T4阶段，输入信号IN为低电平，第一时钟信号CK为高电平，第五晶体管M5关断，第九晶体管M9关断，第一节点N1保持高电平，第二时钟信号XCK为低电平，第六晶体管M6导通，第八晶体管M8关断，第五节点N5保持低电平，第十晶体管M10导通，将第二时钟信号XCK传输至第六节点N6，使得第六节点N6为低电平，第十一晶体管M11导通，第六节点N6的信号传输至第二节点N2，使得第二节点N2为低电平，第三晶体管M3导通，第一电压信号VGH1传输至第四节点N4，使得第四节点N4为高电平，第一晶体管M1关断，第二晶体管M2导通，第四电压信号VGL2传输至输出端，使得输出信号OUT为低电平。
在T5阶段，输入信号IN为低电平，第一时钟信号CK为低电平，第五晶体管M5导通，输入信号IN传输至第一节点N1，使得第一节点N1为低电平，第九晶体管M9导通，第二电压信号VGL1传输至第五节点N5，使得第五节点N5为低电平，第十晶体管M10导通，第二时钟信号XCK为高电平，第六节点N6保持高电平，第六晶体管M6关断，第十一晶体管M11关断，第一节点N1控制第十二晶体管M12导通，第一电压信号VGH1传输至第二节点N2，使得第二节点N2为高电平，第三晶体管M3关断，第二晶体管M2关断，第十四晶体管M14导通，第一节点N1的信号传输至第三节点N3，第三节点N3为低电平，第三节点N3控制第四晶体管M4导通，第二电压信号VGL1传输至第四节点N4，使得第四节点N4为低电平，第一晶体管M1导通，第三电压信号VGH2传输至输出端，使得输出信号OUT为高电平。
图9所示的移位寄存器中，虽然第一晶体管M1和第二晶体管M2的类型与图8所示的移位寄存器中的第一晶体管M1和第二晶体管M2的类型不同，但是，在T1阶段至T5阶段，第一节点N1、第二节点N2、第三节点N3、第四节点N4和第五节点N5的电平都与上述过程相同，图9中第一晶体管M1输入的电压信号与图8中第一晶体管M1输入的电压信号不同，图9中第二晶体管M2输入的电压信号与图8中第二晶体管M2输入的电压信号也不同，因此，图9中输出信号OUT的电平与图8中输出信号OUT的电平相同。即图9所示的移位寄存器中各节点的信号的时序图也如图12所示。
图10所示的移位寄存器中，仅第一晶体管M1和第二晶体管M2的连接节点与图8所示的连接节点不同，因此，在T1阶段至T5阶段，第一节点N1、第二节点N2、第三节点N3、第四节点N4和第五节点N5的电平都与上述过程相同，其不同之处仅在于输出信号OUT的电平。如图12所示，输出信号OUT的电平变化状态与第二节点N2的电平变化状态相同。图13是本发明提供的移位寄存器的另一种驱动时序图，请结合图10和图13，输出信号OUT的电平变化状态与第四节点N4的电平变化状态相同。
图11所示的移位寄存器中，虽然第一晶体管M1和第二晶体管M2的类型与图10所示的移位寄存器中的第一晶体管M1和第二晶体管M2的类型不同，但是，在T1阶段至T5阶段，第一节点N1、第二节点N2、第三节点N3、第四节点N4和第五节点N5的电平都与上述过程相同，图11中第一晶体管M1输入的电压信号与图10中第一晶体管M1输入的电压信号不同，图11中第二晶体管M2输入的电压信号与图10中第二晶体管M2输入的电压信号也不同，因此，图11中输出信号OUT的电平与图10中输出信号OUT的电平相同。即图11所示的移位寄存器中各节点的信号的时序图也如图13所示。
需要说明的是，由于第一晶体管M1和第二晶体管M2分别在第四节点N4和第二节点N2的控制下产生输出信号OUT，而第二节点N2和第四节点N4的高电平信号和低电平信号，分别为第一电压信号VGH1和第二电压信号VGL1，即第四控制单元40的而控制信号为第一电压信号VGH1和第二电压信号VGL1，而第四控制单元40的接收信号为第三电压信号VGH2和第四电压信号VGL2，因此，当第一电压信号VGH1的电位高于第三电压信号VGH2的电位，和/或，第二电压信号VGL1的电位低于第四电压信号VGL2的电位时，可以使得第四控制单元40的控制信号具有比接收信号更高的电平或者更低的电平。
当第一晶体管M1和第二晶体管M2为PMOS晶体管时，当接收低电平时，控制信号的电平比接收的低电平信号还低时，能够保证PMOS晶体管工作于较饱和状态，从而保证输出信号OUT的稳定性，减弱信号输出的拖尾现象。另外，当控制信号为更高的高电平时，若PMOS晶体管接收的电平也为高电平时，能够充分保证PMOS的晶体管关闭，充分减小漏电的风险，因此，本发明实施例中，能够充分提升输出波形的稳定性，避免拖尾以及漏电流等问题的发生。
同样，当第一晶体管M1和第二晶体管M2为NMOS晶体管时，当接收高电平时，控制信号的电平比接收的高电平信号还高时，能够保证NMOS晶体管工作于较饱和状态，从而保证输出信号OUT的稳定性，减弱信号输出的拖尾现象。另外，当控制信号为更低的低电平时，若NMOS晶体管接收的电平也为低电平时，能够充分保证NMOS晶体管关闭，充分减小漏电的风险，因此，本发明实施例中，能够充分提升输出波形的稳定性，避免拖尾以及漏电流等问题的发生。
在图8和图10所示的移位寄存器的基础上，可选的，其中，第二晶体管M2的沟道区的宽长比大于或者等于第一晶体管M1的沟道区的宽长比。
具体的，由于第二晶体管M2为连接第四电压信号VGL2的晶体管，当将第四电压信号VGL2传输至输出端，使得输出信号OUT为低电平时，第二节点N2的电位为低电位，对于PMOS晶体管而言，当源极与栅极同为低电位时，为了保证PMOS晶体管输出的低电平信号即输出信号OUT的稳定性，需要尽可能地提升PMOS晶体管的输出能力，而由于PMOS晶体管沟道区的宽长比越大，PMOS晶体管的输出能力越强，因此，需要适当增大PMOS晶体管沟道区的宽长比。
而对于第一晶体管M1而言，其连接的第三电压信号VGH2为高电平信号，当第四节点N4为低电平时，PMOS晶体管工作于较为饱和的状态，充分开启，因此，对于其输出能力的要求小于第二晶体管M2，其宽长比可以适当设置得小一些。
基于此，本发明一些实施例中，可以令第二晶体管M2的沟道区的宽长比大于第一晶体管M1的沟道区的宽长比，同样，为了简化制作工艺，也可以令第二晶体管M2的沟道区的宽长比等于第一晶体管M1的沟道区的宽长比。
当然，在图9和图11所示的移位寄存器的基础上，本发明的一些实施例中，第二晶体管M2的沟道区的宽长比也可以大于或者等于第一晶体管M1的沟道区的宽长比，原因与上述原因类似，在此不再赘述。
在图8所示的移位寄存器的基础上，可选的，其中，第一电容C1的电容值小于或者等于第二电容C2的电容值。
由于第二电容C2的第二极板连接于第四电压信号VGL2，第二电容C2的第一极板连接第二节点N2，第二晶体管M2的源极连接第四电压信号VGL2，栅极连接于第二节点N2，当第二晶体管M2为PMOS晶体管时，第二节点N2为低电平信号时，第二晶体管M2的输出不稳定。通过增大第二电容C2的电容值，可以提高第二节点N2电位的稳定性。此时，可以设置第一电容C1的电容值小于第二电容C2的电容值。当然，为了简化生产工艺，也可以设置第一电容C1的电容值等于第二电容C2的电容值。
在图9-图11所示的移位寄存器的基础上，本发明的一些实施例中，第一电容C1的电容值也可以小于或者等于第二电容C2的电容值，在此不再赘述。
继续参考图1、图2和图8，可选的，其中，该驱动电路包括N级移位寄存器，即包括N个级联的移位寄存器ASG1至ASGN。该驱动电路的N级移位寄存器中，第M级移位寄存器的第四节点N4的信号，连接至第M+1级移位寄存器的输入信号端，作为第M+1级移位寄存器的输入信号，其中，1≤M≤N。
具体的，驱动电路中，上一级移位寄存器的第四节点N4的信号Next作为下一级移位寄存器的输入信号IN，将每一级移位寄存器的输出信号OUT作为驱动信号输入到像素电路中。但是，本发明并不仅限于此，在另一些实施例中，如图13所示，当输出信号OUT与第四节点N4的变化状态相同时，也可以将第M级移位寄存器的输出信号OUT，作为第M+1级移位寄存器的输入信号IN，将第四节点N4的信号Next作为驱动信号输入到像素电路中。
继续参考图1和图2，可选的，其中，显示面板还包括：
第一电压信号线XVGH1，为驱动电路提供第一电压信号VGH1；
第二电压信号线XVGL1，为驱动电路提供第二电压信号VGL1；
第三电压信号线XVGH2，为驱动电路提供第三电压信号VGH2；
第四电压信号线XVGL2，为驱动电路提供第四电压信号VGL2。
由于第三电压信号VGH2与第四电压信号VGL2用于产生输出信号OUT，而输出信号OUT是用于为显示面板的显示区AA的像素电路210提供驱动信号，因此，为了尽量节省驱动电路100的空间，避免走线过长，可以设置第三电压信号线XVGH2与第四电压信号线XVGL2位于靠近显示区AA的一侧。
基于此，本发明一些实施例中，第三电压信号线XVGH2与第四电压信号线XVGL2中的至少一者位于第一电压信号线XVGH1与第二电压信号线XVGL1中的至少一者朝向显示面板的显示区的一侧。
继续参考图2，可选的，其中，第一电压信号线XVGH1、第二电压信号线XVGL1、第三电压信号线XVGH2和第四电压信号线XVGL2均位于驱动电路100背离显示面板的显示区AA的一侧。并且，第三电压信号线XVGH2与第四电压信号线XVGL2均位于第一电压信号线XVGH1与第二电压信号线XVGL1靠近显示区AA的一侧或者说朝向显示面板的显示区AA的一侧，以最大化地节省驱动电路100的空间，缩短走线长度。
当然，本发明并不仅限于此，可选的，如图14所示，图14是本发明提供的另一种驱动电路的结构示意图，其中，第一电压信号线XVGH1与第二电压信号线XVGL1位于驱动电路背离显示面板的显示区AA的一侧；第三电压信号线XVGH2与第四电压信号线XVGL2位于驱动电路朝向显示面板的显示区AA的一侧，以进一步节省驱动电路11的空间，缩短走线长度。
由于第一电压信号VGH1的电位高于第三电压信号VGH2的电位，和/或，第二电压信号VGL1的电位低于第四电压信号VGL2的电位，因此，第一电压信号线XVGH1与第二电压信号线XVGL1上承载的电压值更大，若其线宽较小，则电阻较大，其上电压的损失会更大。因此，可选的，第一电压信号线XVGH1与第二电压信号线XVGL1中的至少一者的线宽大于第三电压信号线XVGH2与第四电压信号线XVGL2中的至少一者的线宽。
由于移位寄存器中，第一晶体管M1与第二晶体管M2生成输出信号OUT，第一晶体管M1与第二晶体管M2一般为宽长比较大的晶体管，因此，为了进一步减小显示面板的边框，缩小驱动电路100的空间，可选的，参考图15，图15是本发明提供的又一种驱动电路的结构示意图，其中，移位寄存器110沿第一方向X1相互级联，第一晶体管M1与第二晶体管M2沿第二方向X2排列，其中，第一方向X1平行于第二方向X2。
继续参考图1，可选的，其中，显示面板包括像素电路210，驱动电路100通过第一驱动信号线120为像素电路210提供第一驱动信号，第一驱动信号为输出信号OUT。
图16是本发明提供的一种像素电路的电路示意图，图17是本发明提供的另一种像素电路的电路示意图，参考图16和图17，像素电路包括驱动晶体管T0。其中，图16中的驱动晶体管T0为PMOS晶体管，图17中的驱动晶体管T0为NMOS晶体管。当然，像素驱动电路还包括其他晶体管T1至T6以及其他信号输入端，本发明在此不再赘述。
其中，驱动晶体管T0的栅极耦接至第一驱动信号线120，第一驱动信号即移位寄存器的输出信号OUT用于选择性地对驱动晶体管T0的栅极进行复位，使得驱动晶体管T0的栅极初始化。
移位寄存器的输出信号OUT为图16中的V0(Vref/Vbias)，晶体管T5和晶体管T2导通时，移位寄存器的输出信号OUT即V0(Vref/Vbias)被传输到驱动晶体管T0的栅极，对驱动晶体管T0的栅极进行复位。
移位寄存器的输出信号OUT为图17中的Vobs/Vini，晶体管T4和晶体管T2导通时，移位寄存器的输出信号OUT即Vobs/Vini被传输到驱动晶体管T0的栅极，对驱动晶体管T0的栅极进行复位。
当驱动晶体管T0为PMOS晶体管时，栅极复位主要是给栅极一个低电平信号。但是，为了实现显示面板的高频刷新，栅极复位信号不宜过低，以缩短图16中N1’节点在数据写入阶段的充电时间，因此，第四电压信号VGL2的电压绝对值VGL2需要设置得更小一些。而第三电压信号VGH2的电压绝对值VGH2对应的是非复位阶段，要求其为相对较高的电平，以保证在非复位阶段，驱动晶体管T0的栅极免受该信号的影响，因此，对于PMOS晶体管而言，VGH2可以适当设置得更高一些，对于NMOS晶体管而言，电平情况恰好相反，但原理相同。
基于此，可选的，其中，第一电压信号VGH1的电压绝对值为VGH1，第二电压信号VGL1的电压绝对值为VGL1，第三电压信号VGH2的电压绝对值为VGH2，第四电压信号VGL2的电压绝对值为VGL2；其中，当驱动晶体管T0为PMOS晶体管，则∣VGH1-VGH2|≤|VGL1-VGL2|；或者，当驱动晶体管T0为NMOS晶体管，则∣VGH1-VGH2|≥|VGL1-VGL2|。
进一步地，对于PMOS晶体管而言，若|VGL1-VGL2|≥VGL2，比如VGH1为9V，VGL2仅为4V，则|VGL1-VGL2|比VGL2还大，则可以使得复位阶段，驱动晶体管T0栅极的电位不至于为太低的电位，保证了驱动晶体管T0平稳运行。对于NMOS晶体管而言，电平情况恰好相反，但原理相同。
基于此，可选的，其中，当驱动晶体管T0为PMOS晶体管时，∣VGH1-VGH2|≤VGH2，且|VGL1-VGL2|≥VGL2；或者，当驱动晶体管为NMOS晶体管，则∣VGH1-VGH2|≥VGH2，且|VGL1-VGL2|≤VGL2。
继续参考图16和图17，可选的，其中，像素电路包括数据写入模块211、补偿模块212、复位模块213；
数据写入模块211连接于驱动晶体管T0的源极；
补偿模块212连接于驱动晶体管T0的栅极和漏极之间；
复位模块213连接于驱动晶体管T0的漏极；
像素电路的工作过程包括复位阶段和偏置阶段，在复位阶段，复位模块213与补偿模块212均开启，驱动晶体管T0的栅极接收复位信号；在偏置阶段，复位模块213开启，且补偿模块212关断，驱动晶体管T0的漏极接收偏置信号。
具体的，当移位寄存器的输出信号OUT为图16中的V0(Vref/Vbias)时，在复位阶段，输出信号OUT即复位信号用于对驱动晶体管T0的栅极进行复位；在偏置阶段，复位模块213开启，输出信号OUT即偏置信号用于对图16中的N3’节点充电，使得图16中的N3’节点的电位高于图16中N1’节点的电位，避免驱动晶体管T0中存在从N1’节点流向N3’节点的漏电流，而导致N1’节点的电位下降，影响显示面板的显示。
当移位寄存器的输出信号OUT为图17中的Vobs/Vini时，在复位阶段，输出信号OUT即复位信号用于对驱动晶体管T0的栅极进行复位；在偏置阶段，输出信号OUT即偏置信号用于对图17中的调节N3’节点的电位，以使图17中的N3’节点的电位低于图17中N1’节点的电位。与图16不同之处在于，复位信号和偏置信号的电平不同。
继续参考图16，可选的，其中，复位信号为第四电压信号VGL2，偏置信号为第三电压信号VGH2，或者说，复位信号为第四电压信号VGL2生成的输出信号OUT，偏置信号为第三电压信号VGH2生成的输出信号OUT。
具体的，在图16所示的像素电路的发光阶段，可能存在驱动晶体管T0的栅极N1’节点的电位高于漏极N3’节点的电位的情形，比如N2’节点为4.6V，N1’节点为3V，N3’节点有可能为2V，对于PMOS晶体管，如此时间较长之后，会影响PMOS晶体管的稳定性，因此，需要在非发光阶段设置偏置阶段，通过偏置信号将N3’节点的电位抬高，从而消除发光阶段的上述影响，为了充分实现这一过程，偏置信号的高电平信号VGH2需要尽量高一些，而复位信号的低电平信号VGL2可以不需要设置得过低，因此，可以设置∣VGH1-VGH2|≤|VGL1-VGL2|。
或者，继续参考图17，驱动晶体管为NMOS晶体管，复位信号为第三电压信号VGH2，偏置信号为第四电压信号VGL2。或者说，复位信号为第三电压信号VGH2生成的输出信号OUT，偏置信号为第四电压信号VGL2生成的输出信号OUT。
具体的，在图17所示的像素电路的发光阶段，可能存在驱动晶体管T0的栅极N1’节点的电位低于漏极N3’节点的电位的情形，比如N3’节点为4.6V，N1’节点为3V，对于NMOS晶体管，如此时间较长之后，会影响NMOS晶体管的稳定性，因此，需要在非发光阶段设置偏置阶段，通过偏置信号将N3’节点的电位拉低，从而消除发光阶段的上述影响，为了充分实现这一过程，偏置信号的低电平信号VGL2需要尽量低一些，而复位信号的高电平信号VGH2可以不需要设置得过低，因此，可以设置∣VGH1-VGH2|≥|VGL1-VGL2|。
图18是本发明提供的另一种显示面板的平面示意图，参考图18，可选的，其中，显示面板还包括发光元件220，发光元件220包括阴极、阳极以及位于阴极和阳极之间的发光层。驱动电路100通过第二驱动信号线130为像素电路210提供第二驱动信号，第二驱动信号为输出信号OUT；其中，
发光元件220的阳极耦接至第二驱动信号线130，第二驱动信号即输出信号OUT用于选择性地为发光元件220进行复位。
具体的，移位寄存器的输出信号OUT为图16中的Vini，晶体管T4导通时，移位寄存器的输出信号OUT即Vini被传输到发光元件220的阳极，对发光元件220的阳极进行复位。
或者，移位寄存器的输出信号OUT为图17中的VAR，晶体管T5导通时，移位寄存器的输出信号OUT即VAR被传输到发光元件220的阳极，对发光元件220的阳极进行复位。
本发明实施例中，第一电压信号VGH1的电压绝对值为VGH1，第二电压信号VGH2的电压绝对值为VGL1，第三电压信号VGH3的电压绝对值为VGH2，第四电压信号VGH4的绝对值为VGL2。由于发光元件220阳极的复位信号一般为低电平，因此，可选的，∣VGH1-VGH2|≤|VGL1-VGL2|。
并且，由于一些应用场景中，复位信号的电位不能太低，因此，可选的，其中，∣VGH1-VGH2|≤VGH2，且|VGL1-VGL2|≥VGL2。
上述实施例中，仅以显示面板包括一个驱动电路为例进行说明，本发明并不仅限于此，图19是本发明提供的又一种显示面板的平面示意图，参考图19，可选的，其中，显示面板包括第一驱动电路140和第二驱动电路150，第一驱动电路140中包括相互级联的N1级移位寄存器，第二驱动电路150中包括相互级联的N2级移位寄存器，N1≥2，N2≥2。
其中，第一驱动电路140中的第三电压信号与第二驱动电路150中的第三电压信号中的至少一者的电位高于另一者的电位；和/或，第一驱动电路140中的第四电压信号与第二驱动电路150中的第四电压信号中的至少一者的电位低于另一者的电位，以使第一驱动电路140的输出信号和第二驱动电路150的输出信号的电压不同，以满足像素电路210中不同信号的不同电压需求。
继续参考图19，可选的，其中，显示面板还包括像素电路210，第一驱动电路140为像素电路210提供第三驱动信号，第二驱动电路150为像素电路210提供第四驱动信号，即第一驱动电路140的输出信号为像素电路210的第三驱动信号，第二驱动电路150的输出信号为像素电路210的第四驱动信号。其中，第三驱动信号与第四驱动信号为不同的驱动信号，如为电压不同的复位信号，以满足像素电路210中不同信号的不同电压需求。当然，本发明并不仅限于此，在另一些实施例中，第三驱动信号与第四驱动信号还可以为时序不同的信号，以向像素电路210提供时序不同的两个信号。如，第三驱动信号与第四驱动信号中一个为复位信号，另一个为扫描信号。
在一些可选实施例中，请参考图20，图20是本发明提供的一种显示装置的平面示意图，本实施例提供的显示装置1000，包括本发明上述实施例提供的显示面板000。图20实施例仅以手机为例，对显示装置1000进行说明，可以理解的是，本发明实施例提供的显示装置1000还可以是电脑、电视、车载显示装置等其他具有显示功能的显示装置1000，本发明对此不作具体限制。本发明实施例提供的显示装置1000，具有本发明实施例提供的显示面板100的有益效果，具体可以参考上述各实施例对于显示面板000的具体说明，本实施例在此不再赘述。
通过上述实施例可知，本发明提供的显示面板和显示装置，至少实现了如下的有益效果：
本发明提供的显示面板中，通过第一控制单元、第二控制单元和第三控制单元基于输入信号、第一时钟信号、第二时钟信号、第一电压信号和第二电压信号控制第二节点的信号和第四节点的信号，第四控制单元用于接收第三电压信号和第四电压信号，并响应于第一控制单元、第二控制单元和第三控制单元所控制的第二节点的信号和第四节点的信号，产生输出信号，即第一控制单元、第二控制单元和第三控制单元为移位寄存器中控制部分，起到控制作用。第四控制单元为移位寄存器中输出部分，用于生成输出信号。第四控制单元所接收的电压信号(第三电压信号和第四电压信号)与第一控制单元、第二控制单元和第三控制单元所接收的电压信号(第一电压信号和第二电压信号)为分开设置，即移位寄存器中控制部分的电压信号与输出部分的电压信号分开设置，从而第四控制单元所接收的电压信号可针对显示面板中像素电路对于不同信号的需求进行设置，可选择性的输出所需要的信号，提升驱动电路所输出信号的灵活性。
并且，由于第一电压信号的电位高于第三电压信号的电位，和/或，第二电压信号的电位低于第四电压信号的电位，因此，可以提高第四控制单元生成的输出信号的波形稳定性，从而提高驱动电路所输出信号的稳定性。
虽然已经通过例子对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上例子仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (33)

1.一种显示面板，其特征在于，包括：
驱动电路，所述驱动电路包括相互级联的N级移位寄存器，N≥2；
所述移位寄存器包括：
第一控制单元，所述第一控制单元用于接收输入信号并响应于第一时钟信号而控制第一节点的信号；
第二控制单元，所述第二控制单元用于接收第一电压信号和第二电压信号，并响应于所述第一节点的信号、所述第一时钟信号、第二时钟信号而控制第二节点的信号；
第三控制单元，所述第三控制单元用于接收所述第一电压信号和第二电压信号，并响应于所述第二节点的信号和第三节点的信号，控制第四节点的信号，其中，所述第三节点与所述第一节点连接，所述第一电压信号为高电平信号，所述第二电压信号为低电平信号；
第四控制单元，所述第四控制单元用于接收第三电压信号和第四电压信号，并响应于所述第二节点的信号和所述第四节点的信号，产生输出信号；其中，
所述第三电压信号为高电平信号，所述第四电压信号为低电平信号；
所述第一电压信号的电位高于所述第三电压信号的电位，和/或
所述第二电压信号的电位低于所述第四电压信号的电位。
2.根据权利要求1所述的显示面板，其特征在于，
所述第四控制单元包括第一晶体管和第二晶体管；
所述第一晶体管接收所述第三电压信号，所述第二晶体管接收所述第四电压信号，而产生所述输出信号。
3.根据权利要求2所述的显示面板，其特征在于，
所述第一晶体管与所述第二晶体管均为PMOS晶体管；
所述第一晶体管的源极连接所述第三电压信号，漏极连接所述输出信号，栅极连接于所述第四节点；
所述第二晶体管的源极连接所述第四电压信号，漏极连接所述输出信号，栅极连接于所述第二节点。
4.根据权利要求2所述的显示面板，其特征在于，
所述第一晶体管与所述第二晶体管均为NMOS晶体管；
所述第一晶体管的源极连接所述第三电压信号，漏极连接所述输出信号，栅极连接于所述第二节点；
所述第二晶体管的源极连接所述第四电压信号，漏极连接所述输出信号，栅极连接于所述第四节点。
5.根据权利要求2所述的显示面板，其特征在于，
所述第一晶体管与所述第二晶体管均为PMOS晶体管；
所述第一晶体管的源极连接所述第三电压信号，漏极连接所述输出信号，栅极连接于所述第二节点；
所述第二晶体管的源极连接所述第四电压信号，漏极连接所述输出信号，栅极连接于所述第四节点。
6.根据权利要求2所述的显示面板，其特征在于，
所述第一晶体管与所述第二晶体管均为NMOS晶体管；
所述第一晶体管的源极连接所述第三电压信号，漏极连接所述输出信号，栅极连接于所述第四节点；
所述第二晶体管的源极连接所述第四电压信号，漏极连接所述输出信号，栅极连接于所述第二节点。
7.根据权利要求2所述的显示面板，其特征在于，
所述第四控制单元还包括第一电容和第二电容；
所述第一电容的第一极板连接所述第一电压信号、第二电压信号、第三电压信号或者第四电压信号中的一者，所述第一电容的第二极板连接于所述第四节点；
所述第二电容的第一极板连接所述第二节点，所述第二电容的第二极板连接所述输出信号或者所述第一电压信号、第二电压信号、第三电压信号或者第四电压信号中的一者。
8.根据权利要求7所述的显示面板，其特征在于，
所述第一电容的电容值小于或者等于所述第二电容的电容值。
9.根据权利要求2所述的显示面板，其特征在于，
所述第二晶体管的沟道区的宽长比大于或者等于所述第一晶体管的沟道区的宽长比。
10.根据权利要求1所述的显示面板，其特征在于，
所述驱动电路的N级所述移位寄存器中，第M级所述移位寄存器的所述第四节点的信号，连接至第M+1级所述移位寄存器的输入信号端，作为所述第M+1级所述移位寄存器的所述输入信号，其中，1≤M≤N。
11.根据权利要求1所述的显示面板，其特征在于，
所述显示面板包括像素电路，所述驱动电路通过第一驱动信号线为所述像素电路提供第一驱动信号，所述第一驱动信号为所述输出信号；其中，
所述像素电路包括驱动晶体管，所述驱动晶体管的栅极耦接至所述第一驱动信号线，所述第一驱动信号用于选择性地对所述驱动晶体管的栅极进行复位。
12.根据权利要求11所述的显示面板，其特征在于，
所述第一电压信号的电压绝对值为VGH1，所述第二电压信号的电压绝对值为VGL1，所述第三电压信号的电压绝对值为VGH2，所述第四电压信号的电压绝对值为VGL2；其中，
所述驱动晶体管为PMOS晶体管，则∣VGH1-VGH2|≤|VGL1-VGL2|；或者，
所述驱动晶体管为NMOS晶体管，则∣VGH1-VGH2|≥|VGL1-VGL2|。
13.根据权利要求12所述的显示面板，其特征在于，
所述驱动晶体管为PMOS晶体管，则
∣VGH1-VGH2|≤VGH2，且|VGL1-VGL2|≥VGL2；或者，
所述驱动晶体管为NMOS晶体管，则
∣VGH1-VGH2|≥VGH2，且|VGL1-VGL2|≤VGL2。
14.根据权利要求11所述的显示面板，其特征在于，
所述像素电路包括数据写入模块、补偿模块、复位模块；
所述数据写入模块连接于所述驱动晶体管的源极；
所述补偿模块连接于所述驱动晶体管的栅极和漏极之间；
所述复位模块连接于所述驱动晶体管的漏极；
所述像素电路的工作过程包括复位阶段和偏置阶段，在所述复位阶段，所述复位模块与所述补偿模块均开启，所述驱动晶体管的栅极接收复位信号；在所述偏置阶段，所述复位模块开启，且所述补偿模块关断，所述驱动晶体管的漏极接收所述偏置信号。
15.根据权利要求14所述的显示面板，其特征在于，
所述驱动晶体管为PMOS晶体管，所述复位信号为所述第四电压信号，所述偏置信号为所述第三电压信号；或者，
所述驱动晶体管为NMOS晶体管，所述复位信号为所述第三电压信号，所述偏置信号为所述第四电压信号。
16.根据权利要求1所述的显示面板，其特征在于，
所述显示面板还包括发光元件，所述驱动电路通过第二驱动信号线为所述像素电路提供第二驱动信号，所述第二驱动信号为所述输出信号；其中，
所述发光元件的阳极耦接至所述第二驱动信号线，所述第二驱动信号用于选择性地为所述发光元件进行复位。
17.根据权利要求16所述的显示面板，其特征在于，
所述第一电压信号的电压绝对值为VGH1，所述第二电压信号的电压绝对值为VGL1，所述第三电压信号的电压绝对值为VGH2，所述第四电压信号的绝对值为VGL2；其中，
∣VGH1-VGH2|≤|VGL1-VGL2|。
18.根据权利要求16所述的显示面板，其特征在于，
∣VGH1-VGH2|≤VGH2，且|VGL1-VGL2|≥VGL2。
19.根据权利要求1所述的显示面板，其特征在于，
所述显示面板包括第一驱动电路和第二驱动电路，所述第一驱动电路中包括相互级联的N1级所述移位寄存器，所述第二驱动电路中包括相互级联的N2级所述移位寄存器，N1≥2，N2≥2；其中，
所述第一驱动电路中的所述第三电压信号与所述第二驱动电路中的所述第三电压信号中的至少一者的电位高于另一者的电位；和/或，
所述第一驱动电路中的所述第四电压信号与所述第二驱动电路中的所述第四电压信号中的至少一者的电位低于另一者的电位。
20.根据权利要求19所述的显示面板，其特征在于，
所述显示面板还包括像素电路，所述第一驱动电路为所述像素电路提供第三驱动信号，所述第二驱动电路为所述像素电路提供第四驱动信号，所述第三驱动信号与所述第四驱动信号为不同的驱动信号。
21.根据权利要求2所述的显示面板，其特征在于，
所述移位寄存器沿第一方向相互级联，所述第一晶体管与所述第二晶体管沿第二方向排列，其中，所述第一方向平行于所述第二方向。
22.根据权利要求1所述的显示面板，其特征在于，
所述显示面板还包括：
第一电压信号线，为所述驱动电路提供第一电压信号；
第二电压信号线，为所述驱动电路提供第二电压信号；
第三电压信号线，为所述驱动电路提供第三电压信号；
第四电压信号线，为所述驱动电路提供第四电压信号；其中，
所述第三电压信号线与所述第四电压信号线中的至少一者位于所述第一电压信号线与所述第二电压信号线中的至少一者朝向所述显示面板的显示区的一侧。
23.根据权利要求22所述的显示面板，其特征在于，
所述第三电压信号线与所述第四电压信号线均位于所述第一电压信号线与所述第二电压信号线朝向所述显示面板的显示区的一侧。
24.根据权利要求22所述的显示面板，其特征在于，
所述第一电压信号线与所述第二电压信号线位于所述驱动电路背离所述显示面板的显示区的一侧；
所述第三电压信号线与所述第四电压信号线位于所述驱动电路朝向所述显示面板的显示区的一侧。
25.根据权利要求22所述的显示面板，其特征在于，
所述第一电压信号线、第二电压信号线、第三电压信号线和第四电压信号线均位于所述驱动电路背离所述显示面板的显示区的一侧。
26.根据权利要求22所述的显示面板，其特征在于，
所述第一电压信号线与所述第二电压信号线中的至少一者的线宽大于所述第三电压信号线与所述第四电压信号线中的至少一者的线宽。
27.根据权利要求7所述的显示面板，其特征在于，
所述第三控制单元包括：
第三晶体管，所述第三晶体管的源极连接所述第一电压信号，漏极连接于所述第四节点，栅极连接于所述第二节点；
第四晶体管，所述第四晶体管的源极连接所述第二电压信号，漏极连接于所述第四节点，栅极连接于所述第三节点；其中，
所述第一晶体管的沟道区的宽长比大于所述第三晶体管的沟道区的宽长比，或者，所述第二晶体管的沟道区的宽长比大于所述第四晶体管的沟道区的宽长比。
28.根据权利要求27所述的显示面板，其特征在于，
所述第三控制单元还包括：
第三电容，所述第三电容的第一极板连接所述第一电压信号，所述第三电容的第二极板连接于所述第二节点；
第四电容，所述第四电容的第一极板连接所述第二时钟信号或者第二电压信号，所述第四电容的第二极板连接于所述第三节点；其中，
所述第一电容的电容值和所述第二电容的电容值大于所述第三电容的电容值，且大于所述第四电容的电容值。
29.根据权利要求27所述的显示面板，其特征在于，
所述第一控制单元包括：
第五晶体管，所述第五晶体管的源极连接所述输入信号，漏极连接于所述第一节点，栅极连接所述第一时钟信号；
所述第二控制单元包括：
第六晶体管，所述第六晶体管的源极连接所述第一节点，漏极连接第七晶体管的漏极，栅极连接所述第二时钟信号；
第七晶体管，所述第七晶体管的源极连接所述第一电压信号，漏极连接所述第六晶体管的漏极，栅极连接于第五节点；
第八晶体管，所述第八晶体管的源极连接所述第一时钟信号，漏极连接于所述第五节点，栅极连接于所述第一节点；
第九晶体管，所述第九晶体管的源极连接所述第二时钟信号，漏极连接于所述第五节点，栅极连接所述第一时钟信号；
第十晶体管，所述第十晶体管的源极连接所述第二时钟信号，漏极连接第六节点，栅极连接于所述第五节点；
第十一晶体管，所述第十一晶体管的源极连接于所述第六节点，漏极连接于所述第二节点，栅极连接所述第二时钟信号；
第十二晶体管，所述第十二晶体管的源极连接所述第一电压信号，漏极连接于所述第二节点，栅极连接于所述第三节点；
第五电容，所述第五电容的第一极连接于所述第五节点，所述第五电容的第二极连接于所述第六节点。
30.根据权利要求29所述的显示面板，其特征在于，
所述第五电容的电容值小于所述第一电容的电容值，且小于所述第二电容的电容值。
31.根据权利要求30所述的显示面板，其特征在于，
所述第五电容的电容值小于所述第三电容的电容值，且小于所述第四电容的电容值。
32.根据权利要求29所述的显示面板，其特征在于，
所述第二控制单元包括：
第十三晶体管，所述第十三晶体管的源极连接于所述第五节点，漏极连接于所述第十晶体管的栅极，栅极连接于所述第二电压信号；
第十四晶体管，所述第十四晶体管的源极连接于所述第一节点，漏极连接于所述第三节点，栅极连接于所述第二电压信号。
33.一种显示装置，其特征在于，包括权利要求1-32任意一项所述的显示面板。
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