CN107863057B - 一种移位寄存器、其驱动方法、驱动控制电路及相关装置 - Google Patents

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Abstract

本发明公开了一种移位寄存器、其驱动方法、驱动控制电路、显示面板及显示装置，通过设置第三控制模块以在第一节点的信号的控制下保持第一节点的信号稳定，以及在第一节点浮接时，将第三时钟信号端的信号耦合到第一节点，可以在信号输出端输出有效脉冲信号时，保持第一节点的信号不受第三时钟信号端的信号的影响，以及避免第二控制模块对第三节点的信号影响。且通过设置传输控制模块以至少在第二节点的信号的控制下使第二节点的信号的电位与第三节点的信号的电位相同，可以直接快速的将信号输出给第三节点，从而可以避免信号传输竞争的风险，进而可以避免移位寄存器存在输出竞争关系，以使移位寄存器可以稳定的移位输出信号。

Description

一种移位寄存器、其驱动方法、驱动控制电路及相关装置
技术领域
本发明涉及显示技术领域，特别涉及一种移位寄存器、其驱动方法、驱动控制电路、显示面板及显示装置。
背景技术
现有的一种移位寄存器，如图1所示，包括：晶体管TFT1～TFT10、电容C01～C03。对应的时序图如图2所示，在移位阶段t1，由于时钟信号CK为低电位，因此晶体管TFT1与晶体管TFT2均导通。导通的晶体管TFT2使节点N02的电位为低电位，控制晶体管TFT6导通对电容C02充电。由于时钟信号XCK为高电位，因此晶体管TFT4与晶体管TFT7均截止。导通的第一晶体管TFT1使节点N01的电位为低电位，以控制晶体管TFT8与晶体管TFT10均导通。导通的晶体管TFT8使节点N03的电位为高电位，以控制晶体管TFT9截止。导通的晶体管TFT10使输出信号端Out输出低电位的信号。在输出阶段t2，由于时钟信号CK为高电位，因此晶体管TFT1与晶体管TFT2均截止，使节点N02处于浮接状态。由于电容C02的作用使节点N02的电位保持为低电位，因此晶体管TFT5与晶体管TFT6均导通。并且由于时钟信号XCK为低电位，因此晶体管TFT4与晶体管TFT7均导通。导通的晶体管TFT5与晶体管TFT4可以使节点N01的电位为高电位，以控制晶体管TFT8与晶体管TFT10均截止。导通的晶体管TFT6与晶体管TFT7可以使节点N03的电位为低电位，以控制晶体管TFT9导通，使输出信号端Out输出高电位的信号。
然而，一般电容C01的电容值设置的较大，上述移位寄存器在移位阶段t1中，由于电容C01与时钟信号XCK连接的一端的电位为高电位，电容C01与节点N01连接的一端的电位为高电位。在从移位阶段t1进入输出阶段t2时，节点N01也处于浮接状态，而时钟信号XCK由高电位转变为低电位，由于电容C01的耦合作用，节点N01也可能被拉低，导致晶体管TFT3、晶体管TFT8以及晶体管TFT10可能会导通。其中，导通的晶体管TFT3会导致节点N02的电位为高电位，以造成晶体管TFT6截止，从而不能顺利将时钟信号CKB的低电位信号提供给节点N03。并且，导通的晶体管TFT8会将高电压信号VGH提供给节点N03，从而导致晶体管TFT9截止，从而不能将高电位信号VGH提供给输出信号端Out。而导通的晶体管TFT10会将低电压信号VGL提供给输出信号端Out，从而造成输出信号端Out输出异常，进而导致移位寄存器存在竞争风险而无法正常移位输出的问题。
发明内容
本发明实施例提供一种移位寄存器、其驱动方法、驱动控制电路、显示面板及显示装置，用以解决现有技术中的移位寄存器由于存在竞争风险而无法正常移位输出的问题。
因此，本发明实施例提供了一种移位寄存器，包括：输入模块、传输控制模块、第一控制模块、第二控制模块、第三控制模块以及输出模块；
所述输入模块分别与输入信号端、第一时钟信号端、第一参考信号端、第一节点以及第二节点相连，用于在所述第一时钟信号端的控制下将所述输入信号端的信号提供给所述第一节点，以及将所述第一参考信号端的信号提供给所述第二节点；
所述第一控制模块分别与所述输入信号端、第二时钟信号端、第二参考信号端以及所述第二节点相连，用于在所述输入信号端与所述第二时钟信号端的控制下将所述第二参考信号端的信号提供给所述第二节点；
所述第二控制模块分别与第二参考信号端、所述第一节点以及第三节点相连，用于在所述第一节点的信号的控制下将所述第二参考信号端的信号提供给所述第三节点；
所述第三控制模块分别与第三时钟信号端以及所述第一节点相连，用于在所述第一节点的信号的控制下保持所述第一节点的信号稳定，以及在所述第一节点浮接时，将所述第三时钟信号端的信号耦合到所述第一节点；
所述传输控制模块分别与第三时钟信号端、所述第二节点以及所述第三节点相连，至少用于在所述第二节点的信号的控制下使所述第二节点的信号的电位与所述第三节点的信号的电位相同；
所述输出模块分别与所述第一参考信号端、所述第二参考信号端、所述第一节点、所述第三节点以及信号输出端相连，用于在所述第一节点的信号的控制下将所述第一参考信号端的信号提供给所述信号输出端，在所述第三节点的信号的控制下将所述第二参考信号端的信号提供给所述信号输出端。
相应地，本发明实施例还提供了一种驱动控制电路，包括：级联的多个本发明实施例提供的上述移位寄存器；
第一级移位寄存器的输入信号端与起始信号端相连；
除所述第一级移位寄存器之外，其余各级移位寄存器的输入信号端分别与其相邻的上一级移位寄存器的信号输出端相连。
相应地，本发明实施例还提供了一种显示面板，包括：本发明实施例提供的上述驱动控制电路。
相应地，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述显示面板。
相应地，本发明实施例还提供了一种本发明实施例提供的上述移位寄存器的驱动方法，包括：第一阶段、第二阶段、第三阶段、第四阶段、第五阶段、第六阶段以及第七阶段；
在所述第一阶段，向所述输入信号端、所述第二时钟信号端以及所述第三时钟信号端分别提供第一电位信号，向所述第一时钟信号端提供第二电位信号，所述信号输出端输出第二电位信号；
在所述第二阶段，向所述输入信号端、所述第一时钟信号端以及所述第三时钟信号端分别提供第一电位信号，向所述第二时钟信号端提供第二电位信号，所述信号输出端输出第二电位信号；
在所述第三阶段，向所述输入信号端、所述第一时钟信号端以及所述第二时钟信号端分别提供第一电位信号，向所述第三时钟信号端提供第二电位信号，所述信号输出端输出第一电位信号；
在所述第四阶段，向所述输入信号端、所述第二时钟信号端以及所述第三时钟信号端分别提供第一电位信号，向所述第一时钟信号端提供第二电位信号，所述信号输出端输出第一电位信号；
在所述第五阶段，向所述第一时钟信号端与所述第三时钟信号端分别提供第一电位信号，向所述输入信号端与所述第二时钟信号端分别提供第二电位信号，所述信号输出端输出一电位信号；
在所述第六阶段，向所述第一时钟信号端与所述第二时钟信号端分别提供第一电位信号，向所述输入信号端与所述第三时钟信号端分别提供第二电位信号，所述信号输出端输出第一电位信号；
在所述第七阶段，向所述第二时钟信号端与所述第三时钟信号端分别提供第一电位信号，向所述输入信号端与所述第一时钟信号端分别提供第二电位信号，所述信号输出端输出第二电位信号。
本发明有益效果如下：
本发明实施例提供的移位寄存器、其驱动方法、驱动控制电路、显示面板及显示装置，包括：输入模块、传输控制模块、第一控制模块、第二控制模块、第三控制模块以及输出模块；其中，输入模块用于在第一时钟信号端的控制下将输入信号端的信号提供给第一节点，以及将第一参考信号端的信号提供给第二节点；第一控制模块用于在输入信号端与第二时钟信号端的控制下将第二参考信号端的信号提供给第二节点；第二控制模块用于在第一节点的信号的控制下将第二参考信号端的信号提供给第三节点；第三控制模块用于在第一节点的信号的控制下保持第一节点的信号稳定，以及在第一节点浮接时，将第三时钟信号端的信号耦合到第一节点；传输控制模块至少用于在第二节点的信号的控制下使第二节点的信号的电位与第三节点的信号的电位相同；输出模块用于在第一节点的信号的控制下将第一参考信号端的信号提供给信号输出端，在第三节点的信号的控制下将第二参考信号端的信号提供给信号输出端。因此，通过设置第三控制模块以在第一节点的信号的控制下保持第一节点的信号稳定，以及在第一节点浮接时，将第三时钟信号端的信号耦合到第一节点，可以在信号输出端输出有效脉冲信号时，保持第一节点的信号不受第三时钟信号端的信号的影响，以及避免第二控制模块对第三节点的信号影响。且通过设置传输控制模块以至少在第二节点的信号的控制下使第二节点的信号的电位与第三节点的信号的电位相同，可以直接快速的将信号输出给第三节点，从而可以避免信号传输竞争的风险，进而可以避免移位寄存器存在输出竞争关系，以使移位寄存器可以稳定的移位输出信号。
附图说明
图1为现有技术中移位寄存器的具体结构示意图；
图2为图1所示的移位寄存器对应的电路时序图；
图3为本发明实施例提供的移位寄存器的结构示意图；
图4为本发明实施例提供的移位寄存器的具体结构示意图之一；
图5为本发明实施例提供的电路时序图之一；
图6为本发明实施例提供的电路时序图之二；
图7为本发明实施例提供的移位寄存器的具体结构示意图之二；
图8为本发明实施例提供的移位寄存器的具体结构示意图之三；
图9为本发明实施例提供的移位寄存器的具体结构示意图之四；
图10为本发明实施例提供的移位寄存器的具体结构示意图之五；
图11为本发明实施例提供的移位寄存器的具体结构示意图之六；
图12为本发明实施例提供的移位寄存器的具体结构示意图之七；
图13为本发明实施例提供的移位寄存器的具体结构示意图之八；
图14为本发明实施例提供的移位寄存器的具体结构示意图之九；
图15为本发明实施例提供的驱动方法的流程图；
图16为本发明实施例提供的驱动控制电路的结构示意图；
图17为本发明实施例提供的显示装置的结构示意图。
具体实施方式
为了使本发明的目的，技术方案和优点更加清楚，下面结合附图，对本发明实施例提供的移位寄存器、其驱动方法、驱动控制电路、显示面板及显示装置的具体实施方式进行详细地说明。应当理解，下面所描述的优选实施例仅用于说明和解释本发明，并不用于限定本发明。并且在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
本发明实施例提供了一种移位寄存器，如图3所示，包括：输入模块1、传输控制模块2、第一控制模块3、第二控制模块4、第三控制模块5以及输出模块6；
输入模块1分别与输入信号端IN、第一时钟信号端CK1、第一参考信号端VREF1、第一节点N1以及第二节点N2相连，用于在第一时钟信号端CK1的控制下将输入信号端IN的信号提供给第一节点N1，以及将第一参考信号端VREF1的信号提供给第二节点N2；
第一控制模块3分别与输入信号端IN、第二时钟信号端CK2、第二参考信号端VREF2以及第二节点N2相连，用于在输入信号端IN与第二时钟信号端CK2的控制下将第二参考信号端VREF2的信号提供给第二节点N2；
第二控制模块4分别与第二参考信号端VREF2、第一节点N1以及第三节点N3相连，用于在第一节点N1的信号的控制下将第二参考信号端VREF2的信号提供给第三节点N3；
第三控制模块5分别与第三时钟信号端CK3以及第一节点N1相连，用于在第一节点N1的信号的控制下保持第一节点N1的信号稳定，以及在第一节点N1浮接时，将第三时钟信号端CK3的信号耦合到第一节点N1；
传输控制模块2分别与第三时钟信号端CK3、第二节点N2以及第三节点N3相连，至少用于在第二节点N2的信号的控制下使第二节点N2的信号的电位与第三节点N3的信号的电位相同；
输出模块6分别与第一参考信号端VREF1、第二参考信号端VREF2、第一节点N1、第三节点N3以及信号输出端OUT相连，用于在第一节点N1的信号的控制下将第一参考信号端VREF1的信号提供给信号输出端OUT，在第三节点N3的信号的控制下将第二参考信号端VREF2的信号提供给信号输出端OUT。
本发明实施例提供的上述移位寄存器，包括：输入模块、传输控制模块、第一控制模块、第二控制模块、第三控制模块以及输出模块；其中，通过设置第三控制模块以在第一节点的信号的控制下保持第一节点的信号稳定，以及在第一节点浮接时，将第三时钟信号端的信号耦合到第一节点，可以在信号输出端输出有效脉冲信号时，保持第一节点的信号不受第三时钟信号端的信号的影响，以及避免第二控制模块对第三节点的信号影响。且通过设置传输控制模块以至少在第二节点的信号的控制下使第二节点的信号的电位与第三节点的信号的电位相同，可以直接快速的将信号输出给第三节点，从而可以避免信号传输竞争的风险，进而可以避免移位寄存器存在输出竞争关系，以使移位寄存器可以稳定的移位输出信号。
在具体实施时，在本发明实施例提供的移位寄存器中，在输入信号端的有效脉冲信号的电位为高电位时，第一参考信号端的信号的电位为低电位，第二参考信号端的信号的电位为高电位。在输入信号端的有效脉冲信号的电位为低电位时，第一参考信号端的信号的电位为高电位，第二参考信号端的信号的电位为低电位。
下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。
实施例一、
在具体实施时，在本发明实施例提供的移位寄存器中，如图4所示，输入模块1可以包括：第十晶体管M10与第十一晶体管M11；
第十晶体管M10的控制极与第一时钟信号端CK1相连，第十晶体管M10的第一极与第一参考信号端VREF1相连，第十晶体管M10的第二极与第二节点N2相连；
第十一晶体管M11的控制极与第一时钟信号端CK1相连，第十一晶体管M11的第一极与输入信号端IN相连，第十一晶体管M11的第二极与第一节点N1相连。
在本发明实施例提供的移位寄存器中，第十晶体管在第一时钟信号端的信号的控制下处于导通状态时，可以将第一参考信号端的信号提供给第二节点。第十一晶体管在第一时钟信号端的信号的控制下处于导通状态时，可以将输入信号端的信号提供给第一节点。
在具体实施时，传输控制模块具体可以用于在第二节点和第三时钟信号端的信号的共同控制下，将第一参考信号端的信号提供给第三节点，以使第二节点的信号的电位与第三节点的信号的电位相同。在本发明实施例提供的移位寄存器中，如图4所示，传输控制模块2可以包括：第一晶体管M1与第二晶体管M2；
第一晶体管M1的控制极与第二节点N2相连，第一晶体管M1的第一极与第一参考信号端VREF1相连，第一晶体管M1的第二极与第二晶体管M2的第一极相连，第二晶体管M2的控制极与第三时钟信号端CK3相连，第二晶体管M2的第二极与第三节点N3相连。
在具体实施时，第一晶体管在第二节点的信号的控制下处于导通状态时，可以将第一参考信号端的信号提供给第二晶体管的第一极。第二晶体管在第三时钟信号端的信号的控制下处于导通状态时，可以将输入其第一极的信号提供给第三节点。即在第一晶体管与第二晶体管同时导通时，可以将第一参考信号端的信号提供给第三节点。
在具体实施时，在本发明实施例提供的移位寄存器中，如图4所示，第一控制模块3可以包括：第四晶体管M4、第五晶体管M5以及第一电容C1；其中，第一电容C1的第一端与第二节点N2相连，第一电容C1的第二端与第二参考信号端VREF2相连；
第四晶体管M4的控制极与输入信号端IN相连，第四晶体管M4的第一极与第二参考信号端VREF2相连，第四晶体管M4的第二极与第五晶体管M5的第一极相连，第五晶体管M5的控制极与第二时钟信号端CK2相连，第五晶体管M5的第二极与第二节点N2相连。
在具体实施时，第四晶体管在输入信号端的信号的控制下处于导通状态时，可以将第二参考信号端的信号提供给第五晶体管的第一极。第五晶体管在第二时钟信号端的信号的控制下处于导通状态时，可以将输入其第一极的信号提供给第二节点。即在第四晶体管与第五晶体管同时导通时，可以将第二参考信号端的信号提供给第二节点，以避免第二参考信号端的信号进行错误输入，进一步保证移位寄存器的稳定输出。第一电容可以保持第二参考信号端与第二节点之间的电压差稳定。
在具体实施时，在本发明实施例提供的移位寄存器中，如图4所示，第二控制模块4可以包括：第六晶体管M6与第二电容C2；
第六晶体管M6的控制极与第一节点N1相连，第六晶体管M6的第一极与第二参考信号端VREF2相连，第六晶体管M6的第二极与第三节点N3相连；
第二电容C2的第一端与第三节点N3相连，第二电容C2的第二端与第二参考信号端VREF2相连。
在具体实施时，第六晶体管在第一节点的信号的控制下处于导通状态时，可以将第二参考信号端的信号提供给第三节点。第二电容可以保持第三节点与第二参考信号端之间的电压差稳定。
在具体实施时，在本发明实施例提供的移位寄存器中，如图4所示，第三控制模块5可以包括：第七晶体管M7与第三电容C3；其中，第三电容C3的第一端与第一节点N1相连，第三电容C3的第二端与第七晶体管M7的第一极相连；第七晶体管M7的控制极与第一节点N1相连，第七晶体管M7的第二极与第三时钟信号端CK3相连。
在具体实施时，第七晶体管在第一节点的信号的控制下处于导通状态时，可以将第三电容与第三时钟信号端导通。第三电容可以保持第一节点的信号稳定，以及在第一节点处于浮接状态且第三电容与第三时钟信号端导通时，可以保持第一节点与第三时钟信号端之间的电压差稳定。
在具体实施时，在本发明实施例提供的移位寄存器中，如图4所示，输出模块6可以包括：第八晶体管M8与第九晶体管M9；
第八晶体管M8的控制极与第一节点N1相连，第八晶体管M8的第一极与第一参考信号端VREF1相连，第八晶体管M8的第二极与信号输出端OUT相连；
第九晶体管M9的控制极与第三节点N3相连，第九晶体管M9的第一极与第二参考信号端VREF2相连，第九晶体管M9的第二极与信号输出端OUT相连。
在具体实施时，第八晶体管在第一节点的信号的控制下处于导通状态时，可以将第一参考信号端的信号提供给信号输出端。第九晶体管在第三节点的信号的控制下处于导通状态时，可以将第二参考信号端的信号提供给信号输出端。
在具体实施时，在本发明实施例提供的上述移位寄存器中，上述各晶体管均是以P型晶体管为例示出的，对于上述晶体管为N型晶体管的情况，设计原理与本发明相同，也属于本发明保护的范围。并且，下述实施例均是以p型晶体管为例示出。
以上仅是举例说明本发明实施例提供的移位寄存器中各模块的具体结构，在具体实施时，上述各模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不作限定。
具体地，在本发明实施例提供的移位寄存器中，各晶体管可以是薄膜晶体管(TFT，Thin Film Transistor)，也可以是金属氧化物半导体场效应管(MOS，Metal OxideScmiconductor)，在此不作限定。并且，各晶体管的控制极为其栅极，并且根据各晶体管的类型以及各晶体管的栅极的信号的不同，可以将晶体管的第一极作为其源极，第二极作为其漏极；或者反之，将晶体管的第一极作为其漏极，第二极作为其源极，在此不作具体区分。
下面结合电路时序图对图4所示的移位寄存器的工作过程作以描述。下述描述中以1表示高电位，0表示低电位。需要说明的是，1和0是逻辑电位，其仅是为了更好的解释本发明实施例的具体工作过程，而不是具体的电压值。
图4所示的移位寄存器对应的电路时序图，如图5所示。具体地，主要选取图5所示的电路时序图中的T1、T2、T3、T4、T5、T6、以及T7共七个阶段。其中，第一参考信号端VREF1的信号的电位为低电位，第二参考信号端VREF2的信号的电位为高电位。
在T1阶段中，IN＝1，CK1＝0，CK2＝1，CK3＝1。由于IN＝1，因此第四晶体管M4截止。由于CK2＝1，因此第五晶体管M5截止。由于CK3＝1，因此第二晶体管M2截止。由于CK1＝0，因此第十晶体管M10与第十一晶体管M11均导通。导通的第十一晶体管M11将输入信号端IN的高电位信号提供给第一节点N1，使第一节点N1的电位为高电位，以控制第六晶体管M6、第七晶体管M7以及第八晶体管M8均截止。因此第三节点N3浮接，由于第二电容C2的作用可以保持第三节点N3为高电位，以控制第九晶体管M9截止，从而使信号输出端OUT保持低电位的信号输出。导通的第十晶体管M10将第一参考信号端VREF1的低电位信号提供给第二节点N2，使第二节点N2的电位为低电位，以对第一电容C1充电。
在T2阶段中，IN＝1，CK1＝1，CK2＝0，CK3＝1。由于CK3＝1，因此第二晶体管M2截止。由于CK1＝1，因此第十晶体管M10与第十一晶体管M11均截止。由于CK2＝0，因此第五晶体管M5导通，但是由于IN＝1，因此第四晶体管M4截止。因此第一节点N1、第二节点N2、以及第三节点N3均处于浮接状态。由于第一电容C1的作用可以保持第二节点N2的电位为低电位。由于第二电容C2的作用可以保持第三节点N3的电位为高电位，以控制第九晶体管M9截止。由于第三电容C3的作用可以保持第一节点N1的电位为高电位，以控制第六晶体管M6、第七晶体管M7以及第八晶体管M8均截止，从而使信号输出端OUT保持低电位的信号输出。
在T3阶段中，IN＝1，CK1＝1，CK2＝1，CK3＝0。由于IN＝1，因此第四晶体管M4截止。由于CK1＝1，因此第十晶体管M10与第十一晶体管M11均截止。由于CK2＝1，因此第五晶体管M5截止。因此第二节点N2处于浮接状态，由于第一电容C1的作用可以保持第二节点N2的电位为低电位，以控制第一晶体管M1导通。由于CK3＝0，因此第二晶体管M2导通。由于第一晶体管M1与第二晶体管M2均导通，因此可以将第三时钟信号端CK3的低电位信号提供给第三节点N3，使第三节点N3的电位为低电位，以使第二电容C2充电以及控制第九晶体管M9导通以将第二参考信号端的VREF2的高电位信号提供给信号输出端OUT，从而使信号输出端OUT输出高电位的信号。由于第三电容C3的作用可以保持第一节点N1的电位为高电位，以控制第六晶体管M6、第七晶体管M7以及第八晶体管M8均截止，由于第七晶体管M7截止，所以第三时钟信号端CK3由高电位转变为低电位时，不会影响第一节点N1的电位，从而使移位寄存器稳定的输出高电位的信号。
在T4阶段中，IN＝1，CK1＝0，CK2＝1，CK3＝1。由于IN＝1，因此第四晶体管M4截止。由于CK2＝1，因此第五晶体管M5截止。由于CK1＝0，因此第十晶体管M10与第十一晶体管M11均导通。导通的第十一晶体管M11将输入信号端IN的高电位信号提供给第一节点N1，再次使第一节点N1的电位为高电位，以控制第六晶体管M6、第七晶体管M7以及第八晶体管M8均截止。由于CK3＝1，因此第二晶体管M2截止，第三节点N3处于浮接状态，由于第二电容C2的作用可以保持第三节点N3的电位为低电位，以控制第九晶体管M9导通并将第二参考信号端的VREF2的高电位信号提供给信号输出端OUT，从而使信号输出端OUT输出高电位的信号。导通的第十晶体管M10将第一参考信号端VREF1的低电位信号提供给第二节点N2，使第二节点N2的电位为低电位，再次对第一电容C1充电。
在T5阶段中，IN＝0，CK1＝1，CK2＝0，CK3＝1。由于CK1＝1，因此第十晶体管M10与第十一晶体管M11均截止。由于CK3＝1，因此第二晶体管M2截止。由于CK2＝0，因此第五晶体管M5导通，并且由于IN＝0，因此第四晶体管M4导通。导通的第四晶体管M4与第五晶体管M5可以将第二参考信号端VREF2的高电位信号提供给第二节点N2，使第二节点N2的电位为高电位，以控制第一晶体管M1截止。因此第一节点N1与第三节点N3均处于浮接状态。由于第三电容C3的作用可以保持第一节点N1的电位为高电位，以控制第六晶体管M6、第七晶体管M7以及第八晶体管M8均截止。由于第二电容C2的作用可以保持第三节点N3的电位为低电位，以控制第九晶体管M9导通并将第二参考信号端的VREF2的高电位信号提供给信号输出端OUT，从而使信号输出端OUT输出高电位的信号。
在T6阶段中，IN＝0，CK1＝1，CK2＝1，CK3＝0。由于CK1＝1，因此第十晶体管M10与第十一晶体管M11均截止。由于CK2＝1，因此第五晶体管M5截止，第二节点N2处于浮接状态。由于第一电容C1的作用可以保持第二节点N2的电位为高电位，以控制第一晶体管M1截止。因此第一节点N1与第三节点N3均处于浮接状态。由于第三电容C3的作用可以保持第一节点N1的电位为高电位，以控制第六晶体管M6、第七晶体管M7以及第八晶体管M8均截止。由于第二电容C2的作用可以保持第三节点N3的电位为低电位，以控制第九晶体管M9导通并将第二参考信号端的VREF2的高电位信号提供给信号输出端OUT，从而使信号输出端OUT输出高电位的信号。
在T7阶段中，IN＝0，CK1＝0，CK2＝1，CK3＝1。由于CK2＝1，因此第五晶体管M5截止。由于CK3＝1，因此第二晶体管M2截止。由于CK1＝0，因此第十晶体管M10与第十一晶体管M11均导通。导通的第十一晶体管M11将输入信号端IN的低电位信号提供给第一节点N1，使第一节点N1的电位为低电位，以控制第六晶体管M6、第七晶体管M7以及第八晶体管M8均导通。导通的第六晶体管M6将第二参考信号端的VREF2的高电位信号提供给第三节点N3，以控制第九晶体管M9截止。导通的第七晶体管M7使第三电容C3与第三时钟信号端CK3导通。导通的第八晶体管M8将第一参考信号端VREF1的低电位信号提供给信号输出端OUT，从而使信号输出端OUT输出低电位的信号。导通的第十晶体管M10将第一参考信号端VREF1的低电位信号提供给第二节点N2，使第二节点N2的电位为低电位，但第二晶体管M2截止，因此不会对第三节点N3的电位造成影响。
在T7阶段之后，还可以包括：T8与T9阶段。在T8阶段中，IN＝0，CK1＝1，CK2＝0，CK3＝1。由于IN＝0，因此第四晶体管M4导通，并且由于CK2＝0，因此第五晶体管M5导通，因此可以将第二参考信号端的VREF2的高电位信号提供给第二节点N2，以控制第一晶体管M1截止。由于CK1＝1，因此第十晶体管M10与第十一晶体管M11均截止。因此第一节点N1处于浮接状态，由于第三电容C3的作用可以保持第一节点N1的电位为低电位，以控制第六晶体管M6、第七晶体管M7以及第八晶体管M8均导通。导通的第六晶体管M6将第二参考信号端的VREF2的高电位信号提供给第三节点N3，以控制第九晶体管M9截止。导通的第七晶体管M7使第三电容C3与第三时钟信号端CK3导通。导通的第八晶体管M8将第一参考信号端VREF1的低电位信号提供给信号输出端OUT，从而使信号输出端OUT输出低电位的信号。
在T9阶段中，IN＝0，CK1＝1，CK2＝1，CK3＝0。由于CK2＝1，因此第五晶体管M5截止，第二节点N2处于浮接状态，由于第一电容C1的作用可以保持第二节点N2的电位为高电位，以控制第一晶体管M1截止。由于CK1＝1，因此第十晶体管M10与第十一晶体管M11均截止。因此第一节点N1处于浮接状态，由于第三电容C3的作用可以保持第一节点N1为低电位，以控制第六晶体管M6、第七晶体管M7以及第八晶体管M8均导通。导通的第七晶体管M7使第三电容C3与第三时钟信号端CK3导通。由于CK3＝0，且由于第三电容C3的作用使第一节点N1的电位进一步拉低，以避免第八晶体管M8在传输第一参考信号端VREF1的低电位信号时的阈值损失对传输低电位信号时的影响，以使第六晶体管M6可以将第二参考信号端的VREF2的高电位信号无电压损失的传输给提供给第三节点N3，以控制第九晶体管M9截止。导通的第八晶体管M8可以将第一参考信号端VREF1的低电位信号无电压损失的提供给信号输出端OUT，从而使信号输出端OUT输出低电位的信号。
在实施例一中，在T9阶段之后，一直重复执行T7～T9阶段的工作过程，直至输入信号端的信号再次为高电位信号为止。
在实施例一中，本发明实施例提供的上述移位寄存器，在T3阶段中，由于第七晶体管截止，可以避免由于第三时钟信号端的信号由高电位向低电位转变时，对第一节点的信号的耦合影响。并且，由于第四晶体管截止，以避免第二参考信号端的高电位信号对第二节点的影响。以及，由于第一晶体管M1与第二晶体管M2可以及时导通，以将低电位信号直接提供给第三节点，控制第九晶体管及时导通以输出高电位信号，从而保持了输出波形的稳定输出，可以使移位寄存器的电路运行稳定。
实施例二、
以图4所示的移位寄存器的结构为例，在实施例一的电路时序图中的T4阶段与T5阶段之间***一个T0阶段，即在实施例一中电路时序图的基础上将输入信号端IN的高电位信号的时长延长一个时钟周期，对应的电路时序图如图6所示，并且主要选取T1、T2、T3、T4、T0、T5、T6、以及T7共八个阶段；其中，T0阶段又分为T01子阶段、T02子阶段以及T03子阶段。
由于实施例二中的移位寄存器的结构与实施例一中的移位寄存器的结构相同，且实施例二中的电路时序图中的T1～T4阶段以及T5～T7阶段中的各信号的电位分别与实施例一中T1～T7阶段中的各信号的电位对应相同，因此，实施例二中的移位寄存器在T1～T4阶段以及T5～T7阶段的工作过程可以分别参见实施例一中的移位寄存器的T1～T7阶段的工作过程，在此不作赘述。下面仅针对T0阶段的工作过程进行详细说明。
在T0阶段中的T01子阶段，IN＝1，CK1＝1，CK2＝0，CK3＝1。由于IN＝1，因此第四晶体管M4截止。由于CK1＝1，因此第十晶体管M10与第十一晶体管M11均截止。由于CK3＝1，因此第二晶体管M2截止。因此第一节点N1与第三节点N3均处于浮接状态。由于第三电容C3的作用可以保持第一节点N1的电位为高电位，以控制第六晶体管M6、第七晶体管M7以及第八晶体管M8均截止。由于第二电容C2的作用可以保持第三节点N3的电位为低电位，以控制第九晶体管M9导通并将第二参考信号端的VREF2的高电位信号提供给信号输出端OUT，从而使信号输出端OUT输出高电位的信号。
在T02子阶段，IN＝1，CK1＝1，CK2＝1，CK3＝0。该阶段的具体工作过程与实施例一中T3阶段的工作过程基本相同，在此不作赘述。
在T03子阶段，IN＝1，CK1＝0，CK2＝1，CK3＝1。该阶段的具体工作过程与实施例一中T4阶段的工作过程基本相同，在此不作赘述。
在实施例二中，通过在实施例一中输入信号端的信号的基础上，将输入信号端的有效脉冲信号的时长延长一个时钟周期，信号输出端输出的有效脉冲信号即对应延长一个时钟周期。
进一步地，在实施例一的电路时序图中的T4阶段与T5阶段之间***两个T0阶段，即在实施例一中电路时序图的基础上将输入信号端IN的高电位信号的时长延长两个时钟周期，对应的电路时序图在实施例一中的T4与T5阶段之间具有两个T0阶段。具体地，这两个T0阶段分别与实施例二中的T0阶段的工作过程基本相同，可以参见实施例二中的具体实施，在此不作赘述。并且，将输入信号端的有效脉冲信号的时长延长三、四、五…个时钟周期的情况，依此类推。
因此，在具体实施时，在本发明实施例提供的移位寄存器中，输入信号端的有效脉冲信号延长M个时钟周期，输出信号端的有效脉冲信号对应延长M个时钟周期；其中，M为正整数。这样可以仅需通过延长输入信号端的有效脉冲信号的时长，而不需要进行时钟信号端的信号的改变以及进行电路的改动和工艺的改变，即可实现信号输出端输出的有效脉冲信号的延长，从而可以降低制备工艺难度。
实施例三、
本实施例对应的移位寄存器的结构如图7所示，其仅是针对实施例一中图4的传输控制模块2中的第一晶体管M1与第二晶体管M2的连接方式进行了变形，以使传输控制模块具体可以用于在第二节点和第三时钟信号端的信号的共同控制下，将第三时钟信号端的信号提供给第三节点，以使第二节点的信号的电位与第三节点的信号的电位相同。其余晶体管的连接方式均与实施例一中的图4相同，在此不作赘述。
在具体实施时，在本发明实施例提供的移位寄存器中，如图7所示，在传输控制模块2中，第一晶体管M1的控制极与第二节点N2相连，第一晶体管M1的第一极与第三时钟信号端CK3相连，第一晶体管M1的第二极与第二晶体管M2的第一极相连，第二晶体管M2的控制极与第三时钟信号端CK3相连，第二晶体管M2的第二极与第三节点N3相连。
在具体实施时，第一晶体管在第二节点的信号的控制下处于导通状态时，可以将第三时钟信号端的信号提供给第二晶体管的第一极。第二晶体管在第三时钟信号端的信号的控制下处于导通状态时，可以将输入其第一极的信号提供给第三节点。即第一晶体管与第二晶体管同时导通时，可以将第三时钟信号端的信号提供给第三节点。
图7所示的移位寄存器对应的电路时序图也可以为图5与图6所示。并且，与图4所示的移位寄存器相比，图7所示的移位寄存器的工作过程的不同之处仅在于：在第一晶体管与第二晶体管同时导通时，将第三时钟信号端的低电位信号提供给第三节点，以使第三节点的电位为低电位。并且，图7所示的移位寄存器的其余工作过程可以参见实施例一和实施例二中的工作过程的具体实施，在此不作赘述。
实施例四、
本实施例对应的移位寄存器的结构如图8所示，其仅是针对实施例一中图4的传输控制模块2中的第一晶体管M1与第二晶体管M2的连接方式进行了变形，以使传输控制模块具体可以用于在第二节点和第三时钟信号端的信号的共同控制下，将第一参考信号端的信号提供给第三节点，以使第二节点的信号的电位与第三节点的信号的电位相同。其余晶体管的连接方式均与实施例一中的图4相同，在此不作赘述。
在具体实施时，在本发明实施例提供的移位寄存器中，如图8所示，在传输控制模块2中，第一晶体管M1的控制极与第三时钟信号端CK3相连，第一晶体管M1的第一极与第一参考信号端VREF1相连，第一晶体管M1的第二极与第二晶体管M2的第一极相连，第二晶体管M2的控制极与第二节点N2相连，第二晶体管M2的第二极与第三节点N3相连。
在具体实施时，第一晶体管在第三时钟信号端的信号的控制下处于导通状态时，可以将第一参考信号端的信号提供给第二晶体管的第一极。第二晶体管在第二节点的信号的控制下处于导通状态时，可以将输入其第一极的信号提供给第三节点。即第一晶体管与第二晶体管同时导通时，可以将第一参考信号端的信号提供给第三节点。
图8所示的移位寄存器对应的电路时序图也可以为图5与图6所示。并且，图8所示的移位寄存器中的第一晶体管的导通与截止，可以参见实施例一与实施例二中移位寄存器的第二晶体管的导通与截止的过程。以及，图8所示的移位寄存器中的第二晶体管的导通与截止，可以参见实施例一与实施例二中移位寄存器的第一晶体管的导通与截止的过程。并且，图8所示的移位寄存器的其余工作过程可以参见实施例一和实施例二中的工作过程的具体实施，在此不作赘述。
实施例五、
本实施例对应的移位寄存器的结构图如图9所示，其仅是针对实施例一中图4的传输控制模块2中的第一晶体管M1与第二晶体管M2的连接方式进行了变形，以使传输控制模块具体可以用于在第二节点和第三时钟信号端的信号的共同控制下，将第三时钟信号端的信号提供给第三节点，以使第二节点的信号的电位与第三节点的信号的电位相同。其余晶体管的连接方式均与实施例一中的图4相同，在此不作赘述。
在具体实施时，在本发明实施例提供的移位寄存器中，如图9所示，在传输控制模块2中，第一晶体管M1的控制极与其第一极均与第三时钟信号端CK3相连，第一晶体管M1的第二极与第二晶体管M2的第一极相连，第二晶体管M2的控制极与第二节点N2相连，第二晶体管M2的第二极与第三节点N3相连。
在具体实施时，第一晶体管在第三时钟信号端的信号的控制下处于导通状态时，可以将第三时钟信号端的信号提供给第二晶体管的第一极。第二晶体管在第二节点的信号的控制下处于导通状态时，可以将输入其第一极的信号提供给第三节点。即第一晶体管与第二晶体管同时导通时，可以将第三时钟信号端的信号提供给第三节点。
图9所示的移位寄存器对应的电路时序图也可以为图5与图6所示。并且，图9所示的移位寄存器中的第一晶体管的导通与截止，可以参见实施例一与实施例二中移位寄存器的第二晶体管的导通与截止的过程；以及，图9所示的移位寄存器中的第二晶体管的导通与截止，可以参见实施例一与实施例二中移位寄存器的第一晶体管的导通与截止的过程。本实施例中的第一晶体管与第二晶体管同时导通时，可以将第三时钟信号端的信号提供给第三节点，其余工作过程可以参见实施例一和实施例二中的工作过程的具体实施，在此不作赘述。
实施例六、
在具体实施时，在本发明实施例提供的移位寄存器中，传输控制模块也可以仅采用一个晶体管进行控制，以使传输控制模块具体可以用于在第二节点的信号的控制下，将第三时钟信号端的信号提供给第三节点，以使第二节点的信号的电位与第三节点的信号的电位相同。从而降低整个电路的占用面积。
具体地，如图10所示，传输控制模块2也可以包括：第三晶体管M3；其中，第三晶体管M3的控制极与第二节点N2相连，第三晶体管M3的第一极与第三时钟信号端CK3相连，第三晶体管M3的第二极与第三节点N3相连。图10所示的移位寄存器中其余晶体管的连接方式均与实施例一中的图4相同，在此不作赘述。
下面分别结合图5与图6所示的电路时序图，对图10所示的移位寄存器的工作过程进行描述。下述描述中以1表示高电位，0表示低电位。需要说明的是，1和0是逻辑电位，其仅是为了更好的解释本发明实施例的具体工作过程，而不是具体的电压值。
针对图5所示的电路时序图，在T1阶段中，IN＝1，CK1＝0，CK2＝1，CK3＝1。第二节点N2的电位为低电位，以控制第三晶体管M3导通并将第三时钟信号端CK3的高电位信号提供给第三节点N3，以控制第九晶体管M9截止。该阶段的其余工作过程与实施例一中T1阶段的工作过程基本相同，在此不作赘述。
在T2阶段中，IN＝1，CK1＝1，CK2＝0，CK3＝1。第二节点N2的电位为低电位，以控制第三晶体管M3导通并将第三时钟信号端CK3的高电位信号提供给第三节点N3，以控制第九晶体管M9截止。该阶段的其余工作过程与实施例一中T2阶段的工作过程基本相同，在此不作赘述。
在T3阶段中，IN＝1，CK1＝1，CK2＝1，CK3＝0。第二节点N2的电位为低电位，以控制第三晶体管M3导通并将第三时钟信号端CK3的低电位信号提供给第三节点N3，以控制第九晶体管M9导通。该阶段的其余工作过程与实施例一中T3阶段的工作过程基本相同，在此不作赘述。
在T4阶段中，IN＝1，CK1＝0，CK2＝1，CK3＝1。第二节点N2的电位为低电位，以控制第三晶体管M3导通并将第三时钟信号端CK3的高电位信号提供给第三节点N3，以控制第九晶体管M9截止，使信号输出端OUT保持高电位的信号输出。该阶段的其余工作过程与实施例一中T4阶段的工作过程基本相同，在此不作赘述。
在T5阶段中，IN＝0，CK1＝1，CK2＝0，CK3＝1。第二节点N2的电位为高电位，以控制第三晶体管M3截止，第三节点N3处于浮接状态。由于第二电容C2的作用可以保持第三节点N3的电位为高电位，以控制第九晶体管M9截止，使信号输出端OUT保持高电位的信号输出。该阶段的其余工作过程与实施例一中T5阶段的工作过程基本相同，在此不作赘述。
在T6阶段中，IN＝0，CK1＝1，CK2＝1，CK3＝0。第二节点N2的电位为高电位，以控制第三晶体管M3截止，第三节点N3处于浮接状态。由于第二电容C2的作用可以保持第三节点N3的电位为高电位，以控制第九晶体管M9截止，使信号输出端OUT保持高电位的信号输出。该阶段的其余工作过程与实施例一中T6阶段的工作过程基本相同，在此不作赘述。
在T7阶段中，IN＝0，CK1＝0，CK2＝1，CK3＝1。第二节点N2的电位为低电位，以控制第三晶体管M3导通并将第三时钟信号端CK3的高电位信号提供给第三节点N3，以进一步控制第九晶体管M9截止。该阶段的其余工作过程与实施例一中T7阶段的工作过程基本相同，在此不作赘述。
在T7阶段之后还可以包括T8与T9阶段。在T8阶段中，IN＝0，CK1＝1，CK2＝0，CK3＝1。第二节点N2的电位为高电位，以控制第三晶体管M3截止。该阶段的其余工作过程与实施例一中T8阶段的工作过程基本相同，在此不作赘述。
在T9阶段中，IN＝0，CK1＝1，CK2＝1，CK3＝0。第二节点N2的电位为高电位，以控制第三晶体管M3截止。该阶段的其余工作过程与实施例一中T9阶段的工作过程基本相同，在此不作赘述。
同理，针对图6所示的电路时序图，图10所示的移位寄存器的工作过程可以结合实施例二与实施例六进行说明，在此不作赘述。
实施例七、
本实施例对应的移位寄存器的结构如图11所示，其仅是针对实施例一中图4的第一控制模块3中的第四晶体管M4与第五晶体管M5的连接方式进行了变形，以采用其他方式实现第一控制模块3的功能。其余晶体管的连接方式均与实施例一中的图4相同，在此不作赘述。
在具体实施时，在本发明实施例提供的移位寄存器中，如图11所示，在第一控制模块3中，第四晶体管M4的控制极与第二时钟信号端CK2相连，第四晶体管M4的第一极与第二参考信号端VREF2相连，第四晶体管M4的第二极与第五晶体管M5的第一极相连，第五晶体管M5的控制极与输入信号端IN相连，第五晶体管M5的第二极与第二节点N2相连。
在具体实施时，第四晶体管在第二时钟信号端的信号的控制下处于导通状态时，可以将第二参考信号端的信号提供给第五晶体管的第一极。第五晶体管在输入信号端的信号的控制下处于导通状态时，可以将输入其第一极的信号提供给第二节点。
图11所示的移位寄存器对应的电路时序图也可以为图5与图6所示。并且，与图4所示的移位寄存器相比，图11所示的移位寄存器的工作过程的不同之处仅在于：第四晶体管与第五晶体管的控制极连接的信号端进行了替换，因此，图11中的第四晶体管的导通与截止可以参见实施例一与实施例二中移位寄存器的第五晶体管的导通与截止的过程。以及，图11中的第五晶体管的导通与截止可以参见实施例一与实施例二中移位寄存器的第四晶体管的导通与截止的过程。并且，图11所示的移位寄存器的其余工作过程可以参见实施例一和实施例二中的工作过程的具体实施，在此不作赘述。
实施例八、
本实施例对应的移位寄存器的结构图如图12所示，其仅是针对实施例一中图4的第三控制模块5中的第七晶体管M7与第三电容C3的连接方式进行了变形，以采用其他方式实现第三控制模块5的功能。其余晶体管的连接方式均与实施例一中的图4相同，在此不作赘述。
在具体实施时，在本发明实施例提供的移位寄存器中，如图12所示，在第三控制模块5中，第七晶体管M7的控制极与其第一极均与第一节点N1相连，第七晶体管M7的第二极与第三电容C3的第一端相连，第三电容C3的第二端与第三时钟信号端CK3相连。
在具体实施时，第七晶体管在第一节点的信号的控制下处于导通状态时，可以将第三电容与第一节点导通。在第三电容与第一节点断开时，可以避免第三时钟信号端通过第三电容的耦合对第一节点的信号影响；在第三电容与第一节点导通时，可以保持第一节点的信号稳定，以及在第一节点处于浮接状态时，可以保持第一节点与第三时钟信号端之间的电压差稳定。并且，在第三电容与第一节点导通时，在第三时钟信号端的信号由高电位转变为低电位时，由于第三电容的耦合作用还可以进一步使第一节点的电位拉低，以避免第八晶体管在传输第一参考信号端的低电位信号时的阈值损失对传输低电位信号时的影响。
图12所示的移位寄存器对应的电路时序图也可以为图5与图6所示。并且，与图4所示的移位寄存器相比，图12所示的移位寄存器的工作过程的不同之处仅在于：在第一节点的电位为高电位时，第七晶体管截止，可以将第一节点与第三电容断开。在第一节点浮接且未有外界信号输入第一节点对第一节点进行放电时，第一节点可以保持为高电位。在第一节点的电位为低电位时，第七晶体管导通，可以将第一节点与第三电容导通。并且，图12所示的移位寄存器的其余工作过程可以参见实施例一和实施例二中的工作过程的具体实施，在此不作赘述。
实施例九、
通过实施例一和实施例二可以看出，在信号输出端OUT输出高电位的有效脉冲信号的时间段内，第一节点具有浮接状态。为了避免第一节点浮接状态对移位寄存器的输出影响，在具体实施时，如图13与图14所示，移位寄存器还可以包括：节点稳定模块7；节点稳定模块7分别与第三时钟信号端CK3、第二参考信号端VREF2、第一节点N1以及第三节点N3相连，用于在第三时钟信号端CK3与第三节点N3的控制下将第二参考信号端VREF2的信号提供给第一节点N1。
在具体实施时，如图13与图14所示，节点稳定模块7可以包括：第十二晶体管M12与第十三晶体管M13。其中，如图13所示，第十二晶体管M12的控制极与第三节点N3相连，第十二晶体管M12的第一极与第二参考信号端VREF2相连，第十二晶体管M12的第二极与第十三晶体管M13的第一极相连，第十三晶体管M13的控制极与第三时钟信号端CK3相连，第十三晶体管M13的第二极与第一节点N1相连。在具体实施时，第十二晶体管M12在第三节点N3的信号的控制下处于导通状态时，可以将第二参考信号端VREF2的信号提供给第十三晶体管M13的第一极。第十三晶体管M13在第三时钟信号端CK3的控制下处于导通状态时，可以将输入其第一极的信号提供给第一节点N1。
或者，如图14所示，第十二晶体管M12的控制极与第三时钟信号端CK3相连，第十二晶体管M12的第一极与第二参考信号端VREF2相连，第十二晶体管M12的第二极与第十三晶体管M13的第一极相连，第十三晶体管M13的控制极与第三节点N3相连，第十三晶体管M13的第二极与第一节点N1相连。在具体实施时，第十二晶体管M12在第三时钟信号端CK3的信号的控制下处于导通状态时，可以将第二参考信号端VREF2的信号提供给第十三晶体管M13的第一极。第十三晶体管M13在第三节点N3的信号的控制下处于导通状态时，可以将输入其第一极的信号提供给第一节点N1。
下面以图13为例，结合电路时序图对其工作过程作以描述。下述描述中以1表示高电位，0表示低电位。需要说明的是，1和0是逻辑电位，其仅是为了更好的解释本发明实施例的具体工作过程，而不是具体的电压值。
图13所示的移位寄存器对应的电路时序图，如图5所示。具体地，主要选取图5所示的电路时序图中的T1、T2、T3、T4、T5、T6、以及T7共七个阶段。其中，第一参考信号端VREF1的信号的电位为低电位，第二参考信号端VREF2的信号的电位为高电位。
在T1阶段中，IN＝1，CK1＝0，CK2＝1，CK3＝1。由于CK3＝1，因此第十三晶体管M13截止。该阶段的其余工作过程与实施例一中T1阶段的工作过程基本相同，在此不作赘述。
在T2阶段中，IN＝1，CK1＝1，CK2＝0，CK3＝1。由于CK3＝1，因此第十三晶体管M13截止。该阶段的其余工作过程与实施例一中T2阶段的工作过程基本相同，在此不作赘述。
在T3阶段中，IN＝1，CK1＝1，CK2＝1，CK3＝0。由于CK3＝0，因此第十三晶体管M13导通。由于第三节点N3的电位为低电位，因此第十二晶体管M12导通。第二参考信号端VREF2的高电位信号可以通过导通的第十三晶体管M13与第十二晶体管M12传输到第一节点N1，以使第一节点N1的电位为高电位，从而避免第一节点N1浮接。该阶段的其余工作过程与实施例一中T3阶段的工作过程基本相同，在此不作赘述。
在T4阶段中，IN＝1，CK1＝0，CK2＝1，CK3＝1。由于CK3＝1，因此第十三晶体管M13截止。该阶段的其余工作过程与实施例一中T4阶段的工作过程基本相同，在此不作赘述。
在T5阶段中，IN＝0，CK1＝1，CK2＝0，CK3＝1。由于CK3＝1，因此第十三晶体管M13截止。该阶段的其余工作过程与实施例一中T5阶段的工作过程基本相同，在此不作赘述。
在T6阶段中，IN＝0，CK1＝1，CK2＝1，CK3＝0。由于CK3＝0，因此第十三晶体管M13导通。由于第三节点N3的电位为低电位，因此第十二晶体管M12导通。第二参考信号端VREF2的高电位信号可以通过导通的第十三晶体管M13与第十二晶体管M12传输到第一节点N1，以使第一节点N1的电位为高电位，从而避免第一节点N1浮接。该阶段的其余工作过程与实施例一中T6阶段的工作过程基本相同，在此不作赘述。
在T7阶段中，IN＝0，CK1＝0，CK2＝1，CK3＝1。由于CK3＝1，因此第十三晶体管M13截止。该阶段的其余工作过程与实施例一中T7阶段的工作过程基本相同，在此不作赘述。
在T7阶段之后，还可以包括：T8与T9阶段。在T8阶段中，IN＝0，CK1＝1，CK2＝0，CK3＝1。由于CK3＝1，因此第十三晶体管M13截止。该阶段的其余工作过程与实施例一中T8阶段的工作过程基本相同，在此不作赘述。
在T9阶段中，IN＝0，CK1＝1，CK2＝1，CK3＝0。由于CK3＝0，因此第十三晶体管M13导通。但是由于第三节点N3的电位为高电位，因此第十二晶体管M12截止。该阶段的其余工作过程与实施例一中T9阶段的工作过程基本相同，在此不作赘述。
在T9阶段之后，一直重复执行T7～T9阶段的工作过程，直至输入信号端的信号再次为高电位信号为止。
本发明实施例提供的上述移位寄存器，通过设置第十二晶体管与第十三晶体管可以使第一节点的浮接状态减少，从而可以进一步保持输出波形的稳定输出，进一步使移位寄存器的电路运行稳定。
在实施例九中输入信号端的信号的基础上，将输入信号端的有效脉冲信号的时长延长M个时钟周期，信号输出端输出的有效脉冲信号即可对应延长M个时钟周期。
基于同一发明构思，本发明实施例还提供了一种本发明实施例提供的上述任一种移位寄存器的驱动方法，如图15所示，包括：第一阶段、第二阶段、第三阶段、第四阶段、第五阶段、第六阶段以及第七阶段；
S1301、在第一阶段，向输入信号端、第二时钟信号端以及第三时钟信号端分别提供第一电位信号，向第一时钟信号端提供第二电位信号，信号输出端输出第二电位信号；
S1302、在第二阶段，向输入信号端、第一时钟信号端以及第三时钟信号端分别提供第一电位信号，向第二时钟信号端提供第二电位信号，信号输出端输出第二电位信号；
S1303、在第三阶段，向输入信号端、第一时钟信号端以及第二时钟信号端分别提供第一电位信号，向第三时钟信号端提供第二电位信号，信号输出端输出第一电位信号；
S1304、在第四阶段，向输入信号端、第二时钟信号端以及第三时钟信号端分别提供第一电位信号，向第一时钟信号端提供第二电位信号，信号输出端输出第一电位信号；
S1305、在第五阶段，向第一时钟信号端与第三时钟信号端分别提供第一电位信号，向输入信号端与第二时钟信号端分别提供第二电位信号，信号输出端输出一电位信号；
S1306、在第六阶段，向第一时钟信号端与第二时钟信号端分别提供第一电位信号，向输入信号端与第三时钟信号端分别提供第二电位信号，信号输出端输出第一电位信号；
S1307、在第七阶段，向第二时钟信号端与第三时钟信号端分别提供第一电位信号，向输入信号端与第一时钟信号端分别提供第二电位信号，信号输出端输出第二电位信号。
本发明实施例提供的上述驱动方法，可以避免移位寄存器存在输出竞争关系，以使移位寄存器可以稳定的移位输出信号。
在具体实施时，在本发明实施例提供的上述驱动方法中，第一电位信号可以为高电位信号，对应地，第二电位信号为低电位信号；或者反之，第一电位信号可以为低电位信号，对应地，第二电位信号为高电位信号，具体需要根据移位寄存器中的晶体管是N型晶体管还是P型晶体管而定。具体地，图5与图6示出了移位寄存器中的晶体管是P型晶体管的电路时序图，且第一电位信号为高电位信号，第二电位信号为低电位信号。
在具体实施时，在本发明实施例提供的驱动方法中，在第四阶段之后，且在第五阶段之前，还包括：至少一个***阶段；其中，***阶段包括：第一***子阶段、第二***子阶段以及第三***子阶段；
在第一***子阶段，向输入信号端、第一时钟信号端以及第三时钟信号端分别提供第一电位信号，向第二时钟信号端提供给第二电位信号，信号输出端输出第一电位信号；
在第二***子阶段，向输入信号端、第一时钟信号端以及第二时钟信号端分别提供第一电位信号，向第三时钟信号端提供第二电位信号，信号输出端输出第一电位信号；
在第三***子阶段，向输入信号端、第二时钟信号端以及第三时钟信号端分别提供第一电位信号，向第一时钟信号端提供第二电位信号，信号输出端输出第一电位信号。
在具体实施时，在第四阶段与第五阶段之间***一个***阶段，即将输入信号端的有效脉冲信号的时长延长一个时钟周期，输出信号端输出的信号的有效脉冲信号对应延长一个时钟周期。在第四阶段与第五阶段之间***两个***阶段，即将输入信号端的有效脉冲信号的时长延长两个时钟周期，输出信号端输出的信号的有效脉冲信号对应延长两个时钟周期。在将输入信号端的有效脉冲信号的时长延长三、四、五…个时钟周期的情况，依此类推。这样可以仅需通过延长输入信号端的有效脉冲信号的时长，而不需要进行时钟信号端的信号的改变以及进行电路的改动和工艺的改变，即可实现信号输出端输出的有效脉冲信号的延长，从而可以降低制备工艺难度。
基于同一发明构思，本发明实施例还提供了一种驱动控制电路，如图16所示，包括：级联的多个本发明实施例提供的上述任一种移位寄存器：SR(1)、SR(2)…SR(n-1)、SR(n)…SR(N)(共N个移位寄存器，1≤n≤N)；
第一级移位寄存器SR(1)的输入信号端IN与起始信号端STV相连；
除第一级移位寄存器SR(1)之外，其余各级移位寄存器SR(n)的输入信号端IN分别与其相邻的上一级移位寄存器SR(n-1)的信号输出端OUT_n-1相连。
在具体实施时，如图16所示，在驱动控制电路中，第3k-2级移位寄存器的第一时钟信号端CK1、第3k-1级移位寄存器的第二时钟信号端CK2以及第3k级移位寄存器的第三时钟信号端CK3均与第一时钟端ck1相连；第3k-2级移位寄存器的第二时钟信号端CK2、第3k-1级移位寄存器的第三时钟信号端CK3以及第3k级移位寄存器的第一时钟信号端CK1均与第二时钟端ck2相连；第3k-2级移位寄存器的第三时钟信号端CK3、第3k-1级移位寄存器的第一时钟信号端CK1以及第3k级移位寄存器的第二时钟信号端CK2均与第三时钟端ck3相连；其中k为正整数。
在具体实施时，各级移位寄存器的第一参考信号端均与同一信号端即第一参考端相连；各级移位寄存器的第二参考信号端均与同一信号端即第二参考端相连。
具体地，上述驱动控制电路中的每个移位寄存器的具体结构与本发明上述移位寄存器在功能和结构上均相同，重复之处不再赘述。
在具体实施时，本发明实施例提供的驱动控制电路可以作为栅极驱动电路，应用于提供扫描控制晶体管的栅极扫描信号。
或者，本发明实施例提供的驱动控制电路可以作为发光驱动电路，应用于提供发光控制晶体管的发光控制信号，在此不做限定。
基于同一发明构思，本发明实施例还提供了一种显示面板，包括本发明实施例提供的上述任一种驱动控制电路。该显示面板解决问题的原理与前述移位寄存器相似，因此该显示面板的实施可以参见前述移位寄存器的实施，重复之处在此不再赘述。
在具体实施时，驱动控制电路可以为栅极驱动电路，显示面板还包括多条栅线；栅极驱动电路中的每一个移位寄存器的信号输出端分别对应连接至少一条栅线。
在具体实施时，本发明实施例提供的上述显示面板可以为有机发光显示面板，或者也可以为液晶显示面板，在此不作限定。在液晶显示装置中，一般设置有多个像素电极，以及与各像素电极连接的开关晶体管。在具体实施时，在本发明实施例提供的上述显示面板为液晶显示面板时，本发明实施例提供的上述驱动控制电路可以作为栅极驱动电路，并通过显示面板中的栅线向开关晶体管提供栅极扫描信号。
在有机发光显示装置中，一般设置有多个有机发光二极管以及与各有机发光二极管连接的像素补偿电路。一般像素补偿电路中设置有用于控制有机发光二极管发光的发光控制晶体管和用于控制数据信号输入的扫描控制晶体管。在本发明实施例提供的上述显示面板为有机发光显示面板时，该驱动控制电路可以作为栅极驱动电路，并通过显示面板中的栅线向扫描控制晶体管提供栅极扫描信号。
在具体实施时，驱动控制电路为发光控制电路，显示面板还包括多条发光控制信号线；发光控制电路中的每一个移位寄存器的信号输出端分别对应连接至少一条发光控制信号线。在本发明实施例提供的上述显示面板为有机发光显示面板时，驱动控制电路可以作为发光驱动电路，并通过显示面板中的发光控制信号线向发光控制晶体管提供发光控制信号。
基于同一发明构思，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述显示面板。该显示装置的实施可以参见上述移位寄存器的实施例，重复之处不再赘述。
在具体实施时，本发明实施例提供的显示装置可以为图17所示的全面屏的手机。当然，本发明实施例提供的显示装置也可以为平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。
本发明实施例提供的移位寄存器、其驱动方法、驱动控制电路、显示面板及显示装置，包括：输入模块、传输控制模块、第一控制模块、第二控制模块、第三控制模块以及输出模块；其中，输入模块用于在第一时钟信号端的控制下将输入信号端的信号提供给第一节点，以及将第一参考信号端的信号提供给第二节点；第一控制模块用于在输入信号端与第二时钟信号端的控制下将第二参考信号端的信号提供给第二节点；第二控制模块用于在第一节点的信号的控制下将第二参考信号端的信号提供给第三节点；第三控制模块用于在第一节点的信号的控制下保持第一节点的信号稳定，以及在第一节点浮接时，将第三时钟信号端的信号耦合到第一节点；传输控制模块至少用于在第二节点的信号的控制下使第二节点的信号的电位与第三节点的信号的电位相同；输出模块用于在第一节点的信号的控制下将第一参考信号端的信号提供给信号输出端，在第三节点的信号的控制下将第二参考信号端的信号提供给信号输出端。因此，通过设置第三控制模块以在第一节点的信号的控制下保持第一节点的信号稳定，以及在第一节点浮接时，将第三时钟信号端的信号耦合到第一节点，可以在信号输出端输出有效脉冲信号时，保持第一节点的信号不受第三时钟信号端的信号的影响，以及避免第二控制模块对第三节点的信号影响。且通过设置传输控制模块以至少在第二节点的信号的控制下使第二节点的信号的电位与第三节点的信号的电位相同，可以直接快速的将信号输出给第三节点，从而可以避免信号传输竞争的风险，进而可以避免移位寄存器存在输出竞争关系，以使移位寄存器可以稳定的移位输出信号。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (19)

1.一种移位寄存器，其特征在于，包括：输入模块、传输控制模块、第一控制模块、第二控制模块、第三控制模块以及输出模块；
所述输入模块分别与输入信号端、第一时钟信号端、第一参考信号端、第一节点以及第二节点相连，用于在所述第一时钟信号端的控制下将所述输入信号端的信号提供给所述第一节点，以及将所述第一参考信号端的信号提供给所述第二节点；
所述第一控制模块分别与所述输入信号端、第二时钟信号端、第二参考信号端以及所述第二节点相连，用于在所述输入信号端与所述第二时钟信号端的控制下将所述第二参考信号端的信号提供给所述第二节点；
所述第二控制模块分别与第二参考信号端、所述第一节点以及第三节点相连，用于在所述第一节点的信号的控制下将所述第二参考信号端的信号提供给所述第三节点；
所述第三控制模块分别与第三时钟信号端以及所述第一节点相连，用于在所述第一节点的信号的控制下保持所述第一节点的信号稳定，以及在所述第一节点浮接时，将所述第三时钟信号端的信号耦合到所述第一节点；
所述传输控制模块分别与第三时钟信号端、所述第二节点以及所述第三节点相连，至少用于在所述第二节点的信号的控制下使所述第二节点的信号的电位与所述第三节点的信号的电位相同；
所述输出模块分别与所述第一参考信号端、所述第二参考信号端、所述第一节点、所述第三节点以及信号输出端相连，用于在所述第一节点的信号的控制下将所述第一参考信号端的信号提供给所述信号输出端，在所述第三节点的信号的控制下将所述第二参考信号端的信号提供给所述信号输出端。
2.如权利要求1所述的移位寄存器，其特征在于，所述传输控制模块包括：第一晶体管与第二晶体管；
所述第一晶体管的控制极与所述第二节点相连，所述第一晶体管的第一极与所述第一参考信号端相连，所述第一晶体管的第二极与所述第二晶体管的第一极相连，所述第二晶体管的控制极与所述第三时钟信号端相连，所述第二晶体管的第二极与所述第三节点相连；或者，
所述第一晶体管的控制极与所述第三时钟信号端相连，所述第一晶体管的第一极与所述第一参考信号端相连，所述第一晶体管的第二极与所述第二晶体管的第一极相连，所述第二晶体管的控制极与所述第二节点相连，所述第二晶体管的第二极与所述第三节点相连；或者，
所述第一晶体管的控制极与所述第二节点相连，所述第一晶体管的第一极与所述第三时钟信号端相连，所述第一晶体管的第二极与所述第二晶体管的第一极相连，所述第二晶体管的控制极与所述第三时钟信号端相连，所述第二晶体管的第二极与所述第三节点相连；或者，
所述第一晶体管的控制极与其第一极均与所述第三时钟信号端相连，所述第一晶体管的第二极与所述第二晶体管的第一极相连，所述第二晶体管的控制极与所述第二节点相连，所述第二晶体管的第二极与所述第三节点相连。
3.如权利要求1所述的移位寄存器，其特征在于，所述传输控制模块包括：第三晶体管；
所述第三晶体管的控制极与所述第二节点相连，所述第三晶体管的第一极与所述第三时钟信号端相连，所述第三晶体管的第二极与所述第三节点相连。
4.如权利要求1所述的移位寄存器，其特征在于，所述第一控制模块包括：第四晶体管、第五晶体管以及第一电容；其中，所述第一电容的第一端与所述第二节点相连，所述第一电容的第二端与所述第二参考信号端相连；
所述第四晶体管的控制极与所述输入信号端相连，所述第四晶体管的第一极与所述第二参考信号端相连，所述第四晶体管的第二极与所述第五晶体管的第一极相连，所述第五晶体管的控制极与所述第二时钟信号端相连，所述第五晶体管的第二极与所述第二节点相连；或者，
所述第四晶体管的控制极与所述第二时钟信号端相连，所述第四晶体管的第一极与所述第二参考信号端相连，所述第四晶体管的第二极与所述第五晶体管的第一极相连，所述第五晶体管的控制极与所述输入信号端相连，所述第五晶体管的第二极与所述第二节点相连。
5.如权利要求1所述的移位寄存器，其特征在于，所述第二控制模块包括：第六晶体管与第二电容；
所述第六晶体管的控制极与所述第一节点相连，所述第六晶体管的第一极与所述第二参考信号端相连，所述第六晶体管的第二极与所述第三节点相连；
所述第二电容的第一端与所述第三节点相连，所述第二电容的第二端与所述第二参考信号端相连。
6.如权利要求1所述的移位寄存器，其特征在于，所述第三控制模块包括：第七晶体管与第三电容；
所述第三电容的第一端与所述第一节点相连，第三电容的第二端与所述第七晶体管的第一极相连，所述第七晶体管的第二极与所述第三时钟信号端相连，所述第七晶体管的控制极与所述第一节点相连；或者，
所述第七晶体管的控制极与其第一极均与所述第一节点相连，所述第七晶体管的第二极与所述第三电容的第一端相连，所述第三电容的第二端与所述第三时钟信号端相连。
7.如权利要求1所述的移位寄存器，其特征在于，所述输出模块包括：第八晶体管与第九晶体管；
所述第八晶体管的控制极与所述第一节点相连，所述第八晶体管的第一极与所述第一参考信号端相连，所述第八晶体管的第二极与所述信号输出端相连；
所述第九晶体管的控制极与所述第三节点相连，所述第九晶体管的第一极与所述第二参考信号端相连，所述第九晶体管的第二极与所述信号输出端相连。
8.如权利要求1所述的移位寄存器，其特征在于，所述输入模块包括：第十晶体管与第十一晶体管；
所述第十晶体管的控制极与所述第一时钟信号端相连，所述第十晶体管的第一极与所述第一参考信号端相连，所述第十晶体管的第二极与所述第二节点相连；
所述第十一晶体管的控制极与所述第一时钟信号端相连，所述第十一晶体管的第一极与所述输入信号端相连，所述第十一晶体管的第二极与所述第一节点相连。
9.如权利要求1-8任一项所述的移位寄存器，其特征在于，所述移位寄存器还包括：节点稳定模块；
所述节点稳定模块分别与所述第三时钟信号端、所述第二参考信号端、所述第一节点以及所述第三节点相连，用于在所述第三时钟信号端与所述第三节点的控制下将所述第二参考信号端的信号提供给所述第一节点。
10.如权利要求9所述的移位寄存器，其特征在于，所述节点稳定模块包括：第十二晶体管与第十三晶体管；
所述第十二晶体管的控制极与所述第三节点相连，所述第十二晶体管的第一极与所述第二参考信号端相连，所述第十二晶体管的第二极与所述第十三晶体管的第一极相连，所述第十三晶体管的控制极与所述第三时钟信号端相连，所述第十三晶体管的第二极与所述第一节点相连；或者，
所述第十二晶体管的控制极与所述第三时钟信号端相连，所述第十二晶体管的第一极与所述第二参考信号端相连，所述第十二晶体管的第二极与所述第十三晶体管的第一极相连，所述第十三晶体管的控制极与所述第三节点相连，所述第十三晶体管的第二极与所述第一节点相连。
11.一种驱动控制电路，其特征在于，包括：级联的多个如权利要求1-10任一项所述的移位寄存器；
第一级移位寄存器的输入信号端与起始信号端相连；
除所述第一级移位寄存器之外，其余各级移位寄存器的输入信号端分别与其相邻的上一级移位寄存器的信号输出端相连。
12.如权利要求11所述的驱动控制电路，其特征在于，所述驱动控制电路中，第3k-2级移位寄存器的第一时钟信号端、第3k-1级移位寄存器的第二时钟信号端以及第3k级移位寄存器的第三时钟信号端均与第一时钟端相连；其中k为正整数；
第3k-2级移位寄存器的第二时钟信号端、第3k-1级移位寄存器的第三时钟信号端以及第3k级移位寄存器的第一时钟信号端均与第二时钟端相连；
第3k-2级移位寄存器的第三时钟信号端、第3k-1级移位寄存器的第一时钟信号端以及第3k级移位寄存器的第二时钟信号端均与第三时钟端相连。
13.如权利要求11或12所述的驱动控制电路，其特征在于，所述驱动控制电路为栅极驱动电路；或者，所述驱动控制电路为发光控制电路。
14.一种显示面板，其特征在于，包括：如权利要求11-13任一项所述的驱动控制电路。
15.如权利要求14所述的显示面板，其特征在于，所述驱动控制电路为栅极驱动电路，所述显示面板还包括多条栅线；
所述栅极驱动电路中的每一个移位寄存器的信号输出端分别对应连接至少一条栅线。
16.如权利要求14所述的显示面板，其特征在于，所述驱动控制电路为发光控制电路，所述显示面板还包括多条发光控制信号线；
所述发光控制电路中的每一个移位寄存器的信号输出端分别对应连接至少一条发光控制信号线。
17.一种显示装置，其特征在于，包括如权利要求14-16任一项所述的显示面板。
18.一种如权利要求1-10任一项所述的移位寄存器的驱动方法，其特征在于，包括：第一阶段、第二阶段、第三阶段、第四阶段、第五阶段、第六阶段以及第七阶段；
在所述第一阶段，向所述输入信号端、所述第二时钟信号端以及所述第三时钟信号端分别提供第一电位信号，向所述第一时钟信号端提供第二电位信号，所述信号输出端输出第二电位信号；
在所述第二阶段，向所述输入信号端、所述第一时钟信号端以及所述第三时钟信号端分别提供第一电位信号，向所述第二时钟信号端提供第二电位信号，所述信号输出端输出第二电位信号；
在所述第三阶段，向所述输入信号端、所述第一时钟信号端以及所述第二时钟信号端分别提供第一电位信号，向所述第三时钟信号端提供第二电位信号，所述信号输出端输出第一电位信号；
在所述第四阶段，向所述输入信号端、所述第二时钟信号端以及所述第三时钟信号端分别提供第一电位信号，向所述第一时钟信号端提供第二电位信号，所述信号输出端输出第一电位信号；
在所述第五阶段，向所述第一时钟信号端与所述第三时钟信号端分别提供第一电位信号，向所述输入信号端与所述第二时钟信号端分别提供第二电位信号，所述信号输出端输出一电位信号；
在所述第六阶段，向所述第一时钟信号端与所述第二时钟信号端分别提供第一电位信号，向所述输入信号端与所述第三时钟信号端分别提供第二电位信号，所述信号输出端输出第一电位信号；
在所述第七阶段，向所述第二时钟信号端与所述第三时钟信号端分别提供第一电位信号，向所述输入信号端与所述第一时钟信号端分别提供第二电位信号，所述信号输出端输出第二电位信号。
19.如权利要求18所述的驱动方法，其特征在于，在所述第四阶段之后，且在所述第五阶段之前，还包括：至少一个***阶段；其中，所述***阶段包括：第一***子阶段、第二***子阶段以及第三***子阶段；
在所述第一***子阶段，向所述的输入信号端、所述第一时钟信号端以及所述第三时钟信号端分别提供第一电位信号，向所述第二时钟信号端提供给第二电位信号，所述信号输出端输出第一电位信号；
在所述第二***子阶段，向所述输入信号端、所述第一时钟信号端以及所述第二时钟信号端分别提供第一电位信号，向所述第三时钟信号端提供第二电位信号，所述信号输出端输出第一电位信号；
在所述第三***子阶段，向所述输入信号端、所述第二时钟信号端以及所述第三时钟信号端分别提供第一电位信号，向所述第一时钟信号端提供第二电位信号，所述信号输出端输出第一电位信号。
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