CN117672326A - 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置 - Google Patents

Abstract

本申请公开了一种移位寄存器单元及其驱动方法、以及栅极驱动电路，其中驱动方法包括：第一控制电路，响应于第二时钟信号端的信号和第二节点的电位控制第二时钟信号端和第三节点的通断，以及响应于第一节点的电位控制第二电源信号端和第三节点的通断；稳压控制电路，响应于第二时钟信号端接入的信号下拉并稳定第一节点的电位；以及输出电路，响应于第三节点的电位控制第二电源信号端与输出端的通断，并响应于第一节点的电位控制第一电源信号端与输出端的通断，在移位寄存器单元的保持帧阶段，输出电路的输出信号电平绝对值大于等于第一电源信号端的信号电平绝对值的1/2。本申请实施例保持帧阶段能够有效降低输出漏电正偏，避免输出异常。

Description

移位寄存器单元及其驱动方法、栅极驱动电路、显示装置

技术领域

本申请涉及显示技术领域，特别是涉及一种移位寄存器单元及其驱动方法、栅极驱动电路、以及显示装置。

背景技术

近年来，为了提高屏幕的竞争力，降低屏幕的边框以及价格，提出在边框中利用Array(阵列)工艺制备移位寄存器以替代Gate IC(栅极驱动集成电路)，即移位寄存器(Gate Driver on Array,GOA)电路。

在相关技术中，为了降低功耗，像素电路采用LPTO结构并提供相应GOA电路，在为像素电路中NMOS管提供栅极驱动信号时的电路时序图和对应的仿真图如图1a和图1b所示，由图1a中可见，在保持帧阶段，希望输出端时钟保持低电平输出，但在时钟信号端CK和CB的①至③阶段出现了输出漏电，图1b的仿真图中保持帧能够明显看到在时钟信号端CB的高电平阶段输出端对应出现漏电正偏信号，从而存在输出异常。

发明内容

为了解决上述问题至少之一，本申请的第一个方面提供一种移位寄存器单元，包括：

输入单元，配置为响应于第一时钟信号端的信号将输入端的信号接入第一节点以及将第一电源信号端的电位接入第二节点，并响应于第一节点的电位将第一时钟信号端的信号接入第二节点；

第一控制电路，配置为响应于第二时钟信号端的信号和第二节点的电位控制第二时钟信号端和第三节点的通断，以及响应于第一节点的电位控制第二电源信号端和第三节点的通断；

稳压控制电路，配置为响应于第二时钟信号端接入的信号下拉并稳定第一节点的电位；以及

输出电路，配置为响应于第三节点的电位控制第二电源信号端与输出端的通断，并且响应于第一节点的电位控制第一电源信号端与输出端的通断，以输出输出信号，

其中，在移位寄存器单元的保持帧阶段，输出电路的输出信号电平绝对值大于等于第一电源信号端的信号电平绝对值的1/2。

在一些可选的实施例中，其驱动过程包括保持帧阶段，在保持帧阶段，驱动过程包括：

第一阶段，输入电路响应于第一时钟信号端接入的第一时钟信号使第一节点的电位为低电平，第一控制电路响应于第二时钟信号端的第二时钟信号为高电平和第一节点的电位将第二电源信号端的电压接入第三节点；

第二阶段，稳压控制电路响应于第二时钟信号为低电平继续拉低第一节点，第一控制电路响应于第二时钟信号将第二节点的高电平信号接入第三节点，

其中，在保持帧阶段，第二时钟信号的高电平时间宽度与第二时钟信号的周期的比值小于等于1/4。

在一些可选的实施例中，第一时钟信号的下降沿与其上升沿、第一时钟信号的上升沿与第二时钟信号的下降沿、第二时钟信号的下降沿与其上升沿、以及第二时钟信号的上升沿与第一时钟信号的下降沿之间的最小时间间隔为大于等于2μs。

在一些可选的实施例中，在保持帧阶段，在第一时钟信号的低电平时间宽度大于等于2μs且小于等于T-3*2μs，其中，T表示第一时钟信号的周期。

在一些可选的实施例中，第一时钟信号的低电平时间宽度小于第二时钟信号的低电平时间宽度。

在一些可选的实施例中，驱动方法还包括刷新帧阶段，

在刷新帧阶段，第一时钟信号和第二时钟信号的周期相同，且第一时钟信号的低电平时间宽度和第二时钟信号的低电平时间宽度相同，且低电平时间宽度为信号周期的1/2。

在一些可选的实施例中，在保持帧阶段，第一时钟信号和第二时钟信号的周期相同，

刷新帧阶段中的第一时钟信号和第二时钟信号的周期小于保持帧阶段中第一时钟信号和第二时钟信号的周期。

在一些可选的实施例中，在保持帧阶段，第一时钟信号和第二时钟信号的周期为36H，第二时钟信号的高电平时间宽度为2H，其中，H表示移位寄存器单元扫描一行像素所需时间。

本申请第二方面提供一种栅极驱动电路，包括N个级联的根据上文所述的移位寄存器单元，其中，第n个移位寄存器单元的输出端电连接至第n+1个移位寄存器单元的输入端，第1个移位寄存器单元的输入端接入初始输入信号，其中N为大于等于2的正整数，n为大于等于1的正整数，

其中，第2m-1级移位寄存器单元的第一时钟信号端电连接至第一时钟信号线，第二时钟信号端电连接至第二时钟信号线，第2m级移位寄存器单元的第一时钟信号端电连接至第三时钟信号线，第二时钟信号端电连接至第四时钟信号线，其中m为大于等于1的正整数。

本申请第三方面提供一种显示装置，包括上文所述的栅极驱动电路。

本申请第四方面提供一种移位寄存器单元的驱动方法，配置为应用于上文所述的移位寄存器单元。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1a为相关技术移位寄存器单元关键信号端的时序图；

图1b为相关技术移位寄存器单元的电路仿真图；

图2为根据本申请实施例的移位寄存器单元的示意性电路框图；

图3为根据本申请一实施例的移位寄存器单元的示意性电路原理图；

图4为根据本申请实施例的移位寄存器单元的驱动时序图；

图5至图8为在图4所示时序图中的驱动下各个阶段对应的电路运行原理；

图9示出在图4所示驱动时序图示出的波形驱动下移位寄存器单元的信号仿真图；

图10示出本申请一实施例的栅极驱动电路的示意性框图；以及

图11示出本申请另一一实施例的栅极驱动电路的示意性框图。

本申请的有益效果如下：

本申请针对目前现有的问题，制定一种移位寄存器单元及其驱动方法、栅极驱动电路、以及显示装置，并通过设置在保持帧阶段，输出电路的输出至少部分周期维持低电平，并且第二时钟信号的至少部分周期中，高电平时间宽度与周期的比值小于等于1/4，使得移位寄存器单元在保持帧阶段输出电路的输出信号电平绝对值大于等于第一电源信号端的信号电平绝对值的1/2，从而能够减小保持帧阶段输出端的漏电正偏现象，避免输出端输出异常，提高显示效果，具有广泛的应用前景。

具体实施方式

为了更清楚地说明本申请，下面结合优选实施例和附图对本申请做进一步的说明。附图中相似的部件以相同的附图标记进行表示。本领域技术人员应当理解，下面所具体描述的内容是说明性的而非限制性的，不应以此限制本申请的保护范围。

需要说明的是，本文中的“第一”、“第二”、“第三”……等序数词并不旨在限制各个单元、节点、元件或部件的顺序，而仅旨在区分各个单元、节点、元件或部件。本文中的“包括”、“包含”、“具有”的含义是开式的，例如，当描述包括单元、节点、元件或部件时，除包括的这些单元、节点、元件或部件，还可以包括其他单元、节点、元件或部件。

本申请所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本申请实施例中，将晶体管的栅极称为控制极，将源极和漏极中的一个称为第一极，另一个称为第二极。本申请的实施例中，以晶体管的第一极称为源极，第二极称为漏极为例进行说明。此外，本申请实施例的移位寄存器单元采用P型晶体管，因此晶体管的导通条件为控制极接入低电平信号，下文不再赘述。

另外需要说明的是，本申请的移位寄存器单元可以用于输出LPTO显示面板(像素电路中同时存在N型TFT和P型TFT，采用低温多晶氧化物工艺制备)中N管的栅极信号，需要逐级输出控制信号。因此，以下移位寄存器单元的框图或者电路原理图表示第n级像素对应的控制信号，n为大于等于1小于等于像素总行数的正整数，下文不再赘述。

移位寄存器单元的驱动过程包括刷新帧阶段和保持帧阶段，其中，在刷新帧阶段显示面板按照预定刷新频率向栅极驱动电路反复输入刷新扫描信号，各移位寄存器单元在刷新帧阶段的有效输入信号对应时间段输出高电平信号；在保持帧阶段，期望移位寄存器单元的输出端始终输出低电平信号。

相关技术中，在移位寄存器单元的输出低电平阶段，如图1a可见，在时钟端CK和CB构成的一个循环驱动阶段①、②、③和④内，在阶段①、②、③，时钟端CK输出的电平在高电平和低电平间变化，时钟端CB输出的电平始终为高电平，在阶段④，时钟端CK输出高电平，时钟端CB为低电平，在阶段①、②和③，移位寄存器单元存在不能够保持低电平而向正向漏电的现象，导致输出异常。参照图1b所示，在为像素电路中NMOS管提供栅极驱动信号时，在保持帧由于移位寄存器单元输出为恒定电压，为了降低功耗往往会采取降低时钟端CK和CB频率的方式，此时，保持帧中阶段①、②和③相比于刷新帧的低电平输出时长边长，输出低电平阶段的输出漏电现象的影响随之严重增大，具体见图1b所示，其中NCB表示时钟端CB的信号，NCK表示输出端CK的信号，输出端的低电平vgl通常小于0v，在保持帧阶段在对应时钟端CB高电平的时间段内输出端漏电正偏后的输出值Out1的绝对值远小于低电平vgl绝对值，其漏电水平远远大于刷新帧的低电平输出阶段，易导致保持帧信号驱动异常，显示驱动出现异常。

为了解决以上问题至少之一，参照图2所示，本申请实施例提供一种移位寄存器单元，包括：

输入单元101，配置为响应于第一时钟信号端CK的信号将输入端的信号接入第一节点N1以及将第一电源信号端VGL的电位接入第二节点N2，并响应于第一节点N1的电位将第一时钟信号端CK的信号接入第二节点N2；

第一控制电路102，配置为响应于第二时钟信号端CB的信号和第二节点N2的电位控制第二时钟信号端CB和第三节点N3的通断，以及响应于第一节点N1的电位控制第二电源信号端VGH和第三节点N3的通断；

稳压控制电路103，配置为响应于第二时钟信号端CB接入的信号下拉并稳定第一节点N1的电位；以及

输出电路104，配置为响应于第三节点N3的电位控制第二电源信号端VGH与输出端Out的通断，并且响应于第一节点N1的电位控制第一电源信号端VGL与输出端Out的通断，以输出输出信号，

其中，在移位寄存器单元的保持帧阶段，输出电路的输出信号电平绝对值大于等于第一电源信号端VGL的信号电平绝对值的1/2。

在本实施例中，通过提供移位寄存器单元，该移位寄存器单元在其保持帧阶段，输出电路的输出信号电平绝对值大于等于第一电源信号端VGL的信号电平绝对值的1/2，从而能够有效减小保持帧阶段时输出端漏电正偏幅值，避免保持帧阶段输出端输出异常，提高显示效果。

下面通过一具体的实施例，结合图3所示的具体电路结构，针对具体功能以在图4时序驱动图下的具体运行过程进行详细描述。

参照图3所示，移位寄存器单元包括：输入电路101、第一控制电路102、稳压电路103、以及输出电路104。

其中，输入电路101配置为响应于第一时钟信号端CK的信号将输入端Input的信号接入第一节点N1以及将第一电源信号端VGL的电压接入第二节点N2，并响应于第一节点N1的电位将第一时钟信号端CK的信号接入第二节点N2。具体地，输入电路101可以配置为响应于第一时钟信号端CK接入的第一时钟信号为低电平，将输入端Input接入的输入信号输入到第一节点N1并将第一电源信号端VGL的电压接入到第二节点N2，并响应于第一节点N1处于低电平，将第一时钟信号写入第二节点N2。

第一控制电路102配置为响应于第二时钟信号端CB的信号和第二节点N2的信号控制第二时钟信号端CB和第三节点N3的通断，以及响应于第一节点N1的电位控制第三节点N3和第二电源信号端VGH之间的通断。具体地，第一控制电路102可以配置为响应于第二时钟信号端CB接入的第二时钟信号为低电平且第二节点N2的电位处于低电平，将第二时钟信号接入第三节点N3，并且响应于第一节点N1的电位为低电平将第二电源信号端VGH的电位写入第三节点N3。

稳压控制电路103配置为响应于第二时钟信号端CB接入的信号下拉并稳定第一节点N1的电位。

输出电路104配置为响应于第三节点N3和第一节点N1的电位输出输出信号。

此外，参照图2和图3所示，移位寄存器单元还可以包括第二控制电路105，第二控制电路105配置为响应于第二节点N2的电位控制第二电源信号端VGH和第四节点N4的通断、以及响应于第二时钟信号端CB接入的第二时钟信号控制第四节点N4和第一节点N1的通断。具体而言，第二控制电路103可以配置为响应于第二节点N2的电位为低电平，将第二电源信号端VGH的电压接入第四节点N4，并响应于第二时钟信号端CB接入的第二时钟信号CB为低电平，将第四节点N4的电位接入第一节点N1。

更具体地，在本示例中，参照图3所示的具体电路结构，输入电路101包括：第一晶体管T1、第二晶体管T2和第三晶体管T3。其中，第一晶体管T1的第一极电连接至输入端Input，第二极电连接至第一节点N1，控制极电连接至第一时钟信号端CK；第二晶体管T2的第一极电连接至第一时钟信号端CK，第二极电连接至第二节点N2，控制极电连接至第一节点N1；第三晶体管T3的第一极电连接至第一电源信号端VGL，第二极电连接至第二节点N2，控制极电连接至第一时钟信号端CK。

第一控制电路102包括：第四晶体管T4、第五晶体管T5、第六晶体管T6和第一电容C1。其中，第四晶体管T4的第一极电连接至第二时钟信号端CB，第二极电连接至第五节点N5，控制极电连接至第二节点N2；第五晶体管T5的第一极电连接至第五节点N5，第二极电连接至第五节点N5，控制极电连接至第二时钟信号端CB，第六晶体管T6的第一极电连接至第三节点N3，第二极电连接至第二电源信号端VGH，控制极电连接至第一节点N1，第一电容C1的第一端电连接至第二节点N2，第二端电连接至第五节点N5。

稳压电路103包括第二电容C2，第二电容C2的第一端电连接至第一节点N1，第二端电连接至第二时钟信号端CB，从而能够通过第二时钟信号端CB接入的第二时钟信号对第一节点进行稳压，另外当第二时钟信号接入低电平时，能够下拉并稳定第一节点N1的电位从而保证输出电路中第十晶体管T10的稳定导通。

第二控制电路105包括：第七晶体管T7和第八晶体管T8。其中，第七晶体管T7的第一极电连接至第二电源信号端VGH，第二极电连接至第四节点N4，控制极电连接至第二节点N2；第八晶体管T8的第一极电连接至第四节点N4，第二极电连接至第一节点N1，控制极电连接至第一节点N1。

输出电路104包括：第九晶体管T9、第十晶体管T10和第三电容C3。其中，第九晶体管T9的第一极电连接至第二电源信号端VGH，第二极电连接至输出端Out，控制极电连接至第三节点N3，第十晶体管T10的第一极电连接至输出端Out，第二极电连接至第一电源信号端VGL，控制极电连接至第一节点N1，第三电容C3的第一端电连接至第三节点N3，第二端电连接至第二电源信号端VGH。其中，第三电容C3利用其储能作用维持第三节点N3的稳定，以使得第九晶体管T9的状态稳定，从而保证输出波形的稳定。

下面结合图4给出的本申请实施例的驱动时序电路图结合具体驱动方法对电路结构和输出原理进行详细描述。其中，设第一电源信号端VGL的电压为低电平vgl，第二电源信号端VGH的电压为高电平vgh。设第一时钟信号和第二时钟信号的低电平电位为vgl，高电平的电位为vgh，输入端Input接入的输入信号的低电平电位为vgl且高电平电位为vgh。

在驱动图3所示的移位寄存器单元时，驱动过程包括刷新帧阶段和保持帧阶段，在保持帧阶段，具体驱动过程包括第一阶段和第二阶段。

其中，在第一阶段，输入电路响应于第一时钟信号端接入的第一时钟信号使第一节点的电位为低电平，第一控制电路响应于第二时钟信号端的第二时钟信号为高电平和第一节点的电位将第二电源信号端的电压接入第三节点；

在第二阶段，稳压控制电路响应于第二时钟信号为低电平继续拉低第一节点，第一控制电路响应于第二时钟信号将第二节点的高电平信号接入第三节点。

特别地，在本申请的实施例中，在保持帧阶段，第二时钟信号的高电平时间宽度与第二时钟信号的周期的比值小于等于1/4，通过该设置可以降低导致输出电路出现漏电的阶段，并使得输出端在该条件下输出电路的输出信号电平绝对值大于等于第一电源信号端的信号电平绝对值的1/2。

其中，需要说明的是，第二时钟信号的周期表示在时钟重复时间段内，一个高电平时间宽度和一个低电平时间宽度之和，参照图4所示，一个周期表示一个完整的阶段①、②、③和④(即，一个第一阶段和一个第二阶段)的时间宽度之和。

其中图4示出了在保持帧阶段中关键信号端口的时序图。

如图4所示，第一阶段具体包括阶段①、②和③，第二阶段具体包括阶段④。

结合图4和图5所示，在阶段①，第一时钟信号端CK接入的第一时钟信号为高电平，第二时钟信号端CB接入的第二时钟信号为高电平。

具体地，此时第一晶体管T1和第二晶体管T2断开，第一节点N1因上一时刻而保持低电平vgl，第二晶体管T2导通，第二节点N2写入第二时钟信号的高电平vgh；因第二节点N2为高电平vgh，第一电容C1的第一端和第二端为高电平vgh，第五节点N5为高电平，第四晶体管T4断开，第五晶体管T5断开，因为第一节点N1为低电平，第六晶体管T6导通，将第二电源信号端VGH的高电平vgh写入第三节点；因第三节点N3的电位为高电平vgh，第九晶体管T9导通，第三电容C3的第一端和第二端均为高电平vgh，同时第一节点N1为低电平vgl，第十晶体管T10导通，输出端Out为低电平。另外，第七晶体管T7和第八晶体管T8关断。但是，在该阶段，第九晶体管T9的控制极和第一极均为高电平vgh，关断并不充分，而同时第十晶体管T10的控制极第一极、第二极和控制极均为低电平vgl，因而第十晶体管T10导通不充分，造成第九晶体管T9漏至输出端Out的电荷无法完全泄放至第十晶体管T10的第二极连接的第一电源信号端VGL，因而如图4所示，在阶段①存在漏电正偏的情况。

结合图4和图6所示，在阶段②，第一时钟信号端CK接入的第一时钟信号为低电平，第二时钟信号端CB接入的第二时钟信号为高电平。

具体地，此时第一晶体管T1和第三晶体管T3导通，第一节点N1因输入端Input接入低电平而保持低电平vgl，第二节点N2写入第二时钟信号的低电平vgl；因第二节点N2为低电平vgl，第一电容C1的第一端写入低电平，第二端仍为高电平vgh，第四晶体管T4导通，第五节点N5仍为高电平，第五晶体管T5断开，因为第一节点N1为低电平，第六晶体管T6继续导通，将第二电源信号端VGH的高电平vgh写入第三节点；因第三节点N3的电位为高电平vgh，第九晶体管T9导通，第三电容C3的第一端和第二端均为高电平vgh，同时第一节点N1为低电平vgl，第十晶体管T10导通，输出端Out为低电平。另外，第七晶体管T7导通，第八晶体管T8关断。但是，在该阶段，第九晶体管T9的控制极和第一极均为高电平vgh，关断并不充分，而同时第十晶体管T10的控制极第一极、第二极和控制极仍然均为低电平vgl，因而第十晶体管T10导通不充分，造成第九晶体管T9漏至输出端Out的电荷无法完全泄放至第十晶体管T10的第二极连接的第一电源信号端VGL，因而如图4所示，在阶段②存在漏电正偏的情况。

结合图4和图7所示，在阶段③，第一时钟信号端CK接入的第一时钟信号变为高电平，第二时钟信号端CB接入的第二时钟信号仍为高电平。

具体地，此时第一晶体管T1和第三晶体管T3均关断，第一节点N1保持上一时刻低电平，第二晶体管T2在第一节点N1的低电平控制下导通，向第二节点写入高电平vgh；因第二节点N2为高电平vgh，第一电容C1的第一端变为高电平vgh，电荷变化量为vgh-vgl，第二端变化量相同变为2vgh-vgl，第四晶体管T4和第五晶体管T5均关断，因为第一节点N1为低电平vgl，第六晶体管T6继续导通，将第二电源信号端VGH的高电平vgh写入第三节点；因第三节点N3的电位为高电平vgh，第九晶体管T9导通，第三电容C3的第一端和第二端均为高电平vgh，同时第一节点N1为低电平vgl，第十晶体管T10导通，输出端Out为低电平。另外，第七晶体管T7和第八晶体管T8均关断。但是，在该阶段，第九晶体管T9的控制极和第一极均为高电平vgh，关断并不充分，而同时第十晶体管T10的控制极、第一极和第二极仍然均为低电平vgl，因而第十晶体管T10导通不充分，造成第九晶体管T9漏至输出端Out的电荷无法完全泄放至第十晶体管T10的第二极连接的第一电源信号端VGL，因而如图4所示，在阶段③也存在漏电正偏的情况。

结合图4和图8所示，在第二阶段，即阶段④，第一时钟信号端CK接入的第一时钟信号为高电平，第二时钟信号端CB接入的第二时钟信号变为低电平。

具体地，此时第一晶体管T1和第三晶体管T3均关断，第三电容C3的第二端接入的第二时钟信号CB变化为低电平，使得第二端的电位变为低电平vgl，变化量为vgl-vgh，第一端变化量相同，电位变为2vgl-vgh，第一节点N1被进一步拉低，第二晶体管T2在第一节点N1的电位控制下导通，向第二节点写入高电平vgh；因第二节点N2为高电平vgh，第一电容C1的第一端维持vgh，第二端vgh长时间充电下变为高电平vgh，第四晶体管T4关断，第五晶体管T5导通，因为第一节点N1为低电平2vgl-vgh，第六晶体管T6继续导通，将第二电源信号端VGH的高电平vgh写入第三节点；因第三节点N3的电位为高电平vgh，第九晶体管T9导通，第三电容C3的第一端和第二端均为高电平vgh，同时因为第一节点N1在第二电容C2的作用下被继续拉低为低电平2vgl-vgh，第十晶体管T10导通，输出端Out为低电平。需要注意的是，在阶段④，尽管第九晶体管T9的第一极和控制极均为高电平vgh，第九晶体管T9关断不充分，而因为第一节点的电位在第二电容C2的作用下被拉低为2vgl-vgh，也就是第十晶体管T10的控制极被拉低为低于电平vgl，因此第十晶体管T10导通充分，因而第九晶体管T9漏至输出端Out的电荷能够完全泄放至第十晶体管T10的第二极连接的第一电源信号端VGL，如图4所示，在阶段④将不足以构成输出电压偏移，不存在漏电正偏的情况。

经过以上分析可知，在包括阶段①、②和③的第一阶段，即在第二时钟信号端CB接入的第二时钟信号为高电平的阶段第九晶体管T9关断不充分，且其第一极和控制极的电位均为高电平vgh，同时第十晶体管T10导通也不充分，第九晶体管T9泄漏的电荷无法充分泄放而存在漏电；在包括阶段④的第二阶段，即，在第二时钟信号端CB接入的第二时钟信号为低电平的阶段，尽管第九晶体管T9关断也不充分，且其第一极和控制极的电位均为高电平vgh，但第十晶体管T10充分导通，第九晶体管T9泄漏的电荷能够经由充分导通的第十晶体管T10泄放至第一电源信号端VGL，输出电压没有漏电正偏。

考虑至此，本申请的实施例中，通过缩短第二时钟信号端CB的第二时钟信号的高电平时间宽度并延长低电平时间宽度，缩短至即使高电平阶段存在，但其漏电减小到并不足以使输出端Out输出影响输出驱动异常的高电平，即，使得输出电路的输出信号电平绝对值大于等于第一电源信号端VGL的信号电平绝对值的1/2，从而使得输出电路能够在保持帧中出现影响输出驱动的高电平输出异常。

本申请的实施例中，使得输出电路始终保持低电平输出时，第二时钟信号端CB的第二时钟信号的高电平时间宽度与周期的比值应小于等于1/4。通过大量实验证明，将漏电的时间宽度缩短，并缩短为具体小于等于需要始终实现低电平保持的时间周期的1/4，能够有效降低输出电压偏移幅度，并使其偏移幅度降低为产品允许的低电平范围内，从而保证保持帧阶段输出信号电平绝对值大于等于第一电源信号端VGL的信号电平绝对值的1/2。

尽管设定的第二时钟信号的至少部分周期中，高电平时间宽度与周期的比值小于等于1/4均能够满足本申请实施例的要求，但本领域技术人员应理解在移位寄存器单元可正常工作的情况下，第二时钟信号端CB接入的第二时钟信号的高电平时间宽度越小则效果越好。

为了使移位寄存器单元中第二时钟信号端CB的第二时钟信号和第一时钟信号端CK的第一时钟信号的上升沿下降沿按照：第二时钟信号的上升沿、第一时钟信号的下降沿、第一时钟信号的上升沿、第二时钟信号的下降沿和第二时钟信号的上升沿的顺序正确排列，以确保移位寄存器单元可以正常工作，第一时钟信号的下降沿与其上升沿、第一时钟信号的上升沿与第二时钟信号的下降沿、第二时钟信号的下降沿与其上升沿、以及第二时钟信号的上升沿与第一时钟信号的下降沿之间的最小时间间隔为大于等于2μs。也就是说，在一个周期内，即在一个完整的第一阶段和第二阶段时间内(阶段②、③、④和①)，以上描述的信号沿之间的时间间隔为大于等于2μs。

在保持帧阶段，使第二时钟信号端CB的第二时钟信号的高电平时间宽度尽量小，而又确保移位寄存器单元中的第一电容C1、第二电容C2和第三电容C3、以及电路中的寄生电容保证充分充电且无显著漏电，需要确保第一时钟信号CK的高电平时间宽度不可过小。较为优选地，在保持帧阶段，第一时钟信号的低电平时间宽度大于等于2μs且小于等于T-3*2μs，其中，T表示第一时钟信号的周期。第一时钟信号的周期表示在时钟重复时间段内，一个高电平时间宽度和一个低电平时间宽度之和，参照图4所示，一个周期表示一个完整的阶段①、②、③和④(即，一个第一阶段和一个第二阶段)的时间宽度之和。

另外，为了保证电路中第一电容C1、第二电容C2和第三电容C3、以及电路中的寄生电容充电，第一时钟信号的低电平时间宽度应小于第二时钟信号的低电平时间宽度。

在一些可选的实施例中，本申请实施例的移位寄存器单元可以作为向LTPO面板中像素电路的N型晶体管的栅极提供栅极信号的GOA电路。在这种情况下，移位寄存器单元的驱动过程包括刷新帧阶段和保持帧阶段。

在刷新帧阶段，显示面板中的各移位寄存器单元均处于该阶段，并且显示面板中的各移位寄存器单元逐级输入扫描刷新信号，并在与该移位寄存器所驱动的像素对应的时刻输出高电平。因此，在刷新帧阶段，包括该移位寄存器单元的高电平输出阶段和部分低电平输出阶段。

在保持帧阶段，显示面板中的各移位寄存器单元均保持低电平输出。

对于刷新帧阶段来说，需要以规定扫描速度依次扫描移位寄存器单元，移位寄存器单元按照该速度驱动对应像素，因此对于显示产品来说，刷新帧阶段的第一时钟信号和第二时钟信号的周期较小，例如，周期为4H，其中H表示移位寄存器单元扫描一行像素所需时间，在这种情况下，输出漏电不足以将输出信号电平抬升到输出信号接近零伏的程度，可以无需考虑输出漏电影响，第一时钟信号和第二时钟信号的周期相同，且第一时钟信号的低电平时间宽度和第二时钟信号的低电平时间宽度相同，且低电平时间宽度为信号周期的1/2。

不同地，对于保持帧阶段，由于该阶段并不输出高电平，通常为了降低功耗会增加第一时钟信号端CK和第二时钟信号端CB的周期，即，第一时钟信号和第二时钟信号的周期大于保持帧阶段中第一时钟信号和第二时钟信号的周期。这种情况下则需要考虑低电平输出阶段的漏电正偏，本申请的实施例中设置第二时钟信号端CB的第二时钟信号的高电平时间宽度与周期的比值应小于等于1/4。

较为优选地，在保持帧阶段，第一时钟信号和第二时钟信号的周期为36H，第二时钟信号的高电平时间宽度为2H，低电平时间宽度为34H。经过验证，通过该设置，能够在降低保持帧阶段功耗的同时，可以确保在保持帧阶段输出电路的输出信号电平绝对值远大于第一电源信号端VGL的信号电平的1/2，从而使得输出漏电正偏量极小，不会导致输出驱动异常发生。

参照图9的仿真图可见，其中NCB表示第二时钟信号端CB的信号，NCK表示第一时钟信号端CK的信号，由图9中可见，在保持帧阶段，通过设置第二时钟信号的高电平与周期的比值小于1/4，由于第二时钟信号端CB的高电平时间宽度很窄，在该阶段产生的漏电很小，进而由漏电导致的输出电平正偏幅度很小，因为电平vgl为负值，引起其正偏后的信号电平绝对值大于vgl绝对值的1/2，因此仿真结果证明通过设置第二时钟信号的高电平与周期的比值小于1/4显著降低输出端漏电导致的漏电正偏值，提高显示效果。

基于同一发明构思，本申请实施例还提供一种应用于上文实施例所述的移位寄存器单元的驱动方法，包括保持帧阶段，在所述低电平输出阶段，所述驱动方法包括：

第一阶段，所述输入电路响应于所述第一时钟信号端接入的第一时钟信号使所述第一节点的电位为低电平，所述第一控制电路响应于所述第二时钟信号端的第二时钟信号为高电平和所述第一节点的电位将所述第二电源信号端的电压接入所述第三节点；

第二阶段，稳压控制电路响应于第二时钟信号为低电平继续拉低第一节点，第一控制电路响应于第二时钟信号将第二节点的高电平信号接入第三节点，

其中，在保持帧阶段，第二时钟信号的高电平时间宽度与第二时钟信号的周期的比值小于等于1/4。

在本实施例中，通过设置保持帧阶段，第二时钟信号的高电平时间宽度与第二时钟信号的周期的比值小于等于1/4，减少低电平输出阶段输出端的漏电正偏现象，提高显示效果，具有广泛的应用前景。

需要说明的是，本驱动方法中的具体驱动过程与原理在以上移位寄存器电路结构描述驱动过程时的各实施例一致，且已经结合图4所示的时序图详细描述了驱动原理和运行过程，并且驱动方法的具体驱动波形与图4一致，其具体原理过程也与以上过程相同，在此不再赘述。

在一些可选的实施例中，为了使第二时钟信号端CB的第二时钟信号和第一时钟信号端CK的第一时钟信号的上升沿、下降沿按照：第二时钟信号的上升沿、第一时钟信号的下降沿、第一时钟信号的上升沿、第二时钟信号的下降沿和第二时钟信号的上升沿的顺序正确排列，以确保移位寄存器单元可以正常工作，第一时钟信号的下降沿与其上升沿、第一时钟信号的上升沿与第二时钟信号的下降沿、第二时钟信号的下降沿与其上升沿、以及第二时钟信号的上升沿与第一时钟信号的下降沿之间的最大时间间隔为大于等于2μs。也就是说，在一个周期内，即在一个完整的第一阶段和第二阶段时间内(阶段②、③、④和①)，以上描述的信号沿之间的时间间隔为大于等于2μs。

在保持帧阶段，使第二时钟信号端CB的第二时钟信号的高电平时间宽度尽量小，而又确保移位寄存器单元中的第一电容C1、第二电容C2和第三电容C3、以及电路中的寄生电容保证充分充电且无显著漏电，需要确保第一时钟信号CK的高电平时间宽度不可过小。较为优选地，在第一时钟信号的低电平时间宽度大于等于2μs且小于等于T-3*2μs，其中，T表示第一时钟信号的周期。第一时钟信号的周期表示在时钟重复时间段内，一个高电平时间宽度和一个低电平时间宽度之和，参照图4所示，一个周期表示一个完整的阶段①、②、③和④(即，一个第一阶段和一个第二阶段)的时间宽度之和。

另外，为了保证电路中第一电容C1、第二电容C2和第三电容C3、以及电路中的寄生电容充电，第一时钟信号的低电平时间宽度应小于第二时钟信号的低电平时间宽度。

在一些可选的实施例中，当移位寄存器单元作为向LTPO面板中像素电路的N型晶体管的栅极提供栅极信号的GOA电路使用时，驱动方法包括刷新帧阶段和保持帧阶段。

在刷新帧阶段，显示面板中的各移位寄存器单元均处于该阶段，并且显示面板中的各移位寄存器单元逐级输入扫描刷新信号，并在与该移位寄存器所驱动的像素对应的时刻输出高电平。因此，在刷新帧阶段，包括该移位寄存器单元的高电平输出阶段和部分低电平输出阶段。

在保持帧阶段，显示面板中的各移位寄存器单元均保持低电平输出，因此，该阶段包括移位寄存器单元的低电平输出阶段中的另一部分低电平输出阶段。

对于刷新帧阶段来说，需要以规定扫描速度依次扫描移位寄存器单元，移位寄存器单元按照该速度驱动对应像素，因此对于显示产品来说，刷新帧阶段的第一时钟信号和第二时钟信号的周期较小，例如，周期为4H，其中H表示移位寄存器单元扫描一行像素所需时间，在这种情况下，可以无需考虑输出漏电影响，第一时钟信号和第二时钟信号的周期相同，且第一时钟信号的低电平时间宽度和第二时钟信号的低电平时间宽度相同，且低电平时间宽度为信号周期的1/2。

不同地，对于保持帧阶段，由于该阶段并不输出高电平，通常为了降低功耗会增加第一时钟信号端CK和第二时钟信号端CB周期，即，第一时钟信号和第二时钟信号的周期大于保持帧阶段中第一时钟信号和第二时钟信号的周期。这种情况下则需要考虑低电平输出阶段的漏电正偏，即，本申请的实施例中设置第二时钟信号端CB的第二时钟信号的高电平时间宽度与周期的比值应小于等于1/4。

较为优选地，在保持帧阶段，第一时钟信号和第二时钟信号的周期为36H，第二时钟信号的高电平时间宽度为2H，低电平时间宽度为34H。经过验证，通过该设置，能够在降低保持帧阶段功耗的同时，可以确保在保持帧阶段输出电路的输出信号电平绝对值远大于第一电源信号端VGL的信号电平的1/2，从而使得输出漏电正偏量极小，不会导致输出驱动异常发生。

通过以上设置，在驱动用作LTPO面板中N型晶体管的栅极驱动电路时的保持帧阶段，通过缩小第二时钟信号的高电平时间宽度，并至少缩小为小于等于1/4周期，能够有效减少移位寄存器单元的输出漏电正偏影响，提高显示效果。

基于同一发明构思，本申请的实施例还提供一种栅极驱动电路，包括N个级联的根据上文实施例所述的移位寄存器单元，其中，第n个移位寄存器单元的输出端电连接至第n+1个移位寄存器单元的输入端，第1个移位寄存器单元的输入端接入初始输入信号，其中N为大于等于2的正整数，n为大于等于1的正整数，

其中，第2m-1级移位寄存器单元的第一时钟信号端电连接至第一时钟信号线，第二时钟信号端电连接至第二时钟信号线，第2m级移位寄存器单元的第一时钟信号端电连接至第三时钟信号线，第二时钟信号端电连接至第四时钟信号线，其中m为大于等于1的正整数。

在本实施例中，通过包括级联的上述移位寄存器单元，能够在驱动像素电路中相应晶体管时，避免因输出端漏电正偏导致的驱动异常，确保显示画面的正常显示，具有广阔的应用前景。

在一可选的实施例中，如图10所示，图中示例性示出偶数个移位寄存器单元级联形成的栅极驱动电路示例，当然本申请并不旨在级联的移位寄存器单元的数量，当移位寄存器单元的数量为奇数时，级联方式类似。

具体地，时钟信号线总共为两条，奇数行和偶数行移位寄存器的时钟信号端交替连接。如图10所示，第1级移位寄存器单元GOA[1]的第一时钟信号端CK电连接至第一时钟信号线CK1，第二时钟信号端CB电连接至第二时钟信号线CK2；第2级移位寄存器单元GOA[2]的第一时钟信号端CK电连接至第二时钟信号线CK2，第二时钟信号端CB电连接至第一时钟信号线CK1；……；第N-1级移位寄存器单元GOA[N-1](N-1为奇数)的第一时钟信号端CK电连接至第一时钟信号线CK1，第二时钟信号端CB电连接至第二时钟信号线CK2；第N级移位寄存器单元GOA[N](N为奇数)的第一时钟信号端CK电连接至第二时钟信号线CK2，第二时钟信号端CB电连接至第一时钟信号线CK1。

通过以上连接方式，可以在不作***布线改变的情况下，沿用当前电路的常规级联方式，其中，奇数级的移位寄存器单元的时钟信号线中给出的时钟信号，可以保证第二时钟信号端CB在保持帧阶段高电平时间宽度与其周期的比为1/4，可以大幅降低输出端输出信号漏电正偏幅度，偶数级尽管没能给入以上电平要求的信号，但因为偶数级是输入端接入的信号为奇数级移位寄存器单元的输出信号，而该信号的输出电平经过了漏电优化，因此偶数级的输出信号同样能够在一定程度上被优化，从而提高了栅极驱动电路的驱动信号波形，从而提高显示效果。

在另一可选的实施例中，参照图11所示，图中示例性给出另一中级联方式形成的栅极驱动电路。

该示例中同样示例性地示出偶数个移位寄存器单元级联形成的栅极驱动电路，即，在该示例中，N为偶数，不过本领域技术人员应理解，本申请同样并不限制于此，当奇数个移位寄存器单元级联也是可以的，其级联方式类似，在此不再赘述。

具体地，参照图11所示，本实施例考虑到第一时钟信号端CK和第二时钟信号端CB的高电平时间宽度和低电平时间宽度相差比较大，因此为了确保移位寄存器单元在刷新帧和保持帧的奇数级和偶数级均可以正确驱动并有效起到保持帧降低漏电正偏的效果，不再采用两根时钟信号线并且奇偶行时钟信号端连接的信号线对调的方式，而是为奇数级移位寄存器单元和偶数级移位寄存器单元分别提供一组独立的时钟信号线。

如图11所示，第1级移位寄存器单元GOA[1]的第一时钟信号端CK电连接至第一时钟信号线CKA1，第二时钟信号端CB电连接至第二时钟信号线CKA2；第2级移位寄存器单元GOA[2]的第一时钟信号端CK电连接至第三时钟信号线CKB2，第二时钟信号端CB电连接至第四时钟信号线CKB1；……；第N-1级移位寄存器单元GOA[N-1](N-1为奇数)的第一时钟信号端CK电连接至第一时钟信号线CKA1，第二时钟信号端CB电连接至第二时钟信号线CKA2；第N级移位寄存器单元GOA[N](N为奇数)的第一时钟信号端CK电连接至第三时钟信号线CKB2，第二时钟信号端CB电连接至第四时钟信号线CKB1。通过以上连接方式，只要设置第一时钟信号线CKA1和第二时钟信号线CKA2、与第三时钟信号线CKB2和第四时钟信号线CKB1的波形分别对应于奇数级和偶数级移位寄存器单元的驱动时序，即，可以在正确输出奇数行和偶数行驱动信号的同时，能够保证每一级移位寄存单元在保持帧阶段均能够降低输出漏电正偏，从而大幅提高显示效果。

基于同一发明构思，本申请的实施例还提供一种显示装置，包括上文实施例所述的栅极驱动电路。

由于本申请实施例提供的显示装置中包括的栅极驱动电路与上述实施例提供的栅极驱动电路相对应，因此在前实施方式也适用于本实施例，在本实施例中不再详细描述。

在本实施例中，显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、车载显示器、数码相框或导航仪等任何具有显示功能的产品或部件，通过加载以上栅极驱动电路，显示装置可以具有更优良和稳定的显示效果，更高的竞争力，具有广阔的应用前景。

本申请针对目前现有的问题，制定一种移位寄存器单元及其驱动方法、栅极驱动电路、以及显示装置，并通过设置在保持帧阶段，输出电路的输出至少部分周期维持低电平，并且第二时钟信号的至少部分周期中，高电平时间宽度与周期的比值小于等于1/4，使得移位寄存器单元在保持帧阶段输出电路的输出信号电平绝对值大于等于第一电源信号端的信号电平绝对值的1/2，从而能够减小保持帧阶段输出端的漏电正偏现象，避免输出端输出异常，提高显示效果，具有广泛的应用前景。

显然，本申请的上述实施例仅仅是为清楚地说明本申请所作的举例，而并非是对本申请的实施方式的限定，对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动，这里无法对所有的实施方式予以穷举，凡是属于本申请的技术方案所引伸出的显而易见的变化或变动仍处于本申请的保护范围之列。

Claims (11)

1.一种移位寄存器单元，其特征在于，包括：

输入单元，配置为响应于第一时钟信号端的信号将输入端的信号接入第一节点以及将第一电源信号端的电位接入第二节点，并响应于所述第一节点的电位将所述第一时钟信号端的信号接入所述第二节点；

第一控制电路，配置为响应于第二时钟信号端的信号和所述第二节点的电位控制所述第二时钟信号端和第三节点的通断，以及响应于第一节点的电位控制所述第二电源信号端和所述第三节点的通断；

稳压控制电路，配置为响应于所述第二时钟信号端接入的信号下拉并稳定所述第一节点的电位；以及

输出电路，配置为响应于所述第三节点的电位控制所述第二电源信号端与输出端的通断，并且响应于所述第一节点的电位控制所述第一电源信号端与所述输出端的通断，以输出输出信号，

其中，在所述移位寄存器单元的保持帧阶段，所述输出电路的输出信号电平绝对值大于等于所述第一电源信号端的信号电平绝对值的1/2。

2.根据权利要求1所述的移位寄存器单元，其特征在于，其驱动过程包括保持帧阶段，在所述保持帧阶段，所述驱动过程包括：

第一阶段，所述输入电路响应于所述第一时钟信号端接入的第一时钟信号使所述第一节点的电位为低电平，所述第一控制电路响应于所述第二时钟信号端的第二时钟信号为高电平和所述第一节点的电位将所述第二电源信号端的电压接入所述第三节点；

第二阶段，所述稳压控制电路响应于所述第二时钟信号为低电平继续拉低所述第一节点，所述第一控制电路响应于所述第二时钟信号将所述第二节点的高电平信号接入所述第三节点，

其中，在所述保持帧阶段，所述第二时钟信号的高电平时间宽度与所述第二时钟信号的周期的比值小于等于1/4。

3.根据权利要求2所述的移位寄存器单元，其特征在于，所述第一时钟信号的下降沿与其上升沿、所述第一时钟信号的上升沿与所述第二时钟信号的下降沿、所述第二时钟信号的下降沿与其上升沿、以及所述第二时钟信号的上升沿与所述第一时钟信号的下降沿之间的最小时间间隔为大于等于2μs。

4.根据权利要求2所述的移位寄存器单元，其特征在于，在所述保持帧阶段，所述第一时钟信号的低电平时间宽度大于等于2μs且小于等于T-3*2μs，其中，T表示所述第一时钟信号的周期。

5.根据权利要求2所述的移位寄存器单元，其特征在于，所述第一时钟信号的低电平时间宽度小于所述第二时钟信号的低电平时间宽度。

6.根据权利要求2所述的移位寄存器单元，其特征在于，所述驱动过程还包括刷新帧阶段，

在所述刷新帧阶段，所述第一时钟信号和所述第二时钟信号的周期相同，且所述第一时钟信号的低电平时间宽度和所述第二时钟信号的低电平时间宽度相同，且所述低电平时间宽度为信号周期的1/2。

7.根据权利要求6所述的移位寄存器单元，其特征在于，在所述保持帧阶段，所述第一时钟信号和所述第二时钟信号的周期相同，

所述刷新帧阶段中的所述第一时钟信号和所述第二时钟信号的周期小于所述保持帧阶段中所述第一时钟信号和所述第二时钟信号的周期。

8.根据权利要求7所述的移位寄存器单元，其特征在于，在所述保持帧阶段，所述第一时钟信号和所述第二时钟信号的周期为36H，所述第二时钟信号的高电平时间宽度为2H，其中，H表示所述移位寄存器单元扫描一行像素所需时间。

9.一种栅极驱动电路，其特征在于，包括N个级联的根据权利要求1-8中任一项所述的移位寄存器单元，其中，第n个移位寄存器单元的输出端电连接至第n+1个移位寄存器单元的输入端，第1个移位寄存器单元的输入端接入初始输入信号，其中N为大于等于2的正整数，n为大于等于1的正整数，

其中，第2m-1级移位寄存器单元的第一时钟信号端电连接至第一时钟信号线，第二时钟信号端电连接至第二时钟信号线，第2m级移位寄存器单元的第一时钟信号端电连接至第三时钟信号线，第二时钟信号端电连接至第四时钟信号线，其中m为大于等于1的正整数。

10.一种显示装置，其特征在于，包括权利要求9所述的栅极驱动电路。

11.一种移位寄存器单元的驱动方法，其特征在于，配置为应用于权利要求1-8中任一项所述的移位寄存器单元。