KR20140148235A - 쉬프트 레지스터와 이를 이용한 표시장치 - Google Patents

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Abstract

본 발명은 쉬프트 레지스터와 이를 이용한 표시장치에 관한 것이다. 본 발명의 실시 예에 따른 쉬프트 레지스터는 순차적으로 위상이 지연되는 클럭 신호들을 입력받아 순차적으로 출력을 발생하는 다수의 스테이지를 구비하고, 상기 스테이지는, 스타트 단자를 통해 입력되는 스타트 신호 또는 전단 캐리신호에 응답하여 풀-업 제어 노드를 제1 레벨 전압으로 충전하는 풀-업 제어 노드 충전부; 리셋 단자를 통해 입력되는 후단 캐리신호에 응답하여 풀-업 제어 노드를 상기 제1 레벨 전압보다 낮은 제2 레벨 전압으로 방전하는 풀-업 제어 노드 방전부; 상기 풀-업 제어 노드의 상기 제1 레벨 전압에 응답하여 제1 풀-다운 제어 노드를 상기 제2 레벨 전압으로 방전하는 제1 풀-다운 제어 노드 방전부; 제1 클럭 단자를 통해 입력되는 클럭 신호에 응답하여 상기 제1 풀-다운 제어 노드를 상기 제1 레벨 전압과 상기 제2 레벨 전압 사이의 레벨 전압에 해당하는 제3 레벨 전압으로 충전하는 제1 풀-다운 제어 노드 충전부; 및 상기 풀-업 제어 노드의 상기 제1 레벨 전압에 응답하여 출력 노드를 상기 제1 클럭 단자를 통해 입력되는 클럭 신호로 충전하는 풀-업 TFT와, 상기 제1 풀-다운 제어 노드의 상기 제3 레벨 전압에 응답하여 상기 출력 노드를 상기 제2 레벨 전압으로 방전하는 제1 풀-다운 TFT를 포함하는 출력부를 구비하는 것을 특징으로 한다.

Description

쉬프트 레지스터와 이를 이용한 표시장치{SHIFT REGISTER AND DISPLAY DEVICE USING THE SAME}
본 발명은 쉬프트 레지스터와 이를 이용한 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 최근에는 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들(Flat Panel Display, FPD)이 개발 및 시판되고 있다. 예를 들어, 액정표시장치(LCD: Liquid Crystal Display), 플라즈마표시장치(PDP: Plasma Display Panel), 유기발광다이오드 표시장치(OLED: Organic Light Emitting Diode)와 같은 여러 가지 평판표시장치가 활용되고 있다.
이러한 평판 표시장치의 스캔 구동회로는 일반적으로, 게이트 쉬프트 레지스터를 이용하여 스캔라인들에 스캔펄스를 순차적으로 공급하고 있다. 스캔 구동회로의 게이트 쉬프트 레지스터는 다수의 박막트랜지스터들(Thin Film Transistor, 이하 "TFT"라 함)을 포함하는 스테이지들을 구비한다. 스테이지들은 종속적(cascade)으로 접속되어 출력을 순차적으로 발생한다.
도 1은 종래 스테이지 구조를 개략적으로 보여주는 도면이다. 도 1을 참조하면, 스테이지들 각각은 풀업 TFT(Pull-up Thin Film Transistor, Tup)를 제어하기 위한 Q 노드(Q), 풀다운 TFT(Pull-down Thin Film Transistor, Tpd)를 제어하기 위한 Q bar 노드(이하 "QB 노드"라 칭함)를 포함한다. 또한, 스테이지들 각각은 스타트신호가 입력되는 스타트 단자(START), 리셋신호가 입력되는 리셋 단자(RESET), 클럭신호에 응답하여 Q 노드와 QB 노드 전압을 서로 반대로 충방전시키는 스위치 TFT들을 포함한다. 일반적으로, 스타트신호는 전단 스테이지의 출력에 해당하는 전단 캐리신호(carry signal)이고, 리셋신호는 후단 스테이지의 출력에 해당하는 후단 캐리신호이다.
도 2는 도 1의 스테이지의 구동 타이밍을 보여주는 일 예시도면이다. 도 2를 참조하면, 스테이지는 스타트신호에 응답하여 Q 노드(Q)를 충전한 후, 클럭신호(CLK)가 입력될 때 Q 노드(Q)의 전위를 부트스트랩핑(bootstraping)하여 풀업 트랜지스터를 턴 온 시킴으로써 클럭신호(CLK)를 게이트 출력신호(Vg)로 출력한다. 이어서, 스테이지는 리셋신호에 응답하여 Q 노드(Q)의 전위를 충전 레벨(예컨대, 고전위 레벨)에서 방전 레벨(예컨대, 저전위 레벨)로 낮춘 후 대략 1 프레임 기간 동안 Q 노드(Q)의 전위를 저전위 레벨로 유지한다. QB 노드(QB)는 Q 노드와 반대로 충방전된다. 즉, Q 노드(Q)가 고전위 레벨을 가질때 QB 노드(QB)는 저전위 레벨(VL)을 가지고, Q 노드(Q)가 저전위 레벨로 유지될 때 QB 노드(QB)는 고전위 레벨(VH)로 유지된다. QB 노드(QB)는 한 프레임의 대부분 동안 고전위 레벨(VH)로 유지된다. 따라서, QB 노드(QB)의 전위에 따라 스위칭되는 TFT들(풀다운 TFT와 일부 스위치 TFT들)의 게이트 전극에는 포지티브 바이어스 스트레스(positive bias temperature stress, 이하 PBTS)가 누적된다. 이러한 PBTS는 구동시간의 경과에 비례하여 증가함으로써 해당 TFT들을 열화시킨다.
TFT들의 문턱전압은 PBTS의 누적량에 비례하여 (+) 방향으로 쉬프트된다. 이와 반대로 TFT들의 문턱전압은 NBTS(Negative bias temperature stress)의 누적량에 비례하여 (-) 방향으로 쉬프트된다. 한편, TFT는 비정질 실리콘 재질의 반도체층을 포함하는 a-Si:H TFT, 폴리 실리콘 재질의 반도체층을 포함하는 폴리 TFT가 알려져 있으며, 최근에는 수율, 공정 용이성 등의 여러 장점을 갖는 옥사이드(oxide) TFT가 많이 사용되고 있다. 옥사이드 TFT는 금속 산화물 반도체층을 포함하여 a-Si:H TFT에 비해 20~30배 빠른 전자 이동도를 나타내고 있다.
도 3은 종래의 또 다른 스테이지 구조를 개략적으로 보여주는 도면이다. 도 3과 같이 a-Si:H TFT를 이용한 스캔 구동회로에서 2 개의 QB 노드들(QB1, QB2)에 각각 접속된 2개의 풀다운 TFT들(Tpd1, Tpd2)을 교번적으로 구동시켜 TFT들의 열화를 줄이고 회로의 신뢰성을 개선하였다. 하지만, 옥사이드 TFT를 이용한 스캔 구동회로에서는 도 3과 같은 구조를 적용하여도 회로의 신뢰성이 개선되지 않는다. 왜냐하면, 휴지 구동기간 동안의 NBTS 상태에서, 옥사이드 TFT는 a-Si:H TFT에 비해 문턱전압의 (-) 쉬프트량이 매우 적어서 PBTS에 의한 문턱전압 쉬프트가 원래 상태로 회복되기 어렵기 때문이다.
도 4a는 a-Si:H TFT를 이용한 스캔 구동회로의 TFT들의 신뢰성 특성을 보여주는 도면이고, 도 4b는 옥사이드 TFT를 이용한 스캔 구동회로의 TFT들의 신뢰성 특성을 보여주는 도면이다. a-Si:H TFT를 이용하여 도 3과 같은 구조를 적용하면 도 4a와 같이 구동 시간이 경과하더라도 TFT들의 문턱전압이 일정치로 유지(Clamping Voltage Staturation)되는 데 반해, 옥사이드 TFT를 이용하여 도 3과 같은 구조를 적용하면 도 4b와 같이 구동 시간의 경과에 따라 TFT들의 문턱전압이 (+) 방향으로 쉬프트(Clamping Voltage Not Staturation)된다. 즉, 옥사이드 TFT는 회복(recovery) 특성이 좋지 않기 때문에 교번 구동을 하더라도 스캔 구동회로의 신뢰성이 낮아지는 문제가 있다.
본 발명은 QB 노드의 전위에 따라 스위칭되는 TFT들의 포지티브 바이어스 스트레스(PBTS)를 감소시킬 수 있는 쉬프트 레지스터와 이를 이용한 표시장치를 제공한다.
본 발명의 실시 예에 따른 쉬프트 레지스터는 순차적으로 위상이 지연되는 클럭 신호들을 입력받아 순차적으로 출력을 발생하는 다수의 스테이지를 구비하고, 상기 스테이지는, 스타트 단자를 통해 입력되는 스타트 신호 또는 전단 캐리신호에 응답하여 풀-업 제어 노드를 제1 레벨 전압으로 충전하는 풀-업 제어 노드 충전부; 리셋 단자를 통해 입력되는 후단 캐리신호에 응답하여 풀-업 제어 노드를 상기 제1 레벨 전압보다 낮은 제2 레벨 전압으로 방전하는 풀-업 제어 노드 방전부; 상기 풀-업 제어 노드의 상기 제1 레벨 전압에 응답하여 제1 풀-다운 제어 노드를 상기 제2 레벨 전압으로 방전하는 제1 풀-다운 제어 노드 방전부; 제1 클럭 단자를 통해 입력되는 클럭 신호에 응답하여 상기 제1 풀-다운 제어 노드를 상기 제1 레벨 전압과 상기 제2 레벨 전압 사이의 레벨 전압에 해당하는 제3 레벨 전압으로 충전하는 제1 풀-다운 제어 노드 충전부; 및 상기 풀-업 제어 노드의 상기 제1 레벨 전압에 응답하여 출력 노드를 상기 제1 클럭 단자를 통해 입력되는 클럭 신호로 충전하는 풀-업 TFT와, 상기 제1 풀-다운 제어 노드의 상기 제3 레벨 전압에 응답하여 상기 출력 노드를 상기 제2 레벨 전압으로 방전하는 제1 풀-다운 TFT를 포함하는 출력부를 구비하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 표시장치는 데이터 라인들과 스캔 라인들을 포함하는 표시패널; 입력되는 디지털 비디오 데이터를 아날로그 데이터 전압으로 변환하여 상기 데이터 라인들에 공급하는 데이터 구동회로; 및 상기 스캔 라인들에 스캔 신호를 순차적으로 출력하는 쉬프트 레지스터를 포함한 스캔 구동회로를 구비하고, 상기 쉬프트 레지스터는 순차적으로 위상이 지연되는 클럭 신호들을 입력받아 순차적으로 출력을 발생하는 다수의 스테이지를 구비하고, 상기 스테이지는, 스타트 단자를 통해 입력되는 스타트 신호 또는 전단 캐리신호에 응답하여 풀-업 제어 노드를 제1 레벨 전압으로 충전하는 풀-업 제어 노드 충전부; 리셋 단자를 통해 입력되는 후단 캐리신호에 응답하여 풀-업 제어 노드를 상기 제1 레벨 전압보다 낮은 제2 레벨 전압으로 방전하는 풀-업 제어 노드 방전부; 상기 풀-업 제어 노드의 상기 제1 레벨 전압에 응답하여 제1 풀-다운 제어 노드를 상기 제2 레벨 전압으로 방전하는 제1 풀-다운 제어 노드 방전부; 제1 클럭 단자를 통해 입력되는 클럭 신호에 응답하여 상기 제1 풀-다운 제어 노드를 상기 제1 레벨 전압과 상기 제2 레벨 전압 사이의 레벨 전압에 해당하는 제3 레벨 전압으로 충전하는 제1 풀-다운 제어 노드 충전부; 및 상기 풀-업 제어 노드의 상기 제1 레벨 전압에 응답하여 출력 노드를 상기 제1 클럭 단자를 통해 입력되는 클럭 신호로 충전하는 풀-업 TFT와, 상기 제1 풀-다운 제어 노드의 상기 제1 레벨 전압에 응답하여 상기 출력 노드를 상기 제2 레벨 전압으로 방전하는 제1 풀-다운 TFT를 포함하는 출력부를 구비하는 것을 특징으로 한다.
본 발명은 풀-다운 제어 노드를 고전위 전압보다 낮은 제3 레벨 전압으로 충전하므로, 풀-다운 제어 노드에 게이트 전극이 접속된 TFT들의 포지티브 바이어스 스트레스(positive bias temperature stress, PBTS)를 줄일 수 있다. 또한, 본 발명은 복수 개의 QB 노드를 교번 구동함으로써 복수 개의 QB 노드 각각에 게이트 전극이 접속된 TFT들의 PBTS를 더욱 줄일 수 있다.
도 1은 종래 스테이지 구조를 개략적으로 보여주는 도면.
도 2는 도 1의 스테이지의 구동 타이밍을 보여주는 일 예시도면.
도 3은 종래의 또 다른 스테이지 구조를 개략적으로 보여주는 도면.
도 4a는 a-Si:H TFT를 이용한 스캔 구동회로의 신뢰성 특성을 보여주는 도면.
도 4b는 옥사이드 TFT를 이용한 스캔 구동회로의 신뢰성 특성을 보여주는 도면.
도 5는 본 발명의 제1 실시 예에 따른 쉬프트 레지스터를 보여주는 도면.
도 6은 도 5의 제k 스테이지의 회로 구성을 상세히 보여주는 회로도.
도 7은 도 6의 제k 스테이지의 입력 신호들, 출력 신호, Q 노드 및 QB 노드의 파형도.
도 8은 도 5의 제k 스테이지의 또 다른 회로 구성을 상세히 보여주는 회로도.
도 9는 본 발명의 제2 실시 예에 따른 쉬프트 레지스터를 보여주는 도면.
도 10은 도 9의 제k 스테이지의 회로 구성을 상세히 보여주는 회로도.
도 11은 도 10의 제k 스테이지의 입력 신호들, 출력 신호, Q 노드 및 QB 노드의 파형도.
도 12은 도 9의 제k 스테이지의 또 다른 회로 구성을 상세히 보여주는 회로도.
도 13은 본 발명의 실시 예에 따른 표시장치를 개략적으로 보여주는 블록도.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
도 5는 본 발명의 제1 실시 예에 따른 쉬프트 레지스터를 보여주는 도면이다. 도 5를 참조하면, 본 발명의 제1 실시 예에 따른 쉬프트 레지스터는 종속적으로 접속된 다수의 스테이지들(STA(1)~STA(n), n은 스테이지의 개수)을 구비한다. 도 5에서는 설명의 편의를 제1 내지 제9 스테이지(STA(1)~STA(9))만을 예시하였다.
이하의 설명에서, "전단 스테이지"는 기준이 되는 스테이지의 상부에 위치하는 것을 말한다. 예컨대, 제k(1≤k≤n, k는 2 이상의 자연수) 스테이지(STA(k))를 기준으로, 전단 스테이지는 제1 스테이지(STA(1)) 내지 제k-1 스테이지(STA(k-1)) 중 어느 하나를 지시한다. "후단 스테이지"는 기준이 되는 스테이지의 하부에 위치하는 것을 말한다. 예컨대, 제k 스테이지(STA(k))를 기준으로, 후단 스테이지는 제k+1 스테이지(STA(k+1)) 내지 제k 스테이지(STA(n)) 중 어느 하나를 지시한다.
스테이지들(STA(1)~STA(n)) 각각은 스타트 단자(ST), 리셋 단자(RT), 제1 클럭 단자(CT1), 출력단자(OT) 등을 구비한다. 스테이지들(STA(1)~STA(n)) 각각의 스타트 단자(ST)는 스타트 신호(VST)가 공급되는 스타트 신호 라인(STL) 또는 전단 캐리신호가 공급되는 전단 스테이지의 출력 단자(OT)에 접속된다. 따라서, 스테이지들(STA(1)~STA(n)) 각각의 스타트 단자(ST)에는 스타트 신호(VST) 또는 전단 캐리신호가 공급된다. 예를 들어, 도 5와 같이 제1 내지 제4 스테이지들(STA(1)~STA(4))의 스타트 단자(ST)에는 스타트 신호(VST)가 입력되고, 제5 내지 제n 스테이지들(STA(5)~STA(n)) 각각의 스타트 단자(ST)에는 전단 캐리신호가 입력될 수 있다. 전단 캐리신호는 전단 스테이지의 출력단자(OT)의 출력 신호를 의미한다. 예를 들어, 도 5와 같이 제k 스테이지(STA(k))의 스타트 단자(ST)에는 제k-4 스테이지(STA(k-4))의 출력단자(OT)의 제k-4 출력 신호(GOUT(k-4))가 전단 캐리신호로서 입력될 수 있다.
스테이지들(STA(1)~STA(n)) 각각의 리셋 단자(RT)는 후단 캐리신호가 공급되는 후단 스테이지의 출력 단자에 접속된다. 후단 캐리신호는 후단 스테이지의 출력단자(OT)의 출력 신호를 의미한다. 제k 스테이지(STA(k))의 리셋 단자(RT)에는 제k+4 스테이지(STA(k+4))의 제k+4 출력 신호(GOUT(k+4)) 내지 제k+8 스테이지(STA(k+8))의 제k+8 출력 신호(GOUT(k+8)) 중 어느 하나가 후단 캐리신호로서 입력될 수 있다. 예를 들어, 도 5와 같이 제k 스테이지(STA(k))의 리셋 단자(RT)에는 제k+5 스테이지(STA(k+5))의 제k+5 출력 신호(GOUT(k+5))가 후단 캐리신호로서 입력될 수 있다.
스테이지들(STA(1)~STA(n)) 각각의 제1 클럭 단자(CT1)는 클럭 신호들(CLK1~CLK8)이 공급되는 클럭 라인들(CL1~CL8) 중 어느 하나에 접속된다. 클럭 신호들은 고속 구동시 충분한 충전시간 확보를 위해 순차적으로 위상이 지연되는 i(i는 4 이상의 자연수) 상 클럭 신호들로 구현되는 것이 바람직하다. 본 발명의 실시 예에서는 도 7 및 도 11과 같이 클럭 신호들이 소정 시간만큼 중첩되고 순차적으로 위상이 지연되는 8 상 클럭 신호들(CLK1~CLK8)인 것을 중심으로 설명하였으나, 이에 한정되지 않음에 주의하여야 한다. 예를 들어, 클럭 신호들은 4 상, 6 상, 10 상 또는 12 상으로도 구현될 수 있음에 주의하여야 한다. 클럭 신호들(CLK1~CLK8)은 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 스윙한다.
클럭 신호들(CLK1~CLK8)은 스테이지들(STA(1)~STA(n))의 제1 클럭 단자(CT1)에 순차적으로 공급된다. 구체적으로, 도 5와 같이 제k 스테이지(STA(k))의 제1 클럭 단자(CT1)가 제1 클럭 라인(CL1)에 접속되어 제1 클럭 신호(CLK1)를 공급받는 경우, 제k+1 스테이지(STA(k+1))의 제1 클럭 단자(CT1)는 제2 클럭 라인(CL2)에 접속되어 제2 클럭 신호(CLK2)를 공급받고, 제k+2 스테이지(STA(k+2))의 제1 클럭 단자(CT1)는 제3 클럭 라인(CL3)에 접속되어 제3 클럭 신호(CLK3)를 공급받으며, 제k+3 스테이지(STA(k+3))의 제1 클럭 단자(CT1)는 제4 클럭 라인(CL4)에 접속되어 제4 클럭 신호(CLK4)를 공급받는다. 또한, 제k+4 스테이지(STA(k+4))의 제1 클럭 단자(CT1)가 제5 클럭 라인(CL5)에 접속되어 제5 클럭 신호(CLK5)를 공급받으며, 제k+5 스테이지(STA(k+5))의 제1 클럭 단자(CT1)는 제6 클럭 라인(CL6)에 접속되어 제6 클럭 신호(CLK6)를 공급받고, 제k+6 스테이지(STA(k+6))의 제1 클럭 단자(CT1)는 제7 클럭 라인(CL7)에 접속되어 제7 클럭 신호(CLK7)를 공급받으며, 제k+7 스테이지(STA(k+7))의 제1 클럭 단자(CT1)는 제8 클럭 라인(CL8)에 접속되어 제8 클럭 신호(CLK8)를 공급받는다. 즉, 클럭 신호들(CLK1~CLK8)은 제1 클럭 신호(CLK1)부터 제8 클럭 신호(CLK8)까지 제k 내지 제k+7 스테이지들(STA(k)~STA(k+7))에 순차적으로 공급되고, 제k+8 내지 제k+15 스테이지(STA(k+8)~STA(k+15))에 순차적으로 공급되는 방식으로, 모든 스테이지들(STA(1)~STA(n))에 순차적으로 공급된다.
제k 스테이지(STA(k))의 출력단자(OT)는 제k 출력 라인에 접속된다. 제k 스테이지(STA(k))의 출력단자(OT)는 제k 출력 라인(G(k))에 제k 출력 신호(GOUT(k))를 출력한다. 또한, 제k 스테이지(STA(k))의 출력단자(OT)는 전단 스테이지의 리셋 단자(RT)에 접속되어 제k 출력 신호(GOUT(k))를 후단 캐리신호로서 공급한다. 예를 들어, 도 5와 같이 제k 스테이지(STA(k))의 출력단자(OT)는 제k-5 스테이지(STA(k-5))의 리셋 단자(RT)에 접속되어 제k 출력 신호(GOUT(k))를 후단 캐리신호로서 공급할 수 있다. 또한, 제k 스테이지(STA(k))의 출력단자(OT)는 후단 스테이지의 스타트 단자(ST)에 접속되어 제k 출력 신호(GOUT(k))를 전단 캐리신호로서 공급한다. 예를 들어, 도 5와 같이 제k 스테이지(STA(k))의 출력단자(OT)는 제k+4 스테이지(STA(k+4))의 스타트 단자(ST)에 접속되어 제k 출력 신호(GOUT(k))를 전단 캐리신호로서 공급한다.
스테이지들(STA(1)~STA(n)) 각각은 제1 레벨 전압이 공급되는 제1 레벨 전압 라인에 접속되는 제1 레벨 전압 단자(미도시), 제1 레벨 전압보다 낮은 제2 레벨 전압이 공급되는 제2 레벨 전압 라인에 접속되는 제2 레벨 전압 단자(미도시)를 더 포함할 수 있다. 도 6 내지 도 12에서는 설명의 편의를 위해 제1 레벨 전압은 고전위 전압(VDD), 제2 레벨 전압은 저전위 전압(VSS)인 것을 중심으로 설명하였다. 고전위 전압(VDD)은 게이트 하이 전압(VGH)으로 설정될 수 있고, 저전위 전압(VSS)은 게이트 로우 전압(VGL)으로 설정될 수 있다. 게이트 하이 전압(VGH)은 스테이지들(STA(1)~STA(n)) 각각의 내부 회로에 존재하는 TFT(thin film transistor)들을 턴-온시킬 수 있는 전압으로 설정되고, 게이트 로우 전압(VGL)은 상기 TFT들을 턴-오프시킬 수 있는 전압으로 설정될 수 있다.
도 6은 도 5의 제k 스테이지의 회로 구성을 상세히 보여주는 회로도이다. 도 6에서는 설명의 편의를 위해 풀-업 제어 노드는 Q 노드, 제1 풀-다운 제어 노드는 QB1 노드인 것을 중심으로 설명하였다. 도 3을 참조하면, 제k 스테이지(STA(k))는 Q 노드 충전부(10), Q 노드 방전부(20), QB1 노드 방전부(30), QB1 노드 충전부(50) 및 출력부(70)를 포함한다.
Q 노드 충전부(10)는 스타트 단자(ST)를 통해 입력되는 스타트 신호 또는 전단 캐리신호에 응답하여 Q 노드를 고전위 전압(VDD)으로 충전한다. Q 노드 충전부(10)는 제1 스위치 TFT(T1)를 포함할 수 있다. 제1 스위치 TFT(T1)는 스타트 단자(ST)를 통해 입력되는 스타트 신호 또는 전단 캐리신호의 고전위 전압(VDD)에 의해 턴-온되어 Q 노드를 스타트 단자(ST)에 접속시킨다. 제1 스위치 TFT(T1)의 게이트 전극과 소스 전극은 스타트 단자(ST)에 접속되고, 드레인 전극은 Q 노드에 접속된다.
Q 노드 방전부(20)는 리셋 단자(RT)를 통해 입력되는 후단 캐리신호에 응답하여 Q 노드를 저전위 전압(VSS)으로 방전한다. 또한, Q 노드 방전부(20)는 QB1 노드의 고전위 전압(VDD)에 응답하여 Q 노드를 저전위 전압(VSS)으로 방전한다. Q 노드 방전부(20)는 제2 스위치 TFT(T2) 및 제3A 스위치 TFT(T3A)를 포함할 수 있다. 제2 스위치 TFT(T2)는 리셋 단자(RT)를 통해 입력되는 후단 캐리신호의 고전위 전압(VDD)에 의해 턴-온되어 Q 노드를 저전위 전압 단자(VSST)에 접속시킨다. 제2 스위치 TFT(T2)의 게이트 전극은 리셋 단자(RT)에 접속되고, 소스 전극은 저전위 전압 단자(VSST)에 접속되고, 드레인 전극은 Q 노드에 접속된다. 제3A 스위치 TFT(T3A)는 QB1 노드(QB1)의 제3 레벨 전압(VM)에 의해 턴-온되어 Q 노드를 저전위 전압 단자(VSST)에 접속시킨다. 제3 레벨 전압(VM)은 고전위 전압(VDD)과 저전위 전압(VSS) 사이의 레벨 전압에 해당한다. 제3A 스위치 TFT(T3A)의 게이트 전극은 QB1 노드에 접속되고, 소스 전극은 저전위 전압 단자(VSST)에 접속되고, 드레인 전극은 Q 노드에 접속된다.
QB1 노드 방전부(30)는 Q 노드의 고전위 전압(VDD)에 응답하여 QB1 노드를 저전위 전압(VSS)으로 방전한다. QB1 노드 방전부(30)는 제4A 스위치 TFT(T4A)를 포함할 수 있다. 제4A 스위치 TFT(T4A)는 Q 노드(Q)의 고전위 전압(VDD)에 의해 턴-온되어 QB1 노드를 저전위 전압 단자(VSST)에 접속시킨다. 제4A 스위치 TFT(T4A)의 게이트 전극은 Q 노드에 접속되고, 소스 전극은 저전위 전압 단자(VSST)에 접속되고, 드레인 전극은 QB1 노드에 접속된다.
QB1 노드 충전부(50)는 제1 클럭 단자(CT1)를 통해 입력되는 클럭 신호에 응답하여 QB1 노드를 제3 레벨 전압(VM)으로 충전한다. QB1 노드 충전부(50)는 QB1 노드를 고전위 전압(VDD)보다 낮은 제3 레벨 전압(VM)으로 충전함으로써, 게이트 전극이 QB1 노드에 접속된 제3A 스위치 TFT(T3A)와 제1 풀-다운 TFT(TD1)의 포지티브 바이어스 스트레스(positive bias temperature stress, 이하 PBTS)를 줄일 수 있다.
QB1 노드 충전부(50)는 제5 및 제6 TFT들(T5, T6)을 포함할 수 있다. 제5 TFT(T5)는 제1 클럭 단자(CT1)를 통해 입력되는 클럭 신호의 고전위 전압(VDD)에 의해 턴-온되어 QB1 노드를 제1 클럭 단자(CT1)에 접속시킨다. 제5 TFT(T5)의 게이트 전극과 드레인 전극은 제1 클럭 단자(CT1)에 접속되고, 소스 전극은 QB1 노드에 접속된다. 제6 TFT(T6)는 QB1 노드의 전압에 의해 턴-온되어 QB1 노드를 저전위 전압 단자(VSST)에 접속시킨다. 제6 TFT(T6)의 게이트 전극과 드레인 전극은 QB1 노드에 접속되고, 소스 전극은 저전위 전압 단자(VSST)에 접속된다. 즉, QB1 노드 충전부(50)는 제5 TFT(T5)를 이용하여 QB1 노드를 고전위 전압(VDD)으로 충전하면 제6 TFT(T6)를 이용하여 QB1 노드를 제3 레벨 전압(VM)으로 방전시킨다.
제5 TFT(T5)의 채널 폭은 제6 TFT(T6)의 채널 폭과 실질적으로 동일하거나 더 넓게 구현될 수 있다. 이 경우, 제3 레벨 전압(VM)은 고전위 전압(VDD)과 저전위 전압(VSS)의 중간 레벨 전압과 고전위 전압(VDD) 사이의 전압 레벨을 가지게 된다. 제5 TFT(T5)의 채널 폭이 제6 TFT(T6)의 채널 폭보다 좁은 경우, 제3 레벨 전압(VM)은 고전위 전압(VDD)과 저전위 전압(VSS)의 중간 레벨 전압과 저전위 전압(VSS) 사이의 전압 레벨을 가지게 되므로, QB1 노드가 제대로 충전되지 않는 문제가 발생할 수 있다. 따라서, 제5 TFT(T5)의 채널 폭은 제6 TFT(T6)의 채널 폭과 실질적으로 동일하거나 더 넓게 구현된다.
이와 같이, 본 발명은 QB1 노드 충전부(50)의 제5 및 제6 TFT들(T5, T6)의 채널 폭을 조정함으로써, QB1 노드를 고전위 전압(VDD)보다 낮은 제3 레벨 전압(VM)으로 충전할 수 있다. 그 결과, 본 발명은 게이트 전극이 QB1 노드에 접속된 제3A 스위치 TFT(T3A)와 제1 풀-다운 TFT(TD1)의 PBTS를 줄일 수 있다.
한편, QB1 노드가 고전위 전압(VDD)보다 낮은 제3 레벨 전압(VM)으로 충전되기는 하지만, 쉬프트 레지스터가 장기간 구동되는 경우 게이트 전극이 접속된 제6 TFT(T6)는 제5 TFT(T5)에 비해 장기간 PBTS에 노출된다. 그러므로, 제6 TFT(T6)의 문턱전압은 도 4b와 같이 (+) 방향으로 쉬프트된다. 제6 TFT(T6)의 문턱전압 쉬프트로 인해, 제6 TFT(T6)의 게이트-소스간 전압(Vgs_T6)이 제5 TFT(T5)의 게이트-소스간 전압(Vgs_T5)보다 커지므로, QB1 노드의 제3 레벨 전압(VM)은 점점 상승하게 된다. QB1 노드의 제3 레벨 전압(VM)은 최대 고전위 전압(VDD)까지 상승할 수 있다.
이때, QB1 노드에 게이트 전극이 접속된 제3A 스위치 TFT(T3A)와 제1 풀-다운 TFT(TD1)의 PBTS 누적량은 QB1 노드에 게이트 전극이 접속된 제6 TFT(T6)와 실질적으로 동일하다. 따라서, 제3A 스위치 TFT(T3A)와 제1 풀-다운 TFT(TD1)의 문턱전압 쉬프트는 제6 TFT(T6)의 문턱전압 쉬프트로 인한 QB1 노드의 제3 레벨 전압(VM) 증가에 의해 보상될 수 있다. 즉, 본 발명에서는 제6 TFT(T6)의 문턱전압 쉬프트에 따라 QB1 노드의 제3 레벨 전압(VM)이 상승한다. 그 결과, 본 발명은 게이트 전극이 QB1 노드에 접속된 제3A 스위치 TFT(T3A)와 제1 풀-다운 TFT(TD1)의 문턱전압 쉬프트를 자동 보상할 수 있다.
출력부(70)는 Q 노드의 고전위 전압(VDD)에 응답하여 출력 노드(NO)를 제1 클럭 단자(CT1)를 통해 입력되는 클럭 신호로 충전하는 풀-업 TFT(TU), QB1 노드의 제3 레벨 전압(VM)에 응답하여 출력 노드(NO)를 저전위 전압(VSS)으로 방전하는 제1 풀-다운 TFT(TD) 및 출력 노드(NO)와 Q 노드 사이에 접속된 부스팅 캐패시터(CB)를 포함한다. 출력 노드(NO)는 출력 단자(OT)에 접속된 노드이다.
풀-업 TFT(TU)는 Q 노드의 고전위 전압(VDD)에 의해 턴-온되어 출력 노드(NO)를 제1 클럭 단자(CT1)에 접속시킨다. 풀-업 TFT(TU)의 게이트 전극은 Q 노드에 접속되고, 소스 전극은 출력 노드(NO)에 접속되며, 드레인 전극은 제1 클럭 단자(CT1)에 접속된다. 제1 풀-다운 TFT(TD1)는 QB1 노드의 제3 레벨 전압(VM)에 의해 턴-온되어 출력 노드(NO)를 저전위 전압 단자(VSST)에 접속시킨다. 제1 풀-다운 TFT(TD1)의 게이트 전극은 QB1 노드에 접속되고, 소스 전극은 저전위 전압 단자(VSST)에 접속되며, 드레인 전극은 출력 노드(NO)에 접속된다.
제1, 제2, 제3A, 제4A, 제5 및 제6 TFT(T1, T2, T3A, T4A, T5, T6)와, 풀-업 TFT(TU)와, 제1 풀-다운 TFT(TD1)의 반도체 층은 oxide로 구현되는 것이 바람직하나 이에 한정되지 않으며, a-Si 또는 Poly-Si으로도 형성될 수 있다. 또한, 도 3에서는 제1, 제2, 제3A, 제4A, 제5 및 제6 TFT(T1, T2, T3A, T4A, T5, T6)와, 풀-업 TFT(TU)와, 제1 풀-다운 TFT(TD1)가 N 타입 MOS-FET으로 구현된 것을 중심으로 설명하였지만, 이에 한정되지 않으며 P 타입 MOS-FET으로도 구현될 수 있다. 제1, 제2, 제3A, 제4A, 제5 및 제6 TFT(T1, T2, T3A, T4A, T5, T6)와, 풀-업 TFT(TU)와, 제1 풀-다운 TFT(TD1)가 P 타입 MOS-FET으로 구현되는 경우, P 타입 MOS-FET의 특성에 맞도록 도 7의 신호들은 수정되어야 할 것이다.
이상에서 살펴본 바와 같이, 본 발명은 QB1 노드를 고전위 전압(VDD)보다 낮은 제3 레벨 전압(VM)으로 충전한다. 그 결과, 본 발명은 게이트 전극이 QB1 노드에 접속된 제3A 스위치 TFT(T3A)와 제1 풀-다운 TFT(TD1)의 PBTS를 줄일 수 있다. 또한, 본 발명에서는 제6 TFT(T6)의 문턱전압 쉬프트에 따라 QB1 노드의 제3 레벨 전압(VM)이 상승한다. 그 결과, 본 발명은 게이트 전극이 QB1 노드에 접속된 제3A 스위치 TFT(T3A)와 제1 풀-다운 TFT(TD1)의 문턱전압 쉬프트를 자동 보상할 수 있다.
도 7은 도 6의 제k 스테이지의 입력 신호들, 출력 신호, Q 노드 및 QB 노드의 파형도이다. 도 7에는 제k 스테이지(STA(k))의 스타트 단자(ST)에 입력되는 스타트 신호(VST) 또는 전단 캐리신호인 제k-4 스테이지(STA(k-4))의 출력 신호(GOUT(k-4)) 및 클럭 신호들(CLK1~CLK8)이 나타나 있다. 또한, 도 7에는 제k 스테이지(STA(k))의 Q 노드의 전압(VQ), QB1 노드의 전압(VQB1), 제k 스테이지(STA(k))의 출력 단자(OT)로부터 출력되는 제k 출력 신호(GOUT(k)) 및 리셋 단자(RT)에 입력되는 후단 캐리신호인 제k+5 스테이지(STA(k+5))의 출력 신호(GOUT(k+5))가 나타나 있다.
도 7을 참조하면, 스타트 신호(VST)는 1 프레임 기간을 주기로 발생할 수 있다. 또한, 스타트 신호(VST)에 의해 스테이지들(STA(1)~STA(n)) 각각은 순차적으로 출력을 발생한다.
클럭 신호들(CLK1~CLK8)은 소정의 기간만큼 중첩되고 순차적으로 위상이 지연되는 8 상으로 구현된 것을 중심으로 설명하였으나, 이에 한정되지 않음에 주의하여야 한다. 예를 들어, 클럭 신호들(CLK1~CLK8)은 4 상, 6 상, 10 상 또는 12 상으로도 구현될 수 있음에 주의하여야 한다. 클럭 신호들(CLK1~CLK8)은 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 스윙한다. 게이트 하이 전압(VGH)은 고전위 전압(VDD)과 실질적으로 동일한 레벨로 설정되고, 게이트 로우 전압(VGL)은 저전위 전압(VSS)과 실질적으로 동일한 레벨로 설정될 수 있다.
클럭 신호들(CLK1~CLK8)은 8 상으로 구현되는 경우 도 7과 같이 4 수평 기간(4H)의 펄스 폭을 가질 수 있다. 1 수평기간(1H)은 하나의 스캔 라인에 접속된 화소들에 데이터 전압들이 공급되는 1 라인 스캐닝 기간을 지시한다. 또한, 클럭 신호들(CLK1~CLK8) 각각은 인접한 클럭 신호와 3 수평 기간만큼 서로 중첩될 수 있다. 예를 들어, 도 7과 같이 제1 클럭 신호(CLK1)는 제2 및 제8 클럭 신호들(CLK2, CLK8) 각각과 3 수평 기간(3H)만큼 서로 중첩될 수 있다.
이하에서, 도 6 및 도 7을 참조하여 제1 내지 제6 기간(t1~t6) 동안 제k 스테이지(STA(k))의 동작을 구체적으로 설명한다. 제k 스테이지(STA(k))의 스타트 단자(ST)에는 스타트 신호(VST) 또는 전단 캐리신호인 제k-4 스테이지(STA(k-4))의 출력 신호(GOUT(k-4))가 입력되고, 클럭 단자(CLK)에는 제1 클럭(CLK1)이 입력되며, 리셋 단자(RT)에는 제k+5 스테이지(STA(k+5))의 출력신호(GOUT(k+5))가 후단 캐리신호로서 입력되는 것을 중심으로 설명한다.
첫 번째로, 제1 기간(t1) 동안 스타트 단자(ST)에는 게이트 하이 전압(VGH)의 스타트 신호(VST) 또는 제k-4 스테이지(ST(k-4))의 출력신호(GOUT(k-4))가 입력된다. 또한, 제1 기간(t1) 동안 제1 클럭 단자(CT1)에는 게이트 로우 전압(VGL)의 제1 클럭 신호(CLK1)가 입력되고, 리셋 단자(RT)에는 게이트 로우 전압(VGL)의 제k+5 스테이지(ST(k+5))의 출력신호(GOUT(k+5))가 입력된다.
제1 TFT(T1)는 스타트 단자(ST)를 통해 공급되는 게이트 하이 전압(VGH)의 스타트 신호(VST) 또는 제k-4 스테이지(ST(k-4))의 출력신호(GOUT(k-4))에 의해 턴-온된다. 제1 TFT(T1)의 턴-온으로 인해, Q 노드는 게이트 하이 전압(VGH)으로 충전된다. 제2 TFT(T2)는 리셋 단자(RST)를 통해 공급되는 게이트 로우 전압(VGL)의 제k+5 스테이지(ST(k+5))의 출력신호(GOUT(k+5))에 의해 턴-오프된다. 제4A TFT(T4A)는 Q 노드의 게이트 하이 전압(VGH)에 응답하여 턴-온된다. 제4A TFT(T4A)의 턴-온으로 인해, QB1 노드는 게이트 로우 전압(VGL)으로 방전된다. 제3A TFT(T3A)는 QB1 노드의 게이트 로우 전압(VGL)에 의해 턴-오프된다. 제5 TFT(T5)는 제1 클럭 단자(CT1)를 통해 공급되는 게이트 로우 전압(VGL)의 제1 클럭 신호(CLK1)에 의해 턴-오프된다. 제6 TFT(T6)는 QB1 노드의 게이트 로우 전압(VGL)에 의해 턴-오프된다.
풀-업 TFT(TU)는 Q 노드의 게이트 하이 전압(VGH)에 의해 턴-온된다. 제1 풀-다운 TFT(TD1)는 QB1 노드의 게이트 로우 전압(VGL)에 의해 턴-오프된다. 풀-업 TFT(TU)의 턴-온으로 인해 출력 노드(NO)는 제1 클럭(CLK1)의 게이트 로우 전압(VGL)으로 방전된다. 따라서, 제1 기간(t1) 동안 제k 스테이지(STA(k))는 게이트 로우 전압(VGL)의 출력 신호(GOUT(k))를 출력한다.
두 번째로, 제2 기간(t2) 동안 스타트 단자(ST)에는 게이트 로우 전압(VGL)의 스타트 신호(VST) 또는 제k-4 스테이지(ST(k-4))의 출력신호(GOUT(k-4))가 입력된다. 또한, 제2 기간(t2) 동안 제1 클럭 단자(CT1)에는 게이트 하이 전압(VGH)의 제1 클럭 신호(CLK1)가 입력되고, 리셋 단자(RT)에는 게이트 로우 전압(VGL)의 제k+5 스테이지(ST(k+5))의 출력신호(GOUT(k+5))가 입력된다.
제1 TFT(T1)는 스타트 단자(ST)를 통해 공급되는 게이트 로우 전압(VGL)의 스타트 신호(VST) 또는 제k-4 스테이지(ST(k-4))의 출력신호(GOUT(k-4))에 의해 턴-오프된다. 제2 TFT(T2)는 리셋 단자(RST)를 통해 공급되는 게이트 로우 전압(VGL)의 제k+5 스테이지(ST(k+5))의 출력신호(GOUT(k+5))에 의해 턴-오프된다. 제4A TFT(T4A)는 Q 노드의 게이트 하이 전압(VGH)보다 높은 전압(VGH')에 응답하여 턴-온된다. 제4A TFT(T4A)의 턴-온으로 인해, QB1 노드는 게이트 로우 전압(VGL)으로 방전된다. 제3A TFT(T3A)는 QB1 노드의 게이트 로우 전압(VGL)에 의해 턴-오프된다. 제5 TFT(T5)는 제1 클럭 단자(CT1)를 통해 공급되는 게이트 하이 전압(VGH)의 제1 클럭 신호(CLK1)에 의해 턴-온된다. 제5 TFT(T5)가 턴-온되더라도, 제4A TFT(T4A)의 턴-온으로 인해 QB1 노드는 게이트 로우 전압(VGL)으로 방전된다. 제6 TFT(T6)는 QB1 노드의 게이트 로우 전압(VGL)에 의해 턴-오프된다.
한편, 제1 클럭 단자(CT1)을 통해 게이트 하이 전압(VGH)의 제1 클럭(CLK1)이 공급되므로, Q 노드는 부스팅 캐패시터(CB)에 의해 부트스트래핑(bootstrapping)되어 고전위 전압(VDD)보다 높은 레벨의 전압(VDD')으로 상승한다. 이 경우, 풀-업 TFT(TU)는 Q 노드의 게이트 하이 전압(VGH)보다 높은 레벨의 전압(VDD')에 의해 완전히 턴-온되므로, 출력 노드(NO)는 제1 클럭(CLK1)의 게이트 하이 전압(VGH)으로 충전된다. 제1 풀-다운 TFT(TD1)는 QB1 노드의 게이트 로우 전압(VGL)에 의해 턴-오프된다. 따라서, 제2 기간(t2) 동안 제k 스테이지(STA(k))는 게이트 하이 전압(VGH)의 출력 신호(GOUT(k))를 출력한다.
세 번째로, 제3 기간(t3) 동안 스타트 단자(ST)에는 게이트 로우 전압(VGL)의 스타트 신호(VST) 또는 제k-4 스테이지(ST(k-4))의 출력신호(GOUT(k-4))가 입력된다. 또한, 제3 기간(t3) 동안 제1 클럭 단자(CT1)에는 게이트 로우 전압(VGL)의 제1 클럭 신호(CLK1)가 입력되고, 리셋 단자(RT)에는 게이트 로우 전압(VGL)의 제k+5 스테이지(ST(k+5))의 출력신호(GOUT(k+5))가 입력된다.
제1 TFT(T1)는 스타트 단자(ST)를 통해 공급되는 게이트 로우 전압(VGL)의 스타트 신호(VST) 또는 제k-4 스테이지(ST(k-4))의 출력신호(GOUT(k-4))에 의해 턴-오프된다. 제2 TFT(T2)는 리셋 단자(RST)를 통해 공급되는 게이트 로우 전압(VGL)의 제k+5 스테이지(ST(k+5))의 출력신호(GOUT(k+5))에 의해 턴-오프된다. 제4A TFT(T4A)는 Q 노드의 게이트 하이 전압(VGH)에 의해 턴-온된다. 제4A TFT(T4A)의 턴-온으로 인해, QB1 노드는 게이트 로우 전압(VGL)으로 방전된다. 제3A TFT(T3A)는 QB1 노드의 게이트 로우 전압(VGL)에 의해 턴-오프된다. 제5 TFT(T5)는 제1 클럭 단자(CT1)를 통해 공급되는 게이트 로우 전압(VGL)의 제1 클럭 신호(CLK1)에 의해 턴-오프된다. 제6 TFT(T6)는 QB1 노드의 게이트 로우 전압(VGL)에 의해 턴-오프된다.
풀-업 TFT(TU)는 Q 노드의 게이트 하이 전압(VGH)에 의해 턴-온된다. 제1 풀-다운 TFT(TD1)는 QB1 노드의 게이트 로우 전압(VGL)에 의해 턴-오프된다. 풀-업 TFT(TU)의 턴-온으로 인해 출력 노드(NO)는 제1 클럭(CLK1)의 게이트 로우 전압(VGL)으로 방전된다. 따라서, 제3 기간(t3) 동안 제k 스테이지(STA(k))는 게이트 로우 전압(VGL)의 출력 신호(GOUT(k))를 출력한다.
네 번째로, 제4 기간(t4) 동안 스타트 단자(ST)에는 게이트 로우 전압(VGL)의 스타트 신호(VST) 또는 제k-4 스테이지(ST(k-4))의 출력신호(GOUT(k-4))가 입력된다. 또한, 제4 기간(t4) 동안 제1 클럭 단자(CT1)에는 게이트 로우 전압(VGL)의 제1 클럭 신호(CLK1)가 입력되고, 리셋 단자(RT)에는 게이트 하이 전압(VGH)의 제k+5 스테이지(ST(k+5))의 출력신호(GOUT(k+5))가 입력된다.
제1 TFT(T1)는 스타트 단자(ST)를 통해 공급되는 게이트 로우 전압(VGL)의 스타트 신호(VST) 또는 제k-4 스테이지(ST(k-4))의 출력신호(GOUT(k-4))에 의해 턴-오프된다. 제2 TFT(T2)는 리셋 단자(RST)를 통해 공급되는 게이트 하이 전압(VGH)의 제k+5 스테이지(ST(k+5))의 출력신호(GOUT(k+5))에 의해 턴-온된다. 제2 TFT(T2)의 턴-온으로 인해, Q 노드는 게이트 로우 전압(VGL)으로 방전된다. 제4A TFT(T4A)는 Q 노드의 게이트 로우 전압(VGL)에 의해 턴-오프된다. QB1 노드는 게이트 로우 전압(VGL)으로 플로팅되므로, 제3A TFT(T3A)와 제6 TFT(T6)는 QB1 노드의 게이트 로우 전압(VGL)에 의해 턴-오프된다. 제5 TFT(T5)는 제1 클럭 단자(CT1)를 통해 공급되는 게이트 로우 전압(VGL)의 제1 클럭 신호(CLK1)에 의해 턴-오프된다.
풀-업 TFT(TU)는 Q 노드의 게이트 로우 전압(VGL)에 의해 턴-오프된다. 제1 풀-다운 TFT(TD1)는 QB1 노드의 게이트 로우 전압(VGL)에 의해 턴-오프된다. 출력 노드(NO)는 게이트 로우 전압(VGL)으로 플로팅된다. 따라서, 제4 기간(t4) 동안 제k 스테이지(STA(k))는 게이트 로우 전압(VGL)의 출력 신호(GOUT(k))를 출력한다.
다섯 번째로, 제5 기간(t5) 동안 스타트 단자(ST)에는 게이트 로우 전압(VGL)의 스타트 신호(VST) 또는 제k-4 스테이지(ST(k-4))의 출력신호(GOUT(k-4))가 입력된다. 또한, 제5 기간(t5) 동안 제1 클럭 단자(CT1)에는 게이트 하이 전압(VGH)의 제1 클럭 신호(CLK1)가 입력되고, 리셋 단자(RT)에는 게이트 하이 전압(VGH)의 제k+5 스테이지(ST(k+5))의 출력신호(GOUT(k+5))가 입력된다.
제1 TFT(T1)는 스타트 단자(ST)를 통해 공급되는 게이트 로우 전압(VGL)의 스타트 신호(VST) 또는 제k-4 스테이지(ST(k-4))의 출력신호(GOUT(k-4))에 의해 턴-오프된다. 제2 TFT(T2)는 리셋 단자(RST)를 통해 공급되는 게이트 하이 전압(VGH)의 제k+5 스테이지(ST(k+5))의 출력신호(GOUT(k+5))에 의해 턴-온된다. 제2 TFT(T2)의 턴-온으로 인해, Q 노드는 게이트 로우 전압(VGL)으로 방전된다. 제4A TFT(T4A)는 Q 노드의 게이트 로우 전압(VGL)에 의해 턴-오프된다. 제5 TFT(T5)는 제1 클럭 단자(CT1)를 통해 공급되는 게이트 하이 전압(VGH)의 제1 클럭 신호(CLK1)에 의해 턴-온된다. 제6 TFT(T6)는 QB1 노드의 전압에 의해 턴-온되어 QB1 노드를 제3 레벨 전압(VM)으로 방전한다. 제3A TFT(T3A)는 QB1 노드의 제3 레벨 전압(VM)에 의해 턴-온된다. 제3A TFT(T3A)의 턴-온으로 인해, Q 노드는 게이트 로우 전압(VGL)으로 방전된다.
풀-업 TFT(TU)는 Q 노드의 게이트 로우 전압(VGL)에 의해 턴-오프된다. 제1 풀-다운 TFT(TD1)는 QB1 노드의 제3 레벨 전압(VM)에 의해 턴-온된다. 제1 풀-다운 TFT(TD1)의 턴-온으로 인해 출력 노드(NO)는 게이트 로우 전압(VGL)으로 방전된다. 따라서, 제5 기간(t5) 동안 제k 스테이지(STA(k))는 게이트 로우 전압(VGL)의 출력 신호(GOUT(k))를 출력한다.
여섯 번째로, 제6 기간(t6) 동안 스타트 단자(ST)에는 게이트 로우 전압(VGL)의 스타트 신호(VST) 또는 제k-4 스테이지(ST(k-4))의 출력신호(GOUT(k-4))가 입력된다. 또한, 제6 기간(t6) 동안 제1 클럭 단자(CT1)에는 게이트 하이 전압(VGH)의 제1 클럭 신호(CLK1)가 입력되고, 리셋 단자(RT)에는 게이트 로우 전압(VGL)의 제k+5 스테이지(ST(k+5))의 출력신호(GOUT(k+5))가 입력된다.
제1 TFT(T1)는 스타트 단자(ST)를 통해 공급되는 게이트 로우 전압(VGL)의 스타트 신호(VST) 또는 제k-4 스테이지(ST(k-4))의 출력신호(GOUT(k-4))에 의해 턴-오프된다. 제2 TFT(T2)는 리셋 단자(RST)를 통해 공급되는 게이트 로우 전압(VGL)의 제k+5 스테이지(ST(k+5))의 출력신호(GOUT(k+5))에 의해 턴-오프된다. 제4A TFT(T4A)는 Q 노드의 게이트 로우 전압(VGL)에 의해 턴-오프된다. 제5 TFT(T5)는 제1 클럭 단자(CT1)를 통해 공급되는 게이트 하이 전압(VGH)의 제1 클럭 신호(CLK1)에 의해 턴-온된다. 제6 TFT(T6)는 QB1 노드의 전압에 의해 턴-온되어 QB1 노드를 제3 레벨 전압(VM)으로 방전한다. 제3A TFT(T3A)는 QB1 노드의 제3 레벨 전압(VM)에 의해 턴-온된다. 제3A TFT(T3A)의 턴-온으로 인해, Q 노드는 게이트 로우 전압(VGL)으로 방전된다.
풀-업 TFT(TU)는 Q 노드의 게이트 로우 전압(VGL)에 의해 턴-오프된다. 제1 풀-다운 TFT(TD1)는 QB1 노드의 제3 레벨 전압(VM)에 의해 턴-온된다. 제1 풀-다운 TFT(TD1)의 턴-온으로 인해 출력 노드(NO)는 게이트 로우 전압(VGL)으로 방전된다. 따라서, 제6 기간(t6) 동안 제k 스테이지(STA(k))는 게이트 로우 전압(VGL)의 출력 신호(GOUT(k))를 출력한다.
일곱 번째로, 제7 기간(t7) 동안 스타트 단자(ST)에는 게이트 로우 전압(VGL)의 스타트 신호(VST) 또는 제k-4 스테이지(ST(k-4))의 출력신호(GOUT(k-4))가 입력된다. 또한, 제7 기간(t5) 동안 제1 클럭 단자(CT1)에는 게이트 로우 전압(VGL)의 제1 클럭 신호(CLK1)가 입력되고, 리셋 단자(RT)에는 게이트 로우 전압(VGL)의 제k+5 스테이지(ST(k+5))의 출력신호(GOUT(k+5))가 입력된다.
제1 TFT(T1)는 스타트 단자(ST)를 통해 공급되는 게이트 로우 전압(VGL)의 스타트 신호(VST) 또는 제k-4 스테이지(ST(k-4))의 출력신호(GOUT(k-4))에 의해 턴-오프된다. 제2 TFT(T2)는 리셋 단자(RST)를 통해 공급되는 게이트 로우 전압(VGL)의 제k+5 스테이지(ST(k+5))의 출력신호(GOUT(k+5))에 의해 턴-오프된다. 제4A TFT(T4A)는 Q 노드의 게이트 로우 전압(VGL)에 의해 턴-오프된다. 제5 TFT(T5)는 제1 클럭 단자(CT1)를 통해 공급되는 게이트 로우 전압(VGL)의 제1 클럭 신호(CLK1)에 의해 턴-오프된다. QB1 노드는 제6 TFT(T6)에 의해 서서히 방전된다. 제3A TFT(T3A)는 QB1 노드의 방전으로 인해, 턴-오프된다.
풀-업 TFT(TU)는 Q 노드의 게이트 로우 전압(VGL)에 의해 턴-오프된다. 제1 풀-다운 TFT(TD1)는 QB1 노드의 방전으로 인해, 턴-오프된다. 출력 노드(NO)는 게이트 로우 전압(VGL)으로 플로팅된다. 따라서, 제7 기간(t7) 동안 제k 스테이지(STA(k))는 게이트 로우 전압(VGL)의 출력 신호(GOUT(k))를 출력한다.
한편, 제1 클럭 신호(CLK1)는 제7 기간(t7) 이후에도 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 스윙한다. 제k 스테이지(STA(k))는 제7 기간(t7) 이후에, 게이트 하이 전압(VGH)의 제1 클럭 신호(CLK1)가 제1 클럭 단자(CT1)로 입력되는 경우 제6 기간(t6)과 같이 동작하고, 게이트 로우 전압(VGL)의 제1 클럭 신호(CLK1)가 제2 클럭 단자(CT2)로 입력되는 경우 제7 기간(t7)과 같이 동작한다.
도 8은 도 5의 제k 스테이지의 또 다른 회로 구성을 상세히 보여주는 회로도이다. 도 8에서는 설명의 편의를 위해 풀-업 제어 노드는 Q 노드, 제1 풀-다운 제어 노드는 QB1 노드인 것을 중심으로 설명하였다. 도 8을 참조하면, 제k 스테이지(STA(k))는 Q 노드 충전부(10), Q 노드 방전부(20), QB1 노드 방전부(30), QB1 노드 충전부(50) 및 출력부(70)를 포함한다. 도 8에 도시된 제k 스테이지(STA(k))는 QB1 노드 충전부(50)를 제외하고는 도 5를 결부하여 설명한 바와 실질적으로 동일하다. 따라서, 도 8에 도시된 제k 스테이지(STA(k))의 노드 충전부(10), Q 노드 방전부(20), QB1 노드 방전부(30) 및 출력부(70)에 대한 자세한 설명은 생략하기로 한다. 이하에서는 도 8에 도시된 제k 스테이지(STA(k))의 QB1 노드 충전부(50)을 상세히 설명한다.
도 8을 참조하면, QB1 노드 충전부(50)는 제1 클럭 단자(CT1)를 통해 입력되는 클럭 신호에 응답하여 QB1 노드를 제3 레벨 전압(VM)으로 충전한다. QB1 노드 충전부(50)는 QB1 노드를 고전위 전압(VDD)보다 낮은 제3 레벨 전압(VM)으로 충전함으로써, 게이트 전극이 QB1 노드에 접속된 제3A 스위치 TFT(T3A)와 제1 풀-다운 TFT(TD1)의 PBTS를 줄일 수 있다.
QB1 노드 충전부(50)는 제5 및 제6 TFT들(T5, T6)을 포함할 수 있다. 제5 TFT(T5)는 제1 클럭 단자(CT1)를 통해 입력되는 클럭 신호의 고전위 전압(VDD)에 의해 턴-온되어 QB1 노드를 고전위 전압 단자(VDDT)에 접속시킨다. 제5 TFT(T5)의 게이트 전극은 제1 클럭 단자(CT1)에 접속되고, 소스 전극은 QB1 노드에 접속되며, 드레인 전극은 고전위 전압 단자(VDDT)에 접속된다. 제6 TFT(T6)는 QB1 노드의 전압에 의해 턴-온되어 QB1 노드를 저전위 전압 단자(VSST)에 접속시킨다. 제6 TFT(T6)의 게이트 전극과 드레인 전극은 QB1 노드에 접속되고, 소스 전극은 저전위 전압 단자(VSST)에 접속된다. 즉, QB1 노드 충전부(50)는 제5 TFT(T5)를 이용하여 QB1 노드를 고전위 전압(VDD)으로 충전하면 제6 TFT(T6)를 이용하여 QB1 노드를 방전시킨다.
제5 TFT(T5)의 채널 폭은 제6 TFT(T6)의 채널 폭과 실질적으로 동일하거나 더 넓게 구현될 수 있다. 이 경우, 제3 레벨 전압(VM)은 고전위 전압(VDD)과 저전위 전압(VSS)의 중간 레벨 전압과 고전위 전압(VDD) 사이의 전압 레벨을 가지게 된다. 제5 TFT(T5)의 채널 폭이 제6 TFT(T6)의 채널 폭보다 좁은 경우, 제3 레벨 전압(VM)은 고전위 전압(VDD)과 저전위 전압(VSS)의 중간 레벨 전압과 저전위 전압(VSS) 사이의 전압 레벨을 가지게 되므로, QB1 노드가 제대로 충전되지 않는 문제가 발생할 수 있다. 따라서, 제5 TFT(T5)의 채널 폭은 제6 TFT(T6)의 채널 폭과 실질적으로 동일하거나 더 넓게 구현된다.
이와 같이, 본 발명은 QB1 노드 충전부(50)의 제5 및 제6 TFT들(T5, T6)의 채널 폭을 조정함으로써, QB1 노드를 고전위 전압(VDD)보다 낮은 제3 레벨 전압(VM)으로 충전할 수 있다. 그 결과, 본 발명은 게이트 전극이 QB1 노드에 접속된 제3A 스위치 TFT(T3A)와 제1 풀-다운 TFT(TD1)의 PBTS를 줄일 수 있다.
한편, QB1 노드가 고전위 전압(VDD)보다 낮은 제3 레벨 전압(VM)으로 충전되기는 하지만, 쉬프트 레지스터가 장기간 구동되는 경우 게이트 전극이 접속된 제6 TFT(T6)는 제5 TFT(T5)에 비해 장기간 PBTS에 노출된다. 그러므로, 제6 TFT(T6)의 문턱전압은 도 4b와 같이 (+) 방향으로 쉬프트된다. 제6 TFT(T6)의 문턱전압 쉬프트로 인해, 제6 TFT(T6)의 게이트-소스간 전압(Vgs_T6)이 제5 TFT(T5)의 게이트-소스간 전압(Vgs_T5)보다 커지므로, QB1 노드의 제3 레벨 전압(VM)은 점점 상승하게 된다. QB1 노드의 제3 레벨 전압(VM)은 최대 고전위 전압(VDD)까지 상승할 수 있다.
이때, QB1 노드에 게이트 전극이 접속된 제3A 스위치 TFT(T3A)와 제1 풀-다운 TFT(TD1)의 PBTS 누적량은 QB1 노드에 게이트 전극이 접속된 제6 TFT(T6)와 실질적으로 동일하다. 따라서, 제3A 스위치 TFT(T3A)와 제1 풀-다운 TFT(TD1)의 문턱전압 쉬프트는 제6 TFT(T6)의 문턱전압 쉬프트로 인한 QB1 노드의 제3 레벨 전압(VM) 증가에 의해 보상될 수 있다. 즉, 본 발명에서는 제6 TFT(T6)의 문턱전압 쉬프트에 따라 QB1 노드의 제3 레벨 전압(VM)이 상승한다. 그 결과, 본 발명은 게이트 전극이 QB1 노드에 접속된 제3A 스위치 TFT(T3A)와 제1 풀-다운 TFT(TD1)의 문턱전압 쉬프트를 자동 보상할 수 있다.
나아가, 도 8에 도시된 제k 스테이지(STA(k))의 입력 신호들, 출력 신호, Q 노드 및 QB 노드의 파형도는 도 7에 도시된 바와 실질적으로 동일하다. 이 경우, 도 8에 도시된 제k 스테이지(STA(k))의 동작은 도 6 및 도 7을 결부하여 설명한 바와 실질적으로 동일하다. 따라서, 도 8에 도시된 제k 스테이지(STA(k))의 입력 신호들, 출력 신호, Q 노드 및 QB 노드의 파형도와 제k 스테이지(STA(k))의 동작에 대한 상세한 설명은 생략하기로 한다.
도 9는 본 발명의 제2 실시 예에 따른 쉬프트 레지스터를 보여주는 도면이다. 도 9를 참조하면, 본 발명의 제2 실시 예에 따른 쉬프트 레지스터는 종속적으로 접속된 다수의 스테이지들(STA(1)~STA(n), n은 스테이지의 개수)을 구비한다. 도 9에서는 설명의 편의를 제1 내지 제9 스테이지(STA(1)~STA(9))만을 예시하였다.
본 발명의 제2 실시 예에 따른 쉬프트 레지스터는 스테이지들(STA(1)~STA(n)) 각각이 제2 클럭 단자(CT2)를 더 구비하는 것을 제외하고는 도 5를 결부하여 설명한 본 발명의 제1 실시 예에 따른 쉬프트 레지스터와 실질적으로 동일하다. 따라서, 본 발명의 제2 실시 예에 따른 쉬프트 레지스터의 스테이지들(STA(1)~STA(n)) 각각에 대한 자세한 설명은 생략하기로 한다. 이하에서는 본 발명의 제2 실시 예에 따른 쉬프트 레지스터의 스테이지들(STA(1)~STA(n)) 각각의 제2 클럭 단자(CT2)를 상세히 설명한다.
도 9를 참조하면, 스테이지들(STA(1)~STA(n)) 각각의 제2 클럭 단자(CT2)는 클럭 신호들(CLK1~CLK8)이 공급되는 클럭 라인들(CL1~CL8) 중 어느 하나에 접속된다. 특히, 스테이지들(STA(1)~STA(n)) 각각의 제2 클럭 단자(CT2)에는 제1 클럭 단자(CT1)에 입력되는 클럭 신호와 위상이 반대되는 클럭 신호가 입력될 수 있다. 예를 들어, 제k 스테이지(STA(k))의 제1 클럭 단자(CT1)에 제1 클럭 라인(CL1)의 제1 클럭 신호(CLK1)가 입력되는 경우, 제2 클럭 단자(CT2)에는 제1 클럭 신호(CLK1)와 위상이 반대되는 제5 클럭 신호(CLK5)이 입력될 수 있다.
클럭 신호들(CLK1~CLK8)은 스테이지들(STA(1)~STA(n))의 제2 클럭 단자(CT2)에 순차적으로 공급된다. 구체적으로, 도 9와 같이 제k 스테이지(STA(k))의 제2 클럭 단자(CT2)가 제3 클럭 라인(CL3)에 접속되어 제3 클럭 신호(CLK3)를 공급받는 경우, 제k+1 스테이지(STA(k+1))의 제2 클럭 단자(CT2)는 제4 클럭 라인(CL4)에 접속되어 제4 클럭 신호(CLK4)를 공급받고, 제k+2 스테이지(STA(k+2))의 제2 클럭 단자(CT2)는 제5 클럭 라인(CL5)에 접속되어 제5 클럭 신호(CLK5)를 공급받으며, 제k+3 스테이지(STA(k+3))의 제2 클럭 단자(CT2)는 제6 클럭 라인(CL6)에 접속되어 제6 클럭 신호(CLK6)를 공급받는다. 또한, 제k+4 스테이지(STA(k+4))의 제2 클럭 단자(CT2)가 제7 클럭 라인(CL7)에 접속되어 제7 클럭 신호(CLK7)를 공급받으며, 제k+5 스테이지(STA(k+5))의 제2 클럭 단자(CT2)는 제8 클럭 라인(CL8)에 접속되어 제8 클럭 신호(CLK8)를 공급받고, 제k+6 스테이지(STA(k+6))의 제2 클럭 단자(CT2)는 제1 클럭 라인(CL1)에 접속되어 제1 클럭 신호(CLK1)를 공급받으며, 제k+7 스테이지(STA(k+7))의 제2 클럭 단자(CT2)는 제2 클럭 라인(CL2)에 접속되어 제2 클럭 신호(CLK2)를 공급받는다.
도 10은 도 9의 제k 스테이지의 회로 구성을 상세히 보여주는 회로도이다. 도 10에서는 설명의 편의를 위해 풀-업 제어 노드는 Q 노드, 제1 풀-다운 제어 노드는 QB1 노드, 제2 풀-다운 제어 노드는 QB2 노드인 것을 중심으로 설명하였다. 도 10을 참조하면, 제k 스테이지(STA(k))는 Q 노드 충전부(10), Q 노드 방전부(20), QB1 노드 방전부(30), QB1 노드 충전부(50) 및 출력부(70)를 포함한다. 도 10에 도시된 제k 스테이지(STA(k))는 QB2 노드, Q 노드 방전부(20), QB2 노드 방전부(40), QB2 노드 충전부(60) 및 출력부(70)를 제외하고는 도 5를 결부하여 설명한 바와 실질적으로 동일하다. 따라서, 도 10에 도시된 제k 스테이지(STA(k))의 Q 노드 충전부(10), QB1 노드 방전부(30) 및 QB1 노드 충전부(50)에 대한 자세한 설명은 생략하기로 한다. 이하에서는 도 10에 도시된 제k 스테이지(STA(k))의 QB2 노드, Q 노드 방전부(20), QB2 노드 방전부(40), QB2 노드 충전부(60) 및 출력부(70)를 상세히 설명한다.
도 10을 참조하면, Q 노드 방전부(20)는 리셋 단자(RT)를 통해 입력되는 후단 캐리신호에 응답하여 Q 노드를 저전위 전압(VSS)으로 방전한다. 또한, Q 노드 방전부(20)는 QB1 노드의 고전위 전압(VDD)에 응답하여 Q 노드를 저전위 전압(VSS)으로 방전한다. 또한, Q 노드 방전부(20)는 QB2 노드의 고전위 전압(VDD)에 응답하여 Q 노드를 저전위 전압(VSS)으로 방전한다. Q 노드 방전부(20)는 제2 스위치 TFT(T2), 제3A 스위치 TFT(T3A) 및 제3B 스위치 TFT(T3B)를 포함할 수 있다. 제2 스위치 TFT(T2)는 리셋 단자(RT)를 통해 입력되는 후단 캐리신호의 고전위 전압(VDD)에 의해 턴-온되어 Q 노드를 저전위 전압 단자(VSST)에 접속시킨다. 제2 스위치 TFT(T2)의 게이트 전극은 리셋 단자(RT)에 접속되고, 소스 전극은 저전위 전압 단자(VSST)에 접속되고, 드레인 전극은 Q 노드에 접속된다. 제3A 스위치 TFT(T3A)는 QB1 노드의 제3 레벨 전압(VM)에 의해 턴-온되어 Q 노드를 저전위 전압 단자(VSST)에 접속시킨다. 제3 레벨 전압(VM)은 고전위 전압(VDD)과 저전위 전압(VSS) 사이의 레벨 전압에 해당한다. 제3A 스위치 TFT(T3A)의 게이트 전극은 QB1 노드에 접속되고, 소스 전극은 저전위 전압 단자(VSST)에 접속되고, 드레인 전극은 Q 노드에 접속된다. 제3B 스위치 TFT(T3B)는 QB2 노드의 제3 레벨 전압(VM)에 의해 턴-온되어 Q 노드를 저전위 전압 단자(VSST)에 접속시킨다. 제3B 스위치 TFT(T3B)의 게이트 전극은 QB2 노드에 접속되고, 소스 전극은 저전위 전압 단자(VSST)에 접속되고, 드레인 전극은 Q 노드에 접속된다.
제k 스테이지(STA(k))는 복수 개의 QB 노드(QB1, QB2)를 구비하므로, 복수 개의 QB 노드(QB1, QB2)를 교번 구동한다. 구체적으로, 제k 스테이지(STA(k))는 QB1 노드를 풀-다운 제어 노드로 구동하는 동안, QB2 노드를 휴지시키고, QB2 노드를 풀-다운 제어 노드로 구동하는 동안 QB1 노드를 휴지시킨다. 즉, 제k 스테이지(STA(k))는 복수 개의 QB 노드(QB1, QB2)를 교번 구동함으로써 복수 개의 QB 노드(QB1, QB2) 각각에 게이트 전극이 접속된 TFT들의 PBTS를 줄일 수 있다. 한편, 본 발명의 실시 예에서는 2 개의 QB 노드(QB1, QB2)를 교번 구동하는 것을 예시하였으나, 이에 한정되지 않으며, 3 개 이상의 QB 노드를 교번 구동할 수도 있다.
제k 스테이지(STA(k))는 QB2 노드로 인해 QB2 노드의 충방전을 제어하기 위한 QB2 노드 방전부(40) 및 QB2 노드 충전부(60)를 구비한다. QB2 노드 방전부(40)는 Q 노드의 고전위 전압(VDD)에 응답하여 QB2 노드를 저전위 전압(VSS)으로 방전한다. QB2 노드 방전부(40)는 제4B 스위치 TFT(T4B)를 포함할 수 있다. 제4B 스위치 TFT(T4B)는 Q 노드의 고전위 전압(VDD)에 의해 턴-온되어 QB2 노드를 저전위 전압 단자(VSST)에 접속시킨다. 제4B 스위치 TFT(T4B)의 게이트 전극은 Q 노드에 접속되고, 소스 전극은 저전위 전압 단자(VSST)에 접속되고, 드레인 전극은 QB2 노드에 접속된다.
QB2 노드 충전부(60)는 제2 클럭 단자(CT2)를 통해 입력되는 클럭 신호에 응답하여 QB2 노드를 제3 레벨 전압(VM)으로 충전한다. 제2 클럭 단자(CT2)를 통해 입력되는 클럭 신호의 위상은 제1 클럭 단자(CT1)를 통해 입력되는 클럭 신호의 위상과 서로 반대된다. 예를 들어, 도 11과 같이 제1 클럭 단자(CT1)를 통해 제1 클럭 신호(CLK1)가 입력되는 경우, 제2 클럭 단자(CT2)를 통해 제5 클럭 단자(CLK5)가 입력될 수 있다.
QB2 노드 충전부(60)는 QB2 노드를 고전위 전압(VDD)보다 낮은 제3 레벨 전압(VM)으로 충전함으로써, 게이트 전극이 QB2 노드에 접속된 제3B 스위치 TFT(T3B)와 제2 풀-다운 TFT(TD2)의 PBTS를 줄일 수 있다.
QB2 노드 충전부(60)는 제7 및 제8 TFT들(T7, T8)을 포함할 수 있다. 제7 TFT(T7)는 제2 클럭 단자(CT2)를 통해 입력되는 클럭 신호의 고전위 전압(VDD)에 의해 턴-온되어 QB2 노드를 제2 클럭 단자(CT2)에 접속시킨다. 제7 TFT(T7)의 게이트 전극과 드레인 전극은 제2 클럭 단자(CT2)에 접속되고, 소스 전극은 QB2 노드에 접속된다. 제8 TFT(T8)는 QB2 노드의 전압에 의해 턴-온되어 QB2 노드를 저전위 전압 단자(VSST)에 접속시킨다. 제8 TFT(T8)의 게이트 전극과 드레인 전극은 QB2 노드에 접속되고, 소스 전극은 저전위 전압 단자(VSST)에 접속된다. 즉, QB2 노드 충전부(60)는 제7 TFT(T7)를 이용하여 QB2 노드를 고전위 전압(VDD)으로 충전하면 제8 TFT(T8)를 이용하여 QB2 노드를 제3 레벨 전압(VM)으로 방전시킨다. 즉, 제7 TFT(T7)는 제5 TFT(T5)와 실질적으로 동일하게 기능 하고, 제8 TFT(T8)는 제6 TFT(T6)와 실질적으로 동일하게 기능 한다.
제7 TFT(T7)의 채널 폭은 제8 TFT(T8)의 채널 폭과 실질적으로 동일하거나 더 넓게 구현될 수 있다. 이 경우, 제3 레벨 전압(VM)은 고전위 전압(VDD)과 저전위 전압(VSS)의 중간 레벨 전압과 고전위 전압(VDD) 사이의 전압 레벨을 가지게 된다. 제7 TFT(T7)의 채널 폭이 제8 TFT(T8)의 채널 폭보다 좁은 경우, 제3 레벨 전압(VM)은 고전위 전압(VDD)과 저전위 전압(VSS)의 중간 레벨 전압과 저전위 전압(VSS) 사이의 전압 레벨을 가지게 되므로, QB2 노드가 제대로 충전되지 않는 문제가 발생할 수 있다. 따라서, 제7 TFT(T7)의 채널 폭은 제8 TFT(T8)의 채널 폭과 실질적으로 동일하거나 더 넓게 구현된다.
이와 같이, 본 발명은 QB2 노드 충전부(60)의 제7 및 제8 TFT들(T7, T8)의 채널 폭을 조정함으로써, QB2 노드를 고전위 전압(VDD)보다 낮은 제3 레벨 전압(VM)으로 충전할 수 있다. 그 결과, 본 발명은 게이트 전극이 QB2 노드에 접속된 제3B 스위치 TFT(T3B)와 제2 풀-다운 TFT(TD2)의 PBTS를 줄일 수 있다.
한편, QB2 노드가 고전위 전압(VDD)보다 낮은 제3 레벨 전압(VM)으로 충전되기는 하지만, 쉬프트 레지스터가 장기간 구동되는 경우 게이트 전극이 접속된 제8 TFT(T8)는 제7 TFT(T7)에 비해 장기간 PBTS에 노출된다. 그러므로, 제8 TFT(T8)의 문턱전압은 도 4b와 같이 (+) 방향으로 쉬프트된다. 제8 TFT(T8)의 문턱전압 쉬프트로 인해, 제8 TFT(T8)의 게이트-소스간 전압(Vgs_T8)이 제7 TFT(T7)의 게이트-소스간 전압(Vgs_T7)보다 커지므로, QB2 노드의 제3 레벨 전압(VM)은 점점 상승하게 된다. QB2 노드의 제3 레벨 전압(VM)은 최대 고전위 전압(VDD)까지 상승할 수 있다.
이때, QB2 노드에 게이트 전극이 접속된 제3B 스위치 TFT(T3B)와 제2 풀-다운 TFT(TD2)의 PBTS 누적량은 QB2 노드에 게이트 전극이 접속된 제8 TFT(T8)와 실질적으로 동일하다. 따라서, 제3B 스위치 TFT(T3B)와 제2 풀-다운 TFT(TD2)의 문턱전압 쉬프트는 제8 TFT(T8)의 문턱전압 쉬프트로 인한 QB2 노드의 제3 레벨 전압(VM) 증가에 의해 보상될 수 있다. 즉, 본 발명에서는 제8 TFT(T8)의 문턱전압 쉬프트에 따라 QB2 노드의 제3 레벨 전압(VM)이 상승한다. 그 결과, 본 발명은 게이트 전극이 QB2 노드에 접속된 제3B 스위치 TFT(T3B)와 제2 풀-다운 TFT(TD2)의 문턱전압 쉬프트를 자동 보상할 수 있다.
출력부(70)는 Q 노드의 고전위 전압(VDD)에 응답하여 출력 노드(NO)를 제1 클럭 단자(CT1)를 통해 입력되는 클럭 신호로 충전하는 풀-업 TFT(TU), QB1 노드의 제3 레벨 전압(VM)에 응답하여 출력 노드(NO)를 저전위 전압(VSS)으로 방전하는 제1 풀-다운 TFT(TD1), QB2 노드의 제3 레벨 전압(VM)에 응답하여 출력 노드(NO)를 저전위 전압(VSS)으로 방전하는 제2 풀-다운 TFT(TD2) 및 출력 노드(NO)와 Q 노드 사이에 접속된 부스팅 캐패시터(CB)를 포함한다. 출력 노드(NO)는 출력 단자(OT)에 접속된 노드이다.
풀-업 TFT(TU)는 Q 노드의 고전위 전압(VDD)에 의해 턴-온되어 출력 노드(NO)를 제1 클럭 단자(CT1)에 접속시킨다. 풀-업 TFT(TU)의 게이트 전극은 Q 노드에 접속되고, 소스 전극은 출력 노드(NO)에 접속되며, 드레인 전극은 제1 클럭 단자(CT1)에 접속된다. 제1 풀-다운 TFT(TD1)는 QB1 노드의 제3 레벨 전압(VM)에 의해 턴-온되어 출력 노드(NO)를 저전위 전압 단자(VSST)에 접속시킨다. 제1 풀-다운 TFT(TD1)의 게이트 전극은 QB1 노드에 접속되고, 소스 전극은 저전위 전압 단자(VSST)에 접속되며, 드레인 전극은 출력 노드(NO)에 접속된다. 제2 풀-다운 TFT(TD2)는 QB2 노드의 제3 레벨 전압(VM)에 의해 턴-온되어 출력 노드(NO)를 저전위 전압 단자(VSST)에 접속시킨다. 제2 풀-다운 TFT(TD2)의 게이트 전극은 QB2 노드에 접속되고, 소스 전극은 저전위 전압 단자(VSST)에 접속되며, 드레인 전극은 출력 노드(NO)에 접속된다.
제1, 제2, 제3A, 제3B, 제4A, 제4B, 제5, 제6, 제7 및 제8 TFT(T1, T2, T3A, T3B, T4A, T4B, T5, T6, T7, T8)와, 풀-업 TFT(TU)와, 제1 풀-다운 TFT(TD1)와, 제2 풀-다운 TFT(TD2)의 반도체 층은 oxide로 구현되는 것이 바람직하나 이에 한정되지 않으며, a-Si 또는 Poly-Si으로도 형성될 수 있다. 또한, 도 10에서는 제1, 제2, 제3A, 제3B, 제4A, 제4B, 제5, 제6, 제7 및 제8 TFT(T1, T2, T3A, T3B, T4A, T4B, T5, T6, T7, T8)와, 풀-업 TFT(TU)와, 제1 풀-다운 TFT(TD1)와, 제2 풀-다운 TFT(TD2)가 N 타입 MOS-FET으로 구현된 것을 중심으로 설명하였지만, 이에 한정되지 않으며 P 타입 MOS-FET으로도 구현될 수 있다. 제1, 제2, 제3A, 제3B, 제4A, 제4B, 제5, 제6, 제7 및 제8 TFT(T1, T2, T3A, T3B, T4A, T4B, T5, T6, T7, T8)와, 풀-업 TFT(TU)와, 제1 풀-다운 TFT(TD1)와, 제2 풀-다운 TFT(TD2)가 P 타입 MOS-FET으로 구현되는 경우, P 타입 MOS-FET의 특성에 맞도록 도 11의 신호들은 수정되어야 할 것이다.
이상에서 살펴본 바와 같이, 본 발명은 QB1 노드와 QB2 노드를 고전위 전압(VDD)보다 낮은 제3 레벨 전압(VM)으로 충전한다. 그 결과, 본 발명은 게이트 전극이 QB1 노드에 접속된 제3A 스위치 TFT(T3A)와 제1 풀-다운 TFT(TD1) 및 QB2 노드에 접속된 제3B 스위치 TFT(T3B)와 제2 풀-다운 TFT(TD2)의 PBTS를 줄일 수 있다. 또한, 본 발명에서는 제6 TFT(T6)의 문턱전압 쉬프트에 따라 QB1 노드의 제3 레벨 전압(VM)이 상승하고, 제8 TFT(T8)의 문턱전압 쉬프트에 따라 QB2 노드의 제3 레벨 전압(VM)이 상승한다. 그 결과, 본 발명은 게이트 전극이 QB1 노드에 접속된 제3A 스위치 TFT(T3A)와 제1 풀-다운 TFT(TD1)의 문턱전압 쉬프트 및 QB2 노드에 접속된 제3B 스위치 TFT(T3B)와 제2 풀-다운 TFT(TD2)의 문턱전압 쉬프트를 자동 보상할 수 있다.
도 11은 도 10의 제k 스테이지의 입력 신호들, 출력 신호, Q 노드 및 QB 노드의 파형도이다. 도 11에는 제k 스테이지(STA(k))의 스타트 단자(ST)에 입력되는 스타트 신호(VST) 또는 전단 캐리신호인 제k-4 스테이지(STA(k-4))의 출력 신호(GOUT(k-4)) 및 클럭 신호들(CLK1~CLK8)이 나타나 있다. 또한, 도 11에는 제k 스테이지(STA(k))의 Q 노드의 전압(VQ), QB1 노드의 전압(VQB1), QB2 노드(QB2)의 전압, 제k 스테이지(STA(k))의 출력 단자(OT)로부터 출력되는 제k 출력 신호(GOUT(k)) 및 리셋 단자(RT)에 입력되는 후단 캐리신호인 제k+5 스테이지(STA(k+5))의 출력 신호(GOUT(k+5))가 나타나 있다.
도 11에 도시된 스타트 신호(VST) 또는 전단 캐리신호인 제k-4 스테이지(STA(k-4))의 출력 신호(GOUT(k-4)), 클럭 신호들(CLK1~CLK8), 제k 스테이지(STA(k))의 Q 노드의 전압(VQ), QB1 노드의 전압(VQB1), 제k 스테이지(STA(k))의 출력 단자(OT)로부터 출력되는 제k 출력 신호(GOUT(k)) 및 후단 캐리신호인 제k+5 스테이지(STA(k+5))의 출력 신호(GOUT(k+5))는 도 7을 결부하여 설명한 바와 실질적으로 동일하므로, 이에 대한 자세한 설명은 생략하기로 한다.
제1 내지 제4 기간들(t1~t4) 동안 Q 노드가 게이트 하이 전압(VGH) 또는 게이트 하이 전압(VGH)보다 높은 전압(VGH')으로 충전되므로, QB1 노드 방전부(30)와 QB2 노드 방전부(40)에 의해 QB1 노드 전압(VQB1)과 QB2 노드 전압(VQB2)은 게이트 로우 전압(VGL)으로 방전된다.
한편, 제2 클럭 단자(CT2)를 통해 입력되는 클럭 신호의 위상은 제1 클럭 단자(CT1)를 통해 입력되는 클럭 신호의 위상과 서로 반대된다. 예를 들어, 도 11과 같이 제k 스테이지(STA(k))의 제1 클럭 단자(CT1)에는 제1 클럭 신호(CLK1)가 입력되고, 제2 클럭 단자(CT2)에는 제5 클럭 신호(CLK5)가 입력될 수 있다. 이 경우, QB1 노드 전압(VQB1)은 제1 클럭 단자(CLK1)를 통해 게이트 하이 전압(VGH)의 제1 클럭 신호(CLK1)가 입력되는 기간 동안 제3 레벨 전압(VM)을 갖고, 제1 클럭 단자(CLK1)를 통해 게이트 로우 전압(VGL)의 제1 클럭 신호(CLK5)가 입력되는 기간 동안 서서히 방전된다. QB2 노드 전압(VQB2)은 제2 클럭 단자(CLK2)를 통해 게이트 하이 전압(VGH)의 제5 클럭 신호(CLK5)가 입력되는 기간 동안 제3 레벨 전압(VM)을 갖고, 제2 클럭 단자(CLK2)를 통해 게이트 로우 전압(VGL)의 제5 클럭 신호(CLK5)가 입력되는 기간 동안 서서히 방전된다. 이로 인해, QB1 노드 전압(VQB1)이 제3 레벨 전압(VM)을 갖는 동안 QB2 노드 전압(VQB2)은 서서히 방전되고, QB1 노드 전압(VQB1)이 서서히 방전되는 동안 QB2 노드 전압(VQB2)은 제3 레벨 전압(VM)을 갖는다. 즉, QB1 노드와 QB2 노드는 교번 구동된다. 따라서, 본 발명은 QB1 노드와 QB2 노드 각각에 게이트 전극이 접속된 TFT들의 PBTS를 더욱 줄일 수 있는 장점이 있다.
도 12은 도 9의 제k 스테이지의 또 다른 회로 구성을 상세히 보여주는 회로도이다. 도 12에서는 설명의 편의를 위해 풀-업 제어 노드는 Q 노드, 제1 풀-다운 제어 노드는 QB1 노드, 제2 풀-다운 제어 노드는 QB2 노드인 것을 중심으로 설명하였다. 도 12를 참조하면, 제k 스테이지(STA(k))는 Q 노드 충전부(10), Q 노드 방전부(20), QB1 노드 방전부(30), QB2 노드 방전부(40), QB1 노드 충전부(50), QB2 노드 충전부(60) 및 출력부(70)를 포함한다. 도 12에 도시된 제k 스테이지(STA(k))는 QB1 노드 충전부(50)와 QB2 노드 충전부(60)를 제외하고는 도 10을 결부하여 설명한 바와 실질적으로 동일하다. 또한, 도 12에 도시된 제k 스테이지(STA(k))의 QB1 노드 충전부(50)는 도 8을 결부하여 설명한 바와 실질적으로 동일하다. 따라서, 도 12에 도시된 제k 스테이지(STA(k))의 노드 충전부(10), Q 노드 방전부(20), QB1 노드 방전부(30), QB2 노드 방전부(40), QB1 노드 충전부(50) 및 출력부(70)에 대한 자세한 설명은 생략하기로 한다. 이하에서는 도 12에 도시된 제k 스테이지(STA(k))의 QB2 노드 충전부(60)를 상세히 설명한다.
도 12를 참조하면, QB2 노드 충전부(60)는 제2 클럭 단자(CT2)를 통해 입력되는 클럭 신호에 응답하여 QB2 노드를 제3 레벨 전압(VM)으로 충전한다. 제2 클럭 단자(CT2)를 통해 입력되는 클럭 신호의 위상은 제1 클럭 단자(CT1)를 통해 입력되는 클럭 신호의 위상과 서로 반대된다. 예를 들어, 도 11과 같이 제1 클럭 단자(CT1)를 통해 제1 클럭 신호(CLK1)가 입력되는 경우, 제2 클럭 단자(CT2)를 통해 제5 클럭 단자(CLK5)가 입력될 수 있다.
QB2 노드 충전부(60)는 QB2 노드를 고전위 전압(VDD)보다 낮은 제3 레벨 전압(VM)으로 충전함으로써, 게이트 전극이 QB2 노드에 접속된 제3B 스위치 TFT(T3B)와 제2 풀-다운 TFT(TD2)의 PBTS를 줄일 수 있다.
QB2 노드 충전부(60)는 제7 및 제8 TFT들(T7, T8)을 포함할 수 있다. 제7 TFT(T7)는 제2 클럭 단자(CT2)를 통해 입력되는 클럭 신호의 고전위 전압(VDD)에 의해 턴-온되어 QB2 노드를 고전위 전압 단자(VDDT)에 접속시킨다. 제7 TFT(T7)의 게이트 전극은 제2 클럭 단자(CT2)에 접속되고, 소스 전극은 QB2 노드에 접속되며, 드레인 전극은 고전위 전압 단자(VDDT)에 접속된다. 제8 TFT(T8)의 게이트 전극과 드레인 전극은 QB2 노드에 접속되고, 소스 전극은 저전위 전압 단자(VSST)에 접속된다. 즉, QB2 노드 충전부(60)는 제7 TFT(T7)를 이용하여 QB2 노드를 고전위 전압(VDD)으로 충전하면 제8 TFT(T8)를 이용하여 QB2 노드를 제3 레벨 전압(VM)으로 방전시킨다. 즉, 제7 TFT(T7)는 제5 TFT(T5)와 실질적으로 동일하게 기능 하고, 제8 TFT(T8)는 제6 TFT(T6)와 실질적으로 동일하게 기능 한다.
제7 TFT(T7)의 채널 폭은 제8 TFT(T8)의 채널 폭과 실질적으로 동일하거나 더 넓게 구현될 수 있다. 이 경우, 제3 레벨 전압(VM)은 고전위 전압(VDD)과 저전위 전압(VSS)의 중간 레벨 전압과 고전위 전압(VDD) 사이의 전압 레벨을 가지게 된다. 제7 TFT(T7)의 채널 폭이 제8 TFT(T8)의 채널 폭보다 좁은 경우, 제3 레벨 전압(VM)은 고전위 전압(VDD)과 저전위 전압(VSS)의 중간 레벨 전압과 저전위 전압(VSS) 사이의 전압 레벨을 가지게 되므로, QB2 노드가 제대로 충전되지 않는 문제가 발생할 수 있다. 따라서, 제7 TFT(T7)의 채널 폭은 제8 TFT(T8)의 채널 폭과 실질적으로 동일하거나 더 넓게 구현된다.
이와 같이, 본 발명은 QB2 노드 충전부(60)의 제7 및 제8 TFT들(T7, T8)의 채널 폭을 조정함으로써, QB2 노드를 고전위 전압(VDD)보다 낮은 제3 레벨 전압(VM)으로 충전할 수 있다. 그 결과, 본 발명은 게이트 전극이 QB2 노드에 접속된 제3B 스위치 TFT(T3B)와 제2 풀-다운 TFT(TD2)의 PBTS를 줄일 수 있다.
한편, QB2 노드가 고전위 전압(VDD)보다 낮은 제3 레벨 전압(VM)으로 충전되기는 하지만, 쉬프트 레지스터가 장기간 구동되는 경우 게이트 전극이 접속된 제8 TFT(T8)는 제7 TFT(T7)에 비해 장기간 PBTS에 노출된다. 그러므로, 제8 TFT(T8)의 문턱전압은 도 4b와 같이 (+) 방향으로 쉬프트된다. 제8 TFT(T8)의 문턱전압 쉬프트로 인해, 제8 TFT(T8)의 게이트-소스간 전압(Vgs_T8)이 제7 TFT(T7)의 게이트-소스간 전압(Vgs_T7)보다 커지므로, QB2 노드의 제3 레벨 전압(VM)은 점점 상승하게 된다. QB2 노드의 제3 레벨 전압(VM)은 최대 고전위 전압(VDD)까지 상승할 수 있다.
이때, QB2 노드에 게이트 전극이 접속된 제3B 스위치 TFT(T3B)와 제2 풀-다운 TFT(TD2)의 PBTS 누적량은 QB2 노드에 게이트 전극이 접속된 제8 TFT(T8)와 실질적으로 동일하다. 따라서, 제3B 스위치 TFT(T3B)와 제2 풀-다운 TFT(TD2)의 문턱전압 쉬프트는 제8 TFT(T8)의 문턱전압 쉬프트로 인한 QB2 노드의 제3 레벨 전압(VM) 증가에 의해 보상될 수 있다. 즉, 본 발명에서는 제8 TFT(T8)의 문턱전압 쉬프트에 따라 QB2 노드의 제3 레벨 전압(VM)이 상승한다. 그 결과, 본 발명은 게이트 전극이 QB2 노드에 접속된 제3B 스위치 TFT(T3B)와 제2 풀-다운 TFT(TD2)의 문턱전압 쉬프트를 자동 보상할 수 있다.
나아가, 도 12에 도시된 제k 스테이지(STA(k))의 입력 신호들, 출력 신호, Q 노드, QB1 노드 및 QB2 노드의 파형도는 도 11에 도시된 바와 실질적으로 동일하다. 이 경우, 도 12에 도시된 제k 스테이지(STA(k))의 동작은 도 10 및 도 11을 결부하여 설명한 바와 실질적으로 동일하다. 따라서, 도 12에 도시된 제k 스테이지(STA(k))의 입력 신호들, 출력 신호, Q 노드, QB1 노드 및 QB2 노드의 파형도와 제k 스테이지(STA(k))의 동작에 대한 상세한 설명은 생략하기로 한다.
도 13은 본 발명의 실시 예에 따른 표시장치를 개략적으로 보여주는 블록도이다. 도 13을 참조하면, 본 발명의 실시 예에 따른 표시장치는 표시패널(100), 데이터 구동회로, 스캔 구동회로, 및 타이밍 콘트롤러(110) 등을 구비한다.
본 발명의 실시예에 따른 표시장치는 게이트 펄스(또는 스캔 펄스)를 게이트 라인(또는 스캔 라인)들에 순차적으로 공급하여 라인 순차 스캐닝으로 픽셀들에 디지털 비디오 데이터를 기입하는 어떠한 표시장치도 포함될 수 있다. 예를 들어, 본 발명의 실시예에 따른 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 유기발광다이오드 표시장치(Organic Light Emitting Diode, OLED), 전계 방출 표시장치(Field Emission Display, FED), 전기영동 표시장치(Electrophoresis, EPD) 중에 어느 하나로 구현될 수 있다. 본 발명은 아래의 실시예에서 표시장치가 유기발광다이오드 표시장치로 구현된 것을 중심으로 예시하였지만, 본 발명의 표시장치는 유기발광다이오드 표시장치에 한정되지 않는 것에 주의하여야 한다.
표시패널(100)에는 데이터 라인들과 스캔 라인들이 형성된다. 표시패널(100)은 매트릭스 형태로 화소들이 배치된 화소 어레이가 형성된다. 표시패널(100)의 화소들 각각은 적어도 하나 이상의 스위칭 TFT(thin film transistor), 구동 TFT, 유기발광다이오드 소자, 및 적어도 하나 이상의 캐패시터를 포함한다. 화소들 각각은 스위칭 TFT와 구동 TFT를 이용하여 유기발광다이오드 소자에 흐르는 전류를 제어하여 화상을 표시한다. 표시패널(100)은 화소 구조에 따라 배면발광(Bottom emission), 및 전면발광(Top emission) 등의 형태로 화상을 표시할 수 있다.
데이터 구동회로는 다수의 소스 드라이브 IC(12)들을 포함한다. 소스 드라이브 IC(12)들은 타이밍 콘트롤러(110)로부터 디지털 비디오 데이터(DATA)를 입력 받는다. 소스 드라이브 IC(120)들 각각은 타이밍 콘트롤러(110)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터(DATA)를 감마보상전압으로 변환하여 데이터 전압을 발생하고, 그 데이터 전압을 게이트 펄스에 동기되도록 표시패널(10)의 데이터 라인들에 공급한다. 소스 드라이브 IC(120)들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(100)의 데이터 라인들에 접속될 수 있다.
스캔 구동회로는 레벨 쉬프터(130)와 적어도 하나 이상의 쉬프트 레지스터(140)를 포함한다. 레벨 쉬프터(130)는 타이밍 콘트롤러(110)로부터 입력되는 클럭 신호들의 TTL(Transistor-Transistor- Logic) 로직 레벨 전압을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅한다. 레벨 쉬프트된 클럭 신호들은 적어도 하나 이상의 쉬프트 레지스터(140)로 입력된다. 쉬프트 레지스터(140)는 표시패널(100)의 스캔 라인들에 연결되어 스캔 신호들을 순차적으로 출력한다.
쉬프트 레지스터(140)는 GIP(Gate Drive-IC In Panel) 방식으로 표시패널(100)의 하부 기판상에 직접 형성된다. GIP 방식에서, 레벨 쉬프터(130)는 인쇄회로보드(Printed Circuit Board)(150) 상에 실장된다. 쉬프트 레지스터(140)에 대하여는 도 5 내지 도 12를 결부하여 이미 앞에서 상세히 설명하였다.
타이밍 콘트롤러(110)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 호스트 시스템으로부터 디지털 비디오 데이터(DATA)를 입력받는다. 타이밍 콘트롤러(110)는 호스트 시스템으로부터 입력되는 디지털 비디오 데이터(DATA)를 소스 드라이브 IC(120)들로 전송한다. 또한, 타이밍 콘트롤러(110)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 시스템으로부터 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 메인 클럭 등의 타이밍 신호를 입력받는다. 타이밍 콘트롤러(110)는 호스트 시스템으로부터의 타이밍 신호를 기준으로 데이터 구동회로와 스캔 구동회로의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 스캔 구동회로의 동작 타이밍을 제어하기 위한 스캔 타이밍 제어신호, 소스 드라이브 IC(120)들의 동작 타이밍과 데이터 전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다.
스캔 타이밍 제어신호는 스타트 신호(VST)와 클럭 신호들 등을 포함한다. 스타트 신호(VST)는 쉬프트 레지스터(140)에 입력되어 쉬프트 레지스터(140)의 쉬프트 스타트 타이밍을 제어한다. 클럭 신호들은 레벨 쉬프터(130)에 입력되어 레벨 쉬프팅된 후에 쉬프트 레지스터(140)에 입력되어 쉬프트 레지스터(140)의 스테이지들 각각을 제어한다.
데이터 타이밍 제어신호(DCS)는 소스 스타트 펄스(Source Start Pulse), 소스 샘플링 클럭(Source Sampling Clock), 극성(Polarity) 제어신호, 및 소스 출력 인에이블신호(Source Output Enable) 등을 포함한다. 소스 스타트 펄스는 소스 드라이브 IC(120)들의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC(12)들 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 극성제어신호는 소스 드라이브 IC(12)들로부터 출력되는 데이터 전압의 극성을 제어한다. 타이밍 콘트롤러(11)와 소스 드라이브 IC(12)들 사이의 데이터 전송 인터페이스가 mini LVDS 인터페이스라면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 풀-다운 제어 노드를 고전위 전압보다 낮은 제3 레벨 전압으로 충전하므로, 풀-다운 제어 노드에 게이트 전극이 접속된 TFT들의 PBTS를 줄일 수 있다. 또한, 본 발명은 복수 개의 QB 노드를 교번 구동함으로써 복수 개의 QB 노드 각각에 게이트 전극이 접속된 TFT들의 PBTS를 더욱 줄일 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
10: Q 노드 충전부 20: Q 노드 방전부
30: QB1 노드 방전부 40: QB2 노드 방전부
50: QB1 노드 충전부 60: QB2 노드 충전부
70: 출력부 100: 표시패널
110: 타이밍 콘트롤러 120: 소스 드라이브 IC
130: 레벨 쉬프터 140: 쉬프트 레지스터
150: 인쇄회로보드

Claims (16)

  1. 순차적으로 위상이 지연되는 클럭 신호들을 입력받아 순차적으로 출력을 발생하는 다수의 스테이지를 구비하고,
    상기 스테이지는,
    스타트 단자를 통해 입력되는 스타트 신호 또는 전단 캐리신호에 응답하여 풀-업 제어 노드를 제1 레벨 전압으로 충전하는 풀-업 제어 노드 충전부;
    리셋 단자를 통해 입력되는 후단 캐리신호에 응답하여 풀-업 제어 노드를 상기 제1 레벨 전압보다 낮은 제2 레벨 전압으로 방전하는 풀-업 제어 노드 방전부;
    상기 풀-업 제어 노드의 상기 제1 레벨 전압에 응답하여 제1 풀-다운 제어 노드를 상기 제2 레벨 전압으로 방전하는 제1 풀-다운 제어 노드 방전부;
    제1 클럭 단자를 통해 입력되는 클럭 신호에 응답하여 상기 제1 풀-다운 제어 노드를 상기 제1 레벨 전압과 상기 제2 레벨 전압 사이의 레벨 전압에 해당하는 제3 레벨 전압으로 충전하는 제1 풀-다운 제어 노드 충전부; 및
    상기 풀-업 제어 노드의 상기 제1 레벨 전압에 응답하여 출력 노드를 상기 제1 클럭 단자를 통해 입력되는 클럭 신호로 충전하는 풀-업 TFT와, 상기 제1 풀-다운 제어 노드의 상기 제3 레벨 전압에 응답하여 상기 출력 노드를 상기 제2 레벨 전압으로 방전하는 제1 풀-다운 TFT를 포함하는 출력부를 구비하는 것을 특징으로 하는 쉬프트 레지스터.
  2. 제 1 항에 있어서,
    상기 제1 풀-다운 제어 노드 충전부는,
    상기 제1 클럭 단자를 통해 입력되는 클럭 신호의 상기 제1 레벨 전압에 의해 턴-온되어 상기 제1 풀-다운 제어 노드를 상기 제1 레벨 전압으로 충전하는 제5 스위치 TFT; 및
    상기 제1 풀-다운 제어 노드의 전압에 의해 턴-온되어 상기 제1 풀-다운 제어 노드를 상기 제3 레벨 전압으로 방전하는 제6 스위치 TFT를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  3. 제 2 항에 있어서,
    상기 제5 스위치 TFT의 게이트 전극과 드레인 전극은 상기 제1 클럭 단자에 접속되고, 소스 전극은 상기 제1 풀-다운 제어 노드에 접속되며,
    상기 제6 스위치 TFT의 게이트 전극과 드레인 전극은 상기 제1 풀-다운 제어 노드에 접속되고, 소스 전극은 상기 제2 레벨 전압이 공급되는 제2 레벨 전압 단자에 접속되는 것을 특징으로 하는 쉬프트 레지스터.
  4. 제 2 항에 있어서,
    상기 제5 스위치 TFT의 게이트 전극은 상기 제1 클럭 단자에 접속되고, 소스 전극은 상기 제1 레벨 전압이 공급되는 제1 레벨 전압 단자에 접속되며, 드레인 전극은 상기 제1 풀-다운 제어 노드에 접속되고,
    상기 제6 스위치 TFT의 게이트 전극과 드레인 전극은 상기 제1 풀-다운 제어 노드에 접속되고, 소스 전극은 상기 제2 레벨 전압이 공급되는 제2 레벨 전압 단자에 접속되는 것을 특징으로 하는 쉬프트 레지스터.
  5. 제 2 항에 있어서,
    상기 풀-업 제어 노드의 상기 제1 레벨 전압에 응답하여 제2 풀-다운 제어 노드를 상기 제2 레벨 전압으로 방전하는 제2 풀-다운 제어 노드 방전부; 및
    제2 클럭 단자를 통해 입력되는 클럭 신호에 응답하여 상기 제2 풀-다운 제어 노드를 상기 제3 레벨 전압으로 충전하는 제2 풀-다운 제어 노드 충전부를 더 구비하고,
    상기 출력부는,
    상기 제2 풀-다운 제어 노드의 상기 제1 레벨 전압에 응답하여 상기 출력 노드를 상기 제2 레벨 전압으로 방전하는 제2 풀-다운 TFT를 더 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  6. 제 5 항에 있어서,
    상기 제2 풀-다운 제어 노드 충전부는,
    상기 제2 클럭 단자를 통해 입력되는 클럭 신호의 상기 제1 레벨 전압에 의해 턴-온되어 상기 제2 풀-다운 제어 노드를 상기 제1 레벨 전압으로 충전하는 제7 스위치 TFT; 및
    상기 제2 풀-다운 제어 노드의 전압에 의해 턴-온되어 상기 제2 풀-다운 제어 노드를 상기 제3 레벨 전압으로 방전하는 제8 스위치 TFT를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  7. 제 6 항에 있어서,
    상기 제7 스위치 TFT의 게이트 전극과 드레인 전극은 상기 제2 클럭 단자에 접속되고, 소스 전극은 상기 제2 풀-다운 제어 노드에 접속되며,
    상기 제8 스위치 TFT의 게이트 전극과 드레인 전극은 상기 제2 풀-다운 제어 노드에 접속되고, 소스 전극은 상기 제2 레벨 전압이 공급되는 제2 레벨 전압 단자에 접속되는 것을 특징으로 하는 쉬프트 레지스터.
  8. 제 6 항에 있어서,
    상기 제7 스위치 TFT의 게이트 전극은 상기 제2 클럭 단자에 접속되고, 소스 전극은 상기 제1 레벨 전압이 공급되는 제1 레벨 전압 단자에 접속되며, 드레인 전극은 상기 제2 풀-다운 제어 노드에 접속되고,
    상기 제8 스위치 TFT의 게이트 전극과 드레인 전극은 상기 제2 풀-다운 제어 노드에 접속되고, 소스 전극은 상기 제2 레벨 전압이 공급되는 제2 레벨 전압 단자에 접속되는 것을 특징으로 하는 쉬프트 레지스터.
  9. 제 6 항에 있어서,
    상기 제5 TFT의 채널 폭은 상기 제6 TFT의 채널 폭보다 동일하거나 넓으며,
    상기 제7 TFT의 채널 폭은 상기 제8 TFT의 채널 폭보다 동일하거나 넓은 것을 특징으로 하는 쉬프트 레지스터.
  10. 제 6 항에 있어서,
    상기 제2 클럭 단자를 통해 입력되는 제2 클럭 신호의 위상은 상기 제1 클럭 단자를 통해 입력되는 제1 클럭 신호의 위상과 반대되는 것을 특징으로 하는 쉬프트 레지스터.
  11. 제 1 항에 있어서,
    상기 풀-업 제어 노드 충전부는,
    게이트 전극과 소스 전극이 상기 스타트 단자에 접속되고 드레인 전극이 상기 풀-업 제어 노드에 접속된 제1 스위치 TFT를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  12. 제 5 항에 있어서,
    상기 풀-업 제어 노드 방전부는,
    상기 제1 풀-다운 제어 노드의 상기 제3 레벨 전압에 응답하여 상기 풀-업 제어 노드를 상기 제2 레벨 전압으로 방전하는 것을 특징으로 하는 쉬프트 레지스터.
  13. 제 12 항에 있어서,
    상기 풀-업 제어 노드 방전부는,
    게이트 전극이 상기 리셋 단자에 접속되고, 소스 전극이 상기 제2 레벨 전압이 공급되는 제2 레벨 전압 단자에 접속되며, 드레인 전극이 상기 풀-업 제어 노드에 접속되는 제2 스위치 TFT;
    게이트 전극이 상기 제1 풀-다운 제어 노드에 접속되고, 소스 전극이 상기 제2 레벨 전압 단자에 접속되며, 드레인 전극이 상기 풀-업 제어 노드에 접속되는 제3A 스위치 TFT; 및
    게이트 전극이 상기 제2 풀-다운 제어 노드에 접속되고, 소스 전극이 상기 제2 레벨 전압 단자에 접속되며, 드레인 전극이 상기 풀-업 제어 노드에 접속되는 제3B 스위치 TFT를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  14. 제 1 항에 있어서,
    상기 제1 풀-다운 제어 노드 방전부는,
    게이트 전극이 상기 풀-업 제어 노드에 접속되고, 소스 전극이 상기 제2 레벨 전압이 공급되는 제2 레벨 전압 단자에 접속되며, 드레인 전극이 상기 제1 풀-다운 제어 노드에 접속되는 제4A 스위치 TFT를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  15. 제 5 항에 있어서,
    상기 제2 풀-다운 제어 노드 방전부는,
    게이트 전극이 상기 풀-업 제어 노드에 접속되고, 소스 전극이 상기 제2 레벨 전압이 공급되는 제2 레벨 전압 단자에 접속되며, 드레인 전극이 상기 제1 풀-다운 제어 노드에 접속되는 제4B 스위치 TFT를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  16. 데이터 라인들과 스캔 라인들을 포함하는 표시패널;
    입력되는 디지털 비디오 데이터를 아날로그 데이터 전압으로 변환하여 상기 데이터 라인들에 공급하는 데이터 구동회로; 및
    상기 스캔 라인들에 스캔 신호를 순차적으로 출력하는 쉬프트 레지스터를 포함한 스캔 구동회로를 구비하고,
    상기 쉬프트 레지스터는 순차적으로 위상이 지연되는 클럭 신호들을 입력받아 순차적으로 출력을 발생하는 다수의 스테이지를 구비하고,
    상기 스테이지는,
    스타트 단자를 통해 입력되는 스타트 신호 또는 전단 캐리신호에 응답하여 풀-업 제어 노드를 제1 레벨 전압으로 충전하는 풀-업 제어 노드 충전부;
    리셋 단자를 통해 입력되는 후단 캐리신호에 응답하여 풀-업 제어 노드를 상기 제1 레벨 전압보다 낮은 제2 레벨 전압으로 방전하는 풀-업 제어 노드 방전부;
    상기 풀-업 제어 노드의 상기 제1 레벨 전압에 응답하여 제1 풀-다운 제어 노드를 상기 제2 레벨 전압으로 방전하는 제1 풀-다운 제어 노드 방전부;
    제1 클럭 단자를 통해 입력되는 클럭 신호에 응답하여 상기 제1 풀-다운 제어 노드를 상기 제1 레벨 전압과 상기 제2 레벨 전압 사이의 레벨 전압에 해당하는 제3 레벨 전압으로 충전하는 제1 풀-다운 제어 노드 충전부; 및
    상기 풀-업 제어 노드의 상기 제1 레벨 전압에 응답하여 출력 노드를 상기 제1 클럭 단자를 통해 입력되는 클럭 신호로 충전하는 풀-업 TFT와, 상기 제1 풀-다운 제어 노드의 상기 제1 레벨 전압에 응답하여 상기 출력 노드를 상기 제2 레벨 전압으로 방전하는 제1 풀-다운 TFT를 포함하는 출력부를 구비하는 것을 특징으로 하는 표시장치.
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