JP6114378B2 - シフトレジスタ素子及びその駆動方法、並びにシフトレジスタを備えた表示装置 - Google Patents
シフトレジスタ素子及びその駆動方法、並びにシフトレジスタを備えた表示装置 Download PDFInfo
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Description
本発明は有機発光分野に関し、特にシフトレジスタ素子及びその駆動方法、並びにシフトレジスタを備えた表示装置に関する。
アクティブマトリックス表示装置（Ａｃｔｉｖｅ Ｍａｔｒｉｘ Ｄｉｓｐｌａｙ）において、各行のスキャンライン（ｓｃａｎ ｌｉｎｅ）と各列のデータライン（ｄａｔａ ｌｉｎｅ）とが交差して一つのアクティブマトリックスを構成する。通常は一行ごとに走査する方法で順次に各行のゲートトランジスタを開き、データライン上の電圧を画素に書き込む。表示バックパネルの上に行走査駆動電路を集積すれば、細枠化や低コストのメリットがあり、大部分のＬＣＤ／ＡＭＯＬＥＤデバイスに採用されている。
現在、表示デバイスのバックパネルを製造する技術は様々であり、例えば、ａ−Ｓｉ、ＬＴＰＳ、Ｏｘｉｄｅ（酸化物）ＴＦＴなどがある。ａ−Ｓｉ技術は成熟しており、低コストだが、ａ−ＳｉＴＦＴは移動度が低く、安定性が悪いという欠点がある。ＬＴＰＳＴＦＴはスピードが速く、安定性が優れているが、均一性が悪く、コストが高いため、大型パネルの製造には適しない。これに対し、酸化物ＴＦＴは移動度が高く、均一性が優れており、コストが低く、将来の大型パネルの製造に最も適する技術であるが、酸化物ＴＦＴのＩ−Ｖ転換特性は通常空乏型であり、すなわち酸化物ＴＦＴのゲート・ソース電圧Ｖｇｓがゼロのときでも、依然としてオンになる。
空乏型ＴＦＴ（薄膜トランジスタ）は表示デバイスのバックパネルにシフトレジスタを集積するのに大きな困難をもたらす。図１Ａは従来のシフトレジスタの構造図であり、図１Ａにおけるすべてのトランジスタはいずれもｎ型薄膜トランジスタである。図１Ａに示すように、従来のシフトレジスタは、第１の出力トランジスタＴ１と、第２の出力トランジスタＴ２と、Ｔ１を制御する第１の制御モジュール１１と、Ｔ２を制御する第２の制御モジュール１２とを有する。各段のシフトレジスタの出力端は一段下シフトレジスタの入力端に接続され、交替する二つのデューティ比が５０％のクロック信号ＣＬＫ１，ＣＬＫ２によって制御される。すべての入力信号と制御信号の振幅はＶＧＬ〜ＶＧＨであり、ＶＧＬは低レベルであり、ＶＧＨは高レベルである。第１の出力トランジスタＴ１はクロック信号ＣＬＫ２と出力端ＯＵＴ（ｎ）に接続され、高レベルを伝送する役割を果たし、第２の出力トランジスタＴ２は低レベルＶＧＬを出力する低レベル出力端と出力端ＯＵＴ（ｎ）に接続され、低レベルを伝送する役割を果たす。
図１Ｂに示すように、当該シフトレジスタの動作動作は三つの段階に分けることができる。
図１Ｂに示すように、当該シフトレジスタの動作動作は三つの段階に分けることができる。
第１の段階はプリチャージ段階であり、一段前のシフトレジスタの出力端ＯＵＴ（ｎ−１）が一つの高レベルのパルスを発生させたときに、ＰＵ点（Ｔ１のゲート極に接続されるノード、即ちプルアップノード）が高レベルＶＧＨになるまで充電されるように制御し、同時にＰＤ点（Ｔ２のゲート極に接続されるノード、即ちプルダウンノード）が低レベルＶＧＬになるまで放電されるように制御し、このときＴ１がオンになり、ＣＬＫ２の低レベルを出力端ＯＵＴ（ｎ）に出力し、Ｔ２がオフになる。
第２の段階は評価段階であり、次の半クロック周期内でＰＵ点はフローティング状態になり、それに接続される第１の出力制御モジュールのトランジスタはいずれもオフになり、信号が送られてこない。ＣＬＫ２は低レベルから高レベルに変わり、出力電圧の上昇に伴い、ＰＵ点の電圧はＴ１のゲート極と出力端ＯＵＴ（ｎ）の間に接続されたコンデンサにより高いレベルにブートストラップされ、出力端ＯＵＴ（ｎ）の出力電圧に閾値ロスがないことを保証する。このとき、ＰＤ点は低レベルを維持し、Ｔ２をオフにさせ、出力端ＯＵＴ（ｎ）が出力する高レベルがＴ２から漏電することを防止する。
第３の段階はリセット段階であり、更に次の半クロック周期内でＣＬＫ２が低レベルになり、ＣＬＫ１が高レベルになり、ＰＵ点が低レベルになるまで放電され、ＰＤ点が再び高レベルまで充電される。このとき、Ｔ１はオフになり、Ｔ２はオンになり、出力端ＯＵＴ（ｎ）の出力電圧はＴ２を通じて低レベルに変わる。
図１Ｂから分かるように、ＰＵ点とＰＤ点は相反の関係を形成し、Ｔ１とＴ２が同時にオンになって出力エラーになることを避ける。
図１ＡにおけるＴ１とＴ２が空乏型トランジスタである場合、出力には比較的大きな歪みが発生する。まず、評価段階では、ＰＵ点電圧が高レベルになってＴ１をオンにさせ、ＰＤ点電圧は低レベルＶＧＬになるまで放電されるが、Ｔ２の空乏型特性により、Ｔ２のＶｇｓがゼロになっても正常にオフにならずに漏えい電流が発生し、即ちＴ１とＴ２が同時にオンになり、出力端ＯＵＴ（ｎ）が出力する高レベルはＴ１とＴ２の抵抗分圧によって定まり、通常は正常の必要とされる高レベルよりはるかに低くなり、これにより一段下のシフトレジスタの正常な動作に影響し、後段の失効を招くことがある。次に、リセット段階では、ＰＵ点電圧が低レベルであり、ＰＤ点電圧が高レベルであり、出力端ＯＵＴ（ｎ）の出力電圧は低レベルであり、同時にＴ１が空乏型トランジスタであるため、Ｔ１は終始オンであり、ＣＬＫ２が高レベルになった場合は出力端ＯＵＴ（ｎ）の出力電圧は高レベルのパルスを発生させ、その電位はＴ１とＴ２の抵抗分圧によって定まる。出力端ＯＵＴ（ｎ）の出力電圧の正常な波形は図１Ｃにおける実線で示し、出力端ＯＵＴ（ｎ）の出力電圧の歪んだ後の波形は図１Ｃにおける破線で示している。
第１の出力トランジスタＴ１と第２の出力トランジスタＴ２以外に、内部制御回路における空乏型トランジスタも同様に出力の失効を招く。図２Ａに示すように、前記第２の制御モジュールはプルダウントランジスタ制御モジュールであり、前記第１の制御モジュールはＴ３とＴ４とを有し、Ｔ３とＴ４は空乏型トランジスタであり、このうち、Ｔ３は一段上のシフトレジスタの出力端ＯＵＴ（ｎ−１）とＰＵ点（Ｔ１のゲート極に接続されるノード）に接続され、Ｔ３の役割は、プリチャージ段階でＰＵ点電圧を高レベルになるまで充電することであり、Ｔ４のゲート極はリセット信号Ｒｓｔに接続され、Ｔ４はＰＵ点と低レベルＶＧＬを出力する低レベル出力端の間に接続され、Ｔ４の役割はリセット段階でＰＵ点電圧をプルダウンすることである。図２Ｂの破線部分が示すように、空乏型トランジスタＴ３とＴ４は評価段階のときにオンになり、ＰＵ点電圧をプルダウンし、Ｔ１を不完全にオンにさせ、出力端ＯＵＴ（ｎ）が出力する高レベルに影響する。
以上のように、空乏型ＴＦＴがシフトレジスタの出力に与える影響を解決するために回路構造を改良することは必須である。
本発明の実施態様は、空乏型ＴＦＴの漏えい電流の問題がシフトレジスタに与える影響を解決するシフトレジスタ素子及びその駆動方法、シフトレジスタと表示装置を提供する。
上記の目的を達するため、本発明は、
入力端と、
その出力制御信号の出力端がプルアップノードに接続され、評価段階で駆動信号をプルアップするための第１の出力制御モジュールと、
その出力制御信号の出力端がプルダウンノードに接続され、リセット段階で前記駆動信号をプルダウンするための第２の出力制御モジュールと、を具備し、前記第１の出力制御モジュールが前記入力端に更に接続されるシフトレジスタ素子であって、
桁上げ信号出力端と、
駆動信号出力端と、
前記プルアップノード、前記プルダウンノード、前記桁上げ信号出力端、及び前記駆動信号出力端にそれぞれ接続され、桁上げ信号と駆動信号とを段分け出力することによって、前記駆動信号に評価段階で高レベルを維持させ、リセット段階で低レベルを維持させる段分け出力モジュールと、
評価段階で前記第１の出力制御モジュールが前記プルアップノードのレベルを高レベルに維持させることによって、前記駆動信号を高レベルに維持させるプルアップノードレベル維持モジュールと、を更に具備することを特徴とするシフトレジスタ素子を提供する。
入力端と、
その出力制御信号の出力端がプルアップノードに接続され、評価段階で駆動信号をプルアップするための第１の出力制御モジュールと、
その出力制御信号の出力端がプルダウンノードに接続され、リセット段階で前記駆動信号をプルダウンするための第２の出力制御モジュールと、を具備し、前記第１の出力制御モジュールが前記入力端に更に接続されるシフトレジスタ素子であって、
桁上げ信号出力端と、
駆動信号出力端と、
前記プルアップノード、前記プルダウンノード、前記桁上げ信号出力端、及び前記駆動信号出力端にそれぞれ接続され、桁上げ信号と駆動信号とを段分け出力することによって、前記駆動信号に評価段階で高レベルを維持させ、リセット段階で低レベルを維持させる段分け出力モジュールと、
評価段階で前記第１の出力制御モジュールが前記プルアップノードのレベルを高レベルに維持させることによって、前記駆動信号を高レベルに維持させるプルアップノードレベル維持モジュールと、を更に具備することを特徴とするシフトレジスタ素子を提供する。
一態様において、前記段分け出力モジュールは、
プリチャージ段階及びリセット段階で第１の出力制御モジュールの制御のもとで桁上げ信号出力端に第１の低レベルを出力させ、且つ評価段階で第２の出力制御モジュールの制御のもとで桁上げ信号出力端に高レベルを出力させる桁上げ出力素子と、
評価段階で第２の出力制御モジュールの制御のもとで駆動信号出力端に高レベルを出力させ、且つリセット段階で第１の出力制御モジュールの制御のもとで駆動信号出力端に第２の低レベルを出力させる駆動出力素子と、を具備する。
プリチャージ段階及びリセット段階で第１の出力制御モジュールの制御のもとで桁上げ信号出力端に第１の低レベルを出力させ、且つ評価段階で第２の出力制御モジュールの制御のもとで桁上げ信号出力端に高レベルを出力させる桁上げ出力素子と、
評価段階で第２の出力制御モジュールの制御のもとで駆動信号出力端に高レベルを出力させ、且つリセット段階で第１の出力制御モジュールの制御のもとで駆動信号出力端に第２の低レベルを出力させる駆動出力素子と、を具備する。
一態様において、前記桁上げ出力素子は、第１の桁上げ出力薄膜トランジスタと、第２の桁上げ出力薄膜トランジスタとを具備し、
前記第１の桁上げ出力薄膜トランジスタのゲート極は、前記第１の出力制御モジュールが制御信号を出力する出力端に接続され、ソース極は、前記桁上げ信号出力端に接続され、ドレイン極は、第１のクロック信号入力端に接続され、
前記第２の桁上げ出力薄膜トランジスタのゲート極は、前記第２の出力制御モジュールが制御信号を出力する出力端に接続され、ソース極は、第１の低レベル出力端に接続され、ドレイン極は、前記桁上げ信号出力端に接続される。
前記第１の桁上げ出力薄膜トランジスタのゲート極は、前記第１の出力制御モジュールが制御信号を出力する出力端に接続され、ソース極は、前記桁上げ信号出力端に接続され、ドレイン極は、第１のクロック信号入力端に接続され、
前記第２の桁上げ出力薄膜トランジスタのゲート極は、前記第２の出力制御モジュールが制御信号を出力する出力端に接続され、ソース極は、第１の低レベル出力端に接続され、ドレイン極は、前記桁上げ信号出力端に接続される。
一態様において、前記駆動出力素子は、第１の駆動薄膜トランジスタと、第２の駆動薄膜トランジスタと、ブートストラップコンデンサとを具備し、
前記第１の駆動薄膜トランジスタのゲート極は、前記第１の出力制御モジュール出力制御信号の出力端に接続され、ソース極は、前記駆動信号の出力端に接続され、ドレイン極は、前記第１のクロック信号入力端に接続され、
前記第２の駆動薄膜トランジスタのゲート極は、前記第２の出力制御モジュール出力制御信号の出力端に接続され、ソース極は、第２の低レベル出力端に接続され、ドレイン極は、前記駆動信号出力端に接続され、
前記第１の駆動薄膜トランジスタのゲート極とソース極との間に前記ブートストラップコンデンサを並列接続する。
前記第１の駆動薄膜トランジスタのゲート極は、前記第１の出力制御モジュール出力制御信号の出力端に接続され、ソース極は、前記駆動信号の出力端に接続され、ドレイン極は、前記第１のクロック信号入力端に接続され、
前記第２の駆動薄膜トランジスタのゲート極は、前記第２の出力制御モジュール出力制御信号の出力端に接続され、ソース極は、第２の低レベル出力端に接続され、ドレイン極は、前記駆動信号出力端に接続され、
前記第１の駆動薄膜トランジスタのゲート極とソース極との間に前記ブートストラップコンデンサを並列接続する。
一態様において、前記第１の桁上げ出力薄膜トランジスタ、前記第２の桁上げ出力薄膜トランジスタ、前記第１の駆動薄膜トランジスタ、及び前記第２の駆動薄膜トランジスタは、空乏型薄膜トランジスタである。
一態様において、前記第１の桁上げ出力薄膜トランジスタの閾値電圧、前記第２の桁上げ出力薄膜トランジスタの閾値電圧、前記第１の駆動薄膜トランジスタの閾値電圧、及び前記第２の駆動薄膜トランジスタの閾値電圧は、同一であり、いずれも空乏閾値電圧であり、
前記第１の低レベルは、前記第２の低レベルより小さく、且つ前記第１の低レベルと前記第２の低レベルとの差の絶対値は、前記空乏閾値電圧の絶対値より大きい。
前記第１の低レベルは、前記第２の低レベルより小さく、且つ前記第１の低レベルと前記第２の低レベルとの差の絶対値は、前記空乏閾値電圧の絶対値より大きい。
一態様において、前記第１の出力制御モジュールは、第１の薄膜トランジスタと、第２の薄膜トランジスタと、第３の薄膜トランジスタと、第４の薄膜トランジスタとを具備し、
前記第１の薄膜トランジスタのゲート極及びソース極は、前記入力端に接続され、ドレイン極は、前記第２の薄膜トランジスタのソース極に接続され、
前記第２の薄膜トランジスタのゲート極は、前記入力端に接続され、ドレイン極は、前記第４の薄膜トランジスタのドレイン極に接続され、
前記第３の薄膜トランジスタのゲート極は、リセット信号出力端に接続され、ソース極は、前記第１の低レベル出力端に接続され、ドレイン極は、前記第４の薄膜トランジスタのソース極に接続され、
前記第４の薄膜トランジスタのゲート極は、前記リセット信号の出力端に接続され、
前記第１の薄膜トランジスタのドレイン極は、前記プルアップノードレベル維持モジュールに更に接続され、
前記第２の薄膜トランジスタのドレイン極は、前記第１の出力制御モジュールが制御信号を出力する出力端に接続される。
前記第１の薄膜トランジスタのゲート極及びソース極は、前記入力端に接続され、ドレイン極は、前記第２の薄膜トランジスタのソース極に接続され、
前記第２の薄膜トランジスタのゲート極は、前記入力端に接続され、ドレイン極は、前記第４の薄膜トランジスタのドレイン極に接続され、
前記第３の薄膜トランジスタのゲート極は、リセット信号出力端に接続され、ソース極は、前記第１の低レベル出力端に接続され、ドレイン極は、前記第４の薄膜トランジスタのソース極に接続され、
前記第４の薄膜トランジスタのゲート極は、前記リセット信号の出力端に接続され、
前記第１の薄膜トランジスタのドレイン極は、前記プルアップノードレベル維持モジュールに更に接続され、
前記第２の薄膜トランジスタのドレイン極は、前記第１の出力制御モジュールが制御信号を出力する出力端に接続される。
一態様において、前記第２の出力制御モジュールは、第１の出力制御薄膜トランジスタと、第２の出力制御薄膜トランジスタと、第３の出力制御薄膜トランジスタとを具備し、
前記第１の出力制御薄膜トランジスタのゲート極は、前記第１の桁上げ出力薄膜トランジスタのゲート極に接続され、ソース極は、前記第２の出力制御薄膜トランジスタのドレイン極に接続され、ドレイン極は、前記第２の桁上げ出力薄膜トランジスタのゲート極に接続され、
前記第２の出力制御薄膜トランジスタのゲート極は、前記第１の桁上げ出力薄膜トランジスタのゲート極に接続され、ソース極は、第１の低レベル出力端に接続され、
前記第３の出力制御薄膜トランジスタのゲート極及びドレイン極は、高レベル出力端に接続され、ソース極は、前記第２の桁上げ出力薄膜トランジスタのゲート極に接続される。
前記第１の出力制御薄膜トランジスタのゲート極は、前記第１の桁上げ出力薄膜トランジスタのゲート極に接続され、ソース極は、前記第２の出力制御薄膜トランジスタのドレイン極に接続され、ドレイン極は、前記第２の桁上げ出力薄膜トランジスタのゲート極に接続され、
前記第２の出力制御薄膜トランジスタのゲート極は、前記第１の桁上げ出力薄膜トランジスタのゲート極に接続され、ソース極は、第１の低レベル出力端に接続され、
前記第３の出力制御薄膜トランジスタのゲート極及びドレイン極は、高レベル出力端に接続され、ソース極は、前記第２の桁上げ出力薄膜トランジスタのゲート極に接続される。
一態様において、上記プルアップノードレベル維持モジュールは、
そのゲート極が前記桁上げ信号出力端に接続され、ソース極が前記第１の薄膜トランジスタのドレイン極に接続され、ドレイン極が第１のノードに接続される第１のフィードバック制御薄膜トランジスタを具備し、
前記第１のフィードバック薄膜トランジスタは、空乏型薄膜トランジスタであり、
前記第１のフィードバック薄膜トランジスタの閾値電圧は、空乏閾値電圧であり、
前記第１の低レベルは、前記第２の低レベルより小さく、且つ前記第１の低レベルと前記第２の低レベルとの差の絶対値は、前記空乏閾値電圧より大きい。
そのゲート極が前記桁上げ信号出力端に接続され、ソース極が前記第１の薄膜トランジスタのドレイン極に接続され、ドレイン極が第１のノードに接続される第１のフィードバック制御薄膜トランジスタを具備し、
前記第１のフィードバック薄膜トランジスタは、空乏型薄膜トランジスタであり、
前記第１のフィードバック薄膜トランジスタの閾値電圧は、空乏閾値電圧であり、
前記第１の低レベルは、前記第２の低レベルより小さく、且つ前記第１の低レベルと前記第２の低レベルとの差の絶対値は、前記空乏閾値電圧より大きい。
一態様において、本発明に記載のシフトレジスタ素子は、切断制御信号入力端と、切断制御信号出力端とを更に具備し、
前記プルアップノードレベル維持モジュールは、第２のフィードバック制御薄膜トランジスタを更に具備し、
前記第２のフィードバック制御薄膜トランジスタのゲート極は、前記桁上げ信号出力端に接続され、ソース極は、前記第１のノードに接続され、ドレイン極は、切断制御信号出力端に接続され、
前記第２の出力制御モジュールは、前記切断制御信号入力端に接続される。
前記プルアップノードレベル維持モジュールは、第２のフィードバック制御薄膜トランジスタを更に具備し、
前記第２のフィードバック制御薄膜トランジスタのゲート極は、前記桁上げ信号出力端に接続され、ソース極は、前記第１のノードに接続され、ドレイン極は、切断制御信号出力端に接続され、
前記第２の出力制御モジュールは、前記切断制御信号入力端に接続される。
一態様において、前記第１のノードは、前記駆動信号出力端に接続される。
一態様において、前記段分け出力モジュールは、前記桁上げ出力素子と前記駆動出力素子との間に接続される段分け出力素子を更に有する。
一態様において、前記段分け出力素子は、第１の段分け出力薄膜トランジスタと、第２の段分け出力薄膜トランジスタとを具備し、
前記第１の段分け出力薄膜トランジスタのゲート極は、前記第１の桁上げ出力薄膜トランジスタのゲート極に接続され、ドレイン極は、前記第１のクロック信号出力端に接続され、ソース極は、前記第１のノードに接続され、
前記第２の段分け出力薄膜トランジスタのゲート極は、前記第２の桁上げ出力薄膜トランジスタのゲート極に接続され、ソース極は、第２の低レベル出力端に接続され、ドレイン極は、前記第１の段分け出力薄膜トランジスタのソース極に接続される。
前記第１の段分け出力薄膜トランジスタのゲート極は、前記第１の桁上げ出力薄膜トランジスタのゲート極に接続され、ドレイン極は、前記第１のクロック信号出力端に接続され、ソース極は、前記第１のノードに接続され、
前記第２の段分け出力薄膜トランジスタのゲート極は、前記第２の桁上げ出力薄膜トランジスタのゲート極に接続され、ソース極は、第２の低レベル出力端に接続され、ドレイン極は、前記第１の段分け出力薄膜トランジスタのソース極に接続される。
本発明は、上記のシフトレジスタ素子に用いるシフトレジスタ素子の駆動方法であって、
入力端に高レベルを入力する期間内で、第１のクロック信号は低レベルであり、第１の出力制御モジュールが前記ブートストラップコンデンサへのプリチャージを制御し、桁上げ信号出力端及び駆動信号出力端が第１の低レベルを出力するように制御し、第２の出力制御モジュールがその制御信号出力端から第１の低レベルを出力するように制御するステップと、
次の半クロック周期内で、第１のクロック信号は高レベルに変わり、第１の出力制御モジュールが、桁上げ信号出力端及び駆動信号出力端が高レベルを出力するように制御するステップと、
更に次の半クロック周期内で、第１のクロック信号は低レベルに変わり、第１の出力制御モジュール及び第２の出力制御モジュールが、桁上げ信号出力端が第１の低レベルを出力し、且つ駆動信号出力端が第２の低レベルを出力ように制御するステップと、を有するシフトレジスタ素子の駆動方法を提供する。
入力端に高レベルを入力する期間内で、第１のクロック信号は低レベルであり、第１の出力制御モジュールが前記ブートストラップコンデンサへのプリチャージを制御し、桁上げ信号出力端及び駆動信号出力端が第１の低レベルを出力するように制御し、第２の出力制御モジュールがその制御信号出力端から第１の低レベルを出力するように制御するステップと、
次の半クロック周期内で、第１のクロック信号は高レベルに変わり、第１の出力制御モジュールが、桁上げ信号出力端及び駆動信号出力端が高レベルを出力するように制御するステップと、
更に次の半クロック周期内で、第１のクロック信号は低レベルに変わり、第１の出力制御モジュール及び第２の出力制御モジュールが、桁上げ信号出力端が第１の低レベルを出力し、且つ駆動信号出力端が第２の低レベルを出力ように制御するステップと、を有するシフトレジスタ素子の駆動方法を提供する。
本発明は、更に、複数段の上記のシフトレジスタ素子を有するシフトレジスタであって、
第１段のシフトレジスタ素子を除いて、各段のシフトレジスタ素子の入力端は、一段上のシフトレジスタ素子の桁上げ信号出力端に接続されるシフトレジスタを提供する。
第１段のシフトレジスタ素子を除いて、各段のシフトレジスタ素子の入力端は、一段上のシフトレジスタ素子の桁上げ信号出力端に接続されるシフトレジスタを提供する。
本発明は、更に、複数段の上記のシフトレジスタ素子を有するシフトレジスタであって、
第１段のシフトレジスタ素子を除いて、各段のシフトレジスタ素子の入力端は、一段上のシフトレジスタ素子の桁上げ信号出力端に接続され、
最後の段のシフトレジスタ素子を除いて、各段のシフトレジスタ素子の切断制御信号入力端は、一段下のシフトレジスタ素子の切断制御信号出力端に接続されるシフトレジスタを提供する。
第１段のシフトレジスタ素子を除いて、各段のシフトレジスタ素子の入力端は、一段上のシフトレジスタ素子の桁上げ信号出力端に接続され、
最後の段のシフトレジスタ素子を除いて、各段のシフトレジスタ素子の切断制御信号入力端は、一段下のシフトレジスタ素子の切断制御信号出力端に接続されるシフトレジスタを提供する。
本発明は、更に、表示装置であって、上記のシフトレジスタを備えた表示装置を提供する。
本発明に係るシフトレジスタ素子及びその駆動方法、並びにシフトレジスタを備えた表示装置は、従来技術と比べ、出力段分けとプルアップノードレベル維持によって、空乏型ＴＦＴの漏えい電流の問題がシフトレジスタに対する影響を解決し、安定性と信頼性を向上させ、消費電力を低減させる。
本発明の目的、技術、メリットをより明確に表現するために、以下、図面及び具体的な実施形態を用いて本発明を更に詳しく説明する。
本発明は、空乏型ＴＦＴの漏えい電流の問題がシフトレジスタに与える影響を解決するシフトレジスタ素子及びその駆動方法、シフトレジスタと表示装置を提供する。
図３に示すように、本発明に係るシフトレジスタ素子の第１の実施形態は、
入力端ＩＮと、
桁上げ信号出力端ＣＡ（ｎ）と、
駆動信号出力端ＯＵＴ（ｎ）と、
その出力制御信号の出力端がＰＵ点（プルアップノード）に接続され、評価段階で駆動信号をプルアップするための第１の出力制御モジュール３１と、
その出力制御信号の出力端がＰＤ点（プルダウンノード）に接続され、リセット段階で前記駆動信号をプルダウンするための第２の出力制御モジュール３２と、を有し、
前記第１の出力制御モジュール３１が前記入力端ＩＮに接続されるシフトレジスタ素子であって、
前記シフトレジスタ素子の第１の実施形態は、更に、
ＰＵ点、ＰＤ点、前記桁上げ信号出力端ＣＡ（ｎ）、及び前記駆動信号出力端ＯＵＴ（ｎ）にそれぞれ接続され、桁上げ信号と駆動信号を段分け出力することによって、前記駆動信号に評価段階で高レベルを維持させ、リセット段階で低レベルを維持させる段分け出力モジュール３３と、
前記第１の出力制御モジュール３１に接続され、評価段階で前記第１の出力制御モジュール３１が前記プルアップノードのレベルを高レベルに維持することによって、前記駆動信号を高レベルに維持させるプルアップノードレベル維持モジュール３４と、を有し、
前記桁上げ信号出力端ＣＡ（ｎ）は、一段下のシフトレジスタ素子の入力端ＩＮに接続される（図３に示さず）。
入力端ＩＮと、
桁上げ信号出力端ＣＡ（ｎ）と、
駆動信号出力端ＯＵＴ（ｎ）と、
その出力制御信号の出力端がＰＵ点（プルアップノード）に接続され、評価段階で駆動信号をプルアップするための第１の出力制御モジュール３１と、
その出力制御信号の出力端がＰＤ点（プルダウンノード）に接続され、リセット段階で前記駆動信号をプルダウンするための第２の出力制御モジュール３２と、を有し、
前記第１の出力制御モジュール３１が前記入力端ＩＮに接続されるシフトレジスタ素子であって、
前記シフトレジスタ素子の第１の実施形態は、更に、
ＰＵ点、ＰＤ点、前記桁上げ信号出力端ＣＡ（ｎ）、及び前記駆動信号出力端ＯＵＴ（ｎ）にそれぞれ接続され、桁上げ信号と駆動信号を段分け出力することによって、前記駆動信号に評価段階で高レベルを維持させ、リセット段階で低レベルを維持させる段分け出力モジュール３３と、
前記第１の出力制御モジュール３１に接続され、評価段階で前記第１の出力制御モジュール３１が前記プルアップノードのレベルを高レベルに維持することによって、前記駆動信号を高レベルに維持させるプルアップノードレベル維持モジュール３４と、を有し、
前記桁上げ信号出力端ＣＡ（ｎ）は、一段下のシフトレジスタ素子の入力端ＩＮに接続される（図３に示さず）。
本発明に係るシフトレジスタ素子の第１の実施形態は、前記段分け出力モジュール３３を採用し、桁上げ信号と駆動信号を段分け出力することによって、前記駆動信号に評価段階で高レベルを維持させ、リセット段階で低レベルを維持させ、空乏型ＴＦＴの漏えい電流の問題がシフトレジスタ素子の駆動信号に与える影響を解決し、
また、本発明に係るシフトレジスタ素子の第１の実施形態は、前記プルアップノードレベル維持モジュール３４によって、評価段階で前記プルアップノードのレベルを高レベルに維持するように第１の出力制御モジュール３１を制御し、前記駆動信号を高レベルに維持させ、プルアップノード（ＰＵ点）が、評価段階で内部ＴＦＴが空乏してオンになり漏電することによって、出力に影響することを防止する。
また、本発明に係るシフトレジスタ素子の第１の実施形態は、前記プルアップノードレベル維持モジュール３４によって、評価段階で前記プルアップノードのレベルを高レベルに維持するように第１の出力制御モジュール３１を制御し、前記駆動信号を高レベルに維持させ、プルアップノード（ＰＵ点）が、評価段階で内部ＴＦＴが空乏してオンになり漏電することによって、出力に影響することを防止する。
図４に示すのは、本発明に係るシフトレジスタ素子の第２の実施形態の構造ブロック図である。本発明に係るシフトレジスタ素子の第２の実施形態は、本発明に係るシフトレジスタ素子の第１の実施形態に基づく。該第２の実施形態において、前記段分け出力モジュール３３は、駆動出力素子３３１と、桁上げ出力素子３３２とを有し、
前記桁上げ出力素子３３２は、第１の低レベル出力端により駆動され、
前記駆動出力素子３３１は、第２の低レベル出力端により駆動され、
前記桁上げ出力素子３３２は、プリチャージ段階とリセット段階で前記第１の出力制御モジュール３１の制御のもとで桁上げ信号出力端ＣＡ（ｎ）に第１の低レベルＶＧＬ１を出力させ、且つ評価段階で第２の出力制御モジュールの制御のもとで桁上げ信号出力端に高レベルを出力させ、
前記駆動出力素子３３１は、評価段階で前記第２の出力制御モジュール３２の制御のもとで駆動信号出力端ＯＵＴ（ｎ）に高レベルを出力させ、且つリセット段階で第１の出力制御モジュール３１の制御のもとで駆動信号出力端ＯＵＴ（ｎ）に第２の低レベルＶＧＬ２を出力させる。
前記桁上げ出力素子３３２は、第１の低レベル出力端により駆動され、
前記駆動出力素子３３１は、第２の低レベル出力端により駆動され、
前記桁上げ出力素子３３２は、プリチャージ段階とリセット段階で前記第１の出力制御モジュール３１の制御のもとで桁上げ信号出力端ＣＡ（ｎ）に第１の低レベルＶＧＬ１を出力させ、且つ評価段階で第２の出力制御モジュールの制御のもとで桁上げ信号出力端に高レベルを出力させ、
前記駆動出力素子３３１は、評価段階で前記第２の出力制御モジュール３２の制御のもとで駆動信号出力端ＯＵＴ（ｎ）に高レベルを出力させ、且つリセット段階で第１の出力制御モジュール３１の制御のもとで駆動信号出力端ＯＵＴ（ｎ）に第２の低レベルＶＧＬ２を出力させる。
前記第１の低レベル出力端は、第１の低レベルＶＧＬ１を出力し、前記第２の低レベル出力端は、第２の低レベルＶＧＬ２を出力し、
前記第１の低レベルＶＧＬ１は、第２の低レベルＶＧＬと異なるため、空乏型ＴＦＴの漏えい電流の問題がシフトレジスタ素子の駆動信号に与える影響を防止することができる。
前記第１の低レベルＶＧＬ１は、第２の低レベルＶＧＬと異なるため、空乏型ＴＦＴの漏えい電流の問題がシフトレジスタ素子の駆動信号に与える影響を防止することができる。
図５に示すのは、本発明に係るシフトレジスタ素子の第３の実施形態の回路図である。本発明に係るシフトレジスタ素子の第３の実施形態は、本発明に係るシフトレジスタ素子の第２の実施形態に基づく。該第３の実施形態において、
前記桁上げ出力素子３３２は、第１の桁上げ出力薄膜トランジスタＴ１と、第２の桁上げ出力薄膜トランジスタＴ２とを有し、
前記駆動出力素子３３１は、第１の駆動薄膜トランジスタＴ３と、第２の駆動薄膜トランジスタＴ４と、ブートストラップコンデンサＣとを有し、
前記第１の桁上げ出力薄膜トランジスタＴ１のゲート極は、前記第１の出力制御モジュール３１の出力制御信号出力端に接続され、ソース極は、前記桁上げ信号出力端ＣＡ（ｎ）に接続され、ドレイン極は、第１のクロック信号入力端に接続され、
前記第１の駆動薄膜トランジスタＴ３のゲート極とソース極との間に前記ブートストラップコンデンサＣを並列接続し、
前記第１の駆動薄膜トランジスタＴ３のゲート極は、前記第１の出力制御モジュール３１の出力制御信号出力端に接続され、ソース極は、前記駆動信号出力端ＯＵＴ（ｎ）に接続され、ドレイン極は、前記第１のクロック信号入力端に接続され、
前記第２の桁上げ出力薄膜トランジスタＴ２のゲート極は、前記第２の出力制御モジュール３２の出力制御信号端に接続され、ソース極は、第１の低レベル出力端に接続され、ドレイン極は、前記桁上げ信号出力端ＣＡ（ｎ）に接続され、
前記第２の駆動薄膜トランジスタＴ４のゲート極は、前記第２の出力制御モジュール３２の出力制御信号端に接続され、ソース極は、第２の低レベル出力端に接続され、ドレイン極は、前記駆動信号出力端ＯＵＴ（ｎ）に接続され、
前記第１の出力制御モジュール３１は、更に、第１の低レベル出力端と前記出力端ＩＮとにそれぞれ接続され、
前記第２の出力制御モジュール３２は、更に、第１の低レベル出力端に接続される。
更に、Ｔ１、Ｔ２、Ｔ３、及びＴ４は、いずれもｎ型ＴＦＴ（薄膜トランジスタ）であり、
更に、前記第１の桁上げ出力薄膜トランジスタＴ１、前記第２の桁上げ出力薄膜トランジスタＴ２、前記第３の桁上げ出力薄膜トランジスタＴ３、及び前記第４の桁上げ出力薄膜トランジスタＴ４は、いずれも空乏型薄膜トランジスタであり、
更に、前記第１の桁上げ出力薄膜トランジスタＴ１の閾値電圧、前記第２の桁上げ出力薄膜トランジスタＴ１の閾値電圧、前記第３の桁上げ出力薄膜トランジスタＴ１の閾値電圧、及び前記第４の桁上げ出力薄膜トランジスタＴ１の閾値電圧は、同一であり、且つ空乏閾値電圧Ｖｔｈであり、
第１のクロック信号入力端から第１のクロック信号ＣＬＫ１を入力し、前記第１の低レベル出力端は、第１の低レベルＶＧＬ１を出力し、前記第２の低レベル出力端は、第２の低レベルＶＧＬ２を出力し、
且つ、ＶＧＬ１＜ＶＧＬ２、且つ｜ＶＧＬ２−ＶＧＬ１｜＞｜Ｖｔｈ｜となる。
前記桁上げ出力素子３３２は、第１の桁上げ出力薄膜トランジスタＴ１と、第２の桁上げ出力薄膜トランジスタＴ２とを有し、
前記駆動出力素子３３１は、第１の駆動薄膜トランジスタＴ３と、第２の駆動薄膜トランジスタＴ４と、ブートストラップコンデンサＣとを有し、
前記第１の桁上げ出力薄膜トランジスタＴ１のゲート極は、前記第１の出力制御モジュール３１の出力制御信号出力端に接続され、ソース極は、前記桁上げ信号出力端ＣＡ（ｎ）に接続され、ドレイン極は、第１のクロック信号入力端に接続され、
前記第１の駆動薄膜トランジスタＴ３のゲート極とソース極との間に前記ブートストラップコンデンサＣを並列接続し、
前記第１の駆動薄膜トランジスタＴ３のゲート極は、前記第１の出力制御モジュール３１の出力制御信号出力端に接続され、ソース極は、前記駆動信号出力端ＯＵＴ（ｎ）に接続され、ドレイン極は、前記第１のクロック信号入力端に接続され、
前記第２の桁上げ出力薄膜トランジスタＴ２のゲート極は、前記第２の出力制御モジュール３２の出力制御信号端に接続され、ソース極は、第１の低レベル出力端に接続され、ドレイン極は、前記桁上げ信号出力端ＣＡ（ｎ）に接続され、
前記第２の駆動薄膜トランジスタＴ４のゲート極は、前記第２の出力制御モジュール３２の出力制御信号端に接続され、ソース極は、第２の低レベル出力端に接続され、ドレイン極は、前記駆動信号出力端ＯＵＴ（ｎ）に接続され、
前記第１の出力制御モジュール３１は、更に、第１の低レベル出力端と前記出力端ＩＮとにそれぞれ接続され、
前記第２の出力制御モジュール３２は、更に、第１の低レベル出力端に接続される。
更に、Ｔ１、Ｔ２、Ｔ３、及びＴ４は、いずれもｎ型ＴＦＴ（薄膜トランジスタ）であり、
更に、前記第１の桁上げ出力薄膜トランジスタＴ１、前記第２の桁上げ出力薄膜トランジスタＴ２、前記第３の桁上げ出力薄膜トランジスタＴ３、及び前記第４の桁上げ出力薄膜トランジスタＴ４は、いずれも空乏型薄膜トランジスタであり、
更に、前記第１の桁上げ出力薄膜トランジスタＴ１の閾値電圧、前記第２の桁上げ出力薄膜トランジスタＴ１の閾値電圧、前記第３の桁上げ出力薄膜トランジスタＴ１の閾値電圧、及び前記第４の桁上げ出力薄膜トランジスタＴ１の閾値電圧は、同一であり、且つ空乏閾値電圧Ｖｔｈであり、
第１のクロック信号入力端から第１のクロック信号ＣＬＫ１を入力し、前記第１の低レベル出力端は、第１の低レベルＶＧＬ１を出力し、前記第２の低レベル出力端は、第２の低レベルＶＧＬ２を出力し、
且つ、ＶＧＬ１＜ＶＧＬ２、且つ｜ＶＧＬ２−ＶＧＬ１｜＞｜Ｖｔｈ｜となる。
ＰＵ点は、前記第１の桁上げ出力薄膜トランジスタＴ１のゲート極に接続されるノードであり、ＰＤ点は、前記第２の桁上げ出力薄膜トランジスタＴ２のゲート極に接続されるノードである。ＰＵ点レベル、ＰＤ点レベルは、それぞれ第１の出力制御モジュール３１と第２の出力制御モジュール３２に制御される。ＰＵ点レベルのシーケンス図、ＰＤ点レベルのシーケンス図は、図９に示すとおりである。第１の出力制御モジュール３１は、ＰＵ点レベルに図９に示すようなＰＵ点レベルのシーケンス図を発生させ、第２の出力制御モジュール３２は、ＰＤ点レベルに図９に示すようなＰＵ点レベルのシーケンス図を発生させる。
当該第３の実施形態において、前記第１の出力制御モジュールは、第２のクロック信号出力端に接続され（図５に示さず）、代替実施形態として、第２のクロック信号を省略し、第１の出力制御モジュールも第２のクロック信号入力端に接続しなくても、同様の機能を実現することができる。前記第２のクロック信号入力端から第２のクロック信号ＣＬＫ２を入力し、ＣＬＫ１とＣＬＫ２は反転となる。
図６に示すのは、本発明に係るシフトレジスタ素子の第４の実施形態の回路図である。本発明に係るシフトレジスタ素子の第４の実施形態は、本発明に係るシフトレジスタ素子の第３の実施形態に基づく。該第４の実施形態において、前記第２の出力制御モジュール３２は、第１の出力制御薄膜トランジスタＴ２１と、第２の出力制御薄膜トランジスタＴ２２と、第３の出力制御薄膜トランジスタＴ２３とを有し、
前記第１の出力制御薄膜トランジスタＴ２１のゲート極は、前記第１の桁上げ出力薄膜トランジスタＴ１のゲート極に接続され、ソース極は、前記第２の出力制御薄膜トランジスタＴ２２のドレイン極に接続され、ドレイン極は、前記第２の桁上げ出力薄膜トランジスタＴ２のゲート極に接続され、
前記第２の出力制御薄膜トランジスタＴ２２のゲート極は、前記第１の桁上げ出力薄膜トランジスタＴ１のゲート極に接続され、ソース極は、第１の低レベル出力端に接続され、
前記第３の出力制御薄膜トランジスタＴ２３のゲート極及びドレイン極は、高レベル出力端に接続され、ソース極は、前記第２の桁上げ出力薄膜トランジスタＴ２のゲート極に接続され、
前記高レベル出力端は、高レベルＶＧＨを出力する。
前記第１の出力制御薄膜トランジスタＴ２１のゲート極は、前記第１の桁上げ出力薄膜トランジスタＴ１のゲート極に接続され、ソース極は、前記第２の出力制御薄膜トランジスタＴ２２のドレイン極に接続され、ドレイン極は、前記第２の桁上げ出力薄膜トランジスタＴ２のゲート極に接続され、
前記第２の出力制御薄膜トランジスタＴ２２のゲート極は、前記第１の桁上げ出力薄膜トランジスタＴ１のゲート極に接続され、ソース極は、第１の低レベル出力端に接続され、
前記第３の出力制御薄膜トランジスタＴ２３のゲート極及びドレイン極は、高レベル出力端に接続され、ソース極は、前記第２の桁上げ出力薄膜トランジスタＴ２のゲート極に接続され、
前記高レベル出力端は、高レベルＶＧＨを出力する。
図７に示すのは、本発明に係るシフトレジスタ素子の第５の実施形態の回路図である。本発明に係るシフトレジスタ素子の第５の実施形態は、本発明に係るシフトレジスタ素子の第３の実施形態に基づく。該第５の実施形態において、
前記第１の出力制御モジュール３１は、フィードバック信号受信端ＣＯを有し、
前記プルアップノードレベル維持モジュール３４は、
そのゲート極が前記桁上げ信号出力端ＣＡ（ｎ）に接続され、ソース極が前記第１の出力制御モジュールのフィードバック信号受信端ＣＯに接続され、ドレイン極が前記駆動信号出力端ＯＵＴ（ｎ）に接続される第１のフィードバック制御薄膜トランジスタＴ４１を有し、
前記第１のフィードバック薄膜トランジスタＴ４１は、空乏型薄膜トランジスタであり、
前記第１のフィードバック薄膜トランジスタＴ４１の閾値電圧は、空乏閾値電圧Ｖｔｈであり、
前記ＶＧＬ１＜ＶＧＬ２、且つ｜ＶＧＬ２−ＶＧＬ１｜＞｜Ｖｔｈ｜となり、リセット段階では、Ｔ４１はオフの状態になり、駆動出力端に影響を与えることはない。
前記第１の出力制御モジュール３１は、フィードバック信号受信端ＣＯを有し、
前記プルアップノードレベル維持モジュール３４は、
そのゲート極が前記桁上げ信号出力端ＣＡ（ｎ）に接続され、ソース極が前記第１の出力制御モジュールのフィードバック信号受信端ＣＯに接続され、ドレイン極が前記駆動信号出力端ＯＵＴ（ｎ）に接続される第１のフィードバック制御薄膜トランジスタＴ４１を有し、
前記第１のフィードバック薄膜トランジスタＴ４１は、空乏型薄膜トランジスタであり、
前記第１のフィードバック薄膜トランジスタＴ４１の閾値電圧は、空乏閾値電圧Ｖｔｈであり、
前記ＶＧＬ１＜ＶＧＬ２、且つ｜ＶＧＬ２−ＶＧＬ１｜＞｜Ｖｔｈ｜となり、リセット段階では、Ｔ４１はオフの状態になり、駆動出力端に影響を与えることはない。
図８に示すのは、本発明に係るシフトレジスタ素子の第６の実施形態の回路図である。
該第６の実施形態において、第１の出力制御モジュール３１と、第２の出力制御モジュール３２と、段分け出力モジュール３３と、プルアップノードレベル維持モジュール３４と、入力端ＩＮと、桁上げ信号出力端ＣＡ（ｎ）と、駆動信号出力端ＯＵＴ（ｎ）とを有し、
前記第１の出力制御モジュール３１は、その出力制御信号出力端はＰＵ点（プルアップノード）に接続され、評価段階で駆動信号をプルアップし、
前記第１の出力制御モジュール３１は、フィードバック信号受信端ＣＯを有し、
前記第１の出力制御モジュール３１は、更に、第１の薄膜トランジスタＴ１１と、第２の薄膜トランジスタＴ１２と、第３の薄膜トランジスタＴ１３と、第４の薄膜トランジスタＴ１４と、を有し、
第１の薄膜トランジスタＴ１１のゲート極は、第２のクロック信号ＣＬＫ２に接続され、ソース極は、前記入力端ＩＮに接続され、ドレイン極は、前記第２の薄膜トランジスタＴ１２のソース極に接続され、
第２の薄膜トランジスタＴ１２のゲート極は、第２のクロック信号ＣＬＫ２に接続され、ソース極は、前記第４の薄膜トランジスタＴ１４のドレイン極に接続され、
図８に示す実施形態には、別の代替実施形態として、Ｔ１１とＴ１２のゲート極は、第２のクロック信号ＣＬＫ２に接続せずに、直接入力端ＩＮに接続されても、同様の機能を実現することができる。相違点は、二つのクロック信号ＣＬＫ１とＣＬＫ２を採用して本発明のシフトレジスタ素子を制御すれば、制御をより柔軟且つ正確にさせることができ、
第３の薄膜トランジスタＴ１３のゲート極は、リセット信号出力端Ｒｓｔに接続され、ソース極は、前記第１の低レベル出力端に接続され、ドレイン極は、前記第４の薄膜トランジスタＴ１４のソース極に接続され、
第４の薄膜トランジスタＴ１４のゲート極は、リセット信号出力端Ｒｓｔ接続され、
前記第１の薄膜トランジスタＴ１１のドレイン極は、前記第１の出力制御モジュール３１のフィードバック信号受信端ＣＯにも接続され、
前記第１の薄膜トランジスタＴ１２のドレイン極は、前記第１の出力制御モジュール３１の出力制御信号出力端にも接続され、
前記リセット信号出力端Ｒｓｔは、前記第２の出力制御モジュール３２に接続され（図８に示さず）、
図８において、Ｎ点は、Ｔ１１とＴ１２の直列接続点であり、Ｔ１３とＴ１４の直列接続点でもあり、前記第１の出力制御モジュール３１のフィードバック信号受信端ＣＯは、前記Ｎ点に接続され、
Ｔ１１とＴ１２は、直列接続し、ＰＵ点を高レベルまで充電する役割を果たし、
Ｔ１３とＴ１４は、直列接続し、ＰＵ点を低レベルまで放電する役割を果たし、
前記第２の出力制御モジュール３２は、第１の低レベル出力端にも接続され、
前記段分け出力モジュール３３は、第１の桁上げ出力薄膜トランジスタＴ１と、第２の桁上げ出力薄膜トランジスタＴ２とを有し、
前記駆動出力素子３３は、第１の駆動薄膜トランジスタＴ３と、第２の駆動薄膜トランジスタＴ４と、ブートストラップコンデンサＣとを有し、
前記第１の桁上げ出力薄膜トランジスタＴ１のゲート極は、前記第１の出力制御モジュール３１の出力制御信号出力端に接続され、ソース極は、前記桁上げ信号出力端ＣＡ（ｎ）に接続され、ドレイン極は、第１のクロック信号入力端に接続され、
前記第１の駆動薄膜トランジスタＴ３のゲート極とソース極との間に前記ブートストラップコンデンサＣが並列接続され、
前記第１の駆動薄膜トランジスタＴ３のゲート極は、前記第１の出力制御モジュール３１の出力制御信号出力端に接続され、ソース極は、前記駆動信号出力端ＯＵＴ（ｎ）に接続され、ドレイン極は、前記第１のクロック信号入力端に接続され、
前記第２の桁上げ出力薄膜トランジスタＴ２のゲート極は、前記第２の出力制御モジュール３２の出力制御信号端に接続され、ソース極は、第１の低レベル出力端に接続され、ドレイン極は、前記桁上げ信号出力端ＣＡ（ｎ）に接続され、
前記第２の駆動薄膜トランジスタＴ４のゲート極は、前記第２の出力制御モジュール３２の出力制御信号端に接続され、ソース極は、第２の低レベル出力端に接続され、ドレイン極は、前記駆動信号出力端ＯＵＴ（ｎ）に接続され、
前記プルアップノードレベル維持モジュール３４のゲート極は、前記桁上げ信号出力端ＣＡ（ｎ）に接続され、ソース極は、前記第１の出力制御モジュールのフィードバック信号受信端ＣＯに接続され、ドレイン極は、前記駆動信号出力端ＯＵＴ（ｎ）に接続される第１のフィードバック制御薄膜トランジスタＴ４１を有する。
前記第１の出力制御モジュール３１は、その出力制御信号出力端はＰＵ点（プルアップノード）に接続され、評価段階で駆動信号をプルアップし、
前記第１の出力制御モジュール３１は、フィードバック信号受信端ＣＯを有し、
前記第１の出力制御モジュール３１は、更に、第１の薄膜トランジスタＴ１１と、第２の薄膜トランジスタＴ１２と、第３の薄膜トランジスタＴ１３と、第４の薄膜トランジスタＴ１４と、を有し、
第１の薄膜トランジスタＴ１１のゲート極は、第２のクロック信号ＣＬＫ２に接続され、ソース極は、前記入力端ＩＮに接続され、ドレイン極は、前記第２の薄膜トランジスタＴ１２のソース極に接続され、
第２の薄膜トランジスタＴ１２のゲート極は、第２のクロック信号ＣＬＫ２に接続され、ソース極は、前記第４の薄膜トランジスタＴ１４のドレイン極に接続され、
図８に示す実施形態には、別の代替実施形態として、Ｔ１１とＴ１２のゲート極は、第２のクロック信号ＣＬＫ２に接続せずに、直接入力端ＩＮに接続されても、同様の機能を実現することができる。相違点は、二つのクロック信号ＣＬＫ１とＣＬＫ２を採用して本発明のシフトレジスタ素子を制御すれば、制御をより柔軟且つ正確にさせることができ、
第３の薄膜トランジスタＴ１３のゲート極は、リセット信号出力端Ｒｓｔに接続され、ソース極は、前記第１の低レベル出力端に接続され、ドレイン極は、前記第４の薄膜トランジスタＴ１４のソース極に接続され、
第４の薄膜トランジスタＴ１４のゲート極は、リセット信号出力端Ｒｓｔ接続され、
前記第１の薄膜トランジスタＴ１１のドレイン極は、前記第１の出力制御モジュール３１のフィードバック信号受信端ＣＯにも接続され、
前記第１の薄膜トランジスタＴ１２のドレイン極は、前記第１の出力制御モジュール３１の出力制御信号出力端にも接続され、
前記リセット信号出力端Ｒｓｔは、前記第２の出力制御モジュール３２に接続され（図８に示さず）、
図８において、Ｎ点は、Ｔ１１とＴ１２の直列接続点であり、Ｔ１３とＴ１４の直列接続点でもあり、前記第１の出力制御モジュール３１のフィードバック信号受信端ＣＯは、前記Ｎ点に接続され、
Ｔ１１とＴ１２は、直列接続し、ＰＵ点を高レベルまで充電する役割を果たし、
Ｔ１３とＴ１４は、直列接続し、ＰＵ点を低レベルまで放電する役割を果たし、
前記第２の出力制御モジュール３２は、第１の低レベル出力端にも接続され、
前記段分け出力モジュール３３は、第１の桁上げ出力薄膜トランジスタＴ１と、第２の桁上げ出力薄膜トランジスタＴ２とを有し、
前記駆動出力素子３３は、第１の駆動薄膜トランジスタＴ３と、第２の駆動薄膜トランジスタＴ４と、ブートストラップコンデンサＣとを有し、
前記第１の桁上げ出力薄膜トランジスタＴ１のゲート極は、前記第１の出力制御モジュール３１の出力制御信号出力端に接続され、ソース極は、前記桁上げ信号出力端ＣＡ（ｎ）に接続され、ドレイン極は、第１のクロック信号入力端に接続され、
前記第１の駆動薄膜トランジスタＴ３のゲート極とソース極との間に前記ブートストラップコンデンサＣが並列接続され、
前記第１の駆動薄膜トランジスタＴ３のゲート極は、前記第１の出力制御モジュール３１の出力制御信号出力端に接続され、ソース極は、前記駆動信号出力端ＯＵＴ（ｎ）に接続され、ドレイン極は、前記第１のクロック信号入力端に接続され、
前記第２の桁上げ出力薄膜トランジスタＴ２のゲート極は、前記第２の出力制御モジュール３２の出力制御信号端に接続され、ソース極は、第１の低レベル出力端に接続され、ドレイン極は、前記桁上げ信号出力端ＣＡ（ｎ）に接続され、
前記第２の駆動薄膜トランジスタＴ４のゲート極は、前記第２の出力制御モジュール３２の出力制御信号端に接続され、ソース極は、第２の低レベル出力端に接続され、ドレイン極は、前記駆動信号出力端ＯＵＴ（ｎ）に接続され、
前記プルアップノードレベル維持モジュール３４のゲート極は、前記桁上げ信号出力端ＣＡ（ｎ）に接続され、ソース極は、前記第１の出力制御モジュールのフィードバック信号受信端ＣＯに接続され、ドレイン極は、前記駆動信号出力端ＯＵＴ（ｎ）に接続される第１のフィードバック制御薄膜トランジスタＴ４１を有する。
図９は、本発明に係るシフトレジスタ素子の第２の実施形態、第３の実施形態、第４の実施形態、第５の実施形態、第６の実施形態の動作工程におけるＣＬＫ１が入力する信号、ＣＡ（ｎ）が入力する信号、ＰＵ点レベル、ＰＤ点レベルとＯＵＴ（ｎ）が出力する信号のシーケンス図であり、
図９において、ＶＧＨとは高レベルを指す。
図９において、ＶＧＨとは高レベルを指す。
図９に示すように、本発明に係るシフトレジスタ素子の第６の実施形態の動作工程は三つの段階に分けられ、
第１の段階はプリチャージ段階Ｓ１であり、入力端ＩＮまたは第２のクロック信号ＣＬＫ２が一つの高レベルパルスを発生させたとき、Ｔ１１、Ｔ１２がオンになり、Ｔ１３とＴ１４がオフになり、ＰＵ点レベルは高レベルになるまで充電され、Ｔ１、Ｔ３をオンにし、Ｔ３のオンはＣＬＫ１の低レベル（ＶＧＬ１）をＯＵＴ（ｎ）に伝送し、ＯＵＴ（ｎ）が低レベルを出力することを保証し、Ｔ１のオンはＣＬＫ１の低レベル（ＶＧＬ１）をＣＡ（ｎ）に伝送し、ＣＡ（ｎ）が低レベルを出力することを保証する。同時に、Ｔ２のゲート極に接続されるＰＤ点レベルはＶＧＬ１になるまで放電され、Ｔ２が空乏しオンとなるが、ＣＡ（ｎ）が低レベルＶＧＬ１を出力しているため、出力には影響せず、ＶＧＬ１＜ＶＧＬ２であるため、Ｔ４はオフとなり、
第２の段階は評価段階Ｓ２であり、すなわち次の半クロック周期内で、ＩＮまたは第２のクロック信号ＣＬＫ２は低レベルであり、Ｔ１１は空乏してオンになり、ＣＬＫ１は低レベルから高レベルに変わり、ＣＡ（ｎ）とＯＵＴ（ｎ）が出力する電圧の上昇に伴い、Ｔ４１がオンになり、Ｎ点に高レベルを伝送し、このときＴ１２のゲート極は低レベルであり、こうしてＴ１２のＶｇｓ＜０且つＶｇｓ＜Ｖｔｈとなり、こうしてＴ１２とＴ１４は完全にオフになり、ＰＵ点はフローティング状態となり（即ち接続される第１の出力制御モジュール３１のトランジスタはすべてオフになり、信号が来なくなる）、ＰＵ点の電圧は前記ブートストラップコンデンサによってより高いレベルにブートストラップされることにより、ＯＵＴ（ｎ）の出力電圧に閾値損失がないことを保証し、このときのＰＤ点の電位は低レベルＶＧＬ１に維持され、Ｔ４がオフになり、ＯＵＴ（ｎ）が出力する高レベルはＴ４を通じて漏電し、Ｔ２が空乏してオンになり、ＣＡ（ｎ）に一定の影響を与えるが、ＯＵＴ（ｎ）駆動出力信号の安定性を保証し、
第３の段階はリセット段階Ｓ３であり、即ち更に次の半クロック周期で、ＣＬＫ１は低レベルになり、リセット信号出力端Ｒｓｔが出力するリセット信号（当該リセット信号は第２の出力制御モジュール３２によって発生し、外部から供給してもよい）はＴ１３、Ｔ１４をオンにさせ、ＰＵ点レベルは低レベルＶＧＬ１になるまで放電され、ＰＤ点レベルは高レベルになるまで再充電され、このときＴ１は空乏しオンになり、Ｔ２トランジスタはオンになり、ＣＡ（ｎ）が出力する桁上げ出力信号は低レベルを維持し、Ｔ４がオンになり、Ｔ３が空乏してオンになり、ＯＵＴ（ｎ）が出力する駆動出力信号は低レベルＶＧＬ２を維持する。ＶＧＬ１＜ＶＧＬ２且つ｜ＶＧＬ２−ＶＧＬ１｜＞｜Ｖｔｈ｜となるため、Ｔ４１はオフになり、駆動出力端に影響を与えることはない。
第１の段階はプリチャージ段階Ｓ１であり、入力端ＩＮまたは第２のクロック信号ＣＬＫ２が一つの高レベルパルスを発生させたとき、Ｔ１１、Ｔ１２がオンになり、Ｔ１３とＴ１４がオフになり、ＰＵ点レベルは高レベルになるまで充電され、Ｔ１、Ｔ３をオンにし、Ｔ３のオンはＣＬＫ１の低レベル（ＶＧＬ１）をＯＵＴ（ｎ）に伝送し、ＯＵＴ（ｎ）が低レベルを出力することを保証し、Ｔ１のオンはＣＬＫ１の低レベル（ＶＧＬ１）をＣＡ（ｎ）に伝送し、ＣＡ（ｎ）が低レベルを出力することを保証する。同時に、Ｔ２のゲート極に接続されるＰＤ点レベルはＶＧＬ１になるまで放電され、Ｔ２が空乏しオンとなるが、ＣＡ（ｎ）が低レベルＶＧＬ１を出力しているため、出力には影響せず、ＶＧＬ１＜ＶＧＬ２であるため、Ｔ４はオフとなり、
第２の段階は評価段階Ｓ２であり、すなわち次の半クロック周期内で、ＩＮまたは第２のクロック信号ＣＬＫ２は低レベルであり、Ｔ１１は空乏してオンになり、ＣＬＫ１は低レベルから高レベルに変わり、ＣＡ（ｎ）とＯＵＴ（ｎ）が出力する電圧の上昇に伴い、Ｔ４１がオンになり、Ｎ点に高レベルを伝送し、このときＴ１２のゲート極は低レベルであり、こうしてＴ１２のＶｇｓ＜０且つＶｇｓ＜Ｖｔｈとなり、こうしてＴ１２とＴ１４は完全にオフになり、ＰＵ点はフローティング状態となり（即ち接続される第１の出力制御モジュール３１のトランジスタはすべてオフになり、信号が来なくなる）、ＰＵ点の電圧は前記ブートストラップコンデンサによってより高いレベルにブートストラップされることにより、ＯＵＴ（ｎ）の出力電圧に閾値損失がないことを保証し、このときのＰＤ点の電位は低レベルＶＧＬ１に維持され、Ｔ４がオフになり、ＯＵＴ（ｎ）が出力する高レベルはＴ４を通じて漏電し、Ｔ２が空乏してオンになり、ＣＡ（ｎ）に一定の影響を与えるが、ＯＵＴ（ｎ）駆動出力信号の安定性を保証し、
第３の段階はリセット段階Ｓ３であり、即ち更に次の半クロック周期で、ＣＬＫ１は低レベルになり、リセット信号出力端Ｒｓｔが出力するリセット信号（当該リセット信号は第２の出力制御モジュール３２によって発生し、外部から供給してもよい）はＴ１３、Ｔ１４をオンにさせ、ＰＵ点レベルは低レベルＶＧＬ１になるまで放電され、ＰＤ点レベルは高レベルになるまで再充電され、このときＴ１は空乏しオンになり、Ｔ２トランジスタはオンになり、ＣＡ（ｎ）が出力する桁上げ出力信号は低レベルを維持し、Ｔ４がオンになり、Ｔ３が空乏してオンになり、ＯＵＴ（ｎ）が出力する駆動出力信号は低レベルＶＧＬ２を維持する。ＶＧＬ１＜ＶＧＬ２且つ｜ＶＧＬ２−ＶＧＬ１｜＞｜Ｖｔｈ｜となるため、Ｔ４１はオフになり、駆動出力端に影響を与えることはない。
本発明の上記の実施形態に係るシフトレジスタ素子は、出力を桁上げ出力素子と駆動出力素子の二段に分け、且つ桁上げ出力素子、駆動出力素子はそれぞれ第１の低レベル出力端、第２の低レベル出力端を用いて駆動し、前記第１の低レベル出力端、第２の低レベル出力端が出力する低レベルは異なるため、Ｔ３、Ｔ４が空乏してオンになり発生する漏えい電流が出力に対する影響を防止する。同時に、本発明は、第１のフィードバック制御薄膜トランジスタＴ４１が内部ノードを制御することによって、ＰＵ点が評価段階で内部ＴＦＴによって空乏しオンになって漏電し、出力に影響するのを防止し、第１のフィードバック制御薄膜トランジスタＴ４１のゲート・ソース制御電圧を異なる低レベル電圧で制御し、内部ノードのレベル変化が出力に与える逆影響を防止する。Ｔ１、Ｔ２は桁上げ出力のみを駆動するため、サイズはそれほど大きいものでなくてよい。
図１０は、本発明に係るシフトレジスタ素子の第７の実施形態の回路図であり、本発明に係るシフトレジスタ素子の第７の実施形態は、本発明に係るシフトレジスタ素子の第５の実施形態に基づく。
図１０に示すように、本発明の第７の実施形態に係るシフトレジスタ素子は、更に、切断制御信号入力端ＩＯＦＦ＿ＩＮと、切断制御信号出力端ＩＯＦＦ（ｎ）を有し、
前記プルアップノードレベル維持モジュール３４は、更に、第２のフィードバック制御薄膜トランジスタＴ４２を有し、
前記第２のフィードバック制御薄膜トランジスタＴ４２のゲート極は、前記桁上げ信号出力端ＣＡ（ｎ）に接続され、ソース極は、前記駆動信号出力端ＯＵＴ（ｎ）に接続され、ドレイン極は、切断制御信号出力端ＩＦＦ（ｎ）に接続され、
前記第２の出力制御モジュール３２は、前記切断制御信号入力端ＩＦＦＯ＿ＩＮに接続される。
前記プルアップノードレベル維持モジュール３４は、更に、第２のフィードバック制御薄膜トランジスタＴ４２を有し、
前記第２のフィードバック制御薄膜トランジスタＴ４２のゲート極は、前記桁上げ信号出力端ＣＡ（ｎ）に接続され、ソース極は、前記駆動信号出力端ＯＵＴ（ｎ）に接続され、ドレイン極は、切断制御信号出力端ＩＦＦ（ｎ）に接続され、
前記第２の出力制御モジュール３２は、前記切断制御信号入力端ＩＦＦＯ＿ＩＮに接続される。
前記切断制御信号入力端ＩＯＦＦ＿ＩＮは、一段上のシフトレジスタ素子の切断信号入力端に接続され（図１０に示さず）、出力した切断制御信号は、ＰＤ点の漏電通路を切断するために一段上のシフトレジスタ素子の第２の出力制御モジュールを制御する。
図１１は、本発明に係るシフトレジスタ素子の第８の実施形態の回路図であり、本発明に係るシフトレジスタ素子の第８の実施形態は、本発明に係るシフトレジスタ素子の第７の実施形態に基づく。
図１１に示すように、本発明に係るシフトレジスタ素子の第８の実施形態において、前記段分け出力モジュール３３は、更に、前記桁上げ出力素子３３２と前記駆動出力素子３３１との間に接続される段分け出力素子３３３と、第１の段分け出力薄膜トランジスタＴ３１と、第２の段分け出力薄膜トランジスタＴ３２を有し、
前記第１の段分け出力薄膜トランジスタＴ３１のゲート極は、前記第１の桁上げ出力薄膜トランジスタＴ１のゲート極に接続され、ドレイン極は、前記第１のクロック信号入力端に接続され、ソース極は、前記第２のフィードバック制御薄膜トランジスタＴ４２のソース極に接続され、
前記第２の段分け出力薄膜トランジスタＴ３２のゲート極は、前記第２の桁上げ出力薄膜トランジスタＴ２のゲート極に接続され、ソース極は、第２の低レベル出力端に接続され、ドレイン極は、前記第１の段分け出力薄膜トランジスタＴ３１のソース極に接続され、
当該第８の実施形態は、Ｔ４１、Ｔ４２がＯＵＴ（ｎ）に対する影響を更に防止するため、前記段分け出力モジュール３３を３段に分けて出力し、更に出力漏電を防止する。
前記第１の段分け出力薄膜トランジスタＴ３１のゲート極は、前記第１の桁上げ出力薄膜トランジスタＴ１のゲート極に接続され、ドレイン極は、前記第１のクロック信号入力端に接続され、ソース極は、前記第２のフィードバック制御薄膜トランジスタＴ４２のソース極に接続され、
前記第２の段分け出力薄膜トランジスタＴ３２のゲート極は、前記第２の桁上げ出力薄膜トランジスタＴ２のゲート極に接続され、ソース極は、第２の低レベル出力端に接続され、ドレイン極は、前記第１の段分け出力薄膜トランジスタＴ３１のソース極に接続され、
当該第８の実施形態は、Ｔ４１、Ｔ４２がＯＵＴ（ｎ）に対する影響を更に防止するため、前記段分け出力モジュール３３を３段に分けて出力し、更に出力漏電を防止する。
図１２は、本発明に係るシフトレジスタ素子の第９の実施形態の回路図であり、本発明に係るシフトレジスタ素子の第９の実施形態は、本発明に係るシフトレジスタ素子の第８の実施形態に基づく。
図１２に示すように、前記第１の出力制御モジュールは、第１の薄膜トランジスタＴ１１と、第２の薄膜トランジスタＴ１２と、第３の薄膜トランジスタＴ１３と、第４の薄膜トランジスタＴ１４とを有し、前記第２の出力制御モジュールは、第１の出力制御薄膜トランジスタＴ２１と、第２の出力制御薄膜トランジスタＴ２２と、第３の出力制御薄膜トランジスタＴ２３とを有し、
第１の薄膜トランジスタＴ１１のゲート極は、第２のクロック信号ＣＬＫ２に接続され、ソース極は、第２の薄膜トランジスタＴ１２のドレイン極に接続され、ドレイン極は、前記入力端ＩＮに接続され、
第２の薄膜トランジスタＴ１２のゲート極は、第２のクロック信号ＣＬＫ２に接続され、ソース極は、前記第１の桁上げ出力薄膜トランジスタＴ１のゲート極に接続され、
第３の薄膜トランジスタＴ１３のゲート極は、第２の桁上げ出力薄膜トランジスタＴ２のゲート極に接続され、ソース極は、前記第４の薄膜トランジスタＴ１４のドレイン極に接続され、ドレイン極は、前記第１の出力制御薄膜トランジスタＴ２１のゲート極に接続され、
第４の薄膜トランジスタＴ１４のゲート極は、第２の桁上げ出力薄膜トランジスタＴ２のゲート極に接続され、ソース極は、第１の低レベル出力端に接続され、
前記第１の出力制御薄膜トランジスタＴ２１のゲート極は、前記第１の桁上げ出力薄膜トランジスタＴ１のゲート極に接続され、ソース極は、切断制御信号入力端ＩＦＦＯ＿ＩＮ（ｎ）と前記第２の出力制御薄膜トランジスタＴ２２のドレイン極にそれぞれ接続され、ドレイン極は、前記第２の桁上げ出力薄膜トランジスタＴ２のゲート極に接続され、
前記第２の出力制御薄膜トランジスタＴ２２のゲート極は、前記第１の桁上げ出力薄膜トランジスタＴ１のゲート極に接続され、ソース極は、第１の低レベル出力端に接続され、
前記第３の出力制御薄膜トランジスタＴ２３のゲート極とドレイン極は、高レベル出力端に接続され、ソース極は、前記第２の桁上げ出力薄膜トランジスタＴ２のゲート極に接続され、
第２のクロック信号入力端は、第２のクロック信号ＣＬＫ２を出力し、ＣＬＫ２とＣＬＫ１は反転となり、
前記高レベル出力端は、高レベルＶＧＨを出力する。
第１の薄膜トランジスタＴ１１のゲート極は、第２のクロック信号ＣＬＫ２に接続され、ソース極は、第２の薄膜トランジスタＴ１２のドレイン極に接続され、ドレイン極は、前記入力端ＩＮに接続され、
第２の薄膜トランジスタＴ１２のゲート極は、第２のクロック信号ＣＬＫ２に接続され、ソース極は、前記第１の桁上げ出力薄膜トランジスタＴ１のゲート極に接続され、
第３の薄膜トランジスタＴ１３のゲート極は、第２の桁上げ出力薄膜トランジスタＴ２のゲート極に接続され、ソース極は、前記第４の薄膜トランジスタＴ１４のドレイン極に接続され、ドレイン極は、前記第１の出力制御薄膜トランジスタＴ２１のゲート極に接続され、
第４の薄膜トランジスタＴ１４のゲート極は、第２の桁上げ出力薄膜トランジスタＴ２のゲート極に接続され、ソース極は、第１の低レベル出力端に接続され、
前記第１の出力制御薄膜トランジスタＴ２１のゲート極は、前記第１の桁上げ出力薄膜トランジスタＴ１のゲート極に接続され、ソース極は、切断制御信号入力端ＩＦＦＯ＿ＩＮ（ｎ）と前記第２の出力制御薄膜トランジスタＴ２２のドレイン極にそれぞれ接続され、ドレイン極は、前記第２の桁上げ出力薄膜トランジスタＴ２のゲート極に接続され、
前記第２の出力制御薄膜トランジスタＴ２２のゲート極は、前記第１の桁上げ出力薄膜トランジスタＴ１のゲート極に接続され、ソース極は、第１の低レベル出力端に接続され、
前記第３の出力制御薄膜トランジスタＴ２３のゲート極とドレイン極は、高レベル出力端に接続され、ソース極は、前記第２の桁上げ出力薄膜トランジスタＴ２のゲート極に接続され、
第２のクロック信号入力端は、第２のクロック信号ＣＬＫ２を出力し、ＣＬＫ２とＣＬＫ１は反転となり、
前記高レベル出力端は、高レベルＶＧＨを出力する。
更に、図１２に示す第２の出力制御モジュール及びその接続関係、外部信号などは、本発明に係るシフトレジスタ素子の第１の実施形態、第２の実施形態、第３の実施形態、第４の実施形態、第５の実施形態、第６の実施形態、第７の実施形態、第８の実施形態にも適用する。
図１３は、本発明に係るシフトレジスタ素子の第９の実施形態の動作工程におけるＣＬＫ２、ＣＬＫ１、ＩＮが入力した信号、ＰＵ点レベル、ＰＤ点レベル、ＣＯが出力した信号、ＩＯＦＦ＿ＩＮ（ｎ）が入力した信号、ＣＡ（ｎ）が出力した信号とＯＵＴ（ｎ）が出力した信号のシーケンス図であり、且つ図１３において、Ｓ１、Ｓ２、Ｓ３はそれぞれプリチャージ段階、評価段階、リセット段階を指す。
図１４は、本発明に係るシフトレジスタ素子の第１０の実施形態の回路図であり、本発明に係るシフトレジスタ素子の第１０の実施形態は、本発明に係るシフトレジスタ素子の第９の実施形態に基づく。
図１４に示すように、本発明に係るシフトレジスタ素子の第１０の実施形態は、Ｔ４１、Ｔ４２がＯＵＴ（ｎ）に対する影響を更に防止するため、出力を三つの段に分け、こうして出力漏電を更に防止し、
本発明に係るシフトレジスタ素子の第１０の実施形態は、第１の段分け出力薄膜トランジスタＴ３１と、第２の段分け出力薄膜トランジスタＴ３２とを更に有し、
前記第１の段分け出力薄膜トランジスタＴ３１のゲート極は、前記第１の桁上げ出力薄膜トランジスタＴ１のゲート極に接続され、ドレイン極は、前記第１のクロック信号入力端に接続され、ソース極は、前記第２のフィードバック制御薄膜トランジスタＴ４２のソース極に接続され、
前記第２の段分け出力薄膜トランジスタＴ３２のゲート極は、前記第２の桁上げ出力薄膜トランジスタＴ２のゲート極に接続され、ソース極は、第２の低レベル出力端に接続され、ドレイン極は、前記第１の段分け出力薄膜トランジスタＴ３１のソース極に接続される。
本発明に係るシフトレジスタ素子の第１０の実施形態は、第１の段分け出力薄膜トランジスタＴ３１と、第２の段分け出力薄膜トランジスタＴ３２とを更に有し、
前記第１の段分け出力薄膜トランジスタＴ３１のゲート極は、前記第１の桁上げ出力薄膜トランジスタＴ１のゲート極に接続され、ドレイン極は、前記第１のクロック信号入力端に接続され、ソース極は、前記第２のフィードバック制御薄膜トランジスタＴ４２のソース極に接続され、
前記第２の段分け出力薄膜トランジスタＴ３２のゲート極は、前記第２の桁上げ出力薄膜トランジスタＴ２のゲート極に接続され、ソース極は、第２の低レベル出力端に接続され、ドレイン極は、前記第１の段分け出力薄膜トランジスタＴ３１のソース極に接続される。
図１５は、本発明に係るシフトレジスタ素子の第１０の実施形態の動作工程におけるＣＬＫ２、ＣＬＫ１、ＩＮが入力した信号、ＰＵ点レベル、ＰＤ点レベル、ＣＯが出力した信号、ＩＯＦＦ＿ＩＮ（ｎ）が入力した信号、ＣＡ（ｎ）が出力した信号とＯＵＴ（ｎ）が出力した信号のシーケンス図であり、且つ図１５において、Ｓ１、Ｓ２、Ｓ３はそれぞれプリチャージ段階、評価段階、リセット段階を指す。
図１６は、本発明に係るシフトレジスタ素子の第１１の実施形態の回路図であり、本発明に係るシフトレジスタ素子の第１１の実施形態は、本発明に係るシフトレジスタ素子の第３の実施形態に基づく。
本発明に係るシフトレジスタ素子の第１１の実施形態において、
前記第１の出力制御モジュール３１は、第１の薄膜トランジスタＴ１１と、第２の薄膜トランジスタＴ１２と、第３の薄膜トランジスタＴ１３と、第４の薄膜トランジスタＴ１４とを有し、
前記第１の薄膜トランジスタＴ１１のゲート極は、入力端ＩＮに接続され、ソース極は、前記入力端ＩＮに接続され、ドレイン極は、前記第２の薄膜トランジスタＴ１２のソース極に接続され、
前記第２の薄膜トランジスタＴ１２のゲート極は、入力端ＩＮに接続され、ソース極は、前記第４の薄膜トランジスタＴ１４のドレイン極に接続され、
前記第３の薄膜トランジスタＴ１３のゲート極は、リセット信号出力端ＲＳＴ（ｎ）に接続され、ドレイン極は、前記第２の薄膜トランジスタＴ１２のドレイン極に接続され、ソース極は、前記第４の薄膜トランジスタＴ１４のドレイン極に接続され、
前記第４の薄膜トランジスタＴ１４のゲート極は、リセット信号出力端ＲＳＴ（ｎ）に接続され、
前記プルアップノードレベル維持モジュール３４は、その第１端が第１の低レベル出力端に接続され、第２端が第１の薄膜トランジスタＴ１１のドレイン極と第３の薄膜トランジスタＴ１３のソース極とにそれぞれ接続されるレベル安定コンデンサＣ１を有し、
図１６において、Ｍ点は、前記レベル安定コンデンサＣ１の第２端が接続するノードであり、
前記桁上げ信号端ＣＡ（ｎ）は、一段上のシフトレジスタ素子のリセット信号出力端ＲＳＴ（ｎ−１）に接続される。
前記第１の出力制御モジュール３１は、第１の薄膜トランジスタＴ１１と、第２の薄膜トランジスタＴ１２と、第３の薄膜トランジスタＴ１３と、第４の薄膜トランジスタＴ１４とを有し、
前記第１の薄膜トランジスタＴ１１のゲート極は、入力端ＩＮに接続され、ソース極は、前記入力端ＩＮに接続され、ドレイン極は、前記第２の薄膜トランジスタＴ１２のソース極に接続され、
前記第２の薄膜トランジスタＴ１２のゲート極は、入力端ＩＮに接続され、ソース極は、前記第４の薄膜トランジスタＴ１４のドレイン極に接続され、
前記第３の薄膜トランジスタＴ１３のゲート極は、リセット信号出力端ＲＳＴ（ｎ）に接続され、ドレイン極は、前記第２の薄膜トランジスタＴ１２のドレイン極に接続され、ソース極は、前記第４の薄膜トランジスタＴ１４のドレイン極に接続され、
前記第４の薄膜トランジスタＴ１４のゲート極は、リセット信号出力端ＲＳＴ（ｎ）に接続され、
前記プルアップノードレベル維持モジュール３４は、その第１端が第１の低レベル出力端に接続され、第２端が第１の薄膜トランジスタＴ１１のドレイン極と第３の薄膜トランジスタＴ１３のソース極とにそれぞれ接続されるレベル安定コンデンサＣ１を有し、
図１６において、Ｍ点は、前記レベル安定コンデンサＣ１の第２端が接続するノードであり、
前記桁上げ信号端ＣＡ（ｎ）は、一段上のシフトレジスタ素子のリセット信号出力端ＲＳＴ（ｎ−１）に接続される。
図１７に示すように、本発明に係るシフトレジスタ素子の第１１の実施形態の動作工程は三つの段階に分けられ、
第１の段階はプリチャージ段階Ｓ１であり、第１のクロック信号出力端とリセット信号出力端ＲＳＴ（ｎ）は第１の低レベルＶＧＬ１を出力し、入力端ＩＮは高レベルＶＧＨを出力し、したがって、Ｔ１１、Ｔ１２がオンになり、ＰＵ点を通じてブートストラップコンデンサを充電し、同時に、Ｍ点を通じてＣ１を充電し、Ｔ１４のソース極電圧はＶＧＬ１であり、同時にＲＳＴ（ｎ）のレベルもＶＧＬ１であるため、Ｔ１４については、Ｖｇｓ（ゲート・ソース電圧）はゼロであり、Ｔ１４は所定のオン状態にあり（その特性曲線に対応すれば、線形区間にあり、所定の抵抗があることが分かる）、入力端ＩＮがＣ１を充電するのに伴い、Ｍ点のレベルは迅速に上昇し、Ｔ１３については、ソース極レベルはＭ点のレベルであり、Ｔ１３のゲート電位はＶＧＬ１であるため、Ｔ１３のＶｇｓはゼロより小さく、Ｍ点レベルが所定値まで上昇したあと、Ｔ１３は完全にオフになり、Ｔ１３がオフになるため、ＰＵ点のレベルはすぐにＶＧＨに達し、ＰＤ点のレベルはＶＧＬ１であり、Ｔ２のＶｇｓはゼロであり、Ｔ２がオンになり、Ｔ４については、ＶＧＬ２はＶＧＬ１より大きく、Ｔ４のＶｇｓはゼロより小さいため、Ｔ４はオフになる。ＰＵ点レベルが上昇するため、Ｔ１、Ｔ３はオンになり、ＯＵＴ（ｎ）は低レベルＶＧＬ１を出力し、ＣＡ（ｎ）は低レベルＶＧＬ１を出力し、
第２の段階は評価段階Ｓ２であり、ＣＬＫ１は高レベルまでジャンプし、入力端ＩＮのレベルは第１の低レベルＶＧＬ１までジャンプし、ＲＳＴ（ｎ）は依然として第１の低レベルＶＧＬ１を出力し、Ｔ１１のＶｇｓとＴ１４のＶｇｓはゼロであるため、Ｔ１１とＴ１４は所定のオン状態にあり（線形区間にあり、所定の抵抗がある）、Ｔ１２のゲート極レベルとＴ１３のゲート極レベルはいずれもＶＧＬ１であり、Ｔ１２のソース極レベルとＴ１３のソース極レベルはＭ点レベルであり、Ｍ点はＣ１に接続されるため、Ｃ１はＴ１１とＴ１４を通じて少しずつ放電していき、それでもＭ点レベルはすぐにＶＧＬ１までジャンプせずに、少しずつ下落し、Ｃ１の両端のレベル差が所定値になれば、半パルス幅の時間内にＣ１の両端のレベル差をＶＧＬ１より大きい所定値に維持することができ、よってＴ１２のゲート・ソース電圧ＶｇｓとＴ１３のゲート・ソース電圧Ｖｇｓはゼロより小さく、且つオフ状態にあることを保証でき、Ｔ１２とＴ１３のオフはＰＵ点レベルを引き続き高レベルに維持させることができ、よってＴ１とＴ３は引き続きオンになり、ＰＤ点のレベルは引き続き低レベルＶＧＬ１に維持され、よってＴ４は引き続きオフになり、Ｔ２は所定のオン状態に維持され、このときＣＬＫ１は高レベルであり、Ｃを通じてＰＵ点のレベルを更に向上させ、Ｔ１とＴ３を更にオンにし、よってＯＵＴ（ｎ）は高レベルＶＧＨを出力し、同時にＣＡ（ｎ）は高レベルＶＧＨを出力し、
第３の段階はリセット段階Ｓ３であり、ＣＬＫ１は第１の低レベルＶＧＬ１までジャンプし、ＲＳＴ（ｎ）とＰＤ点は高レベルＶＧＨを出力し、よってＴ２とＴ４は十分にオンになり、Ｔ１３とＴ１４は十分にオンになり、よってＰＵ点とＭ点レベルはＶＧＬ１まで引き下げられ、Ｔ２とＴ４のオンはＯＵＴ（ｎ）にＶＧＬ２を出力させ、ＣＡ（ｎ）にＶＧＬ１を出力させ、
以上でシフトレジスタ素子の動作は終了し、ＰＵ点レベルがＶＧＬ１まで引き下げられた後、ＯＵＴ（ｎ）はＶＧＬ２を出力するため、Ｔ３のＶｇｓはゼロより小さく、Ｔ３はオフになるため、ＣＬＫ１が再度高レベルになってもＯＵＴ（ｎ）の出力に影響しない。Ｔ１は半オンになっているかもしれないが、Ｔ２がオンになっているため、ＣＡ（ｎ）はＶＧＬ１を出力する。
第１の段階はプリチャージ段階Ｓ１であり、第１のクロック信号出力端とリセット信号出力端ＲＳＴ（ｎ）は第１の低レベルＶＧＬ１を出力し、入力端ＩＮは高レベルＶＧＨを出力し、したがって、Ｔ１１、Ｔ１２がオンになり、ＰＵ点を通じてブートストラップコンデンサを充電し、同時に、Ｍ点を通じてＣ１を充電し、Ｔ１４のソース極電圧はＶＧＬ１であり、同時にＲＳＴ（ｎ）のレベルもＶＧＬ１であるため、Ｔ１４については、Ｖｇｓ（ゲート・ソース電圧）はゼロであり、Ｔ１４は所定のオン状態にあり（その特性曲線に対応すれば、線形区間にあり、所定の抵抗があることが分かる）、入力端ＩＮがＣ１を充電するのに伴い、Ｍ点のレベルは迅速に上昇し、Ｔ１３については、ソース極レベルはＭ点のレベルであり、Ｔ１３のゲート電位はＶＧＬ１であるため、Ｔ１３のＶｇｓはゼロより小さく、Ｍ点レベルが所定値まで上昇したあと、Ｔ１３は完全にオフになり、Ｔ１３がオフになるため、ＰＵ点のレベルはすぐにＶＧＨに達し、ＰＤ点のレベルはＶＧＬ１であり、Ｔ２のＶｇｓはゼロであり、Ｔ２がオンになり、Ｔ４については、ＶＧＬ２はＶＧＬ１より大きく、Ｔ４のＶｇｓはゼロより小さいため、Ｔ４はオフになる。ＰＵ点レベルが上昇するため、Ｔ１、Ｔ３はオンになり、ＯＵＴ（ｎ）は低レベルＶＧＬ１を出力し、ＣＡ（ｎ）は低レベルＶＧＬ１を出力し、
第２の段階は評価段階Ｓ２であり、ＣＬＫ１は高レベルまでジャンプし、入力端ＩＮのレベルは第１の低レベルＶＧＬ１までジャンプし、ＲＳＴ（ｎ）は依然として第１の低レベルＶＧＬ１を出力し、Ｔ１１のＶｇｓとＴ１４のＶｇｓはゼロであるため、Ｔ１１とＴ１４は所定のオン状態にあり（線形区間にあり、所定の抵抗がある）、Ｔ１２のゲート極レベルとＴ１３のゲート極レベルはいずれもＶＧＬ１であり、Ｔ１２のソース極レベルとＴ１３のソース極レベルはＭ点レベルであり、Ｍ点はＣ１に接続されるため、Ｃ１はＴ１１とＴ１４を通じて少しずつ放電していき、それでもＭ点レベルはすぐにＶＧＬ１までジャンプせずに、少しずつ下落し、Ｃ１の両端のレベル差が所定値になれば、半パルス幅の時間内にＣ１の両端のレベル差をＶＧＬ１より大きい所定値に維持することができ、よってＴ１２のゲート・ソース電圧ＶｇｓとＴ１３のゲート・ソース電圧Ｖｇｓはゼロより小さく、且つオフ状態にあることを保証でき、Ｔ１２とＴ１３のオフはＰＵ点レベルを引き続き高レベルに維持させることができ、よってＴ１とＴ３は引き続きオンになり、ＰＤ点のレベルは引き続き低レベルＶＧＬ１に維持され、よってＴ４は引き続きオフになり、Ｔ２は所定のオン状態に維持され、このときＣＬＫ１は高レベルであり、Ｃを通じてＰＵ点のレベルを更に向上させ、Ｔ１とＴ３を更にオンにし、よってＯＵＴ（ｎ）は高レベルＶＧＨを出力し、同時にＣＡ（ｎ）は高レベルＶＧＨを出力し、
第３の段階はリセット段階Ｓ３であり、ＣＬＫ１は第１の低レベルＶＧＬ１までジャンプし、ＲＳＴ（ｎ）とＰＤ点は高レベルＶＧＨを出力し、よってＴ２とＴ４は十分にオンになり、Ｔ１３とＴ１４は十分にオンになり、よってＰＵ点とＭ点レベルはＶＧＬ１まで引き下げられ、Ｔ２とＴ４のオンはＯＵＴ（ｎ）にＶＧＬ２を出力させ、ＣＡ（ｎ）にＶＧＬ１を出力させ、
以上でシフトレジスタ素子の動作は終了し、ＰＵ点レベルがＶＧＬ１まで引き下げられた後、ＯＵＴ（ｎ）はＶＧＬ２を出力するため、Ｔ３のＶｇｓはゼロより小さく、Ｔ３はオフになるため、ＣＬＫ１が再度高レベルになってもＯＵＴ（ｎ）の出力に影響しない。Ｔ１は半オンになっているかもしれないが、Ｔ２がオンになっているため、ＣＡ（ｎ）はＶＧＬ１を出力する。
図１８は、本発明に係るシフトレジスタ素子の第１２の実施形態の回路図であり、本発明に係るシフトレジスタ素子の第１２の実施形態は、本発明に係るシフトレジスタ素子の第１１の実施形態に基づく。
該第１２の実施形態において、前記第２の出力制御モジュールは、出力制御薄膜トランジスタＴ３２１と、出力制御コンデンサＣ３２２とを有し、
前記出力制御薄膜トランジスタＴ３２１のゲート極は、ＰＵ点に接続され、ソース極は、第１の低レベル出力端に接続され、ドレイン極は、前記出力制御コンデンサＣ３２２の第１端に接続され、
前記出力制御コンデンサＣ３２２の第１端は、前記出力制御薄膜トランジスタＴ３２１のドレイン極に接続され、第２端は、第１のクロック信号出力端に接続される。
前記出力制御薄膜トランジスタＴ３２１のゲート極は、ＰＵ点に接続され、ソース極は、第１の低レベル出力端に接続され、ドレイン極は、前記出力制御コンデンサＣ３２２の第１端に接続され、
前記出力制御コンデンサＣ３２２の第１端は、前記出力制御薄膜トランジスタＴ３２１のドレイン極に接続され、第２端は、第１のクロック信号出力端に接続される。
図１９が示すのは、本発明が採用する構造と従来構造の空乏型ＴＦＴに対するシミュレーションの結果であり、例示的にＴＦＴ閾値電圧は−２Ｖとする。図１９において、横軸は時間を示し、縦軸はシフトレジスタの出力電圧を示し、ｌｉｎは座標が線形座標であることを示し、ｕは時間の単位がマイクロ秒であることを表している。図１９において、上半分の曲線は本発明に係るシフトレジスタ素子の空乏型ＴＦＴに対するシミュレーションの結果であり、下半分の曲線は従来のシフトレジスタ素子の空乏型ＴＦＴに対するシミュレーションの結果である。本発明に係るシフトレジスタ素子と従来のシフトレジスタ素子の空乏型ＴＦＴに対するシミュレーションの結果を比較して分かるように、従来のシフトレジスタ素子は空乏型ＴＦＴの影響を受けて出力がすぐに弱化して歪んでしまうが、本発明に係るシフトレジスタ素子を採用すれば、正常に動作する。内部ノードＱ点のシミュレーションの結果を比較すると、従来のシフトレジスタ素子において、評価段階でＱ点電圧は空乏型ＴＦＴによって放電されることが異常出力の直接な原因であり、本発明に係るシフトレジスタ素子は、Ｑ点の電圧は正常に維持され、空乏型ＴＦＴの漏電を有効的に抑制したことになる。
本発明は、本発明に係るシフトレジスタの第５の実施形態ないし第１０の実施形態に適用するシフトレジスタ素子の駆動方法であって、
入力端に高レベルを入力する期間内で、第１のクロック信号は低レベルであり、第１の出力制御モジュールは前記ブートストラップコンデンサへのプリチャージを制御し、前記第１の桁上げ出力薄膜トランジスタと前記第１の駆動薄膜トランジスタをオンにさせ、桁上げ信号出力端と駆動信号出力端が第１の低レベルを出力するように制御し、第１のフィードバック制御薄膜トランジスタをオフにし、第２の出力制御モジュールはその制御信号出力端が第１の低レベルを出力するように制御して前記第２の桁上げ出力薄膜トランジスタをオンにさせ、且つ前記第２の駆動薄膜トランジスタをオフにするプリチャージステップと、
次の半クロック周期内で、第１のクロック信号は高レベルに変わり、第１の出力制御モジュールは、桁上げ信号出力端と駆動信号出力端が高レベルを出力するように制御し、第１のフィードバック制御薄膜トランジスタをオンにさせて前記第１の桁上げ出力薄膜トランジスタのゲート極をフローティング状態にする評価ステップと、
その更に次の半クロック周期内で、第１のクロック信号は低レベルに変わり、第１の出力制御モジュールは、第１の桁上げ出力薄膜トランジスタと前記第１の駆動薄膜トランジスタをオンにするように制御し、前記第２の出力制御モジュールは、第２の桁上げ出力薄膜トランジスタと前記第２の駆動薄膜トランジスタをオンにするように制御し、桁上げ信号出力端に第１の低レベルを出力させ、且つ起動信号出力端に第２の低レベルを出力させるリセットステップと、を有するシフトレジスタ素子の駆動方法を更に提供する。
入力端に高レベルを入力する期間内で、第１のクロック信号は低レベルであり、第１の出力制御モジュールは前記ブートストラップコンデンサへのプリチャージを制御し、前記第１の桁上げ出力薄膜トランジスタと前記第１の駆動薄膜トランジスタをオンにさせ、桁上げ信号出力端と駆動信号出力端が第１の低レベルを出力するように制御し、第１のフィードバック制御薄膜トランジスタをオフにし、第２の出力制御モジュールはその制御信号出力端が第１の低レベルを出力するように制御して前記第２の桁上げ出力薄膜トランジスタをオンにさせ、且つ前記第２の駆動薄膜トランジスタをオフにするプリチャージステップと、
次の半クロック周期内で、第１のクロック信号は高レベルに変わり、第１の出力制御モジュールは、桁上げ信号出力端と駆動信号出力端が高レベルを出力するように制御し、第１のフィードバック制御薄膜トランジスタをオンにさせて前記第１の桁上げ出力薄膜トランジスタのゲート極をフローティング状態にする評価ステップと、
その更に次の半クロック周期内で、第１のクロック信号は低レベルに変わり、第１の出力制御モジュールは、第１の桁上げ出力薄膜トランジスタと前記第１の駆動薄膜トランジスタをオンにするように制御し、前記第２の出力制御モジュールは、第２の桁上げ出力薄膜トランジスタと前記第２の駆動薄膜トランジスタをオンにするように制御し、桁上げ信号出力端に第１の低レベルを出力させ、且つ起動信号出力端に第２の低レベルを出力させるリセットステップと、を有するシフトレジスタ素子の駆動方法を更に提供する。
本発明は、シフトレジスタであって、複数段の上記のシフトレジスタ素子を有し、
第１段のシフトレジスタ素子を除いて、各シフトレジスタ素子の入力端は、一段上のシフトレジスタ素子の桁上げ信号出力端に接続されるシフトレジスタを更に提供する。
第１段のシフトレジスタ素子を除いて、各シフトレジスタ素子の入力端は、一段上のシフトレジスタ素子の桁上げ信号出力端に接続されるシフトレジスタを更に提供する。
図２０に示すように、本発明に係るシフトレジスタの第１の実施形態は、Ｎ段のシフトレジスタ素子が接続されて構成され、これをアクティブマトリックスの行スキャナとし、通常Ｎはアクティブマトリックスの行数であり、Ｎは正の整数であり、
Ｓ１，Ｓ２・・・，Ｓｎ，・・・，ＳＮは、それぞれ第１段のシフトレジスタ素子、第２段のシフトレジスタ素子・・・、第ｎ段のシフトレジスタ素子、・・・、第Ｎ段のシフトレジスタ素子を示しており、
各シフトレジスタ素子は、それぞれ第１のクロック信号入力端、第２のクロック信号入力端、第１の低レベル出力端、及び第２の低レベル出力端に接続され、
第１のクロック信号入力端が入力するクロック信号は、第２のクロック信号入力端が入力するクロック信号と反転であり、デューティ比は５０％であり、
第１段のシフトレジスタの入力端ＩＮには、初期パルス信号ＳＴＶを入力し、ＳＴＶは、高レベルで有効になり、
第１段のシフトレジスタ素子を除いて、各段のシフトレジスタ素子の入力端は、一段上のシフトレジスタ素子の桁上げ信号出力端に接続され、各段のシフトレジスタは二つの出力端があり、ＣＡ（ｎ）は、桁上げ信号出力端であり、一段下のシフトレジスタ素子の入力端に接続去れ、ＯＵＴ（ｎ）は、駆動信号出力端であり、アクティブマトリックスの行スキャンラインＧｎに接続され、ここでｎは正の整数であり、ｎはＮより小さいかまたはｎと同じ値であり、
隣接する二段のシフトレジスタ素子のクロック制御信号は互いに反転であり、例えば、第１段のシフトレジスタ素子の第１のクロック入力端が第１のクロック信号ＣＬＫ１に接続され、第１段のシフトレジスタ素子の第２のクロック入力端が第２のクロック信号ＣＬＫ２に接続される場合、当該第１段のシフトレジスタ素子に隣接する第２段のシフトレジスタ素子の第１のクロック入力端は第２のクロック信号ＣＬＫ２に接続され、当該第２段のシフトレジスタ素子の第２のクロック入力端は第１のクロック信号ＣＬＫ１に接続される。
Ｓ１，Ｓ２・・・，Ｓｎ，・・・，ＳＮは、それぞれ第１段のシフトレジスタ素子、第２段のシフトレジスタ素子・・・、第ｎ段のシフトレジスタ素子、・・・、第Ｎ段のシフトレジスタ素子を示しており、
各シフトレジスタ素子は、それぞれ第１のクロック信号入力端、第２のクロック信号入力端、第１の低レベル出力端、及び第２の低レベル出力端に接続され、
第１のクロック信号入力端が入力するクロック信号は、第２のクロック信号入力端が入力するクロック信号と反転であり、デューティ比は５０％であり、
第１段のシフトレジスタの入力端ＩＮには、初期パルス信号ＳＴＶを入力し、ＳＴＶは、高レベルで有効になり、
第１段のシフトレジスタ素子を除いて、各段のシフトレジスタ素子の入力端は、一段上のシフトレジスタ素子の桁上げ信号出力端に接続され、各段のシフトレジスタは二つの出力端があり、ＣＡ（ｎ）は、桁上げ信号出力端であり、一段下のシフトレジスタ素子の入力端に接続去れ、ＯＵＴ（ｎ）は、駆動信号出力端であり、アクティブマトリックスの行スキャンラインＧｎに接続され、ここでｎは正の整数であり、ｎはＮより小さいかまたはｎと同じ値であり、
隣接する二段のシフトレジスタ素子のクロック制御信号は互いに反転であり、例えば、第１段のシフトレジスタ素子の第１のクロック入力端が第１のクロック信号ＣＬＫ１に接続され、第１段のシフトレジスタ素子の第２のクロック入力端が第２のクロック信号ＣＬＫ２に接続される場合、当該第１段のシフトレジスタ素子に隣接する第２段のシフトレジスタ素子の第１のクロック入力端は第２のクロック信号ＣＬＫ２に接続され、当該第２段のシフトレジスタ素子の第２のクロック入力端は第１のクロック信号ＣＬＫ１に接続される。
図２１に示すように、本発明に係るシフトレジスタの第２の実施形態は、本発明の当該実施に係るシフトレジスタの第１の実施形態に基づくものであり、且つ本発明に係るシフトレジスタの第２の実施形態は、本発明に係るシフトレジスタ素子の第７の実施形態、第８の実施形態、第９の実施形態、または第１０の実施形態を有し、
本発明に係るシフトレジスタの第２の実施形態と本発明の当該実施に係るシフトレジスタの第１の実施形態とでは、最後の段のシフトレジスタ素子を除いて、各段のシフトレジスタ素子の切断制御信号入力端が一段下のシフトレジスタ素子の切断制御信号出力端に接続されるところで相違する。
本発明に係るシフトレジスタの第２の実施形態と本発明の当該実施に係るシフトレジスタの第１の実施形態とでは、最後の段のシフトレジスタ素子を除いて、各段のシフトレジスタ素子の切断制御信号入力端が一段下のシフトレジスタ素子の切断制御信号出力端に接続されるところで相違する。
本発明の実施形態は、表示装置であって、上記の実施形態に係るようなシフトレジスタを有し、前記表示装置は、例えば液晶パネル、液晶テレビ、携帯電話、液晶モニターなどの液晶表示装置を有してもよい。液晶表示装置以外に、前記表示装置は、有機発光モニターまたは電子リーダーなど他の類型の表示装置を有してもよい。当該シフトレジスタは表示装置のスキャン回路またはゲート極駆動回路などとして各行のスキャン機能を提供し、スキャン信号を表示エリアに伝送することができる。
以上の説明は、本発明に対して説明的なものであり、限定的なものではなく、当業者は、添付の特許請求の範囲に規定された趣旨及び範囲を逸脱しない範囲で、本発明に修正、変更または均等な調整を加えても本発明の保護範囲に含まれるものと理解する。
１１ 第１の制御モジュール
１２ 第２の制御モジュール
３１ 第１の出力制御モジュール
３２ 第２の出力制御モジュール
３３ 段分け出力モジュール
３３１ 駆動出力素子
３３２ 桁上げ出力素子
３３３ 段分け出力素子
３４ プルアップノードレベル維持モジュール
１２ 第２の制御モジュール
３１ 第１の出力制御モジュール
３２ 第２の出力制御モジュール
３３ 段分け出力モジュール
３３１ 駆動出力素子
３３２ 桁上げ出力素子
３３３ 段分け出力素子
３４ プルアップノードレベル維持モジュール
Claims (15)
- 入力端と、
その出力制御信号の出力端がプルアップノードに接続され、評価段階で駆動信号をプルアップするための第１の出力制御モジュールと、
その出力制御信号の出力端がプルダウンノードに接続され、リセット段階で前記駆動信号をプルダウンするための第２の出力制御モジュールと、を具備し、前記第１の出力制御モジュールが前記入力端に更に接続されるシフトレジスタ素子であって、
桁上げ信号出力端と、
駆動信号出力端と、
前記プルアップノード、前記プルダウンノード、前記桁上げ信号出力端、及び前記駆動信号出力端にそれぞれ接続され、桁上げ信号と駆動信号とを段分け出力することによって、前記駆動信号を評価段階で高レベルを維持させ、且つリセット段階で低レベルを維持させる段分け出力モジュールと、
評価段階で前記第１の出力制御モジュールが前記プルアップノードのレベルを高レベルに維持させることによって、前記駆動信号を高レベルに維持させるプルアップノードレベル維持モジュールと、
を更に具備し、
前記第１の出力制御モジュールが、第１の薄膜トランジスタと、第２の薄膜トランジスタと、第３の薄膜トランジスタと、第４の薄膜トランジスタとを具備し、
前記第１の薄膜トランジスタのゲート極及びソース極は、前記入力端に接続され、ドレイン極は、前記第２の薄膜トランジスタのソース極に接続され、
前記第２の薄膜トランジスタのゲート極は、前記入力端に接続され、ドレイン極は、前記第４の薄膜トランジスタのドレイン極に接続され、
前記第３の薄膜トランジスタのゲート極は、リセット信号出力端に接続され、ソース極は、第１の低レベル出力端に接続され、ドレイン極は、前記第４の薄膜トランジスタのソース極に接続され、
前記第４の薄膜トランジスタのゲート極は、前記リセット信号出力端に接続され、
前記第１の薄膜トランジスタのドレイン極は、更にプルアップノードレベル維持モジュールに接続され、
前記第２の薄膜トランジスタのドレイン極は、前記第１の出力制御モジュールが制御信号を出力する出力端に接続されることを特徴とするシフトレジスタ素子。 - 前記段分け出力モジュールが、
プリチャージ段階及びリセット段階で前記第１の出力制御モジュールの制御のもとで桁上げ信号出力端に第１の低レベルを出力させ、且つ評価段階で第２の出力制御モジュールの制御のもとで桁上げ信号出力端に高レベルを出力させる桁上げ出力素子と、
評価段階で第２の出力制御モジュールの制御のもとで駆動信号出力端に高レベルを出力させ、且つリセット段階で第１の出力制御モジュールの制御のもとで駆動信号出力端に第２の低レベルを出力させる駆動出力素子と、
を具備する請求項１に記載のシフトレジスタ素子。 - 前記桁上げ出力素子が、第１の桁上げ出力薄膜トランジスタと、第２の桁上げ出力薄膜トランジスタとを具備し、
前記第１の桁上げ出力薄膜トランジスタのゲート極は、前記第１の出力制御モジュールが制御信号を出力する出力端に接続され、ソース極は、前記桁上げ信号出力端に接続され、ドレイン極は、第１のクロック信号入力端に接続され、
前記第２の桁上げ出力薄膜トランジスタのゲート極は、前記第２の出力制御モジュールが制御信号を出力する出力端に接続され、ソース極は、第１の低レベル出力端に接続され、ドレイン極は、前記桁上げ信号出力端に接続される請求項２に記載のシフトレジスタ素子。 - 前記駆動出力素子が、第１の駆動薄膜トランジスタと、第２の駆動薄膜トランジスタと、ブートストラップコンデンサとを具備し、
前記第１の駆動薄膜トランジスタのゲート極は、前記第１の出力制御モジュールが制御信号を出力する出力端に接続され、ソース極は、前記駆動信号の出力端に接続され、ドレイン極は、前記第１のクロック信号入力端に接続され、
前記第２の駆動薄膜トランジスタのゲート極は、前記第２の出力制御モジュールが制御信号を出力する出力端に接続され、ソース極は、第２の低レベル出力端に接続され、ドレイン極は、前記駆動信号出力端に接続され、
前記第１の駆動薄膜トランジスタのゲート極とソース極との間に前記ブートストラップコンデンサを並列接続する請求項３に記載のシフトレジスタ素子。 - 前記第１の桁上げ出力薄膜トランジスタ、前記第２の桁上げ出力薄膜トランジスタ、前記第１の駆動薄膜トランジスタ、及び前記第２の駆動薄膜トランジスタが、空乏型薄膜トランジスタである請求項４に記載のシフトレジスタ素子。
- 前記第１の桁上げ出力薄膜トランジスタの閾値電圧、前記第２の桁上げ出力薄膜トランジスタの閾値電圧、前記第１の駆動薄膜トランジスタの閾値電圧、及び前記第２の駆動薄膜トランジスタの閾値電圧は、同一であり、いずれも空乏閾値電圧であり、
前記第１の低レベルは、前記第２の低レベルより小さく、且つ前記第１の低レベルと前記第２の低レベルとの差の絶対値は、前記空乏閾値電圧の絶対値より大きい請求項５に記載のシフトレジスタ素子。 - 前記第２の出力制御モジュールが、第１の出力制御薄膜トランジスタと、第２の出力制御薄膜トランジスタと、第３の出力制御薄膜トランジスタとを具備し、
前記第１の出力制御薄膜トランジスタのゲート極は、前記第１の桁上げ出力薄膜トランジスタのゲート極に接続され、ソース極は、前記第２の出力制御薄膜トランジスタのドレイン極に接続され、ドレイン極は、前記第２の桁上げ出力薄膜トランジスタのゲート極に接続され、
前記第２の出力制御薄膜トランジスタのゲート極は、前記第１の桁上げ出力薄膜トランジスタのゲート極に接続され、ソース極は、第１の低レベル出力端に接続され、
前記第３の出力制御薄膜トランジスタのゲート極及びドレイン極は、高レベル出力端に接続され、ソース極は、前記第２の桁上げ出力薄膜トランジスタのゲート極に接続される請求項３ないし６のいずれか１項に記載のシフトレジスタ素子。 - 上記プルアップノードレベル維持モジュールは、
そのゲート極が前記桁上げ信号出力端に接続され、ソース極が前記第１の薄膜トランジスタのドレイン極に接続され、ドレイン極が第１のノードに接続される第１のフィードバック制御薄膜トランジスタを具備し、
前記第１のフィードバック制御薄膜トランジスタが、空乏型薄膜トランジスタであり、
前記第１のフィードバック制御薄膜トランジスタの閾値電圧は、空乏閾値電圧であり、
前記第１の低レベルは、前記第２の低レベルより小さく、且つ前記第１の低レベルと前記第２の低レベルとの差の絶対値は、前記空乏閾値電圧より大きい請求項３ないし６のいずれか１項に記載のシフトレジスタ素子。 - 切断制御信号入力端と
切断制御信号出力端と
を更に具備し、
前記プルアップノードレベル維持モジュールが、第２のフィードバック制御薄膜トランジスタを更に具備し、
前記第２のフィードバック制御薄膜トランジスタのゲート極は、前記桁上げ信号出力端に接続され、ソース極は、前記第１のノードに接続され、ドレイン極は、切断制御信号出力端に接続され、
前記第２の出力制御モジュールが、前記切断制御信号入力端に接続される請求項８に記載のシフトレジスタ素子。 - 前記段分け出力モジュールが、前記桁上げ出力素子と前記駆動出力素子との間に接続される段分け出力素子を更に具備する請求項９に記載のシフトレジスタ素子。
- 前記段分け出力素子が、第１の段分け出力薄膜トランジスタと、第２の段分け出力薄膜トランジスタとを具備し、
前記第１の段分け出力薄膜トランジスタのゲート極は、前記第１の桁上げ出力薄膜トランジスタのゲート極に接続され、ドレイン極は、第１のクロック信号出力端に接続され、ソース極は、前記第１のノードに接続され、
前記第２の段分け出力薄膜トランジスタのゲート極は、前記第２の桁上げ出力薄膜トランジスタのゲート極に接続され、ソース極は、第２の低レベル出力端に接続され、ドレイン極は、前記第１の段分け出力薄膜トランジスタのソース極に接続される請求項１０に記載のシフトレジスタ素子。 - 前記第１のノードが、前記駆動信号出力端に接続される請求項８または９に記載のシフトレジスタ素子。
- 請求項１ないし１１のいずれか１項に記載のシフトレジスタ素子に用いるシフトレジスタ素子の駆動方法であって、
入力端に高レベルを入力する期間内で、第１のクロック信号は低レベルであり、第１の出力制御モジュールがブートストラップコンデンサへのプリチャージを制御し、桁上げ信号出力端及び駆動信号出力端が第１の低レベルを出力するように制御し、第２の出力制御モジュールがその制御信号出力端から第１の低レベルを出力するように制御するステップと、
次の半クロック周期内で、第１のクロック信号は高レベルに変わり、第１の出力制御モジュールが、桁上げ信号出力端及び駆動信号出力端が高レベルを出力するように制御するステップと、
更に次の半クロック周期内で、第１のクロック信号は低レベルに変わり、第１の出力制御モジュール及び第２の出力制御モジュールが、桁上げ信号出力端が第１の低レベルを出力し、且つ駆動信号出力端が第２の低レベルを出力ように制御するステップと、
を有することを特徴とするシフトレジスタ素子の駆動方法。 - 複数段の請求項１ないし７のいずれか１項に記載のシフトレジスタ素子を具備するシフトレジスタであって、
第１段のシフトレジスタ素子を除いて、各段のシフトレジスタ素子の入力端は、一段上のシフトレジスタ素子の桁上げ信号出力端に接続されることを特徴とするシフトレジスタ。 - 複数段の請求項９ないし１１のいずれか１項に記載のシフトレジスタ素子を具備するシフトレジスタであって、
第１段のシフトレジスタ素子を除いて、各段のシフトレジスタ素子の入力端は、一段上のシフトレジスタ素子の桁上げ信号出力端に接続され、
最後の段のシフトレジスタ素子を除いて、各段のシフトレジスタ素子の切断制御信号入力端は、一段下のシフトレジスタ素子の切断制御信号出力端に接続されることを特徴とするシフトレジスタ。
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