CN114207704B - 栅极驱动电路、显示基板、显示装置和栅极驱动方法 - Google Patents

栅极驱动电路、显示基板、显示装置和栅极驱动方法 Download PDF

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Abstract

本公开提供了一种栅极驱动电路，包括：倍频控制电路(1)和有效输出电路(2)，有效输出电路(2)包括：若干个级联的第一移位寄存器，有效输出电路(2)中位于第一级的第一移位寄存器(A_1)配置有第一信号输入端(INPUT)和第二信号输入端(INPUT’)，第一信号输入端(INPUT)与输出控制信号线(STV)耦接，第二信号输入端(INPUT’)与倍频控制电路(1)耦接；倍频控制电路(1)，与输出控制信号线(STV)耦接，配置为响应于输出控制信号线(STV)所提供的输出控制信号的控制，从接收到输出控制信号开始经过预设时长后向第二信号输入端(INPUT’)提供倍频控制信号；位于第一级的第一移位寄存器(A_1)，配置为响应于输出控制信号的控制输出扫描信号，以及响应于倍频控制信号的控制输出扫描信号。本公开实施例还提供了一种显示基板、显示装置和栅极驱动方法。

Description

栅极驱动电路、显示基板、显示装置和栅极驱动方法
技术领域
本公开涉及显示领域，特别涉及一种栅极驱动电路、显示基板、显示装置和栅极驱动方法。
背景技术
目前，在有源矩阵有机发光二极管(Active-Matrix Organic Light-EmittingDiode，简称AMOLED)面板内，为实现对像素单元亮度的进一步控制，一般采用脉冲宽度调制(Pulse Width Modulation，简称PWM)调光；具体地，在像素单元所包含像素电路内设置一个发光控制晶体管，用于控制驱动电流流过有机发光二极管(Organic Light-EmittingDiode，简称OLED)的时间，从而对像素单元的等效亮度进行精确控制。
然而，现有栅极驱动电路可输出PWM信号的频率有限，较低频率的PWM信号会使得有机发光二极管出现肉眼可识别的闪烁现象，导致显示效果不佳。
发明内容
本公开旨在至少解决现有技术中存在的技术问题之一，提出了一种栅极驱动电路、显示基板、显示装置和栅极驱动方法。
第一方面，本公开实施例提供了一种栅极驱动电路，包括：倍频控制电路和有效输出电路，所述有效输出电路包括：若干个级联的第一移位寄存器，所述有效输出电路中位于第一级的第一移位寄存器配置有第一信号输入端和第二信号输入端，所述第一信号输入端与输出控制信号线耦接，所述第二信号输入端与所述倍频控制电路耦接，所述有效输出电路中除位于第一级的第一移位寄存器之外的其他第一移位寄存器均配置有第一级联信号输入端，其他第一移位寄存器的第一级联信号输入端与各自所对应前一级的第一移位寄存器的信号输出端耦接；
所述倍频控制电路，与所述输出控制信号线耦接，配置为响应于所述输出控制信号线所提供的输出控制信号的控制，从接收到所述输出控制信号开始经过预设时长后向所述第二信号输入端提供倍频控制信号；
位于第一级的第一移位寄存器，配置为响应于所述输出控制信号的控制输出扫描信号，以及响应于所述倍频控制信号的控制输出扫描信号。
在一些实施例中，所述倍频控制电路包括：若干个级联的第二移位寄存器；
所述倍频控制电路中位于第一级的第一移位寄存器配置有第三信号输入端，所述第三信号输入端与所述输出控制信号线耦接；
所述倍频控制电路中除位于第一级的第二移位寄存器之外的其他第二移位寄存器均配置有第二级联信号输入端，其他第二移位寄存器的第二级联信号输入端与各自所对应前一级的第二移位寄存器的信号输出端耦接；
所述倍频控制电路中位于最后一级的第二移位寄存器的信号输出端与所述第二信号输入端耦接。
在一些实施例中，在所述倍频控制电路中，所述第二移位寄存器包括：信号写入电路、第一控制电路、第二控制电路和信号输出电路；
所述信号写入电路、所述第一控制电路、所述第二控制电路和所述信号输出电路四者耦接于第一节点，所述第一控制电路和所述第二控制电路两者耦接于第二节点，所述第二控制电路和所述信号输出电路两者耦接于第三节点；
所述信号写入电路，与对应的信号输入端和第一时钟信号端耦接，配置为响应于所述第一时钟信号端提供的第一时钟信号的控制，将对应的信号输入端所提供的信号写入至所述第一节点；
所述第一控制电路，与第一电源端、所述第一时钟信号端耦接，配置为响应于所述第一时钟信号的控制，将所述第一电源端提供的第一工作电压写入至所述第二节点，以及响应于所述第一节点处电压的控制，将所述第一时钟信号写入至所述第二节点；
所述第二控制电路，与所述第二电源端、第二时钟信号端耦接，配置为响应于所述第二节点处电压、所述第二时钟信号端所提供的第二时钟信号的控制，将所述第二时钟信号写入至所述第三节点，以及响应于所述第一节点处电压的控制，将所述第二电源端提供的第二工作电压写入至所述第三节点；
所述信号输出电路，与所述第一电源端、所述第二电源端耦接，配置为响应于所述第一节点处电压的控制将所述第一工作电压写入至所述信号输出端，以及响应于所述第三节点处电压的控制将所述第二工作电压写入至所述信号输出端。
在一些实施例中，所述信号写入电路包括：第一晶体管，所述第一控制电路包括：第二晶体管和第三晶体管，所述第二控制电路包括：第四晶体管、第五晶体管、第六晶体管和第一电容，所述信号输出电路包括：第七晶体管、第八晶体管和第二电容；
所述第一晶体管的控制极与所述第一时钟信号端耦接，所述第一晶体管的第一极与所述信号输入端耦接，所述第一晶体管的第二极与所述第一节点耦接；
所述第二晶体管的控制极与所述第一节点耦接，所述第二晶体管的第一极与所述第一时钟信号端耦接，所述第二晶体管的第二极与所述第二节点耦接；
所述第三晶体管的控制极与所述第一时钟信号端耦接，所述第三晶体管的第一极与所述第一电源端耦接，所述第三晶体管的第二极与所述第二节点耦接；
所述第四晶体管的控制极与所述第二节点耦接，所述第四晶体管的第一极与所述第二时钟信号端耦接，所述第四晶体管的第二极与所述第五晶体管的第一极耦接；
所述第五晶体管的控制极与所述第二时钟信号端耦接，所述第五晶体管的第二极与所述第三节点耦接；
所述第六晶体管的控制极与所述第一节点耦接，所述第六晶体管的第一极与所述第二电源端耦接，所述第六晶体管的第二极与所述第三节点耦接；
所述第一电容的第一端与所述第二节点耦接，所述第一电容的第二端与所述第四晶体管的第二极耦接；
所述第七晶体管的控制极与所述第三节点耦接，所述第七晶体管的第一极与所述第二电源端耦接，所述第七晶体管的第二极与所述信号输出端耦接；
所述第八晶体管的控制极与所述第一节点耦接，所述第八晶体管的第一极与所述第一电源端耦接，所述第八晶体管的第二极与所述信号输出端耦接；
所述第二电容的第一端与所述第三节点耦接，所述第三电容的第二端与所述第二电源端耦接。
在一些实施例中，所述第二移位寄存器还包括：降噪电路；
所述降噪电路，与所述第一节点、所述第二节点、所述第二电源端、所述第二时钟信号端耦接，配置为响应于所述第二时钟信号和所述第二节点处电压的控制，对所述第一节点处的电压进行降噪处理。
在一些实施例中，所述降噪电路包括：第九晶体管、第十晶体管和第三电容；
所述第九晶体管的控制极与所述第二节点耦接，所述第九晶体管的第一极与所述第二电源端耦接，所述第九晶体管的第二极与所述第十晶体管的第一极耦接；
所述第十晶体管的控制极与所述第二晶体管信号端耦接，所述第十晶体管的第二极与所述第一节点耦接；
所述第三电容的第一端与所述第一节点耦接，所述第三电容的第二端与所述第二时钟信号端耦接。
在一些实施例中，在所述有效输出电路中的所述第一移位寄存器具有与所述倍频控制电路中的第二移位寄存器相同的电路结构。
在一些实施例中，在所述有效输出电路中，位于第一级的第一移位寄存器的第一信号输入端和第二信号输入端为同一信号输入端。
在一些实施例中，在所述有效输出电路中，位于第一级的第一移位寄存器的第一信号输入端和第二信号输入端为不同信号输入端；
位于第一级的第一移位寄存器配置有第二开关电路和第三开关电路；
所述第二开关电路，设置在所述信号写入电路与所述第一信号输入端之间，且与所述第二信号输入端耦接，配置为响应于所述第二信号输入端所提供的信号的控制，来控制所述信号写入电路与所述第一信号输入端之间的通断；
所述第三开关电路，设置在所述信号写入电路与所述第二信号输入端之间，且与所述第一信号输入端耦接，配置为响应于所述第一信号输入端所提供的信号的控制，来控制所述信号写入电路与所述第二信号输入端之间的通断。
在一些实施例中，所述第二开关电路包括：第十二晶体管，所述第三开关电路包括：第十三晶体管；
所述第十二晶体管的控制极与所述第二信号输入端耦接，所述第十二晶体管的第一极与所述第一信号输入端耦接，所述第十二晶体管的第二极与所述信号写入电路耦接；
所述第十三晶体管的控制极与所述第一信号输入端耦接，所述第十三晶体管的第一极与所述第二信号输入端耦接，所述第十三晶体管的第二极与所述信号写入电路耦接。
在一些实施例中，在所述倍频控制电路中，位于第一级的第二移位寄存器配置有第一开关电路，所述第一开关电路设置在所述信号输出电路与所述第二电源端之间且与第一开关控制端耦接，配置为响应于所述第一开关控制端所提供第一开关控制信号的控制，来控制所述信号输出电路与所述第二电源端之间的通断。
在一些实施例中，所述第一开关电路包括：第十一晶体管；
所述第十一晶体管的控制极与第一开关控制端耦接，所述第十一晶体管的第一极与所述第二电源端耦接，所述第十一晶体管的第二极与所述信号输出电路耦接。
在一些实施例中，在所述倍频控制电路中，位于第一级的第二移位寄存器配置有第一开关电路，所述第一开关电路设置在所述第二控制电路与所述第二时钟信号端之间，配置为响应于所述第一开关控制端所提供第一开关控制信号的控制，来控制所述第二控制电路与所述第二时钟信号端之间的通断。
在一些实施例中，所述第一开关电路包括：第十一晶体管；
所述第十一晶体管的控制极与第一开关控制端耦接，所述第十一晶体管的第一极与所述第二时钟信号端耦接，所述第十一晶体管的第二极与所述第二控制电路耦接。
在一些实施例中，在所述倍频控制电路中，位于第一级的第二移位寄存器配置有第一开关电路，所述第一开关电路设置在所述信号写入电路与所述信号输入端之间且与第一开关控制端耦接，配置为响应于所述第一开关控制端所提供第一开关控制信号的控制，来控制所述信号写入电路与所述信号输入端之间的通断。
在一些实施例中，所述第一开关电路包括：第十一晶体管；
所述第十一晶体管的控制极与第一开关控制端耦接，所述第十一晶体管的第一极与所述信号输入端耦接，所述第十一晶体管的第二极与所述信号写入电路耦接。
在一些实施例中，在所述倍频控制电路中，位于第一级的第二移位寄存器配置有第一供电电路；
所述第一供电电路与所述信号写入电路、所述第一开关电路、所述第一电源端和第二开关控制端耦接，配置响应于所述第二开关控制端所提供的所述第二开关控制信号的控制，向所述信号写入电路写入所述第一工作电压。
在一些实施例中，所述第一供电电路包括：第十四晶体管；
所述第十四晶体管的控制极与所述第二开关控制端耦接，所述第十四晶体管的第一极与所述第一电源端耦接，所述第十四晶体管的第二极与所述信号写入电路和所述第一开关电路耦接。
在一些实施例中，在所述倍频控制电路中，位于第一级的第二移位寄存器配置有第二供电电路；
所述第二供电电路与所述第一电源端、位于第一级的第二移位寄存器配的信号输出端和第二开关控制端耦接，配置为响应于所述第二开关控制端所提供的所述第二开关控制信号的控制，向所述第二移位寄存器的信号输出端写入所述第一工作电压。
在一些实施例中，所述第二供电电路包括：第十五晶体管；
所述第十五晶体管的控制极与所述第二开关控制端耦接，所述第十五晶体管的第一极与所述第一电源端耦接，所述第十五晶体管的第二极与位于第一级的第二移位寄存器配的信号输出端耦接。
在一些实施例中，还包括：反相电路，所述反相电路的输入端与所述第一开关控制端耦接，所述反相电路的输出端与所述第二开关控制端耦接。
第二方面，本公开实施例还提供了一种显示基板，包括：第一方面提供的栅极驱动电路和位于显示区域内的多条栅线；
所述栅线与所述栅极驱动电路内对应的一个第一移位寄存器的信号输出端耦接。
第三方面，本公开实施例还提供了一种显示装置，包括：第一方面提供的显示基板和与所述显示基板相对设置的对置基板。
第四方面，本公开实施例还提供了一种栅极驱动方法，基于第一方面提供的栅极驱动电路，所述栅极驱动方法包括：
响应于所述输出控制信号，所述有效输出电路中的各级移位寄存器依次输出扫描信号，所述倍频控制电路经过预设时长后向所述有效输出电路中位于第一级的第一移位寄存器的所述第二信号输入端提供倍频控制信号；
响应于所述倍频控制信号，所述有效输出电路中的各级移位寄存器依次输出扫描信号。
附图说明
图1为本公开实施例提供的一种栅极驱动电路的电路结构示意图；
图2a为本公开实施例提供的另一种栅极驱动电路的电路结构示意图；
图2b为图2a所示栅极驱动电路的一种工作时序图；
图3为本公开实施例提供的一种第二移位寄存器的电路结构示意图；
图4为图3所示第二移位寄存器的一种电路结构示意图；
图5为图4所示第二移位寄存器的一种工作时序图；
图6a为本公开实施例中位于第一级的第二移位寄存器的一种电路结构示意图；
图6b为基于图6a所示位于第一级的第二移位寄存器的一种可选电路结构示意图；
图7a为本公开实施例中位于第一级的第二移位寄存器的另一种电路结构示意图；
图7b为基于图7a所示位于第一级的第二移位寄存器的一种可选电路结构示意图；
图8为本公开实施例中位于第一级的第二移位寄存器的又一种电路结构示意图；
图9为本公开实施例中位于第一级的第二移位寄存器的再一种电路结构示意图；
图10为本公开实施例中位于第一级的第二移位寄存器的再一种电路结构示意图；
图11为本公开实施例中位于第一级的第二移位寄存器的再一种电路结构示意图；
图12a为本公开实施例中位于第一级的第一移位寄存器的一种电路结构示意图；
图12b为基于图12a所示位于第一级的第一移位寄存器的一种可选电路结构示意图；
图13为本公开实施例提供的一种栅极驱动方法的方法流程图。
具体实施方式
为使本领域的技术人员更好地理解本公开的技术方案，下面结合附图对本公开提供的一种栅极驱动电路、显示基板、显示装置和栅极驱动方法进行详细描述。
在相关技术中，栅极驱动电路配置一条输出控制信号线(一般为帧起始信号线，用于提供帧起始信号)，该输出控制信号线与栅极驱动电路中位于第一级的移位寄存器耦接，用于控制位于第一级的移位寄存器输出扫描信号，位于栅极驱动电路中的其他级的移位寄存器会依次输出扫描信号。其中，栅极驱动电路中各级移位寄存器所输出扫描信号的频率等于输出控制信号线中所提供的输出控制信号的频率。示例性地，输出控制信号所提供的输出控制信号的频率为k，在相关技术中所涉及栅极驱动电路中各级移位寄存器所输出扫描信号的频率也为k。
由于为输出控制信号线提供信号的外部芯片的能力有限，使得输出控制信号线中加载的输出控制信号的频率有限，从而导致栅极驱动电路中各级移位寄存器所输出扫描信号的频率有限，对于一些需要高频率PWM信号的应用场景(例如，显示静态二维码，若PWM信号过低，则会导致明显闪烁，二维码难以被精准识别)，相关技术中涉及的栅极驱动电路无法满足高频输出需求。
为解决相关技术中存在的至少之一的技术问题，本公开技术方案提供了一种栅极驱动电路、显示基板、显示装置和栅极驱动方法。
图1为本公开实施例提供的一种栅极驱动电路的电路结构示意图，如图1所示，该一种栅极驱动电路包括：倍频控制电路1和有效输出电路2；其中，有效输出电路2包括：若干个级联的第一移位寄存器A_1、A_2…A_n，其中n为整数；有效输出电路2中位于第一级的第一移位寄存器配置A_1有第一信号输入端INPUT和第二信号输入端INPUT’，第一信号输入端INPUT与输出控制信号线耦接，第二信号输入端INPUT’与倍频控制电路1耦接，有效输出电路2中除位于第一级的第一移位寄存器之外的其他第一移位寄存器A_2…A_n均配置有第一级联信号输入端INPUT，其他第一移位寄存器的第一级联信号输入端INPUT与各自所对应前一级的第一移位寄存器的信号输出端OUT耦接。另外，每一个第一移位寄存器A_1、A_2…A_n的信号输出端OUT耦接显示区域内的对应一条栅线GATE_1、GATE_2…GATE_n，用于向对应的栅线GATE_1、GATE_2…GATE_n提供扫描信号。需要说明的是，在本公开实施例中，第一信号输入端INPUT和第一级联信号输入端INPUT等同，均为第一移位寄存器的一个信号输入端。
倍频控制电路1与输出控制信号线耦接，配置为响应于输出控制信号线STV所提供的输出控制信号的控制，从接收到输出控制信号开始经过预设时长后向第二信号输入端INPUT’提供倍频控制信号。
位于第一级的第一移位寄存器A_1，配置为响应于输出控制信号的控制输出扫描信号，以及响应于倍频控制信号的控制输出扫描信号。对于其他级的第一移位寄存器，响应于位于自身的上一级的移位寄存器输出扫描信号的控制，自身输出扫描信号。对于整个有效输出电路2而言，在第一级的第一移位寄存器A_1的第一信号输入端INPUT或第二信号输入端INPUT’接收到脉冲后，有效输出电路2中各级第一移位寄存器A_1、A_2…A_n会依次输出扫描信号。
在本公开实施例中，输出控制信号线STV可以为帧起始信号线，也可以为根据实际需要所设置的其他信号线。本公开实施例中以输出控制信号线STV为帧起始信号线为例，进行示例性描述。针对该栅极驱动电路，配置有2条时钟信号线CLK和CLKB，用于为栅极驱动电路中的移位寄存器提供时钟信号。
以输出控制信号线STV提供的输出控制信号包含1个脉冲为例，本公开实施例提供的栅极确定电路的工作过程如下：响应于输出控制信号，有效输出电路2中的各级移位寄存器依次输出扫描信号，且每个扫描信号均包含1个脉冲；与此同时，倍频控制电路1经过预设时长后向有效输出电路2中位于第一级的第一移位寄存器A_1的第二信号输入端INPUT’提供倍频控制信号，输出控制信号包含1个脉冲；响应于倍频控制信号，有效输出电路2中的各级第一移位寄存器A_1、A_2…A_n依次输出扫描信号，且每个扫描信号均包含1个脉冲。
其中，“预设时长”的大小可根据实际需要来进行设计。以有效输出电路2中的某一个第一移位寄存器为例，该第一移位寄存器连续所输出2个脉冲之间的延时为“预设时长”。
由上述内容可见，虽然输出控制信号仅提供了1个脉冲，但是有效输出电路2中的各级移位寄存器均会输出2个脉冲。基于相同原理，当输出控制信号提供了K个脉冲时，则栅极驱动电路中的各级第一移位寄存器可输出2K个脉冲。由此可见，本公开实施例提供的栅极驱动电路可以实现倍频输出，即提升了栅极驱动电路所输出扫描的频率上限，能有效避免因PWM信号频率过低而导致OLED出现肉眼可识别的闪烁。
本公开实施例中，倍频控制电路1具有延时输出功能，对于倍频控制电路1的具体电路结构，本公开的技术方案不作限定。本公开实施例中的有效输出电路2可等同于相关技术中的栅极驱动电路，其能够向显示面板中的栅线提供扫描信号，对于有效输出电路2(以及第一移位寄存器)的具体电路结构，本公开的技术方案也不作限定。
图2a为本公开实施例提供的另一种栅极驱动电路的电路结构示意图，图2b为图2a所示栅极驱动电路的一种工作时序图；如图2a和图2b所示，图2a所示栅极驱动电路为基于图1所示栅极驱动电路的一种更为具体的可选实施方案，其中倍频控制电路1包括：若干个级联的第二移位寄存器B_1、B_2…B_m，m为整数；倍频控制电路1中位于第一级的第二移位寄存器配置有第三信号输入端INPUT，第三信号输入端INPUT与输出控制信号线STV耦接；倍频控制电路1中除位于第一级的第二移位寄存器B_1之外的其他第二移位寄存器B_2…B_m均配置有第二级联信号输入端INPUT，其他第二移位寄存器B_2…B_m的第二级联信号输入端INPUT与各自所对应前一级的第二移位寄存器的信号输出端OUT耦接；倍频控制电路1中位于最后一级的第二移位寄存器B_m的信号输出端OUT与第二信号输入端INPUT’耦接。
此时，倍频控制电路1作为一个仿制(Dummy)的栅极驱动电路，该栅极驱动电路中的各第二移位寄存器B_1、B_2…B_m具有级联关系，但是不会向显示区域中的栅线提供扫描信号。倍频控制电路1基于栅极驱动电路中级联的第二移位寄存器B_1、B_2…B_m的信号传递工作过程，实现对接收到的输出控制信号进行延迟输出(作为倍频控制信号进行输出)。
在实际应用中，可根据“预设时长”以及相邻两级第二移位寄存器输出脉冲信号的时间差来设计倍频控制电路1内所包含的第二移位寄存器的数量m。示例性地，预设时长时间为T,相邻两级第二移位寄存器输出脉冲信号的时间为t，则倍频控制电路1内所包含的第二移位寄存器的数量为T/t。
在图2b所示工作时序中，OUT(B_m)表示第m级的第二移位寄存器B_m的信号输出端，OUT(A_n)表示第n级的第一移位寄存器A_n的信号输出端。
需要说明的是，本公开实施例对第二移位寄存器的电路结构不作限定，第二移位寄存器可采用现有任意结构的移位寄存器，下面将结合附图进行示例性描述。
图3为本公开实施例提供的一种第二移位寄存器的电路结构示意图，如图3所示，该第二移位寄存器包括：信号写入电路101、第一控制电路102、第二控制电路103和信号输出电路104；信号写入电路101、第一控制电路102、第二控制电路103和信号输出电路104四者耦接于第一节点N1，第一控制电路102和第二控制电路103两者耦接于第二节点N2，第二控制电路103和信号输出电路104两者耦接于第三节点N3。
其中，信号写入电路101与对应的信号输入端INPUT和第一时钟信号端CK耦接，配置为响应于第一时钟信号端CK提供的第一时钟信号的控制，将对应的信号输入端所提供的信号写入至第一节点N1。
第一控制电路102与第一电源端、第一时钟信号端CK耦接，配置为响应于第一时钟信号的控制，将第一电源端提供的第一工作电压写入至第二节点N2，以及响应于第一节点N1处电压的控制，将第一时钟信号写入至第二节点N2。
第二控制电路103与第二电源端、第二时钟信号端CKB耦接，配置为响应于第二节点N2处电压、第二时钟信号端CKB所提供的第二时钟信号的控制，将第二时钟信号写入至第三节点N3，以及响应于第一节点N1处电压的控制，将第二电源端提供的第二工作电压写入至第三节点N3。
信号输出电路104与第一电源端、第二电源端耦接，配置为响应于第一节点N1处电压的控制将第一工作电压写入至信号输出端OUT，以及响应于第三节点N3处电压的控制将第二工作电压写入至信号输出端OUT。
在一些实施例中，第二移位寄存器还包括：降噪电路；降噪电路与第一节点N1、第二节点N2、第二电源端、第二时钟信号端CKB耦接，配置为响应于第二时钟信号和第二节点N2处电压的控制，对第一节点N1处的电压进行降噪处理。
图4为图3所示第二移位寄存器的一种电路结构示意图，如图4所示，图4所示第二移位寄存器为基于图3所示第二移位寄存器的一种可选实施方案。
在一些实施例中，信号写入电路101包括：第一晶体管M1，第一控制电路102包括：第二晶体管M2和第三晶体管M3，第二控制电路103包括：第四晶体管M4、第五晶体管M5、第六晶体管M6和第一电容C1，信号输出电路104包括：第七晶体管M7、第八晶体管M8和第二电容C2。
第一晶体管M1的控制极与第一时钟信号端CK耦接，第一晶体管M1的第一极与信号输入端INPUT耦接，第一晶体管M1的第二极与第一节点N1耦接。
第二晶体管M2的控制极与第一节点N1耦接，第二晶体管M2的第一极与第一时钟信号端CK耦接，第二晶体管M2的第二极与第二节点N2耦接。
第三晶体管M3的控制极与第一时钟信号端CK耦接，第三晶体管M3的第一极与第一电源端耦接，第三晶体管M3的第二极与第二节点N2耦接。
第四晶体管M4的控制极与第二节点N2耦接，第四晶体管M4的第一极与第二时钟信号端CKB耦接，第四晶体管M4的第二极与第五晶体管M5的第一极耦接。
第五晶体管M5的控制极与第二时钟信号端CKB耦接，第五晶体管M5的第二极与第三节点N3耦接。
第六晶体管M6的控制极与第一节点N1耦接，第六晶体管M6的第一极与第二电源端耦接，第六晶体管M6的第二极与第三节点N3耦接。
第一电容C1的第一端与第二节点N2耦接，第一电容C1的第二端与第四晶体管M4的第二极耦接。
第七晶体管M7的控制极与第三节点N3耦接，第七晶体管M7的第一极与第二电源端耦接，第七晶体管M7的第二极与信号输出端OUT耦接。
第八晶体管M8的控制极与第一节点N1耦接，第八晶体管M8的第一极与第一电源端耦接，第八晶体管M8的第二极与信号输出端OUT耦接。
第二电容C2的第一端与第三节点耦接，第二电容C2的第二端与第一电源端耦接。
在一些实施例中，降噪电路包括：第九晶体管M9、第十晶体管M10和第三电容C3。
第九晶体管M9的控制极与第二节点N2耦接，第九晶体管M9的第一极与第二电源端耦接，第九晶体管M9的第二极与第十晶体管M10的第一极耦接。
第十晶体管M10的控制极与第二晶体管M2信号端耦接，第十晶体管M10的第二极与第一节点N1耦接。
第三电容C3的第一端与第一节点N1耦接，第三电容C3的第二端与第二时钟信号端CKB耦接。
在本公开实施例中，所涉及的各个晶体管可分别独立选自多晶硅薄膜晶体管、非晶硅薄膜晶体管、氧化物薄膜晶体管以及有机薄膜晶体管中的一种。在本公开实施例中涉及到的“控制极”具体是指晶体管的栅极，“第一极”具体是指晶体管的源极，相应的“第二极”具体是指晶体管的漏极。当然，本领域的技术人员应该知晓的是，该“第一极”与“第二极”可进行互换。
另外，晶体管可以划分为N型晶体管和P型晶体管，本公开中的各晶体管可分别独立选自N型晶体管或P型晶体管；在下述实施例中将以像素单元中的全部晶体管均为P型晶体管为例进行示例性描述，此时第二移位寄存器中的晶体管可采用相同的制备工艺得以同时制备。相应地，第一电源端提供的第一工作电压为低电平电压VGL，第二电源端提供的第二工作电压为高电平电压VGH。下面将结合附图来对图4所示第二移位寄存器的工作过程进行详细描述。
图5为图4所示第二移位寄存器的工作时序图，如图5所示，该第二移位寄存器工作过程包括如下阶段：
第一阶段t1，第一时钟信号端CK提供的第一时钟信号处于低电平状态，第二时钟信号端CKB提供的第二时钟信号处于高电平状态，第三信号输入端INPUT提供的信号处于高电平状态。此时，第一晶体管M1、第三晶体管M3、第四晶体管M4和第九晶体管M9处于导通状态，第二晶体管M2、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8和第十晶体管M10处于截止状态。
具体地，由于第一时钟信号处于低电平状态，因此第一晶体管M1和第三晶体管M3均导通，第三信号输入端INPUT提供处于高电平状态的信号通过第一晶体管M1写入至第一节点N1，第一工作电压VGL通过第三晶体管M3写入至第二节点N2，第一节点N1处于高电平状态，第二节点N2处于低电平状态。
由于第一节点N1处于高电平状态，因此第六晶体管M6和第八晶体管M8截止。由于第二节点N2处于低电平状态，因此第四晶体管M4和第九晶体管M9处于导通状态，处于高电平状态的第二时钟信号通过第四晶体管M4写入至第四节点N4，第二工作电压VGH通过第九晶体管M9写入至第五节点N5。此时，第一电容C1的第一端处于低电平状态，第一电容C1的第二端处于高电平状态。
由于第二时钟信号处于高电平状态，因此第五晶体管M5和第十晶体管M10截止。又由于第五晶体管M5和第六晶体管M6均截止，因此第三节点N3处于浮接(floating)状态，第三节点N3处电压维持之前的高电平状态，第七晶体管M7截止。
由于第七晶体管M7和第八晶体管M8均截止，信号输出端OUT处于floating状态，信号输出端OUT处电压维持之前的低电平状态。
第二阶段t2，第一时钟信号端CK提供的第一时钟信号处于高电平状态，第二时钟信号端CKB提供的第二时钟信号处于低电平状态，第三信号输入端INPUT提供的信号处于低电平状态。此时，第四晶体管M4、第五晶体管M5、第七晶体管M7和第九晶体管M9和第十晶体管M10处于导通状态，第一晶体管M1、第二晶体管M2、第三晶体管M3、第六晶体管M6、第八晶体管M8处于截止状态。
具体地，由于第一时钟信号处于高电平状态，因此第一晶体管M1和第三晶体管M3均截止。由于第二时钟信号处于低电平状态，因此第五晶体管M5和第十晶体管M10导通，此时第二工作电压VGH通过第九晶体管M9、第十晶体管M10写入至第一节点N1，以维持第一节点N1处于高电平状态，实现对第一节点N1的降噪处理，第二晶体管M2和第八晶体管M8维持截止状态。此时第三电容C3的第一端处于高电平状态，第三电容C3的第二端处于低电平状态。
与此同时，由于处于低电平状态的第二时钟信号通过第四晶体管M4写入至第四节点N4，第四节点N4处电压由高电平状态变为低电平状态，由于第一电容C1的第一端处于floating状态，在第一电容C1的自举作用下，第二节点N2处的电压被下拉至更低状态水平。
由于第五晶体管M5导通，因此处于低电平状态的第二时钟信号通过第四晶体管M4、第五晶体管M5写入至第三节点N3，第三节点N3处于低电平状态，第七晶体管M7导通，第二工作电压VGH通过第七晶体管M7写入至信号输出端OUT，信号输出端OUT输出高电平信号。
第三阶段t3，第一时钟信号端CK提供的第一时钟信号处于低电平状态，第二时钟信号端CKB提供的第二时钟信号处于高电平状态，第三信号输入端INPUT提供的信号处于低电平状态。此时，第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第六晶体管M6、第八晶体管M8和第九晶体管M9处于导通状态，第五晶体管M5、第七晶体管M7和第十晶体管M10处于截止状态。
具体地，由于第一时钟信号处于低电平状态，因此第一晶体管M1和第三晶体管M3均导通，第三信号输入端INPUT提供处于低电平状态的信号通过第一晶体管M1写入至第一节点N1，第一工作电压VGL通过第三晶体管M3写入至第二节点N2，第一节点N1处于低电平状态，第二节点N2处于低电平状态。第三电容C3的第一端处于低电平状态，第三电容C3的第二端处于高电平状态。
由于第一节点N1处于低电平状态，因此第六晶体管M6和第八晶体管M8导通。由于第二节点N2处于低电平状态，因此第四晶体管M4和第九晶体管M9处于导通状态，处于高电平状态的第二时钟信号通过第四晶体管M4写入至第四节点N4，第二工作电压VGH通过第九晶体管M9写入至第五节点N5。此时，第一电容C1的第一端处于低电平状态，第一电容C1的第二端处于高电平状态。
由于第二时钟信号处于高电平状态，因此第五晶体管M5和第十晶体管M10截止。又由于第五晶体管M5和第六晶体管M6均截止；第二工作电压VGH通过第六晶体管M6写入至第三节点N3，第三节点N3处于高电平状态。
由于第一节点N1处于低电平状态，第三节点N3处于高电平状态，因此第七晶体管M7截止，第八晶体管M8导通，第一工作电压VGL通过第八晶体管M8写入至信号输出端OUT，信号输出端OUT输出低电平信号。
第四阶段t4，第一时钟信号端CK提供的第一时钟信号处于高电平状态，第二时钟信号端CKB提供的第二时钟信号处于低电平状态，第三信号输入端INPUT提供的信号处于低电平状态。此时，第二晶体管M2、第五晶体管M5、第六晶体管M6、第八晶体管M8和第十晶体管M10处于导通状态，第一晶体管M1、第三晶体管M3、第四晶体管M4、第七晶体管M7和第九晶体管M9处于截止状态。
具体地，由于第一时钟信号处于高电平状态，因此第一晶体管M1和第三晶体管M3均截止。由于第一晶体管M1截止，因此第一节点N1处于浮接状态；又由于第二时钟信号由高电平状态切换至低电平状态，在第三电容C3的自举作用下，第一节点N1处电压被下拉至更低状态，以对第一节点N1进行降噪处理。此时第二晶体管M2、第六晶体管M6和第八晶体管M8均导通。第二工作电压VGH通过第六晶体管M6写入至第三节点N3。
由于第二晶体管M2处于导通状态，因此处于高电平状态的第一时钟信号通过第二晶体管M2写入至第二节点N2，第二节点N2处于高电平状态，第四晶体管M4截止。
由于第二时钟信号处于低电平状态，因此第五晶体管M5、第十晶体管M10处于导通状态，此时第四节点N4处的电压等于第三节点N3处的电压，第五节点N5处的电压等于第一节点N1处的电压，即第四节点N4处电压处于高电平状态，第五节点N5处电压处于低电平状态。
由于第一节点N1处于低电平状态，第三节点N3处于高电平状态，因此第七晶体管M7截止，第八晶体管M8导通，第一工作电压VGL通过第八晶体管M8写入至信号输出端OUT，信号输出端OUT输出低电平信号。
第五阶段t5，第一时钟信号端CK提供的第一时钟信号处于低电平状态，第二时钟信号端CKB提供的第二时钟信号处于高电平状态，第三信号输入端INPUT提供的信号处于低电平状态。此时，第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第六晶体管M6、第八晶体管M8和第九晶体管M9处于导通状态，第五晶体管M5、第七晶体管M7和第十晶体管M10处于截止状态。
具体地，由于第一时钟信号处于低电平状态，因此第一晶体管M1和第三晶体管M3均导通，第三信号输入端INPUT提供处于低电平状态的信号通过第一晶体管M1写入至第一节点N1，第一工作电压VGL通过第三晶体管M3写入至第二节点N2，第一节点N1处于低电平状态，第二节点N2处于低电平状态。第三电容C3的第一端处于低电平状态，第三电容C3的第二端处于高电平状态。
由于第一节点N1处于低电平状态，因此第六晶体管M6和第八晶体管M8导通。由于第二节点N2处于低电平状态，因此第四晶体管M4和第九晶体管M9处于导通状态，处于高电平状态的第二时钟信号通过第四晶体管M4写入至第四节点N4，第二工作电压VGH通过第九晶体管M9写入至第五节点N5。此时，第一电容C1的第一端处于低电平状态，第一电容C1的第二端处于高电平状态。
由于第二时钟信号处于高电平状态，因此第五晶体管M5和第十晶体管M10截止。又由于第五晶体管M5和第六晶体管M6均截止；第二工作电压VGH通过第六晶体管M6写入至第三节点N3，第三节点N3处于高电平状态。
由于第一节点N1处于低电平状态，第三节点N3处于高电平状态，因此第七晶体管M7截止，第八晶体管M8导通，第一工作电压VGL通过第八晶体管M8写入至信号输出端OUT，信号输出端OUT输出低电平信号。
此后交替执行第四阶段t4和第五阶段t5，信号输出端OUT维持输出低电平信号，直至第三信号输入端INPUT提供的信号处于高电平状态，第二移位寄存器工作于下一周期的第一阶段t1。
需要说明的是，图4所示的第二移位寄存器的电路结构仅起到示例性作用，其不会对本公开的技术方案产生限制，本公开中的第二移位寄存器还可以还有其他电路结构，此处不再一一举例。
在一些实施例中，在有效输出电路2中的第一移位寄存器具有与倍频控制电路1中的第二移位寄存器相同的电路结构，此时可以简化整个栅极驱动电路的电路结构设计。
示例性地，位于奇数级的第一/第二移位寄存器的第一时钟信号端CK与时钟信号线CLK耦接，位于偶数级的第一/第二移位寄存器的第二时钟信号端CKB与时钟信号线CLKB耦接。
图6a为本公开实施例中位于第一级的第二移位寄存器的一种电路结构示意图，如图6a所示，图6a所示第二移位寄存器为基于图3所示第二移位寄存器的一种改进。
在一些实施例中，为控制栅极驱动电路的“倍频功能”的开启和关闭，在在倍频控制电路1中，位于第一级的第二移位寄存器B_1配置有第一开关电路106；第一开关电路106设置在位于第一级的第二移位寄存器内信号输出电路104与第二电源端之间，第一开关电路106用于控制信号输出电路104与第二电源端之间的通断。
具体地，当第一开关电路106处于导通状态时，位于第一级的第二移位寄存器内的信号输出电路104与第二电源端之间导通，位于第一级的第二移位寄存器可正常工作，栅极驱动电路的“倍频功能”的开启；当第一开关电路106处于截止状态时，位于第一级的第二移位寄存器B_1内的信号输出电路104与第二电源端之间断路，位于第一级的第二移位寄存器B_1可无法正常工作，栅极驱动电路的“倍频功能”的关闭。
图6b为基于图6a所示位于第一级的第二移位寄存器的一种可选电路结构示意图，如图6b所示，图6b的信号写入电路101、第一控制电路102、第二控制电路103和信号输出电路104的具体电路可采用图4中所示。
需要说明的是，图6b所示情况仅起到示例性作用，在本公开实施例中，信号写入电路101、第一控制电路102、第二控制电路103和信号输出电路104也可以采用其他电路结构，此处不在一一举例。
图7a为本公开实施例中位于第一级的第二移位寄存器的另一种电路结构示意图，如图7a所示，与图6a所示情况不同的是，图7a中的第一开关电路106设置于位于第一级的第二移位寄存器B_1内第二控制电路103与第二时钟信号端CKB之间，第一开关电路106用于控制第二控制电路103与第二时钟信号端CKB之间的通断。
具体地，当第一开关电路106处于导通状态时，位于第一级的第二移位寄存器B_1内的第二控制电路103与第二时钟信号端之间导通，位于第一级的第二移位寄存器B_1可正常工作，栅极驱动电路的“倍频功能”的开启；当第一开关电路106处于截止状态时，位于第一级的第二移位寄存器B_1内的第二控制电路103与第二时钟信号端之间断路，位于第一级的第二移位寄存器B_1可无法正常工作，栅极驱动电路的“倍频功能”的关闭。
图7b为基于图7a所示位于第一级的第二移位寄存器的一种可选电路结构示意图，如图7b所示，图7b的信号写入电路101、第一控制电路102、第二控制电路103和信号输出电路104的具体电路可采用图4中所示。
需要说明的是，图7b所示情况仅起到示例性作用，在本公开实施例中，信号写入电路101、第一控制电路102、第二控制电路103和信号输出电路104也可以采用其他电路结构，此处不在一一举例。
继续参见图6b和图7b所示，在一些实施例中，第一开关电路106包括：第十一晶体管M11。其中，当第一开关电路106设置在信号输出电路104与第二电源端之间时，第十一晶体管M11的控制极与开关控制端SC耦接，第十一晶体管M11的第一极与第二电源端耦接，第十一晶体管M11的第二极与信号输出电路104耦接；当第一开关电路106设置在第二控制电路103与第二时钟信号端CKB之间时，第十一晶体管M11的控制极与开关控制端SC耦接，第十一晶体管M11的第一极与第二时钟信号端CKB耦接，第十一晶体管M11的第二极与第二控制电路103耦接。
需要说明的是，图7b中仅示例给出了第一开关电路106(第十一晶体管M11)设置于第二时钟信号端与第四晶体管M4的第一极之间的情况，当然第一开关电路106(第十一晶体管M11)也可以设置于第二时钟信号端与第五晶体管M5的控制极之间。
图8为本公开实施例中位于第一级的第二移位寄存器的又一种电路结构示意图，如图8所示，与图6a～图7b所示情况不同，图8所示情况中，第一开关电路106设置在信号写入电路101与信号输入端INPUT之间，第一开关电路106配置为响应于第一开关控制端SC所提供第一开关控制信号的控制，来控制信号写入电路101与信号输入端INPUT之间的通断。
具体地，当第一开关电路106处于导通状态时，位于第一级的第二移位寄存器B_1内的信号写入电路101与信号输入端INPUT之间导通，位于第一级的第二移位寄存器B_1可正常工作，栅极驱动电路的“倍频功能”的开启；当第一开关电路106处于截止状态时，位于第一级的第二移位寄存器B_1内的信号写入电路101与信号输入端INPUT之间断路，位于第一级的第二移位寄存器B_1可无法正常工作，栅极驱动电路的“倍频功能”的关闭。
在一些实施例中，第一开关电路106包括：第十一晶体管M11，第十一晶体管M11的控制极与第一开关控制端SC耦接，第十一晶体管M11的第一极与信号输入端INPUT耦接，第十一晶体管M11的第二极与信号写入电路101耦接。
在信号写入电路101与信号输入端INPUT之间断路时，信号写入电路101上用于与信号输入端INPUT进行耦接的一端N6会处于浮接状态(floating)并容易受到外界干扰而使得电压产生偏移，当信号写入电路101上用于与信号输入端INPUT进行耦接的一端N6电压偏移至高电平状态时，就会导致位于第一级的第二移位寄存器产生误输出，后面各级第二移位寄存器也会产生误输出，从而导致栅极驱动电路的“倍频功能”异常开启。
为解决栅极驱动电路的“倍频功能”异常开启的技术问题，本公开实施例提供了相应的解决方案。图9为本公开实施例中位于第一级的第二移位寄存器的再一种电路结构示意图，与图8所示情况不同，图9所示情况中在倍频控制电路内位于第一级的第二移位寄存器配置有第一供电电路107，第一供电电路107与信号写入电路101、第一开关电路106、第一电源端和第二开关控制端SCB耦接，第一供电电路107配置为响应于第二开关控制端SCB所提供的第二开关控制信号的控制向信号写入电路101写入第一工作电压。
在本公开实施例中，在第一开关电路106控制信号写入电路101与信号输入端INPUT之间断路时，可通过第二开关控制信号来控制第一供电电路107进行工作。具体地，第一供电电路107将第一工作电压写入至信号写入电路101上用于与信号输入端INPUT进行耦接的一端N6以维持该端的电压稳定，从而能避免栅极驱动电路的“倍频功能”异常开启。
参见图9所示，在一些实施例中，第一供电电路107包括：第十四晶体管M14，第十四晶体管M14的控制极与第二开关控制端SCB耦接，第十四晶体管M14的第一极与第一电源端耦接，第十四晶体管M14的第二极与信号写入电路101和第一开关电路106耦接。
图8和图9内的信号写入电路101、第一控制电路102、第二控制电路103和信号输出电路104的具体电路可采用图4中所示。
图10为本公开实施例提供的另一种第二移位寄存器的电路结构示意图，如图10所示，在一些实施例中，在倍频控制电路1中，位于第一级的第二移位寄存器配置有第一开关电路106和第二供电电路109。对于第一开关电路的具体实施方案可参见前面实施例中的内容(图10中仅示例性画出了第一开关电路106采用图9中所示情况)，此处不再赘述；下面仅对第二供电电路进行详细描述。
其中，第二供电电路109与第一电源端、位于第一级的第二移位寄存器B_1的信号输出端OUT和第二开关控制端SCB耦接，第二供电电路109配置为响应于第二开关控制端SCB所提供的第二开关控制信号的控制向位于第一级的第二移位寄存器B_1的信号输出端OUT写入第一工作电压。
在通过第一开关电路106使得信号输出电路与第二电源端之间的断路(图6a所示第一开关电路106设于信号输出电路与第二电源端之间)、或者使得第二控制电路103与第二时钟信号端之间断路(图7a所示第一开关电路106设于第二控制电路103与第二时钟信号端CKB之间)、或者使得信号写入电路101与信号输入端INPUT之间断路(图8所示第一开关电路106设于信号写入电路101与信号输入端INPUT之间)时，可通过第二开关控制信号控制第二供电电路109向相连的第二移位寄存器的信号输出端OUT写入第一工作电压，以对位于第一级的第二移位寄存器B_1的信号输出端OUT进行降噪处理，从而能避免栅极驱动电路的“倍频功能”异常开启。
在一些实施例中，第二供电电路109包括：第十五晶体管M15；第十五晶体管M15的控制极与第二开关控制端SCB耦接，第十五晶体管M15的第一极与第一电源端耦接，第十五晶体管M15的第二极与位于第一级的第二移位寄存器B_1的信号输出端OUT耦接。
图11为本公开实施例中位于第一级的第二移位寄存器的再一种电路结构示意图，如图11所示，与图9和图10中所示情况不同，图11所示位于第一级的第二移位寄存器B_1同时配置有第一供电电路107(包括第十四晶体管M14)和第二供电电路109(包括第十五晶体管M15)。
在一些实施例中，栅极驱动电路还包括：反相电路108，反相电路108的输入端与第一开关控制端SC耦接，反相电路108的输出端与第二开关控制端SCB耦接，反相电路108配置为对输入端的信号进行反相处理。具体地，反相电路108能够对第一开关控制端SC所提供的第一开关控制信号进行反相处理，从而得到第二开关控制信号。此时，对于两个不同的开关控制端SC、SCB，仅需外部芯片提供一个开关控制信号即可。
在一些实施例中，在有效输出电路2中，位于第一级的第一移位寄存器A_1的第一信号输入端INPUT和第二信号输入端INPUT’为同一信号输入端，即位于第一级的第一移位寄存器A_1配置有一个信号输入端，该信号输入端同时与输出控制信号端和倍频控制电路1用于输出倍频控制信号的信号输出端OUT耦接。
图12a为本公开实施例中位于第一级的第一移位寄存器的一种电路结构示意图，如图12a所示，在一些实施例中，位于第一级的第一移位寄存器A_1的第一信号输入端INPUT和第二信号输入端INPUT’为不同信号输入端；位于第一级的第一移位寄存器A_1还包括：第二开关电路110和第三开关电路111。
其中，第二开关电路110设置在位于第一级的第一移位寄存器内信号写入电路101与第一信号输入端INPUT之间，且与第二信号输入端INPUT’耦接，第二开关电路110配置为响应于第二信号输入端INPUT’所提供的信号的控制，来控制信号写入电路101与第一信号输入端INPUT之间的通断。
第三开关电路111设置在位于第一级的第一移位寄存器A_1内信号写入电路101与第二信号输入端INPUT’之间，且与第一信号输入端INPUT耦接，第三开关电路111配置为响应于第一信号输入端INPUT所提供的信号的控制，来控制信号写入电路101与第二信号输入端INPUT’之间的通断。
在一些实施例中，第二开关电路110包括：第十二晶体管M12，第三开关电路111包括：第十三晶体管M14。其中，第十二晶体管M12的控制极与第二信号输入端INPUT’耦接，第十二晶体管M12的第一极与第一信号输入端INPUT耦接，第十二晶体管M12的第二极与信号写入电路101耦接；第十三晶体管M14的控制极与第一信号输入端INPUT耦接，第十三晶体管M14的第一极与第二信号输入端INPUT’耦接，第十三晶体管M14的第二极与信号写入电路101耦接。
图12b为基于图12a所示位于第一级的第一移位寄存器的一种可选电路结构示意图，如图12b所示，图12b的信号写入电路101、第一控制电路102、第二控制电路103和信号输出电路104的具体电路可采用图4中所示。
需要说明的是，图12b所示情况仅起到示例性作用，在本公开实施例中，信号写入电路101、第一控制电路102、第二控制电路103和信号输出电路104也可以采用其他电路结构，此处不在一一举例。
本公开实施例还提供了一种显示基板，该显示基板包括上述实施例提供的栅极驱动电路和位于显示区域内的多条栅线；栅线与栅极驱动电路内对应的一个第一移位寄存器的信号输出端耦接，对于该栅极驱动电路的具体描述，可参见前面实施例中内容，此处不再赘述。
本公开实施例还提供了一种显示装置，包括上述实施例提供的显示基板和与显示基板相对设置的对置基板，对于该显示基板的具体描述，可参见前面实施例中内容，此处不再赘述。
其中，显示装置可以为电子纸、液晶显示面板、LED面板、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
图13为本公开实施例提供的一种栅极驱动方法的方法流程图，如图13所示，该栅极驱动方法基于上述实施例所提供的栅极驱动电路，该栅极驱动方法包括：
步骤S1、响应于输出控制信号，有效输出电路中的各级移位寄存器依次输出扫描信号，倍频控制电路经过预设时长后向有效输出电路中位于第一级的第一移位寄存器的第二信号输入端提供倍频控制信号。
步骤S2、响应于倍频控制信号，有效输出电路中的各级移位寄存器依次输出扫描信号。
对于步骤S1和步骤S2的具体描述，可参见前面实施例中相应内容，此处不再赘述。
本公开的技术方案通过在有效输出电路的基础上设置倍频控制电路，倍频控制电路可从接收到输出控制信号开始经过预设时长后向第二信号输入端提供倍频控制信号，使得有效输出电路可实现倍频输出，即提升了栅极驱动电路所输出扫描的频率上限，能有效避免因PWM信号频率过低而导致OLED出现肉眼可识别的闪烁。
可以理解的是，以上实施方式仅仅是为了说明本公开的原理而采用的示例性实施方式，然而本公开并不局限于此。对于本领域内的普通技术人员而言，在不脱离本公开的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本公开的保护范围。

Claims (16)

1.一种栅极驱动电路，其中，包括：倍频控制电路和有效输出电路，所述有效输出电路包括：若干个级联的第一移位寄存器，所述有效输出电路中位于第一级的第一移位寄存器配置有第一信号输入端和第二信号输入端，所述第一信号输入端与输出控制信号线耦接，所述第二信号输入端与所述倍频控制电路耦接，所述有效输出电路中除位于第一级的第一移位寄存器之外的其他第一移位寄存器均配置有第一级联信号输入端，其他第一移位寄存器的第一级联信号输入端与各自所对应前一级的第一移位寄存器的信号输出端耦接；
所述倍频控制电路，与所述输出控制信号线耦接，配置为响应于所述输出控制信号线所提供的输出控制信号的控制，从接收到所述输出控制信号开始经过预设时长后向所述第二信号输入端提供倍频控制信号；
位于第一级的第一移位寄存器，配置为响应于所述输出控制信号的控制输出扫描信号，以及响应于所述倍频控制信号的控制输出扫描信号；
所述倍频控制电路包括：若干个级联的第二移位寄存器；
所述倍频控制电路中位于第一级的第二移位寄存器配置有第三信号输入端，所述第三信号输入端与所述输出控制信号线耦接；
所述倍频控制电路中除位于第一级的第二移位寄存器之外的其他第二移位寄存器均配置有第二级联信号输入端，其他第二移位寄存器的第二级联信号输入端与各自所对应前一级的第二移位寄存器的信号输出端耦接；
所述倍频控制电路中位于最后一级的第二移位寄存器的信号输出端与所述第二信号输入端耦接；
在所述倍频控制电路中，所述第二移位寄存器包括：信号写入电路、第一控制电路、第二控制电路和信号输出电路；
所述信号写入电路、所述第一控制电路、所述第二控制电路和所述信号输出电路四者耦接于第一节点，所述第一控制电路和所述第二控制电路两者耦接于第二节点，所述第二控制电路和所述信号输出电路两者耦接于第三节点；
所述信号写入电路，与对应的信号输入端和第一时钟信号端耦接，配置为响应于所述第一时钟信号端提供的第一时钟信号的控制，将对应的信号输入端所提供的信号写入至所述第一节点；
所述第一控制电路，与第一电源端、所述第一时钟信号端耦接，配置为响应于所述第一时钟信号的控制，将所述第一电源端提供的第一工作电压写入至所述第二节点，以及响应于所述第一节点处电压的控制，将所述第一时钟信号写入至所述第二节点；
所述第二控制电路，与第二电源端、第二时钟信号端耦接，配置为响应于所述第二节点处电压、所述第二时钟信号端所提供的第二时钟信号的控制，将所述第二时钟信号写入至所述第三节点，以及响应于所述第一节点处电压的控制，将所述第二电源端提供的第二工作电压写入至所述第三节点；
所述信号输出电路，与所述第一电源端、所述第二电源端耦接，配置为响应于所述第一节点处电压的控制将所述第一工作电压写入至所述信号输出端，以及响应于所述第三节点处电压的控制将所述第二工作电压写入至所述信号输出端；
在所述倍频控制电路中，位于第一级的第二移位寄存器配置有第一开关电路，所述第一开关电路设置在所述信号写入电路与所述信号输入端之间且与第一开关控制端耦接，配置为响应于所述第一开关控制端所提供第一开关控制信号的控制，来控制所述信号写入电路与所述信号输入端之间的通断；
在所述倍频控制电路中，位于第一级的第二移位寄存器配置有第一供电电路；所述第一供电电路与所述信号写入电路、所述第一开关电路、所述第一电源端和第二开关控制端耦接，配置为响应于所述第二开关控制端所提供的第二开关控制信号的控制，向所述信号写入电路写入所述第一工作电压。
2.根据权利要求1所述的栅极驱动电路，其中，所述信号写入电路包括：第一晶体管，所述第一控制电路包括：第二晶体管和第三晶体管，所述第二控制电路包括：第四晶体管、第五晶体管、第六晶体管和第一电容，所述信号输出电路包括：第七晶体管、第八晶体管和第二电容；
所述第一晶体管的控制极与所述第一时钟信号端耦接，所述第一晶体管的第一极与所述信号输入端耦接，所述第一晶体管的第二极与所述第一节点耦接；
所述第二晶体管的控制极与所述第一节点耦接，所述第二晶体管的第一极与所述第一时钟信号端耦接，所述第二晶体管的第二极与所述第二节点耦接；
所述第三晶体管的控制极与所述第一时钟信号端耦接，所述第三晶体管的第一极与所述第一电源端耦接，所述第三晶体管的第二极与所述第二节点耦接；
所述第四晶体管的控制极与所述第二节点耦接，所述第四晶体管的第一极与所述第二时钟信号端耦接，所述第四晶体管的第二极与所述第五晶体管的第一极耦接；
所述第五晶体管的控制极与所述第二时钟信号端耦接，所述第五晶体管的第二极与所述第三节点耦接；
所述第六晶体管的控制极与所述第一节点耦接，所述第六晶体管的第一极与所述第二电源端耦接，所述第六晶体管的第二极与所述第三节点耦接；
所述第一电容的第一端与所述第二节点耦接，所述第一电容的第二端与所述第四晶体管的第二极耦接；
所述第七晶体管的控制极与所述第三节点耦接，所述第七晶体管的第一极与所述第二电源端耦接，所述第七晶体管的第二极与所述信号输出端耦接；
所述第八晶体管的控制极与所述第一节点耦接，所述第八晶体管的第一极与所述第一电源端耦接，所述第八晶体管的第二极与所述信号输出端耦接；
所述第二电容的第一端与所述第三节点耦接，所述第二电容的第二端与所述第二电源端耦接。
3.根据权利要求1所述的栅极驱动电路，其中，所述第二移位寄存器还包括：降噪电路；
所述降噪电路，与所述第一节点、所述第二节点、所述第二电源端、所述第二时钟信号端耦接，配置为响应于所述第二时钟信号和所述第二节点处电压的控制，对所述第一节点处的电压进行降噪处理。
4.根据权利要求3所述的栅极驱动电路，其中，所述降噪电路包括：第九晶体管、第十晶体管和第三电容；
所述第九晶体管的控制极与所述第二节点耦接，所述第九晶体管的第一极与所述第二电源端耦接，所述第九晶体管的第二极与所述第十晶体管的第一极耦接；
所述第十晶体管的控制极与所述第二时钟信号端耦接，所述第十晶体管的第二极与所述第一节点耦接；
所述第三电容的第一端与所述第一节点耦接，所述第三电容的第二端与所述第二时钟信号端耦接。
5.根据权利要求4所述的栅极驱动电路，其中，在所述有效输出电路中的所述第一移位寄存器具有与所述倍频控制电路中的第二移位寄存器相同的电路结构。
6.根据权利要求5所述的栅极驱动电路，其中，在所述有效输出电路中，位于第一级的第一移位寄存器的第一信号输入端和第二信号输入端为同一信号输入端。
7.根据权利要求5所述的栅极驱动电路，其中，在所述有效输出电路中，位于第一级的第一移位寄存器的第一信号输入端和第二信号输入端为不同信号输入端；
位于第一级的第一移位寄存器配置有第二开关电路和第三开关电路；
所述第二开关电路，设置在所述信号写入电路与所述第一信号输入端之间，且与所述第二信号输入端耦接，配置为响应于所述第二信号输入端所提供的信号的控制，来控制所述信号写入电路与所述第一信号输入端之间的通断；
所述第三开关电路，设置在所述信号写入电路与所述第二信号输入端之间，且与所述第一信号输入端耦接，配置为响应于所述第一信号输入端所提供的信号的控制，来控制所述信号写入电路与所述第二信号输入端之间的通断。
8.根据权利要求7所述的栅极驱动电路，其中，所述第二开关电路包括：第十二晶体管，所述第三开关电路包括：第十三晶体管；
所述第十二晶体管的控制极与所述第二信号输入端耦接，所述第十二晶体管的第一极与所述第一信号输入端耦接，所述第十二晶体管的第二极与所述信号写入电路耦接；
所述第十三晶体管的控制极与所述第一信号输入端耦接，所述第十三晶体管的第一极与所述第二信号输入端耦接，所述第十三晶体管的第二极与所述信号写入电路耦接。
9.根据权利要求1所述的栅极驱动电路，其中，所述第一开关电路包括：第十一晶体管；
所述第十一晶体管的控制极与第一开关控制端耦接，所述第十一晶体管的第一极与所述信号输入端耦接，所述第十一晶体管的第二极与所述信号写入电路耦接。
10.根据权利要求1所述的栅极驱动电路，其中，所述第一供电电路包括：第十四晶体管；
所述第十四晶体管的控制极与所述第二开关控制端耦接，所述第十四晶体管的第一极与所述第一电源端耦接，所述第十四晶体管的第二极与所述信号写入电路和所述第一开关电路耦接。
11.根据权利要求10所述的栅极驱动电路，其中，在所述倍频控制电路中，位于第一级的第二移位寄存器配置有第二供电电路；
所述第二供电电路与所述第一电源端、位于第一级的第二移位寄存器配的信号输出端和第二开关控制端耦接，配置为响应于所述第二开关控制端所提供的第二开关控制信号的控制，向所述第二移位寄存器的信号输出端写入所述第一工作电压。
12.根据权利要求11所述的栅极驱动电路，其中，所述第二供电电路包括：第十五晶体管；
所述第十五晶体管的控制极与所述第二开关控制端耦接，所述第十五晶体管的第一极与所述第一电源端耦接，所述第十五晶体管的第二极与位于第一级的第二移位寄存器配的信号输出端耦接。
13.根据权利要求12所述的栅极驱动电路，其中，还包括：反相电路，所述反相电路的输入端与所述第一开关控制端耦接，所述反相电路的输出端与所述第二开关控制端耦接。
14.一种显示基板，其中，包括：如上述权利要求1-13中任一所述的栅极驱动电路和位于显示区域内的多条栅线；
所述栅线与所述栅极驱动电路内对应的一个第一移位寄存器的信号输出端耦接。
15.一种显示装置，其中，包括：如上述权利要求14所述的显示基板和与所述显示基板相对设置的对置基板。
16.一种栅极驱动方法，其中，基于上述权利要求1-13中任一所述的栅极驱动电路，所述栅极驱动方法包括：
响应于所述输出控制信号，所述有效输出电路中的各级移位寄存器依次输出扫描信号，所述倍频控制电路经过预设时长后向所述有效输出电路中位于第一级的第一移位寄存器的所述第二信号输入端提供倍频控制信号；
响应于所述倍频控制信号，所述有效输出电路中的各级移位寄存器依次输出扫描信号。
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