CN109626323A - 超导集成电路 - Google Patents

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Abstract

本申请公开了超导集成电路。该集成电路，包括：一个第一层，其中该第一层是一个第一介电层；一个沉积在该第一层上的约瑟夫逊结；一个第二层，其中，该第二层是基板和第二介电层中的至少一个；以及沉积在该第二层上的一个第二约瑟夫逊结，其中该第一介电层沉积在该第二层上。

Description

超导集成电路
本申请的原专利申请是国际申请日2010年2月25日、国际申请号PCT/US2010/025403的国际申请于2011年8月25日进入国家阶段的申请号为201080009224.9、发明名称为“用于制造超导集成电路的***及方法”，并且本申请是申请日为2010年2月25日、申请号为201610448381.9、发明名称为“用于制造超导集成电路的***及方法”的分案申请的分案申请，其全部内容结合于此作为参考。
相关申请的交叉引用
本申请根据美国专利法35U.S.C.119(e)要求于2009年2月27日提交的名称为“Systems and Methods for Fabrication of Superconducting Integrated Circuits”的美国临时专利申请序列号61/156,377的权益，该专利申请通过引用以其全文结合在此。
背景技术
技术领域
本***及方法涉及制造用于超导应用的集成电路。
量子计算的途径
存在几种通用的途径来设计及运行量子计算机。这种途径之一是量子计算的“电路模型”。在这种途径中，通过多个逻辑门序列对量子位起作用，这些逻辑门序列是一种算法的经过编译后的表示。已有大量研究工作集中于开发具有足够相干性的量子位，以形成电路模型量子计算机的基本元件。
量子计算的另一个途径涉及将多个耦合的量子***的一个***的自然物理演算用作一个计算***。这种途径并不利用量子门与量子电路。取而代之的是，该计算***可以始于一个已知的具有一个容易达到的基态的初始哈密尔顿算子、并且被可控制地引导到一个最终的哈密尔顿算子，其基态即代表对于问题的答案。这种途径典型地不需要很长的量子位相干时间而且可以比电路模型更加稳健。此类途径的实例包括绝热量子计算与量子退火。
量子处理器
可以使用量子处理器(如超导量子处理器)进行量子计算。超导量子处理器可以包括一个超导集成电路，该电路包括多个量子位以及多个相关联的局部偏置器件，例如两个或更多个超导量子位。在美国专利7,533,068、美国专利公开2008-0176750、美国专利公开2009-0121215、以及PCT专利申请序列号PCT/US2009/037984中描述了可以根据本***及方法制造的示例性超导量子处理器的进一步的细节和实施方案。
超导量子位
超导量子位是可以包括在一个超导集成电路之中的一类超导量子器件。根据用于对信息进行编码的物理特性，超导量子位可以被分为几个类别。例如，它们可以被分为电荷、通量与相位器件。电荷器件以该器件的电荷状态来存储和处理信息。通量器件以与通过该器件的某个部分的磁通量相关的一个变量来存储和处理信息。相位器件以与该相位器件的两个区域之间的超导相位差相关的一个变量来存储和处理信息。近来已经开发出使用电荷、通量与相位自由度中的两种或更多种的混合器件。
超导集成电路可以包括单通量量子(SFQ)器件。例如，在美国专利公开2008-0215850中讨论了SFQ器件与超导量子位的集成。
超导处理器
计算机处理器可以采取超导处理器的形式，其中在传统意义上，超导处理器可能不是量子处理器。例如，超导处理器的一些实施方案可能不集中在量子效果(如量子隧穿、叠加、以及纠缠)上，而是通过强调不同的原理(如像控制经典计算机处理器的运行的那些原理)来运行。然而，实施此类超导的“经典”处理器可能仍具有某些优点。由于它们的自然物理特性，超导经典处理器也许能够比非超导处理器具有更高的切换速度以及更短的计算时间，并且因此在超导经典处理器上解决某些问题是更加实用的。本***及方法特别适用于制造超导量子处理器和超导经典处理器两者。
集成电路制造
常规地，现有技术水平的半导体制造设施仍未进行过超导集成电路的制造。这可能是由于以下事实：用在超导集成电路中的一些材料会污染这些半导体设施。例如，可以在超导电路中将金用作电阻器，但是金会污染用来在半导体设施中生产CMOS晶片的制造工具。因此，还处理CMOS晶片的工具不用来处理包含金的超导集成电路。
典型地已经在多种研究环境中进行了超导体制造，其中可以将标准行业惯例优化而用于超导电路生产。经常用传统地用于制造半导体芯片或集成电路的工具来制造超导集成电路。由于超导电路的独特问题，不是所有的半导体工艺和技术都必然地可转移到超导体芯片制造上。将半导体工艺和技术转变以用于超导体芯片及电路制造常常要求变动和精细的调整。此类变动及调整典型地是不明显的而且可能要求大量的实验。半导体行业面临很多不一定与超导行业有关的问题和难题。同样地，困扰超导行业的问题和难题往往在标准半导体制造中较少或并未造成担忧。
例如，在至少一些实现方式中，铌和氧化铝约瑟夫逊结不能够在没有使氧化铝层降解的实质性危险的情况下暴露于比160或200摄氏度高很多的温度下。因此，如果约瑟夫逊结是沉积在超导集成电路的基板上，那么在400摄氏度左右的半导体行业标准温度下不能完成后续地沉积在该电路内的任何介电层(如二氧化硅)。半导体行业在如此高温下沉积二氧化硅以实现高质量、低缺陷的介电层。二氧化硅的低温沉积会导致电介质内存在大量缺陷。在超导集成电路的运行过程中，此类缺陷会被视为噪音。超导芯片内的任何杂质都可能导致噪音，这些噪音会使这些单独的器件的(如超导量子位)以及超导芯片整体的功能性受损或退化。由于对量子计算机的运行而言噪音是人们担忧的一个重大方面，因此应当进行测量以尽可能地减少介电噪音。同样，铌(选择这种材料更多地是因为其高的超导临界温度而非其制造适应性)不会很好地对通孔进行自然填充。这会导致超导集成电路的布线层之间接触不良。插塞曾被认为是一种用来避免以铌填充高深宽比孔的这些问题的方式，但是不幸的是使用插塞技术可能导致铌污染半导体设施。进一步地，磁噪音典型地是人们在超导量子位的产生中所担忧的一个主要方面，但是对于许多半导体芯片应用而言它可能很少或并未引起担忧。
蚀刻
根据由光致抗蚀剂或其他掩模技术来描绘的、所希望的式样，蚀刻去除了例如基板层、介电层、电绝缘层和/或金属层。两种主要的蚀刻技术是湿式化学蚀刻以及干式化学蚀刻。
湿式化学蚀刻或“湿式蚀刻”典型地是通过将晶片浸没在一种腐蚀性浴(如酸浴)中而实现的。总体而言，蚀刻溶液被容纳在聚丙烯的、温度受控的浴中。这些浴通常在蚀刻台的后部配备有一种环形的抽压联合通风***亦或一种槽式排气装置。竖直层流通风橱典型地用于为蚀刻浴的顶表面供应均匀过滤的、无颗粒的空气。
由于其更好地控制蚀刻过程并降低污染水平的能力，通常采用干式化学蚀刻或“干式蚀刻”。干式蚀刻通过使用多种气体来有效地蚀刻所希望的层，或者通过如使用一种化学反应活性的气体进行化学反应亦或通过使用例如氩原子的物理轰击(如等离子体蚀刻)。
等离子体蚀刻***已经得到了发展，它能够有效地蚀刻例如硅、二氧化硅、氮化硅、铝、钽、钽化合物、铬、钨、金、以及许多其他材料。通常使用两种类型的等离子体蚀刻反应器***：筒形反应器***和平行板反应器***。这两种反应器类型按相同的原理运行并且主要仅在配置上不同。典型的反应器包括通常由铝、玻璃、或石英制成的真空反应室。射频或微波能量源(总体称为RF能量源)用于激发用作蚀刻剂的、基于氟或基于氯的气体。晶片被加载到该室中，一个泵对该室进行抽空，并且引入反应物气体。RF能量将该气体离子化并且形成蚀刻等离子体，该等离子体与这些晶片进行反应以形成挥发性产物，这些挥发性产物被泵送出去。
物理蚀刻工艺采用物理轰击。例如，氩气原子可以用于物理地轰击一个有待蚀刻的层，并且一个真空泵***用于去除脱位的材料。溅射蚀刻是一种涉及离子碰撞与能量传递的物理技术。有待蚀刻的晶片被附接到一个辉光放电电路中的负极，或“靶”上。正的氩离子对晶片表面进行轰击，这导致表面原子的脱位。能量由一个RF能量源提供。离子束蚀刻与研磨是物理蚀刻工艺，该工艺使用一束低能离子来使材料脱离原位。该离子束是从一种离子化的气体(例如，氩气或氩气/氧气)或等离子体中提取出的、由一个放电过程产生的。
反应性离子蚀刻(RIE)是化学与物理蚀刻的一种组合。在RIE过程中，将一个晶片放入一个室中，该室具有化学反应性气体(例如，CF4、CCl4以及许多其他气体)的氛围并处于低压下。一个放电过程用几百电子伏的能量产生一种离子等离子体。这些离子竖直地打击晶片表面，在那里它们进行反应以形成挥发性物质，这些物质由低压线上真空***(lowpressure in-line vacuum system)去除。
简要说明
至少一个实施方案可以被概括为一种超导电路，该超导电路包括：一个约瑟夫逊结，该约瑟夫逊结具有一个由一种在一个第一临界温度或以下超导的第一材料形成的第一电极、一个由该在该第一临界温度或以下超导的第一材料形成的第二电极、以及***在该第一以及第二电极之间以便将该第一电极与该第二电极分离开的一个电绝缘层；一个第一超导电流通路，该第一电流通路由一种在一个第二临界温度或以下超导的第二材料组成，其中该第二材料具有一个小于大约1.0的磁通量噪音系数并且该第一超导电流通路联接到该第一电极上；以及一个第二超导电流通路，该第二电流通路由一种在一个临界温度或以下超导的材料组成，其中该材料具有一个小于大约1.0的磁通量噪音系数并且该第二超导电流通路联接到该第二电极上。该第二材料可以包括选自下组的至少一种材料，该组由以下各项组成：锌、锡、以及铅。组成该第二超导电流通路的材料可以是该第二材料。可替代地，组成该第二超导电流通路的材料可以是一种第三材料，该第三材料在一个第三临界温度或以下超导并且具有一个小于大约1.0的磁通量噪音系数。例如，该第三材料可以包括选自下组的至少一种材料，该组由以下各项组成：锌、锡、以及铅。在一些实施方案中，该超导电路可以包括一个基板，该基板承载该约瑟夫逊结、该第一超导电流通路、以及该第二超导电流通路，其中该基板包括选自下组的至少一种材料，该组由硅以及蓝宝石组成。该第一以及第二超导电流通路可以电镀地联接在一起以便形成一个由该约瑟夫逊结中断的封闭超导回路。该第一以及第二电极可以是由铌组成并且该电绝缘层可以是由至少一层氧化铝组成。
至少一个实施方案可以被概括为一种集成电路，该集成电路包括：一个基板；一个由该基板承载的金属层，其中该金属层包括在一个临界温度或以下超导的至少一条电流通路；一个由该金属层承载的、平面化的第一介电层；以及一个由该平面化的第一介电层承载的约瑟夫逊结，其中该约瑟夫逊结是由一个第一电极、一个第二电极、以及***在该第一以及第二电极之间的电绝缘层组成，并且其中该第一以及第二电极各自由一种在一个临界温度或以下超导的材料形成。在一些实施方案中，该集成电路可以包括一个直接承载在该平面化的第一介电层上的第二介电层，其中该约瑟夫逊结直接承载在该第二介电层上。该至少一条电流通路可以是由选自下组的至少一种材料组成，该组由以下各项组成：铌、铝、锌、锡、以及铅。在一些实施方案中，该集成电路可以包括：一个由该约瑟夫逊结承载的第二介电层；以及一个由该第二介电层承载的第二金属层，其中该第二金属层包括至少一个在一个临界温度或以下超导的电流通路。在一些实施方案中，该集成电路可以包括一个超导通孔，该超导通孔超导地将来自该第二金属层的至少一条电流通路与该约瑟夫逊结的第一电极电联接，其中该超导通孔包括一个延伸通过该第二介电层的孔，该孔至少部分地填充有一种在一个临界温度或以下是超导的材料。该超导通孔可以具有小于1微米的宽度和/或大于0.7:1的深度宽度比。在一些实施方案中，该集成电路可以包括一个超导通孔，该超导通孔超导地将来自该第二金属层的至少一条电流通路与来自该第一金属层的至少一条电流通路电联接，其中该超导通孔包括一个延伸通过该第一以及第二介电层两者的孔，并且其中该孔是至少部分地由一种在一个临界温度或以下是超导的材料填充的。该超导通孔可以具有小于1微米的宽度和/或大于0.7:1的深度宽度比。
在一些实施方案中，该集成电路可以包括一个电阻器。该电阻器可以包括铂。该电阻器可以由该平面化的第一介电层承载。该电阻器可以导热地联接到该基板上。在一些实施方案中，该集成电路可以包括一个导热地联接到该电阻器上的鳍片。
至少一个实施方案可以被概括为一种用于制造约瑟夫逊结的方法，该方法包括：沉积一个第一介电层；将该第一介电层的一个表面平面化；在该第一介电层的该平面化的表面上的至少一部分上沉积一个在一个临界温度或以下超导的第一电极；在该第一电极的至少一部分上形成一个电绝缘层；并且在该电绝缘层的至少一部分上沉积一个在该临界温度或以下超导的第二电极。在一些实施方案中，该方法可以包括在该第一介电层的平面化的表面的至少一部分上沉积一个第二介电层。可以在一个高于大约200摄氏度的温度下沉积该第一介电层。在一些实施方案中，该方法可以包括：在该第二电极的至少一部分上沉积一个额外的介电层；将该额外的介电层的一个表面平面化；在该额外的介电层中形成一个孔以便暴露该第二电极的至少一部分；以及用一种在该临界温度或以下超导的材料来至少部分地填充该额外的介电层中的孔。在该额外的介电层内形成一个孔可以包括形成一个具有小于1微米的宽度和/或大于0.7:1的深度宽度比的孔。
至少一个实施方案可以被概括为一种超导集成电路，该超导集成电路包括：一个基板；一个由该基板承载的电阻器；一个由该基板承载的第一三层，其中该第一三层包括一个在一个临界温度或以下超导的第一电极、一个在一个临界温度或以下超导的第二电极、以及一个***在该第一与第二电极之间的第一电绝缘层，其中该第一三层的第一电极电联接到该电阻器上；以及一个由该基板承载的第二三层，其中该第二三层包括一个在一个临界温度或以下超导的第三电极、一个在一个临界温度或以下超导的第四电极、以及一个***在该第三与第四电极之间的第二电绝缘层，并且其中该第二三层的第三电极电联接到该电阻器上。该电阻器可以包括铂。在一些实施方案中，该超导集成电路可以包括：一个由该基板承载的介电层，其中该介电层覆盖该电阻器的至少一部分；一个通过该介电层形成的第一通孔，其中该第一三层的第一电极通过该第一通孔电联接到该电阻器上；以及一个通过该介电层形成的第二通孔，其中该第二三层的第三电极通过该第二通孔电联接到该电阻器上。在一些实施方案中，该超导集成电路可以包括一个由该基板承载的介电层，其中该介电层未覆盖该电阻器的至少一部分，并且其中该第一以及第三电极各自与该电阻器形成一种对应的带状接触。
至少一个实施方案可以被概括为一种用于制造超导集成电路的方法，该方法包括：沉积一个在一个临界温度或以下超导的第一层材料；于该在一个临界温度或以下超导的第一层材料的至少一部分上形成一个电绝缘体层；在该电绝缘体层的至少一部分上沉积一个在一个临界温度或以下超导的第二层材料；于在该临界温度或以下超导的第二层材料的至少一部分上沉积一个硬掩模；在该硬掩模的一个区域上沉积一种光致抗蚀剂，其中该硬掩模的一个第一部分是由该光致抗蚀剂覆盖的并且该硬掩模的一个第二部分未被该光致抗蚀剂覆盖；去除该硬掩模的第二部分以形成被该硬掩模的第一部分覆盖的、该在一个临界温度或以下超导的第二层材料的一个第一部分以及未被该硬掩模覆盖的、该在一个临界温度或以下超导的第二层材料的一个第二部分；去除该光致抗蚀剂；并且去除该在一个临界温度或以下超导的第二层材料的第二部分。去除该硬掩模的第二部分可以包括通过一种显微光刻工艺进行蚀刻。去除该光致抗蚀剂可以包括通过一种湿式蚀刻工艺进行蚀刻。去除该在一个临界温度或以下超导的第二层材料的第二部分可以包括通过一种氩气等离子体工艺进行蚀刻。去除该在一个临界温度或以下超导的第二层材料的第二部分可以包括通过一种反应性离子蚀刻工艺进行蚀刻。在该临界温度或以下超导的第一以及第二层材料中的至少一种可以包括铌。在一些实施方案中，该方法可以包括在集成电路的至少一部分上沉积一个帽。在一些实施方案中，硬掩模可以包括氮化硅，并且该方法可以包括在沉积该光致抗蚀剂之前将氮化硅暴露于一种氧气等离子体。
在一些实施方案中，该方法可以包括沉积一个介电层；将该介电层的一个表面平面化；在该介电层内形成一个孔，其中该孔的宽度小于大约1微米和/或该孔的深度宽度比大于大约0.7:1；并且用一种在一个临界温度或以下超导的材料来至少部分地填充该孔。在该介电层中形成一个孔可以包括形成一个具有小于大约0.5微米的宽度的孔。该介电层可以覆盖该在一个临界温度或以下超导的第二层材料的第一部分的至少一部分，在该介电层中形成一个孔可以暴露该在一个临界温度或以下超导的第二层材料的第一部分的至少一部分，并且至少部分地填充该孔可以提供与该在一个临界温度或以下超导的第二层材料的第一部分的一种电连接。于该在一个临界温度或以下超导的第一层材料的至少一部分上形成一个电绝缘体层可以包括：于该在一个临界温度或以下超导的第一层材料的至少一部分上沉积一个金属层；并且将该金属层暴露于氧气。在一些实施方案中，该方法可以包括去除该硬掩模的第一部分。去除该硬掩模的第一部分可以包括通过一种反应性离子蚀刻工艺进行蚀刻。
至少一个实施方案可以被概括为一种用于制造超导集成电路的方法，该超导集成电路包括一个约瑟夫逊结，该约瑟夫逊结具有一个第一超导电极以及一个第二超导电极，该方法包括：沉积该约瑟夫逊结的第一电极，其中该第一电极在一个临界温度或以下超导；在该第一电极的至少一部分上形成一个电绝缘层；在该电绝缘层的至少一部分上沉积该约瑟夫逊结的第二电极，其中该第二电极在一个临界温度或以下超导；在该第二超导电极上沉积一种光致抗蚀剂；将该光致抗蚀剂施加掩模并显影以产生该第二超导电极的、未被该光致抗蚀剂覆盖的一个区域；去除该第二超导电极的、未被该光致抗蚀剂覆盖的区域；去除该光致抗蚀剂；在该约瑟夫逊结上沉积一个介电层；将该介电层的一个表面平面化；形成一个具有小于大约1微米和/或大于0.7:1的深度宽度比的孔，其中该孔暴露了该第二超导电极的至少一部分；并且在该介电层的至少一部分上沉积一个导电层，该导电层包括一种在一个临界温度或以下超导的材料，其中该导电层的一部分至少部分地填充该孔并且与该约瑟夫逊结的第二超导电极建立电连通。该第一以及第二超导电极中的至少一个可以是由一种包括选自下组的至少一种金属的材料形成，该组由以下各项组成：铌、铝、锌、锡、以及铅。在该第一超导电极的至少一部分上形成一个电绝缘层可以包括：在该第一超导电极的至少一部分上沉积一个金属层；并且将该金属层暴露于氧气。去除该第二超导电极的、未由该光致抗蚀剂覆盖的区域可以包括通过一种氩气等离子体工艺进行蚀刻。去除该光致抗蚀剂可以包括通过一种湿式蚀刻工艺进行蚀刻。
至少一个实施方案可以被概括为一种超导集成电路，该超导集成电路包括：一个具有被蚀刻部分的基板；一个电阻器；在一个临界温度或以下超导的材料的一个与该电阻器电联接的第一部分；以及一个在一个临界温度或以下超导的材料的一个与该电阻器电联接的第二部分；其中该电阻器位于该基板的被蚀刻部分内并且在超导材料的该第一以及第二部分均超导的温度下该电阻器是电阻性的。该电阻器可以包括铂。
至少一个实施方案可以被概括为一种用于制造超导集成电路的方法，该方法包括：形成一种铂电阻器；并且形成一个三层，该三层包括两层在一个临界温度和以下超导的材料以及***在这两层材料之间的一个电绝缘层，其中该三层通过至少一个带状接触部直接电联接到该电阻器上。该方法可以包括一个导热地联接到该电阻器上的鳍片。
至少一个实施方案可以被概括为一种超导集成电路，该超导集成电路包括：一个第一层，其中该第一层是一个第一介电层；一个承载在该第一层上的约瑟夫逊结；一个第二层；以及一个承载在该第二层上的第二约瑟夫逊结，其中该第一介电层是由该第二层承载。该第二层可以是一个基板。可替代地，该第二层可以是一个第二介电层。该第一约瑟夫逊结可以包括一种第一材料并且该第二约瑟夫逊结可以包括一种与该第一材料不同的第二材料。该第一以及第二约瑟夫逊结中的至少一个可以是一个单通量量子电路的部件。该第一以及第二约瑟夫逊结中的至少一个可以是一个超导量子位的部件。
至少一个实施方案可以被概括为一种超导集成电路，该超导集成电路包括：一个第一层，其中该第一层是一个第一介电层；一个承载在该第一介电层上的第一电阻器；一个第二层；以及一个承载在该第二层上的第二电阻器，其中该第一介电层是由该第二层承载。该第二层可以是一个第二介电层。该第二层可以是一个基板。该第一以及第二电阻器中的至少一个可以是由铂组成。在一些实施方案中，该超导集成电路可以包括一种导热连接，该连接在该电阻器与超导集成电路的一个基板之间提供热连通。
至少一个实施方案可以被概括为一种用于制造超导集成电路的方法，该方法包括：沉积一个第一导电层，该第一导电层包括一种在一个临界温度或以下超导的材料；沉积一个介电层；在该介电层内形成一个具有小于大约1微米的宽度和/或大于0.7:1的深度宽度比的孔；并且在该介电层的至少一部分上沉积一个第二导电层，该第二导电层包括一种在一个临界温度或以下超导的材料，其中该第二导电层的一部分至少部分地填充该孔。该方法可以包括将该介电层平面化。形成一个孔可以包括在该介电层中将该孔形成为具有小于0.5微米的宽度。
至少一个实施方案可以被概括为一种用于沉积超导电流通路的方法，该方法包括：沉积一个具有一个表面的介电层；在该介电层的表面中蚀刻一个沟槽；沉积一种在一个临界温度或以下超导的材料，其中该材料的一个第一部分是承载在该介电层的表面上并且一个第二部分沉积在该沟槽内；并且将承载在该介电层的表面上的材料抛光。在一个临界温度或以下超导的材料可以是由选自下组的至少一种材料组成的，该组由以下各项组成：铌、铝、锌、锡、以及铅。
附图简要说明
在这些附图中，相同的参考号标识相似的元件或者动作。附图中元件的尺寸和相对位置不一定是按比例绘制的。例如，不同元件的形状以及角度不一定按比例绘制，并且这些元件中的一些被任意地放大和定位以提高附图的易读性。另外，所绘出的这些元件的特定形状并非旨在传递与这些特定元件的实际形状有关的任何信息，而只是为了方便在图中识别而选取的。
图1是一个芯片块的俯视图，该芯片块包括在总芯片块区域的一部分上分布的一个超导集成电路以及多个金属填充物结构以使总芯片块区域上金属的总体密度更均匀。
图2是一种示例性量子器件的示意图。
图3是另一种示例性量子器件的示意图。
图4是一个集成电路的截面图。
图5A、图5B、图5C、图5D、图5E以及图5F是一个超导集成电路在制造过程的不同阶段的截面展示。
图5G是一个流程图，展示了一种制造方法，用于根据所展示的一个实施方案来生产图5A至图5F中所展示的这些结构。
图6A、图6B、图6C、图6D以及图6E是一个超导集成电路在制造过程的不同阶段的截面图。
图6F是根据所展示的一个实施方案的集成电路的截面图，该集成电路具有一个电阻器以及一个用于散失来自该电阻器的热量的、相关联的鳍片。
图6G是根据所展示的另一个实施方案的集成电路的截面图，该集成电路具有一个电阻器以及一个用于散失来自该电阻器的热量的、相关联的鳍片。
图7A、图7B以及图7C是一个超导集成电路在制造过程的不同阶段的截面图。
图8A以及图8B是一个超导集成电路在制造过程的不同阶段的截面图。
图9A、图9B、图9C、图9D、图9E、图9F以及图9G是一个超导集成电路在制造过程的不同阶段的截面图。
图10是一个流程图，展示了一种制造方法，用于根据所展示的另一个实施方案来生产一种能够超导的结构。
图11是一个流程图，展示了一种制造方法，用于根据所展示的又另一个实施方案来生产一种能够超导的结构。
图12是一个流程图，展示了一种制造方法，用于根据所展示的仍另一个实施方案来生产一种能够超导的结构。
图13A、图13B、图13C以及图13D是一个超导集成电路在制造过程的不同阶段的截面图。
图14是一个流程图，展示了一种制造方法，用于根据所展示的仍另一个实施方案来生产一种能够超导的结构。
具体实施方案
在以下说明中，列举了某些特定的细节以便提供对所披露的不同实施方案的全面理解。但是，相关领域的技术人员将会意识到，多个实施方案可以无需这些具体细节中的一个或多个来实现，或者可以使用其他方法、部件、材料等来实现。在其他实例中，并未详细示出或者说明与超导电路或结构、量子计算机电路或结构和/或冷却***(如蒸发式冷冻机)相关的公知结构，以避免对这些实施方案的不必要的晦涩说明。
除非上下文另有要求，贯穿本说明书及所附权利要求书中，“包括”一词及其多种变体(如“包括了”和“包括着”)将以一种开放式、包含性的意义来进行解释，即作为“包括，但不限于”。
贯穿本说明书提到的“一种实施方案”或“一个实施方案”是指与该实施方案相关联地描述的一个具体的特征、结构或特性被包括在至少一个实施方案中。因此，贯穿本说明书在不同地方出现的短语“在一种实施方案中”或“在一个实施方案中”并不一定全部是指同一个实施方案。此外，这些具体的特征、结构、或特性能够以任何适当的方式结合在一个或者多个实施方案中。
如在本说明书和所附的权利要求书中所使用的，单数形式的“一种”、“一个”以及“该”包括复数对象，除非文中另外明确指明。还应注意，术语“或者”总体上所使用的意义包括“和/或”，除非内容另外明确指明。
如在本说明书以及所附权利要求书中所使用的术语“由……承载”或其变体是指一种结构在至少一些实例中直接地或间接地由另一种结构支撑，例如直接在其表面上，在其表面之上或之下被一个或多个中间层或结构间隔开或者定位在其中。
在此提供的本披露小标题以及摘要只是为了方便起见，而并非解释这些实施方案的范围或含意。
集成电路典型地是在一种称为芯片或芯片块的区域上制造的。在许多实例中，电路元件的密度(即，金属布线的密度)在芯片块区域上是不均匀的。在涉及至少一个平面化阶段的多层电路中，布线密度上的这些不均匀会导致这些不同的层的这个或这些表面的不均匀。对于一个均匀施加的平面化力而言，介电层在平面化过程中的后退(recede)速率可能取决于下方的一层或多层的成分。这就是说，覆盖在金属结构上的介电层部分可能在平面化过程中以与覆盖在另一个介电层上的同一种介电层部分不同的速率后退。例如，当具有直接承载在一个金属层上的一个第一部分以及直接承载在一个第二介电层上的一个第二部分的一个第一介电层被平面化时，所产生的第一介电层的厚度可能是不均匀的。在不同的实施方案中，平面化的表面中的不均匀可以包括深坑、梯级、突起、和/或一种总体的弯曲。这种不均匀会不利地影响后续层的沉积和/或不利地影响集成电路的运行。具体而言，介电层厚度的不均匀会将潜在有害的参数差幅(spreads)引入包括在集成电路中的器件内。在半导体制造实践中，可以通过将集成电路设计为包括填充物金属的空闲(即，在电意义上是不活跃并且未使用的)结构以便改善芯片块区域上的金属布线密度的均匀性来减轻这些不均匀。根据本***及方法，可以将一种类似的途径适配为用在超导集成电路中，其中填充物金属的结构是由一种在一个临界温度以下超导的材料形成，以避免将不想要的热能源和/或磁场引入电路中。
图1是一个芯片块100的俯视图，该芯片块包括在整个芯片块区域的一部分上分布的一个超导集成电路101以及多个金属填充物结构102(仅在图中示出一个以减少混乱)以使金属在整个芯片块区域上的总体密度更均匀。根据本***及方法，每个金属填充物结构102可以是由一种在一个临界温度以下超导的材料(如铌、铝、锌、铅、锡、或超导合金)形成。每个金属填充物结构102与其他金属填充物结构102并且与集成电路101的任何以及所有部件在电意义上隔离开，包括可能将电路101的这些部件连接到芯片块100周界(例如，连接到焊线垫上(未示出))上的任何布线(未示出)。本领域的普通技术人员将认识到，金属填充物结构102也许不能按图1的比例(相对于电路101的元件的尺寸以及芯片块本身的尺寸)进行绘制并且所展示的部件的密度仅用于示例性的目的。在一些实施方案中，金属填充物结构102可以被包括在电路101的区域内并且在其中的多个部件之间(如果有足够大的空间来要求并容纳填充物金属)。本领域的普通技术人员还将认识到，单独的金属填充物结构102可以各自体现任何尺寸和/或形状以便适合于在整个芯片块中的空间限制。在不同的实施方案中，金属填充物结构102可以由不同的距离分离开、和/或以有规律的和/或无规律的图案而被包括在芯片块100的一层或多层内。超导集成电路101可以包括一个超导处理器，如实施超导量子位的超导量子处理器。
本***及方法描述了多个用于制造超导集成电路多材料过程。超导体在一个温度及以下(“临界温度”)是超导的，这个温度是正在使用的具体材料的一种特性。在一些应用中，可能令人希望的是将各自适用于不同目的的不同材料(各自具有不同的临界温度)结合在集成电路内。作为一个实例，超导集成电路可以包括被设计为用于磁力测定和/或温度测定的部件，为此令人希望的是其临界电流高于对电路的其他部件(例如，处理器部件如量子位)的临界电流。作为另一个实例，超导集成电路可以包括由一种第一材料或第一组材料制成的特定部件，该材料比由一种第二材料或第二组材料制成的其他部件产生更少的噪音。
具有仅能够以相对少的(例如，大约一个或两个)精确度比特被编程的量子器件的量子计算机也许不能够很好地适用于解决某些类型的问题。可以实现的精确度比特数典型地受噪音限制，而噪音可能例如在量子器件中引发去相干。因此，有利的是将超导量子处理器以这样一种方式构造以使噪音最小化并且由此将量子处理器能够在计算过程中实现的精确度比特数最大化。减少噪音是一个重要的设计考虑因素，并且超导量子位在噪音存在下运行(除其他事项之外)会限制用以处理数据的精确度比特数。与更传统的半导体器件(如数字微处理器和/或存储器)相比，超导器件(如量子器件)的噪音敏感度基本上更大。在此描述的不同实施方案提供了多个***及方法用于以这样一种方式制造超导电路以便减小影响电路元件的噪音。
磁通量噪音
作用在超导器件上的磁通量噪音可能至少部分地归因于形成该器件的以及形成该器件附近的材料的材料内的磁矩，例如，核磁矩。
计算机***(例如量子计算机***)是由原子形成的。原子包括原子核。原子核可以具有磁矩，而磁矩的强度随原子同位素的不同而不同(参见，例如，Gordy,Walter,William V.Smith,and Ralph F.Trambarulo.Microwave Spectroscopy.New York:JohnWiley and Sons,Inc.,1953的337至344页的表A.2)。这些原子核的磁矩产生磁通量噪音，而磁通量噪音会不利地作用在敏感的计算***或器件上，例如超导器件如超导量子位。
令人高度希望的是降低某些计算***内的磁通量噪音。例如，在包括使用磁场来存储或处理信息的器件的***内，磁通量噪音会损害或降低这些单独器件以及整个计算***的功能性。量子计算机内的超导通量量子位可以通过交换并处理磁通量信号而彼此连通、和/或与其他超导器件连通。因此，包括超导通量量子位的量子计算机内的量子器件会对磁通量噪音的影响高度敏感。
来自一种具体材料的磁通量噪音的幅值可以由一个无量纲的系数F表征，在此称为磁通量噪音系数。该磁通量噪音系数F可以被定义为：
其中该材料包括N种不同的原子同位素，γ0是核磁子，Sj是与第j种同位素相关的核自旋的最大值，γj是与第j种同位素相关的核自旋的磁矩，并且xj是包含第j种同位素的材料的组份分数。磁通量噪音系数F越低，由具体的材料所产生的、来自核磁矩的磁通量噪音就越小。
例如，材料116Sn具有零核自旋并且因此具有零磁通量噪音系数，而115Sn具有Sj＝1/2，γj＝-0.91779γ0并且因此具有0.458895的磁通量噪音系数。这两者的一种等量混合物具有0.229448的磁通量噪音系数。
尽管***内的同位素组成在生产以及制造之后不是原位可调整的，但通过选择具有低磁通量噪音系数F的材料，可以减小来自核磁矩的磁通量噪音。
超导量子器件可以主要由铌制成。例如，超导量子器件可以包括一个由约瑟夫逊结中断的超导铌回路，其中该约瑟夫逊结可以是由两层铌之间的一层氧化铝形成。因其约9.3K的临界温度远在液氦约4.2K的蒸发温度之上，这允许了多种简化的测试程序，所以通常将铌选择为生产超导量子器件的材料。
然而，铌具有一个非常高的磁通量噪音系数值，其中Sj＝9/2并且γj＝6.1659γ0，给出了27.747的磁通量噪音系数。本领域的普通技术人员将认识到，与周期表的大多数其他元素相比这个值是高的。铝，另一种经常用于制造约瑟夫逊结的材料，同样具有一个高的磁通量噪音系数值，其中Sj＝5/2以及γj＝3.6408γ0，给出了9.102的磁通量噪音系数。然而，锌、锡、以及铅全都展示了相对低的核自旋以及核磁矩。对于除68Zn之外的所有同位素而言，锌具有零核自旋，而68Zn具有5/2的自旋以及0.87378γ0的核磁矩。锌的磁通量噪音系数是0.0873。对于除115Sn、117Sn以及119Sn之外的所有同位素而言，锡具有零核自旋，而115Sn、117Sn以及119Sn都具有1/2的自旋以及对应的-0.91779γ0、-0.99982γ0以及-1.04600γ0的核磁矩。锡的磁通量噪音系数是0.0843。对于除207Pb之外的所有同位素而言，铅具有零自旋，而207Pb具有1/2的核自旋以及0.58950γ0的核磁矩。铅的磁通量噪音系数是0.06222。
通过减少量子器件(如量子位结构与联接器结构)内的铌和铝的量，可以减少归因于核自旋的磁通量噪音。尽管从量子器件的结构中完全消除铌可以显著地减小来自核自旋的磁通量噪音，但是为了由两块铌沉积物之间的一层氧化铝生产约瑟夫逊结而开发的技术很好地适用于生产高质量的约瑟夫逊结。因此，可能有益的是，与由氧化铝和铌形成的约瑟夫逊结相结合，用至少一种独特的块材料来构造量子器件，在促成磁通量噪音方面该材料具有更有利的特性。
量子计算机可以采取集成电路的形式，该集成电路包括多个量子器件，如图2中描绘的量子器件200。量子器件200包括一种由约瑟夫逊结202中断的超导材料(块材料)回路201。约瑟夫逊结202可以由一种“三层”工艺制成，该工艺实施多种材料，如铌、铝以及氧化铝。例如，层202a-1、202a-2可以由铌形成并且由铝分离开(或中断)，铝上生长有一个氧化铝的薄层202b。根据本***及方法，超导材料回路201可以由一种与层202a-1、202a-2的材料不同的材料制成。超导材料回路201与层202a-1、202a-2之间的界面形成了对应的超导界面，这些超导界面具有比约瑟夫逊结202的临界电流更大量级的对应的临界电流。超导材料回路201可以例如由锌、锡、铅或任何其他超导材料(包括例如超导合金)制成，这些材料因核自旋造成的磁通量噪音比铌或铝的更低。
本领域的普通技术人员将认识到，图2描绘了一种简单的量子器件，并且可以使用相同的原理制成更加复杂的量子器件。例如，图3示出了一个量子器件300，该器件包括一个由复合约瑟夫逊结中断的超导材料回路301，该复合约瑟夫逊结包括一个第一约瑟夫逊结302以及一个与该第一约瑟夫逊结302并联的第二约瑟夫逊结312。该第一约瑟夫逊结302可以包括一个三层，该三层包括由一个氧化铝薄层302b中断的至少两层铌302a-1、302a-2。该第二约瑟夫逊结312可以包括一个三层，该三层包括由一个氧化铝薄层312b中断的至少两层铌312a-1、312a-2。超导材料回路301与层302a-1、302a-2以及层312a-1、312a-2之间的界面形成了超导界面，这些超导界面具有比约瑟夫逊结302、312的临界电流更大对应量级的对应的临界电流。超导材料回路301可以例如由锌、锡、铅或任何其他超导材料(包括例如超导合金)制成，这些材料的因核自旋造成的磁通量噪音比铌或铝的更低。
以上对图2和图3所描述的相同原理还可以应用在实施为不形成封闭回路的超导电流通路的电路中。例如，一个三层约瑟夫逊结可以包括第一和第二电极以及将这两个电极分离开的一个电绝缘层，这两个电极各自由一种在一个第一临界温度以下是超导的第一材料(例如，铌)形成。该第一电极可以联接到一个由一种第二材料形成的第一超导电流通路上，该第二材料在一个第二临界温度以下是超导的并且具有小于大约1.0的磁通量系数。该第二电极可以联接到一个由该第二材料亦或一种第三材料形成的第二超导电流通路上，该第三材料在一个第三临界温度以下是超导的并且具有小于大约1.0的磁通量系数。该第一以及第二超导电流通路可以联接到一起以便形成一个由该约瑟夫逊结中断的封闭超导回路(例如，201、301)，或者该第一以及第二超导电流通路可以不联接到一起，这样使得该约瑟夫逊结只是中断一个由该第一以及第二超导电流通路定义的、在其他情况下是连续的电流通路。
平面化
传统地，如图4所示，超导集成电路400可以结合有沉积在一个基板410上的一个三层约瑟夫逊结420，其中基板410可以例如包括硅或蓝宝石。约瑟夫逊结420可以包括一个第一超导(例如，铌、铝、铼、氮化铌、铪)层421或“底部电极”、一个电绝缘层422(例如，氧化铝、氧化镁、氮化铝、氧化铪、氮化铪)以及一个第二超导(例如，铌、铝、铼、氮化铌、铪)层423或“顶部电极”。通过将三层约瑟夫逊结420沉积在基板410上，约瑟夫逊结420可以与多个可能例如沉积在约瑟夫逊结420顶部的额外金属层对准并更容易地与它们整合。基板被设计为非常平整并且具有少量(如果有的话)会导致未对准或不利地影响第一金属层421、电绝缘层422以及第二金属层423的沉积的表面特征。如果约瑟夫逊结420不是建立在一个平的表面上，那么集成电路400内的其他器件与第一以及第二金属层421以及423的对准是不可靠的，这可能不利地影响约瑟夫逊结420的性能。进一步地，电绝缘层422在约瑟夫逊结420区域上的不均匀厚度可能导致在第一金属层421与第二金属层423之间使约瑟夫逊结质量退化的电流泄漏。间隙以及子间隙阻抗可能因为不平的绝缘层422而退化。在多个约瑟夫逊结420被包括在一个集成电路内的制造过程中，约瑟夫逊结的未对准是引起严重担忧的一个方面。约瑟夫逊结420沉积在具有形貌(带有如***、划痕以及高度变化等特征)的表面上可能导致未对准并且可能使之难以用基本上均匀的临界电流来可靠地制造约瑟夫逊结。
三层约瑟夫逊结已经被沉积在介电层如二氧化硅上。参见例如Nagasawa等人的Physica C 412-414(2004)1429-1436、Satoh等人的Physica C 412-414(2004)1447-1450、以及Satoh等人的IEEE Transactions on Applied Superconductivity,Vol.15,No.2,June 2005。具体而言，在此讨论了一种称为卡尔德拉(caldera)的平面化技术。具有反向掩模的反应性离子蚀刻(RIE)、偏置喷溅以及机械抛光平面化(MPP)曾被用于生产将约瑟夫逊结沉积在其上的平整表面。这种途径已经允许将六个或更多个连续的金属层(具有约瑟夫逊结)和介电层沉积并且平面化，其中这些层可能已经被制成基本上是平整的，这样使得在这些平面化的金属以及介电层上存在的表面特征的数目以及严重性不会干扰在该制造过程中生产的超导集成电路的性能。首先沉积一个铌布线层，并且沉积一个二氧化硅(SiO2)或类似的介电层。然后，使用该铌布线层的一个反向掩模来沉积光致抗蚀剂。然后，通过反应性离子蚀刻(RIE)将未由光致抗蚀剂覆盖的SiO2蚀刻掉，并且然后通过一种湿式化学工艺去除该光致抗蚀剂。将在制造具有约瑟夫逊结的电路过程中使用的光致抗蚀剂的量最小化是令人希望的，因为用于去除光致抗蚀剂的化学物质会导致精细的约瑟夫逊结的退化和/或损毁。然后，通过MPP去除通过这种工艺沿铌布线的边缘形成的窄凸面SiO2特征。然后，将约瑟夫逊结沉积在目前相当平整并且毫无特征的SiO2表面上。应当指出，这种使用反向掩模的工艺在沉积于SiO2下方层中的金属布线周围的SiO2顶部产生了“火山”结构，这种结构在平面化过程中也许没有被完全去除。在该工艺中所要求的步骤数目高并且在每个工艺步骤中，工艺的产出倾向于减少。因此，一种更简单的、具有相对更少步骤的工艺将是有利的，如果这种更简单的工艺能够得出相同(如果不是更好的)的结果。现在将对这样一种更简单的工艺进行描述。
使用化学机械抛光平面化(CMP)允许产生一个近乎平整的表面。而且，CMP在半导体行业中是一种标准工艺。然而，Satoh等人的IEEE Transactions on AppliedSuperconductivity,Vol.15,No.2,June 2005陈述了“当使用CMP生产不同大小及密度的图案时难以得到足够的平整度。更宽或更密的图案需要更长的抛光时间以实现所要求的平整度”。CMP工艺结合一个抛光垫以及保持环(典型地具有比晶片更大的宽度)来使用一种研磨性的并且有腐蚀性的化学浆料。该垫及晶片由一个动态抛光头压在一起并且由一个塑料保持环保持在位。该动态抛光头以不同的旋转轴线(即，非同心的)旋转。这去除了材料并且倾向于使任何不规则的形貌平坦，从而使得晶片变为平整的或平面的。材料去除的过程不是简单地研磨刮擦的过程(像对木头使用砂纸)。浆料中的化学物质还与有待被去除的材料反应和/或将其弱化，这样使得可以在其他材料保持相对完好无损的同时优先去除某些材料。这种研磨料加速了这种弱化过程，并且抛光垫帮助将已反应的材料从表面上擦除。与相对低的晶片区域相比，高级的浆料可以用于优先去除相对高或突出的晶片区域，以便将晶片的形貌平面化。
进一步地，多个超导层要求多个超导互连通孔，以便允许多个超导布线层之间的超导电连通。Hinode等人的Physica C 426-432(2005)1533-154讨论了产生多个通孔以允许这种集成、以及对于超导通孔而言特有的困难。在此生产的通孔深0.4微米并且宽0.6微米，因此具有“约70％”或0.667:1的深度宽度比。本领域的普通技术人员将认识到，因其固有的化学性质，铌不能很好地填充高的深宽比的孔，使之难以使用铌形成高的深宽比的通孔。进一步地，参见例如National Security Agency：Office of Corporate Assessments，“Superconducting Technology Assessment”(2005年8月)，其中讨论了用于通孔的插塞技术但是未讨论互连通孔。插塞技术可能要求铌的MPP亦或CMP处理。因为MPP和CMP设备的污染风险，半导体制造设施可能不允许铌的MPP或CMP处理。可以通过使用互连通孔避免这种风险。
图5A示出一种集成电路500a，该集成电路具有一个基板510、一个第一金属层520、一个第一介电层530、一个第二金属层540、以及一个第二介电层550a。在第一金属层520和第二金属层540之间可以存在多个通孔535。很难制造能够承载可观电流量值的铌通孔。参见，例如Hinode等人的Physica C 426-431(2005)1533-1540，涉及了与铌沉积条件有关的通孔退化以及归因于ILD SiO2的通孔退化。在一些应用中，第一金属层520与第二金属层540之间的电容性串扰也许是不希望的。可以通过增加第一介电层530的厚度以便增大第一金属层520与第二金属层540之间的距离来减小这种串扰。然而，增加第一介电层530的厚度会迫使通孔535具有远大于70％(如100％、200％、600％或更大)的深宽比。通过在第一金属层520与第二金属层540之间产生具有高的深宽比的通孔535，可以在仍允许高度集成的电路的同时减小电容串扰。以下将进一步讨论这些高深宽比的通孔。在第一金属层520上方可以有一个厚度近似1000或2000埃的第一介电层530。之后形成一个孔，例如一个具有小于大约1微米(例如0.5微米(500埃))或更小(如0.3微米(300埃))的宽度的孔。可以通过光致抗蚀剂的沉积及后续的蚀刻、或其他能够在介电材料内产生孔(例如，亚微米孔)的工艺来产生这种孔。然后，可以用铌或一种能够超导的类似金属至少部分地填充该孔。该孔的深度取决于(并且在一些实施方案中是至少近似地等于)介电层530的厚度，该介电层对应地将第一以及第二金属层520和540分离开。可以将该孔的宽度选择为允许将一种所希望的部件密度包裹在芯片块的有限区域内；例如，该孔的宽度越小，可以包裹在芯片块有限区域内的部件密度就越高。该孔的深度宽度比可以被选择为允许铌在第一金属层520与第二金属层540之间提供一种超导的电接触。该孔的深度宽度比可能大于0.7:1、1:1、2:1、3:1、5:1或更大。本领域的普通技术人员将认识到，可以制作具有更小深宽比的通孔，如在Hinode等人的Physica C 426-431(2005)1533-1540中讨论的0.667:1深宽比，但是集成电路400的部件的密度没有这么高。然而，如果放宽对小通孔的要求，则可以从集成电路500的制造中获得更高的产出。基板510可以包括例如硅、蓝宝石或一种类似的基板材料，该材料提供了可能将集成电路500沉积在其上的一个平整表面。金属层520、540可以包括铌、铝、铅、锌、锡、或类似的能够超导的金属。介电层530、550a可以包括SiO2、氮化硅(SiN)、氢化的非晶硅、有机聚合物电介质或类似的介电材料。可以通过例如CMP将第二介电层550a平面化。
CMP工艺可以将第二介电层550a平整成具有少量表面特征以及相对平整的形貌的一个更平滑的介电层，如图5B的第二介电层550b。如图5C所示，可以在第二介电层550b上沉积一个三层约瑟夫逊结560。
CMP工艺可能不提供一个足够平整的第二介电层550b以允许具有高产出的约瑟夫逊结沉积。在图5D中通过第二介电层550d展示了这种情况。在CMP工艺过程中可能会形成划痕，这些划痕也许是深的并且会不利地影响约瑟夫逊结560的沉积和形成。在图5E中，可以将一个第三介电层550e沉积在第二介电层550d上，由此使在CMP工艺过程中形成的划痕光滑过渡。第三介电层550e可以包括SiO2、SiN、氢化的非晶硅、有机聚合物电介质或类似的介电材料。将第三介电层550e沉积在第二介电层550d上可以有利地提供一个具有减少的表面特征的介电表面。第三介电层550e可以提供一个具有足够少的表面特征的表面以允许约瑟夫逊结560沉积在第三介电层550e上，如图5F所示，无需进一步的平面化。
介电层530、550a至550e用于隔离集成电路500内的金属层。介电层530、550a至550e中的缺陷(如空隙以及杂质)可能在超导量子器件中引入噪音，因为这些缺陷导致双能级***内的电压波动。如果介电层530、550a至550e未各自形成一个对应的均匀晶态或多晶结构并且反而包含随机的键及空隙，那么电子在微波频率下在两个能势之间隧穿时可以产生双能级***。这种隧穿可能在电介质之内产生噪音，而噪音会影响量子器件，如在金属层520、540以及约瑟夫逊结560内制造的那些器件。量子器件可能与这些可能导致量子器件的相干性被破坏的缺陷相互作用，由此在要求高精确度比特数的量子计算或其他形式的计算过程中产生错误。这种噪音典型地不会不利地影响标准半导体器件。
为了减少由介电层530、550a至550e内的瑕疵产生的干扰量，可以在高温下将这些层结合到集成电路500中。在大约200摄氏度和/或以下生产介电层530、550a至550e可能导致介电层530、550a至550e内大量的缺陷。增加沉积介电层530、550a至550e的温度可以减少电介质内的缺陷数目。在更高温度(如约400摄氏度以上)，可以由介电层530、550a至550e形成可能使不利地影响量子器件的噪音减少的低缺陷密度电介质。
超导器件(如约瑟夫逊结560)可能是精细的，并且如果在大约200摄氏度的温度以上对其进行加热则易于受损。在将约瑟夫逊结560结合到集成电路500中之后，典型地不应当在大约200摄氏度以上的温度进行约瑟夫逊结560的沉积和形成之后的所有额外制造动作，以避免约瑟夫逊结560退化的风险。因此，创建具有沉积在介电层530、550a至550e顶部的约瑟夫逊结560的集成电路500允许在形成约瑟夫逊结560之前有利地在更高温度下生产介电层530、550a至550e。相比于例如使约瑟夫逊结三层420沉积在基板410上的电路400，这个过程可能带来集成电路500的更好性能。
可以用例如氢气将在更低温度下沉积的硅钝化以制造氢化的非晶硅。氢气将自己与硅内的缺陷键合以便减少电介质内以及电介质表面界面上的双能级***数目。进一步地，氘可以用于使电介质钝化以减少来自1H的原子核内的自旋的噪音量。这可以减少从环境中耦合进入量子器件中的噪音量。
图5G概括了在图5A至图5F中描述的一种过程570。过程570从571以沉积一个金属层(如第二金属层540)开始。例如，该金属层可以沉积在一个基板上或一个先前沉积的介电层(如介电层530)上。然后，在572，完成在该金属层的顶部上沉积一个介电层，如第二金属层540的顶部上的第二介电层550a。在573，将第二介电层550a平面化(例如，通过MPP或CMP)为介电层550b或550d。可选地，在574，可以将另一个介电层(如第三介电层550e)沉积在介电层550d上。在575处，沉积一个第一电极，随后在576处沉积一个电绝缘层，并且在577处沉积一个第二电极，过程570结束。这三个动作形成了一个约瑟夫逊结，如约瑟夫逊结560。在一些实施方案中，动作575至577可以对应于根据本领域中已知的技术来进行的一个三层约瑟夫逊结的沉积。
在图5G中描述并贯穿图5A至图5F展示的过程570允许在高温下沉积介电层530、550a至550e，以减少会导致电路内有害噪音的缺陷及杂质。这是通过以这样一种方式来(即，最顶部电介质550e的高质量平面化)制备电路而实现的，该方式使得可以在完成高温处理之后将三层约瑟夫逊结560沉积在电介质的顶部上。根据本***及方法，可以通过在这个或这些介电层内穿孔来进一步/可替代地减少来自介电层的不希望的噪音。例如，可以用间隙、气体凹坑和/或真空孔对承载有一个超导金属层(例如，形成一个超导量子器件(如超导量子位)的至少一部分)的一个介电层进行穿孔(从而与泡沫、海绵、或瑞士奶酪相像)，以便减少任何给定的层体积内的介电材料量。
如上所述，在更高温度下沉积一个介电层会是有利的，因为它能够帮助减少电介质内的缺陷数目。作为一个具体的实例，在更高温度下沉积一种介电材料能够帮助减少电介质内不希望的空隙的大小和/或数目和/或存在。如果要随后沉积一个金属层，那么在一个介电层中空隙可能是不希望的，因为这些空隙然后可能被金属填充从而提供了不希望的、通过电介质进行电传导的管道。在更高温度下沉积能够帮助减少空隙，因为介电材料在更高温度下比更低温度下更容易流动。不幸的是，在沉积一个约瑟夫逊结三层之后沉积的任何介电层典型地是在一个更低温度下完成的，以便减少结退化的风险。根据本***及方法，可以通过在沉积介电层的过程中使用高密度等离子体(“HDP”)工艺来减少空隙在介电层内的存在。在一些实施方案中，HDP工艺可能涉及在沉积与蚀刻介电层之间交替，以便确保在沉积过程中暴露并填充至少一些空隙。
电阻器
超导集成电路可能结合有依赖电阻器而工作的器件。在深冷温度下，许多金属超导，这使得它们不适合作为电阻器而工作。一些作为电阻器工作良好的材料(如钯和金)不容易集成到现有的多用途半导体制造设施内。钯很容易地与在多用途半导体制造设施内使用的许多材料反应，并且因此这些制造设施将典型地不允许在由其他客户或过程使用的机器上使用钯。类似地，因其可能污染在CMOS生产过程中使用的机器，金在大多数常规半导体制造设施内是不被允许的。然而，在超导集成电路中将钯和/或金用作电阻器可能是令人希望的。
铂是与其他材料非常不易起反应的，并且可以在毫开尔文温度下用作电阻器，于是很好地适合形成用于在多用途半导体制造设施内生产的超导集成电路的电阻器。
可以在深冷温度下用作电阻器的另外材料包括但不限于钯金、钼以及非化学计量比的氮化铌(NbNX)。
图6A示出了一个集成电路600a，该集成电路具有一个基板610、一个电阻器620、以及一个介电层630。基板610可以包括硅、蓝宝石或一种类似的基板材料，该材料提供了集成电路600a可能沉积在其上的一个平整表面。电阻器620可以包括铂或一种类似的材料，该材料在集成电路600a的运行温度下是电阻性的。电阻器620可以被制成例如近似600埃厚，尽管本领域的普通技术人员将认识到，可替代的实施方案可以采用其他厚度的电阻器。2000埃或更大的厚度可能适用于某些***和方法，而更薄的电阻器可能更适合于其他应用。通过将电阻器620直接承载在基板610上，因为可平面化的电介质，电阻器620的厚度不会影响集成电路600a的剩余部分的设计。本***及方法的一些实施方案可能要求具有厚沉积物的电阻器，其中其他实施方案可以用更薄的电阻材料沉积物来工作。介电层630可以包括SiC、SiN、氢化的非晶硅、有机聚合物介电材料或类似的介电材料。电阻器620有利地被定位于基板610附近，这样使得可以通过基板610将在集成电路600a的运行过程中在电阻器620内生成的任何热量快速并有效地从集成电路600a排出，以便减少对集成电路600a其他区域的不利的加热。在集成电路600a的运行过程中热量生成可能是一个问题，因为集成电路600a内的金属层可能是由超导金属制成的，并且此类金属必须被保持在其临界温度以下，否则金属将停止超导。
可以将一个电阻器放置在一个布线层上，该布线层被承载在一个不是基板的介电层上。在承载在介电层上的电阻器与基板之间可能存在热耦合(即，“同步”)，其中电阻器与基板之间的热接触是强烈的以允许将电阻器内生成的热量有效并快速地从集成电路中排出，而不加热电阻器附近的部件。热耦合可以有利地是导热耦合。可以在一个集成电路的两个不同层上承载一个电阻器。电阻器可以附连有多个薄膜冷却鳍片，如由Vinante等人的Physical Review B 75,104303(2007)所描述的，其中鳍片可以通过增加电子-声子交互的可能性来冷却电阻器。鳍片的体积可以比电阻器的体积大若干数量级，以便给出可用于电子-声子交互作用的一个大得多的有效体积，这减少了归因于热电子效应的过热。图6F示出了集成电路600f，该集成电路具有电阻器620以及一个相关联的鳍片680。鳍片680可以具有比电阻器620大得多的体积和/或表面积。鳍片680可以是由一种在低于电路600f的临界温度的温度下是非电阻性的材料制成。在一些实施方案中，冷却鳍片可以放置在未直接承载在基板610上的电阻器上。图6G示出了集成电路600g，该集成电路具有由基板610承载的一个第一金属层690。介电层630是由基板610和第一金属层690承载。一个电阻器625和一个冷却鳍片685是由介电层630承载。鳍片685可以减少未与基板610直接热接触的电阻器内的过热。鳍片685可以与基板610处于热接触(未示出)。
图6B示出了一个集成电路600b。两个通孔641、643通过介电层630而存在并且至少部分地包括一种超导金属，如铌。可以通过首先使用CMP工艺使介电层630变薄为例如近似1000或1500埃来制作通孔641、643。因为集成电路600b对低噪音的要求，可能需要厚度为1000或1500埃的介电层来隔离集成电路600b的相邻层。介电层630的厚度将取决于许多因素，如电阻器620的厚度以及超导集成电路600b内其他部件的大小。在介电层630已经变薄之后，可以通过例如沉积光致抗蚀剂并蚀刻、或通过能够在介电材料内产生孔的其他工艺来产生一个宽度近似1微米或更窄(例如，宽0.5微米或更窄)的孔。然后，该孔可以至少部分地填充有铌或类似的能够超导的金属以产生通孔(例如，641、643)。在介电层630内形成的孔可以例如具有大约1微米或更大的宽度，其中介电层630的厚度为使得通孔641、643为集成电路600b的相邻层之间的临界电流提供足够的电接触。一些孔可以具有大约300埃或更小的宽度，其中使用了具有2000埃或更大的厚度的介电层，这导致大于6:1的深度宽度比。通孔641、643的深度宽度比可以为使得它允许铌在金属层640、642与电阻器620之间产生一种电接触。如果一个孔的宽度小于大约该孔的深度的两倍或三倍，铌也许不能充分地填充该孔以可靠地形成通孔641、643并且不能在金属层640、642与电阻器620之间提供足够的电接触。金属层640、642可以对应地与通孔641、643相连接，这样使得流经金属层640的电流具有一个通过通孔641、电阻器620、通孔643、以及金属层642的连接通路。金属层640、642和通孔641、643在集成电路600b的运行温度下可以是超导的，而电阻器620在集成电路600b的运行温度下不能超导。本领域的普通技术人员将认识到，可以制作用于通孔的、具有更小的深度宽度比的孔，但是与在集成电路600b中包含有更宽的通孔时相比，集成电路600b的部件密度不能被减小。电阻器620之上的介电层630的厚度可以被增大或减小。然而，如果放宽了对大的深度宽度比通孔的要求，那么可以获得集成电路600b的更高产出。在一些实施方案中，通孔641、643的深度宽度比可以大于0.7:1、1:1、2:1、3:1、6:1或更大。
进一步地，在图6C中示出了集成电路600c。金属层640、642可以对应地具有沉积在其上的电绝缘层650、652，并且第二金属层660、662可以对应地沉积在电绝缘层650和652上。电绝缘层650、652可以包括氧化铝或一种类似的合适的材料。金属层660、662可以包括铌、铝、铅、锌、锡、或类似的能够超导的金属。金属层640、氧化物层650以及第二金属层660可以形成一个三层约瑟夫逊结670。金属层642、电绝缘层652以及第二金属层662可以形成一个三层约瑟夫逊结672。电阻器620可能被要求用于实现集成电路600c的一种所希望的运行状态或者对其实现是有用的。减小约瑟夫逊结670、672与电阻器620之间的电感可以改善集成电路600c的性能，并且通过将通孔641放置在约瑟夫逊结670与电阻器620之间并将通孔643放置在约瑟夫逊结672与电阻器620之间，与替代性的集成电路相比可以基本上减小约瑟夫逊结670、672与电阻器620之间的寄生电感，该替代性的集成电路可以使用扩展的布线将约瑟夫逊结670、672与一个电阻器相连接，如电阻器620。
图6D示出了一个超导集成电路600d。可以将CMP工艺应用到来自图6A的集成电路600a上，以便使介电层630变薄，这样使得介电层630具有与电阻器620类似(例如，相等)的高度，如图6D所示。然后，可以沉积金属层640、642以与电阻器620形成带状接触连接，这样使得流经金属层640的电流具有通过电阻器620和金属层642的一个连接通路。金属层640、642在集成电路600d的运行温度下可以是超导的，而电阻器620在集成电路600d的运行温度下不能超导。
进一步地，在图6E中示出了集成电路600e。金属层640、642可以对应地具有沉积在其上的电绝缘层650、652，并且第二金属层660、662可以对应地沉积在电绝缘层650和652上。电绝缘层650、652可以包括氧化铝或一种类似的合适的材料。金属层660、662可以包括铌、铝、铅、锌、锡、或类似的能够超导的金属。金属层640、电绝缘层650以及第二金属层660可以形成一个三层约瑟夫逊结670。金属层642、电绝缘层652以及第二金属层662可以形成一个三层约瑟夫逊结672。电阻器620可能被要求用于实现集成电路600e的一种所希望的运行状态或者对其实现是有用的。减小约瑟夫逊结670、672与电阻器620之间的电感可以改善集成电路600e的性能。与可以使用扩展的布线来连接约瑟夫逊结670、672与电阻器620的替代性集成电路相比，通过提供带状接触部以便为电阻器620与约瑟夫逊结670、672之间的处理所需要的临界电流建立足够的电接触，可以基本上减小约瑟夫逊结670、672与电阻器620之间的寄生电感。
图7A示出了一个具有被蚀刻掉的区域705a的基板700。在基板700的顶部可以存在一个沉积的介电层，这样使得区域705a被蚀刻到所沉积的介电层内。基板700可以包括硅、蓝宝石或一种类似的基板材料，该材料提供了可能将集成电路沉积在其上的一个平整表面。图7B示出了集成电路701b，该集成电路具有填充来自图7A的区域705a的电阻器705b。电阻器705b可以包括铂或一种类似的材料，该材料在集成电路701b的运行温度下是电阻性的。通过用电阻器705b填充区域705a，电阻器705b的厚度不会影响集成电路701b的剩余部分的设计。进一步地，通过用电阻器705b填充区域705a，在电阻器705b与基板700之间创造了大量的表面积，这可以增大将热量从电阻器705b传导离开的速度。集成电路701b的热化可以例如直接与某些类型的量子处理器用于计算一个解所需要的时间量有关。通过减小绝热量子处理器的热化时间，运行处理器的速度可以增大。电阻器705b的多个相对末端与一个金属层710以及一个金属层711处于充分的电接触以满足集成电路701b的临界电流要求。金属层710、711可以包括铌、铝、铅、锌、锡、或类似的能够超导的金属。电阻器705b有效地嵌入在基板700内，这样使得在集成电路701b的运行过程中在电阻器705b内生成的任何热量将快速并有效率地传导通过基板700。在集成电路701b的运行过程中热量生成可能是一个问题，因为金属层710、711包括超导金属，该金属必须被保持在其临界温度以下以防止金属层710、711停止超导。
进一步地，在图7C中示出了集成电路701c。金属层710、711可以对应地具有沉积在其上的电绝缘层720、721，并且第二金属层730、731可以对应地沉积在电绝缘层720、721上。电绝缘层720、721可以包括氧化铝或一种类似的合适的材料。金属层730、731可以包括铌、铝、铅、锌、锡、或类似的能够超导的金属。金属层710、电绝缘层720以及第二金属层730可以形成一个三层约瑟夫逊结740。金属层711、电绝缘层721以及第二金属层731可以形成一个三层约瑟夫逊结741。电阻器705b可能被要求用于实现集成电路701c的一种所希望的运行状态或者对其实现是有用的。减小约瑟夫逊结740、741与电阻器705b之间的电感可以改善集成电路701c的性能。通过在约瑟夫逊结740与电阻器705b以及在约瑟夫逊结741与电阻器705b之间使用一种带状接触(如所展示的)，可以将约瑟夫逊结740、741与电阻器705b之间的寄生电感最小化。
图8A描绘了一个集成电路800a，该集成电路具有一个基板810、一个电阻器820、以及一个金属层830。电阻器820可以包括铂或一种类似的材料，该材料在集成电路800a的运行温度下是电阻性的。金属层830可以包括铌、铝、铅、锌、锡、或类似的能够超导的金属。在图8B中，已经对金属层830进行了蚀刻。金属层830以与电阻器820不同(例如，更快)的速率蚀刻，这样使得在保持电阻器820完好无损的同时可以选择性地蚀刻金属层830。在图8B中已经蚀刻了电阻器820之上及侧面的区域，这样使得电流不能不流经电阻器820就从金属层830的一侧流到相对侧。在金属层830以及电阻器820之间形成了一种强的电连接，并且电阻器820被放置在基板810附近，这样使得在集成电路800b的运行过程中在电阻器820内生成的任何热量被快速并有效地传导离开集成电路800b，以便减少对集成电路800b的其他区域的加热。在集成电路800b的运行过程中热量生成可能是一个问题，因为金属层830是超导金属，并且因此它必须被保持在其临界温度以下，否则金属层830可能停止超导。
用于约瑟夫逊结的硬掩模
典型的约瑟夫逊结的行为对其结构及构成非常敏感。当因为不同约瑟夫逊结内的电绝缘层的结构而存在临界电流的巨大可变性时，依赖于多个约瑟夫逊结的临界电流之间均匀性的电路将不能如所希望的那样运行。
在制造包括约瑟夫逊结的集成电路中使用的许多工艺具有使约瑟夫逊结的电绝缘层的整体性退化的潜在可能。例如，湿式蚀刻工艺有损坏先前沉积的约瑟夫逊结的潜在可能。将光致抗蚀剂在晶片上形成图案以使得能够选择性地蚀刻晶片的未由光致抗蚀剂覆盖的部分，同时保持光致抗蚀剂下面的区域完好无损。去除这种光致抗蚀剂典型地是通过一种湿式蚀刻工艺实现的，其中将一种化学物质与晶片进行接触以在保持其他层(例如，介电层以及金属层)基本上完好无损的同时溶解该光致抗蚀剂。然而，该化学物质可能具有不仅溶解光致抗蚀剂并且还损坏约瑟夫逊结的电绝缘层和/或超导层(如果这些层暴露于湿式蚀刻)的能力。
图9A示出了一个集成电路900a，该集成电路具有承载在一个基板910上的一个第一金属层921、承载在该第一金属层921上的一个电绝缘层922、以及承载在电绝缘层922上的一个第二金属层923。请注意，为了本***及方法的目的，第二金属层923可以被认为是承载在电绝缘层922、第一金属层921，以及基板910中的每一个上或由其承载。第一以及第二金属层921、923可以包括铌、铝、铅、锌、锡、或类似的能够超导的金属。电绝缘层922可以包括氧化铝或一种类似的合适的材料。可以将一个硬掩模930沉积在第二金属层923的至少一部分的顶部并且可以将光致抗蚀剂940在硬掩模930的至少一部分的顶部形成图案。硬掩模930可以例如包括SiN或另一种具有对在此描述的工艺有利的反应化学性质的材料。集成电路900a可以在沉积硬掩模930之后暴露于一种氧气等离子体以便例如与硬掩模930内的任何自由氮结合。这可能导致一种接近化学计量比的硬掩模930，这样使得例如当在SiN硬掩模930内存在氮时，存在大约相等数目的硅。光致抗蚀剂940是已知的化合物，当暴露于一种蚀刻剂时，它防止光致抗蚀剂940以下的薄膜部分与蚀刻剂相互作用，同时可以通过蚀刻剂将未由光致抗蚀剂940覆盖的那些部分去除。
可以在集成电路900a上引导蚀刻剂，这样使得硬掩模930未由光致抗蚀剂940覆盖的部分基本上被蚀刻掉而留下集成电路900b，如图9B所示。
在集成电路900b上引导一种湿蚀刻剂以产生集成电路900c，如图9C所示。在这种蚀刻过程中使用的典型化学物质(它去除光致抗蚀剂940)可能对电绝缘层922有害，但是因为电绝缘层922由金属层923覆盖并且未暴露于湿蚀刻剂，所以这些化学物质典型地不会影响电绝缘层922的整体性。
然后，可以将一种物理蚀刻工艺(如用氩气原子撞击)应用到集成电路900c以产生图9D的集成电路900d。由这种物理蚀刻工艺去除第二金属层923的、未由剩余的硬掩模930覆盖的部分，但是第二金属层923由硬掩模930覆盖的部分保持完好无损。以此方式，可以形成具有特定大小的一个约瑟夫逊结920。
图9E示出了集成电路900e。在此，已经通过例如RIE去除了硬掩模930的剩余部分。因此，可以在电绝缘层922很少暴露于以至不暴露于湿式蚀刻的情况下制造约瑟夫逊结920。在一些实施方案中，硬掩模930的剩余部分可以被保留在位(即，如在电路900d中)并且可以在硬掩模930被承载在第二金属层923上的情况下完成进一步的步骤或动作。
可以将一个帽950沉积到集成电路900e上以产生在图9F中示出的集成电路900f。帽950可以用于保护约瑟夫逊结920免受后续的蚀刻处理。帽950可以包括例如SiO2、SiN、氢化的非晶硅、有机聚合物介电材料或一种类似的介电材料。
图9G示出了集成电路900g，该集成电路具有沉积在帽950上的一个额外的介电层960、一个通过介电层960以及帽950两者而蚀刻的孔975以便暴露约瑟夫逊结920的顶部电极、以及一个沉积在介电层960顶部的布线层970。孔975可以至少部分地填充有超导金属以形成一个通孔，该通孔在布线层970与约瑟夫逊结920的顶部电极之间提供一种超导电接触。介电层960可以包括SiO2、SiN、氢化的非晶硅、有机聚合物介电材料或一种类似的介电材料。布线层970可以包括铌、铝、铅、锌、锡、或类似的能够超导的金属。通孔的形成可以包括多个步骤或动作。
在一些实施方案中，CMP工艺可以用于使介电层960和/或帽950的至少一部分变薄或将其去除。在第二金属层923之上可以存在厚度近似为1000或2000埃的、帽950以及第二介电层960中的至少一个。于是，形成了一个孔975，例如，一个具有1微米或更小(例如，0.5微米或更小)宽度的孔。可以通过光致抗蚀剂的沉积及后续蚀刻、或其他能够在介电材料内产生孔(例如，亚微米孔)的工艺来产生孔975。然后，可以用铌或一种类似的能够超导的金属至少部分地填充孔975。孔975的深度宽度比可以被选择为允许铌在第二金属层923与布线层970之间提供一种超导的电接触。在一些实施方案中，孔975的深度宽度比可以大于0.7:1、1:1、2:1、3:1、5:1或更大。本领域的普通技术人员将认识到，可以制作具有更小深宽比的通孔，如在Hinode等人的Physica C 426-431(2005)1533-1540中讨论的0.667:1深宽比，但是其结果是也许无法降低集成电路900g的部件密度。然而，如果放宽对小通孔的要求，则可以从集成电路900g的制造中获得更高的产出。
在沉积了布线层970之后，并且在其暴露于氧气之前，可以将一个SiN或氮化钛(TiN)层原位地沉积在布线层970的顶部以便使布线层970钝化；否则如果允许氧气与布线层970接触，则可能会形成氧化物。氧化物可能导致在布线层970的表面上形成顺磁杂质，而顺磁杂质会在结合有布线层970的或与其非常接近的量子器件内产生噪音。在金属线970内流动的电流可能与这些顺磁杂质联动，并且因为金属线970的表面处的波动性顺磁体而导致例如1/f或通量噪音。具有少量杂质的高质量布线层970将使得电流能够在布线层970的表面附近流动。于是，因为布线层的氧化作用，电流可能会被有效的波动性顺磁体影响。进一步地，可以将SiN和TiN用作扩散屏障。氧气可能以一种不受控的方式扩散进入布线层970，从而导致可能不希望的布线特征。通过防止布线层970氧化，电流可能经历降低的噪音，而这可能增大量子计算机能够在其上运行的精确度等级。进一步地，通过沉积一层SiN或TiN而使得超导屏蔽层表面钝化(如在美国专利公开2009-0008632中所讨论的那些)可以进一步降低量子计算机内的噪音量。
还可以优化布线层970的纯度。人们可以在低于最优的条件下沉积Nb而导致在布线层970内更多的杂质，这在仍于约瑟夫逊结附近产生高质量Nb的同时，将布线层970的穿透深度从近似550埃增大到1000埃或更大。同样，如果为布线层970沉积了氮化铌(NbN)，与铌相反，布线层970的穿透深度将会大大增加。在超导温度下，NbN的穿透深度是近似3000埃，而高质量铌的穿透深度是近似500埃。提供大穿透深度的额外材料(如NbTiN)也可以适用于布线层970。
图10示出了一个过程1000。过程1000以沉积一个金属-绝缘体-金属的三层(如1010中的约瑟夫逊结)开始。在此，可以沉积一个能够在一个临界温度以下超导的第一层材料。该第一层承载有一个第二层的电隔离材料，并且该第二层承载有一个能够在一个临界温度以下超导的第三层材料。在1020处，完成了将该三层蚀刻为一种所希望的大小。该三层的大小与集成电路内的该三层的性能有关。在1030处，例如在该三层的顶部沉积一个介电层。在1040处，将该介电层平面化。在1050处，在该介电层内蚀刻一个孔以暴露该三层。在1060处，沉积一个能够在一个临界温度和/或以下超导的导电金属层并且该金属层由该介电层承载。该导电金属层填充该孔的至少一部分以在该三层与该导电金属层之间创建一种超导的电接触(例如，超导通孔)。
图11示出了一个过程1100。过程1100以在1110处沉积一个能够在一个临界温度和/或以下超导的第一导电层而开始。在1120处，沉积一个介电层并且该介电层由该第一导电层承载。在1130处，在该介电层内蚀刻一个孔以暴露该第一导电层。在1140处，沉积一个能够在一个临界温度和/或以下超导的第二导电层并且该第二导电层由该介电层承载。该第二导电层填充该孔的至少一部分以在该第一导电层与该第二导电层之间创建一种超导的电接触。
图12示出了一个过程1200。过程1200以在1210处沉积一个金属-绝缘体-金属的三层(如约瑟夫逊结)而开始。在此，可以沉积一个能够在一个临界温度和/或以下超导的第一层材料。在1220处，在该三层的至少一部分的顶部上沉积一个硬掩模。在1230处，在该硬掩模的一个区域上沉积一种光致抗蚀剂。在1240处，蚀刻该硬掩模的未由该光致抗蚀剂覆盖的一个区域。在1250处，一种蚀刻工艺(例如湿式蚀刻工艺)用于去除该光致抗蚀剂。在1260处，通过物理蚀刻去除该硬掩模以及该三层的未由该硬掩模覆盖的部分。在一些实施方案中，可以通过相同的物理蚀刻过程同时去除该硬掩模以及该三层的未由该硬掩模覆盖的部分。在其他实施方案中，可以首先使用一种第一蚀刻工艺(例如，用氩气原子轰击)来去除该三层的未由该硬掩模覆盖的部分，并且其次是用一种第二蚀刻工艺(例如RIE)去除该硬掩模。这确定了该三层的大小。该三层的大小与集成电路内的三层的性能有关。
图13A示出了一个集成电路1300a，该集成电路具有一个基板1310以及沉积在该基板1310的顶部的一个介电层1320。在图13B中，集成电路1300b具有一个蚀刻入介电层1320内的沟槽1330。沟槽1330可以已经通过例如一种光刻工艺而被蚀刻出来。图13C示出了集成电路1300c。已经将金属层1340c沉积到介电层1320上以及沟槽1330中。金属层1340c可以是一种能够在一个临界温度和/或以下超导的材料。该材料可以包括铌、铝、铅、锌、锡、或者类似的能够超导的金属或合金。在其他实施方案中，金属层1340c可以是一种在集成电路1300c的运行温度下是电阻性的材料，如铂。图13D示出了集成电路1300d，其中金属层1340c已经被平面化以留下金属层1340d。可以在金属层1340c上进行MPP或CMP工艺以产生金属层1340d。金属层1340d可以被抛光至一种与介电层1330的表面相平的水平，由此造成一个嵌入在介电层1330内的沟槽。可以将金属层1340c抛光，这样使得从集成电路1300d中去除所有不在沟槽里的材料并且仅保留沉积在沟槽内的材料以形成金属层1340d。
图14示出了一个过程1400。过程1400以在1410处沉积介电层而开始。可以将该介电层沉积到一个基板、一个金属层或另一个介电层上。在1420处，将一个沟槽蚀刻入该介电层内。在1430处，将一种材料沉积在该沟槽内。在一些实施方案中，该材料可以是在一个临界温度以下能够超导的。在其他实施方案中，该材料可以是电阻性的。可以将该材料沉积为具有比该沟槽的深度更大的厚度，这样使得它完全地填充该沟槽。在1440处，在该材料上进行一个抛光过程。该抛光过程可以是MPP过程或CMP过程。可以将该材料抛光，这样使得不在沟槽内的所有材料被去除并且仅保留沉积在沟槽内的材料。
在此描述的许多实施方案针对在超导量子计算中的应用。本领域的普通技术人员将认识到，对处理量子信息的要求(例如，可容忍的噪音水平)可能比对处理非量子信息的要求更严格。因此，尽管在此描述的不同实施方案尤其适用于制造超导量子处理器，但是这些传授内容可以应用于任何结合有超导集成电路的应用(其中性能标准可能较不严格)。例如，在此提供的不同传授内容可以应用在单通量量子(SFQ)电路中。在一些实例中，在非量子计算的应用中应用本***及方法可以允许放宽某些限制。例如，SFQ的应用可能与量子计算应用相比对噪音较不敏感，并且由此一种更低温度的介电过程可以容易地应用于SFQ电路，以便在更少地考虑所造成的电介质缺陷增加的情况下保持约瑟夫逊结质量。进一步地，根据例如美国专利公开2008-0215850、2009-0082209、2009-0078931以及PCT专利公开WO2009149086，超导量子处理器可以包括多个部件，如使用例如SFQ技术并且被设计为处理非量子信息的编程及读取部件。
可以在室温下实现本***及方法的某些方面，并且可以在超导温度下实现某些方面。因此，贯穿本说明书与所附权利要求，当用来说明一种物理结构如“超导金属”时，术语“超导”用来说明在一个适当的温度下能够表现为超导体的一种材料。一种超导材料并非必须在本***及方法的所有实施方案中总是起超导体的作用。
对所展示的实施方案的以上说明(包括在摘要中所描述的)并非旨在是穷尽的或者旨在把这些实施方案限定于所披露的这些确切的形式。尽管为了说明的目的在此描述了多个具体的实施方案和实例，但是相关领域的普通技术人员将会认识到，可以做出不同的等价更改而不脱离本披露的精神与范围。在此所提供的、不同实施方案的传授内容可以应用于其他超导电路和结构，而不必一定是以上总体地说明的示例性超导电路和结构。
可将上述不同的实施方案进行组合以提供多个进一步的实施方案。只要与此处的具体传授内容及定义并非不一致，在本说明书中提及的和/或在申请数据表中列出的转让给D-Wave Systems Inc.的所有美国专利、美国专利申请公开、美国专利申请、外国专利、外国专利申请通过引用以其整体结合在此。如有必要，可以对这些实施方案的多个方面进行修改，以利用不同的专利、申请和公开文件中的***、电路及概念来提供更进一步的实施方案。
鉴于以上的详细说明，可以对这些实施方案做出这些及其他的改变。总之，在以下权利要求中，所使用的术语不应当解释为将这些权利要求限制于本说明书和这些权利要求中所披露的特定实施方案，而是应当解释为包括所有可能的实施方案、连同这些权利要求有权获得的等效物的全部范围。因此，本权利要求并不限于本披露。

Claims (6)

1.一种超导集成电路，包括：
一个第一层，其中该第一层是一个第一介电层；
一个沉积在该第一层上的约瑟夫逊结；
一个第二层，其中，该第二层是基板和第二介电层中的至少一个；以及
沉积在该第二层上的一个第二约瑟夫逊结，其中该第一介电层沉积在该第二层上。
2.如权利要求1所述的超导集成电路，其中该第一约瑟夫逊结包括一种第一材料并且该第二约瑟夫逊结包括一种与该第一材料不同的第二材料。
3.如权利要求1所述的超导集成电路，其中该第一以及第二约瑟夫逊结中的至少一个是一个单通量量子电路和一个超导量子位中的至少一个的部件。
4.如权利要求1所述的超导集成电路，进一步包括：第一电阻器，承载在所述第一介电层上；第二电阻器，承载在所述第二层上，其中，所述第二层是基板和第二介电层中的至少一个。
5.如权利要求4所述的超导集成电路，其中，所述第一电阻器和所述第二电阻器中的至少一个由铂组成。
6.如权利要求4所述的超导集成电路，进一步包括导热连接，该导热连接在该电阻器与该超导集成电路的一个基板之间提供热连通。
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