KR102390376B1 - 멀티-큐비트 소자 및 이를 포함하는 양자컴퓨터 - Google Patents

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Abstract

멀티-큐비트 소자 및 이를 포함하는 양자컴퓨터에 관해 개시되어 있다. 개시된 멀티-큐비트 소자는 복수의 큐비트(qubit)가 배열된 큐비트 어레이 및 상기 복수의 큐비트에 수직 방향으로 플럭스(flux)를 인가하기 위한 복수의 플럭스 발생요소를 포함할 수 있다. 상기 큐비트와 그에 대응하는 상기 플럭스 발생요소는 서로 대응하는 형태를 가질 수 있고, 이들의 중심부는 실질적으로 동일한 수직축에 배열될 수 있다. 상기 복수의 플럭스 발생요소에 연결된 복수의 배선 패턴이 더 구비될 수 있다. 상기 복수의 배선 패턴은 상기 복수의 플럭스 발생요소와 다른 높이에 구비될 수 있다. 이 경우, 상기 복수의 배선 패턴은 상기 복수의 플럭스 발생요소보다 상기 큐비트 어레이에서 멀리 배치될 수 있다.

Description

멀티-큐비트 소자 및 이를 포함하는 양자컴퓨터{Multi-qubit device and quantum computer including the same}
개시된 실시예들은 양자비트(큐비트)를 포함하는 소자 및 이를 적용한 장치에 관한 것이다.
양자컴퓨터는 데이터 처리를 수행하기 위해, 양자 중첩(quantum superposition) 및 양자 얽힘(quantum entanglement)과 같은 양자 역학적 현상을 동작 원리로 사용하는 연산 기계 장치로 정의할 수 있다. 양자 역학적 원리를 이용해서 정보를 저장할 수 있는 단위 소자(혹은, 그 정보 자체)를 양자비트(quantum bit) 또는 큐비트(qubit)라 하고, 이는 양자컴퓨터에서 정보의 기본 단위로 사용될 수 있다.
고전적인 정보저장소자에서 사용되는 비트(bit)는 "0" 또는 "1"의 상태를 갖는데 반해, 큐비트(qubit)는 중첩(superposition) 현상에 의해 "0"과 "1" 상태를 동시에 가질 수 있다. 또한, 얽힘(entanglement) 현상에 의해 큐비트들 사이에 상호 작용이 이루어질 수 있다. 이러한 큐비트의 특성에 의해, N개의 큐비트를 사용하면 2N개의 정보를 만들 수 있다. 따라서, 큐비트의 수를 늘림에 따라 정보의 양 및 처리 속도를 지수 함수적으로 증가시킬 수 있다.
양자컴퓨터에 대한 관심이 높아지면서, 다양한 방식의 큐비트(qubit)에 대한 연구가 진행되어 왔고, 그 중에서 초전도체를 이용한 큐비트(즉, 초전도 큐비트)는 집적화된 회로로 제조하기 용이하다는 장점이 있다. 그러나, 복수의 큐비트를 포함하는 소자 및 이를 적용한 양자컴퓨터를 구현함에 있어서, 구성 요소(소자)들 사이의 원치 않는 간섭이나 이로 인한 노이즈(noise) 발생 등 다양한 문제를 해결할 필요가 있다.
플럭스(flux)를 이용해서 큐비트(qubit)의 상태를 용이하게 제어할 수 있는 멀티-큐비트 소자(multi-qubit device)를 제공한다.
구성 요소들 사이의 원치 않는 간섭이나 이로 인한 노이즈(noise) 발생을 억제 또는 방지할 수 있는 멀티-큐비트 소자를 제공한다.
확장가능성(scalability)을 높일 수 있는 멀티-큐비트 소자를 제공한다.
복수의 큐비트 및 그 주변의 소자/회로를 디자인하고 배열하는데 있어서, 설계 자유도를 높일 수 있는 멀티-큐비트 소자를 제공한다.
상기 멀티-큐비트 소자를 포함하는 양자컴퓨터를 제공한다.
일 측면(aspect)에 따르면, 기판 상에 구비된 것으로, 복수의 큐비트(qubit)가 배열된 구조를 포함하는 제1 층구조체; 및 상기 기판과 제1 층구조체 사이에 구비된 것으로, 상기 복수의 큐비트에 수직 방향으로 플럭스(flux)를 인가하기 위한 복수의 플럭스 발생요소를 포함하는 제2 층구조체;를 구비하고, 상기 큐비트와 그에 대응하는 상기 플럭스 발생요소는 서로 대응하는 형태를 갖고, 이들의 중심부가 실질적으로 동일한 수직축에 배열된 멀티-큐비트 소자(multi-qubit device)가 제공된다.
상기 큐비트는 초전도체를 이용한 초전도 큐비트(superconducting qubit)일 수 있다.
상기 큐비트는 적어도 하나의 조셉슨 접합(Josephson junction)을 포함할 수 있다.
상기 큐비트는 닫힌 루프(closed loop) 구조; 및 그 위에 구비된 적어도 하나의 조셉슨 접합(Josephson junction);을 포함할 수 있다. 상기 닫힌 루프(closed loop) 구조의 일측에서 서로 평행한 방향으로 연장된 제1 및 제2 전극 라인이 더 구비될 수 있다.
상기 플럭스 발생요소는 부분 개구된 루프(partially opened loop) 구조를 포함할 수 있다. 상기 부분 개구된 루프(partially opened loop) 구조의 양끝에서 서로 평행한 방향으로 연장된 제1 및 제2 배선 패턴이 더 구비될 수 있다.
상기 부분 개구된 루프(partially opened loop) 구조는 상기 닫힌 루프(closed loop) 구조와 같거나 그보다 작은 사이즈를 가질 수 있다.
상기 제1 및 제2 배선 패턴은 상기 제1 및 제2 전극 라인과 같은 방향으로 연장될 수 있다.
상기 제1 및 제2 배선 패턴 사이의 간격은 상기 제1 및 제2 전극 라인 사이의 간격과 같거나 그보다 작을 수 있다.
상기 복수의 플럭스 발생요소는 초전도 물질을 포함할 수 있다.
상기 복수의 플럭스 발생요소와 상기 복수의 큐비트 사이에 약 100nm 이하의 두께를 갖는 절연층이 구비될 수 있다.
상기 복수의 플럭스 발생요소에 연결된 복수의 배선 패턴이 더 구비될 수 있고, 상기 복수의 배선 패턴은 상기 복수의 플럭스 발생요소와 다른 레벨에 구비될 수 있으며, 상기 복수의 배선 패턴은 상기 복수의 플럭스 발생요소보다 상기 복수의 큐비트에서 멀리 배치될 수 있다.
상기 복수의 플럭스 발생요소와 상기 복수의 배선 패턴 사이에 절연층이 구비될 수 있고, 상기 절연층 내에 복수의 비아홀(via hole)이 구비될 수 있으며, 상기 복수의 비아홀 내에 상기 복수의 플럭스 발생요소와 상기 복수의 배선 패턴을 연결하는 플러그 물질이 구비될 수 있다.
상기 절연층은 약 100nm 이상의 두께를 가질 수 있다.
상기 플럭스 발생요소는 제1 플럭스 발생요소일 수 있고, 상기 멀티-큐비트 소자는 상기 제1 층구조체를 사이에 두고 상기 제2 층구조체와 마주하는 제3 층구조체를 더 포함할 수 있고, 상기 제3 층구조체는 상기 복수의 큐비트에 수직 방향으로 플럭스(flux)를 인가하기 위한 복수의 제2 플럭스 발생요소를 포함할 수 있다.
상기 제2 플럭스 발생요소는 상기 큐비트를 사이에 두고 상기 제1 플럭스 발생요소와 대칭적인 구조를 가질 수 있다.
다른 측면에 따르면, 전술한 멀티-큐비트 소자를 포함하는 양자컴퓨터가 제공된다.
다른 측면에 따르면, 복수의 큐비트(qubit)가 배열된 구조를 포함하는 층구조체; 상기 층구조체 아래에 구비된 것으로, 상기 복수의 큐비트에 수직 방향으로 플럭스(flux)를 인가하기 위한 복수의 제1 플럭스 발생요소; 및 상기 층구조체 위에 구비된 것으로, 상기 복수의 큐비트에 수직 방향으로 플럭스를 인가하기 위한 복수의 제2 플럭스 발생요소;를 포함하고, 상기 각각의 제1 플럭스 발생요소 및 이와 대응하는 제2 플럭스 발생요소를 이용해서 이들 사이에 구비된 큐비트에 플럭스를 인가하도록 구성된 멀티-큐비트 소자(multi-qubit device)가 제공된다.
상기 제1 및 제2 플럭스 발생요소는 상기 큐비트를 사이에 두고 서로 대칭적인 구조를 가질 수 있다.
상기 큐비트는 닫힌 루프(closed loop) 구조; 및 그 위에 구비된 적어도 하나의 조셉슨 접합(Josephson junction);을 포함할 수 있다. 상기 닫힌 루프(closed loop) 구조의 일측에서 서로 평행한 방향으로 연장된 제1 및 제2 전극 라인이 더 구비될 수 있다.
상기 제1 플럭스 발생요소는 부분 개구된 제1 루프(partially opened first loop) 구조를 포함할 수 있고, 상기 제2 플럭스 발생요소는 부분 개구된 제2 루프(partially opened second loop) 구조를 포함할 수 있다. 상기 부분 개구된 제1 루프 구조의 양끝에서 서로 평행한 방향으로 연장된 제1 및 제2 배선 패턴이 더 구비될 수 있다. 상기 부분 개구된 제2 루프 구조의 양끝에서 서로 평행한 방향으로 연장된 제3 및 제4 배선 패턴이 더 구비될 수 있다.
상기 부분 개구된 제1 및 제2 루프 구조는 상기 닫힌 루프 구조와 같거나 그보다 작은 사이즈를 가질 수 있다.
상기 제1 및 제2 배선 패턴과 상기 제3 및 제4 배선 패턴은 그에 대응하는 상기 제1 및 제2 전극 라인과 같은 방향으로 연장될 수 있다.
상기 제1 및 제2 배선 패턴은 상기 제1 루프 구조와 다른 레벨에 구비될 수 있고, 이 경우, 상기 제1 및 제2 배선 패턴의 적어도 일부는 상기 제1 및 제2 전극 라인과 다른 방향으로 연장될 수 있다.
상기 제3 및 제4 배선 패턴은 상기 제2 루프 구조와 다른 레벨에 구비될 수 있고, 이 경우, 상기 제3 및 제4 배선 패턴의 적어도 일부는 상기 제1 및 제2 전극 라인과 다른 방향으로 연장될 수 있다.
기판 상에 상기 복수의 제1 플럭스 발생요소가 구비될 수 있고, 상기 복수의 제1 플럭스 발생요소를 덮는 제1 절연층이 구비될 수 있고, 상기 제1 절연층 상에 상기 복수의 큐비트가 구비될 수 있고, 상기 제1 절연층 상에 상기 복수의 큐비트를 덮는 제2 절연층이 구비될 수 있고, 상기 제2 절연층 상에 상기 복수의 제2 플럭스 발생요소가 구비될 수 있다.
다른 측면에 따르면, 전술한 멀티-큐비트 소자를 포함하는 양자컴퓨터가 제공된다.
다른 측면에 따르면, 복수의 큐비트(qubit)가 배열된 큐비트 어레이; 상기 복수의 큐비트에 수직 방향으로 플럭스(flux)를 인가하기 위한 복수의 플럭스 발생요소; 상기 복수의 플럭스 발생요소와 다른 높이에 구비된 복수의 배선 패턴; 및 상기 복수의 플럭스 발생요소와 상기 복수의 배선 패턴을 연결하는 복수의 플러그;를 포함하고, 상기 복수의 배선 패턴은 상기 복수의 플럭스 발생요소보다 상기 큐비트 어레이에서 멀리 배치된 멀티-큐비트 소자(multi-qubit device)가 제공된다.
상기 큐비트와 그에 대응하는 상기 플럭스 발생요소는 서로 대응하는 형태를 가질 수 있고, 이들의 중심부는 실질적으로 동일한 수직축에 배열될 수 있다.
다른 측면에 따르면, 전술한 멀티-큐비트 소자를 포함하는 양자컴퓨터가 제공된다.
플럭스(flux)를 이용해서 큐비트(qubit)의 상태를 용이하게 제어할 수 있는 멀티-큐비트 소자를 구현할 수 있다. 구성 요소들 사이의 원치 않는 간섭이나 이로 인한 노이즈(noise) 발생을 억제 또는 방지할 수 있는 멀티-큐비트 소자를 구현할 수 있다. 확장가능성(scalability)을 높일 수 있는 멀티-큐비트 소자를 구현할 수 있다. 복수의 큐비트 및 그 주변의 소자/회로를 디자인하고 배열하는데 있어서, 설계 자유도를 높일 수 있는 멀티-큐비트 소자를 구현할 수 있다. 실시예들에 따른 멀티-큐비트 소자를 이용해서, 우수한 성능의 양자컴퓨터를 구현할 수 있다.
도 1은 일 실시예에 따른 멀티-큐비트 소자(multi-qubit device)를 설명하기 위한 사시도이다.
도 2는 도 1의 실시예에 대응하는 멀티-큐비트 소자의 단면 구조를 예시적으로 보여주는 단면도이다.
도 3은 일 실시예에 따른 멀티-큐비트 소자에 적용될 수 있는 큐비트 및 플럭스 발생요소의 평면 구조를 보여주는 평면도이다.
도 4는 다른 실시예에 따른 멀티-큐비트 소자에 적용될 수 있는 큐비트 및 플럭스 발생요소의 평면 구조를 보여주는 평면도이다.
도 5는 다른 실시예에 따른 멀티-큐비트 소자를 설명하기 위한 사시도이다.
도 6은 도 5의 실시예에 대응하는 멀티-큐비트 소자의 단면 구조를 예시적으로 보여주는 단면도이다.
도 7은 다른 실시예에 따른 멀티-큐비트 소자를 설명하기 위한 사시도이다.
도 8은 도 7의 실시예에 대응하는 멀티-큐비트 소자의 단면 구조를 예시적으로 보여주는 단면도이다.
도 9는 다른 실시예에 따른 멀티-큐비트 소자를 설명하기 위한 사시도이다.
도 10은 도 9의 실시예에 대응하는 멀티-큐비트 소자의 단면 구조를 예시적으로 보여주는 단면도이다.
도 11은 다른 실시예에 따른 멀티-큐비트 소자를 설명하기 위한 사시도이다.
도 12는 다른 실시예에 따른 멀티-큐비트 소자를 설명하기 위한 사시도이다.
도 13은 다른 실시예에 따른 멀티-큐비트 소자를 설명하기 위한 사시도이다.
이하, 실시예들에 따른 멀티-큐비트 소자(multi-qubit device) 및 이를 포함하는 양자컴퓨터를 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성 및 설명의 편의성을 위해 다소 과장되어 있을 수 있다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 일 실시예에 따른 멀티-큐비트 소자(multi-qubit device)를 설명하기 위한 사시도이다.
도 1을 참조하면, 복수의 큐비트(QB10)가 배열된 구조를 포함하는 제1 층구조체(LL10)가 마련될 수 있다. 제1 층구조체(LL10)는 절연층(NL10) 및 그 위에 배열된 복수의 큐비트(QB10)를 포함할 수 있다. 복수의 큐비트(QB10)는 이차원적으로 배열될 수 있다. 여기에 도시된 큐비트들(QB10)의 배열 방식 및 개수는 예시적인 것이고, 달라질 수 있다.
제1 층구조체(LL10) 아래에 제2 층구조체(LL20)가 마련될 수 있다. 제2 층구조체(LL20)는 복수의 큐비트(QB10)에 플럭스(flux)를 인가하기 위한 복수의 플럭스 발생요소(flux generating element)(FG10)를 포함할 수 있다. 복수의 플럭스 발생요소(FG10)는 소정의 하지층(underlayer)(UL10) 상에 구비될 수 있다. 제2 층구조체(LL20)는 하지층(UL10)과 그 위에 배열된 복수의 플럭스 발생요소(FG10)를 포함한다고 할 수 있다. 또는, 복수의 플럭스 발생요소(FG10)가 어레이된 구조 자체를 제2 층구조체(LL20)로 여길 수도 있다. 하지층(UL10)은 기판을 포함할 수 있다. 또는, 하지층(UL10) 아래에 별도의 기판(미도시)이 더 구비될 수도 있다. 따라서, 제2 층구조체(LL20)는 기판과 제1 층구조체(LL10) 사이에 구비되었다고 할 수 있다.
각각의 플럭스 발생요소(FG10)에 전류를 흘려줌으로써, 이들로부터 플럭스(flux), 즉, 마그네틱 플럭스(magnetic flux)를 발생시킬 수 있다. 이러한 플럭스를 이용해서 큐비트(QB10)의 상태를 제어할 수 있다. 예컨대, 상기 플럭스를 이용해서 큐비트(QB10)의 상태를 초기화(initialization)한다거나, 그 밖에 다른 목적을 위해 큐비트(QB10)의 상태를 제어할 수 있다. 플럭스 발생요소(FG10)에 인가되는 전류의 세기나 방향, 지속 시간 등을 제어함으로써, 그로부터 발생되는 플럭스의 세기나 방향, 지속 시간 등을 변화시킬 수 있고, 큐비트(QB10)의 상태를 목적에 맞게 튜닝(tuning)할 수 있다.
큐비트(QB10)와 플럭스 발생요소(FG10)는 일대일(1:1)로 대응될 수 있다. 큐비트(QB10)와 그에 대응하는 플럭스 발생요소(FG10)는 서로 대응하는 형태를 가질 수 있다. 다시 말해, 큐비트(QB10)와 플럭스 발생요소(FG10)는 동일한 형태를 갖거나 실질적으로(대략적으로) 동일한 형태를 가질 수 있다. 또한, 큐비트(QB10)와 그에 대응하는 플럭스 발생요소(FG10)는 이들의 중심부가 실질적으로 동일한 수직축(Z1)에 배열하도록 배치될 수 있다. 큐비트(QB10)와 플럭스 발생요소(FG10)의 중심부가 실질적으로 동일한 수직축(Z1)에 배열한다는 것은 이들의 중심 위치가, 위에서 보았을 때, 정확히 일치하거나 거의(대략적으로) 일치하는 것을 의미할 수 있다. 이는 제조공정상 발생할 수 있는 허용 가능한 수준의 오차(공차)를 포함하는 개념일 수 있다. 예컨대, 큐비트(QB10)의 중심과 그에 대응하는 플럭스 발생요소(FG10)의 중심은, 위에서 보았을 때, 정확히 일치하거나 약 20nm 이내 또는 약 10nm 이내의 편차를 가질 수 있다. 한편, 각각의 큐비트(QB10)와 플럭스 발생요소(FG10)의 폭은 수 ㎛ 내지 수십 ㎛ 정도일 수 있다. 그러나 경우에 따라, 각 큐비트(QB10)와 플럭스 발생요소(FG10)의 폭은 약 1 ㎛ 이하일 수도 있다.
큐비트(QB10)는, 예컨대, 초전도체(superconductor)를 이용한 '초전도 큐비트(superconducting qubit)'일 수 있다. 이 경우, 큐비트(QB10)는 초전도체로 형성된 루프(loop) 구조(P10)를 포함할 수 있다. 루프 구조(P10)는 닫힌 루프(closed loop) 구조일 수 있다. 또한, 큐비트(QB10)는 루프 구조(P10) 상에 구비된 적어도 하나의 조셉슨 접합(Josephson junction)(J10)을 더 포함할 수 있다. 조셉슨 접합(J10)은 두 개의 초전도체 및 이들 사이에 구비된 유전체층을 포함할 수 있다. 편의상, 도 1에서는 조셉슨 접합(J10)을 기호화하여 도시하였다. 조셉슨 접합(J10)의 구체적인 구조(적층 구조)는 추후에 도 2를 참조하여 설명한다. 도 1에서는 하나의 큐비트(QB10)에 두 개의 조셉슨 접합(J10)을 형성한 경우를 도시하였지만, 조셉슨 접합(J10)의 개수는 달라질 수 있다. 또한, 각 큐비트(QB10)에서 조셉슨 접합(J10)이 형성된 위치도 달라질 수 있다.
큐비트(QB10)의 초전도체(초전도 물질)는, 예컨대, Al, Nb, Pb 등일 수 있다. 다시 말해, 루프 구조(P10) 및 조셉슨 접합(J10)에 포함된 초전도체는 Al, Nb, Pd 등일 수 있다. 이러한 큐비트(QB10) 내에서 전하(전자)가 저항 없이 이동할 수 있다. 즉, 큐비트(QB10)에 초전도 전류가 흐를 수 있다. 보다 구체적으로는, 두 개의 전자로 이루어진 쿠퍼-페어(Cooper-pair)가 저항 없이 루프 구조(P10)를 회전할 수 있다. 이때, 쿠퍼-페어(Cooper-pair)는 조셉슨 접합(J10)을 터널링(tunneling)할 수 있고, 터널링 베리어(tunneling barrier)와 상관없이 초전도 전류를 발생시킬 수 있다. 쿠퍼-페어(Cooper-pair)의 위치나 상태에 따라, 큐비트(QB10)의 상태가 결정될 수 있다.
각각의 루프 구조(P10) 일측에서 서로 평행한 방향으로 연장된 제1 및 제2 전극 라인(E10, E20)이 구비될 수 있다. 예컨대, 제1 및 제2 전극 라인(E10, E20)은 Y축에 평행한 방향으로 연장될 수 있다. 제1 및 제2 전극 라인(E10, E20)은 큐비트(QB10)에 전기적 신호를 인가하기 위한 배선 구조일 수 있다. 제1 및 제2 전극 라인(E10, E20) 사이의 간격은 루프 구조(P10)의 X축 방향으로의 폭보다 작을 수 있다. 제1 및 제2 전극 라인(E10, E20)은 초전도 물질, 예컨대, Al, Nb, Pb 등으로 형성될 수 있다. 제1 및 제2 전극 라인(E10, E20)은 루프 구조(P10)와 동일한 물질로 형성될 수 있고, 루프 구조(P10)와 동일한 레벨(높이)에 형성될 수 있다.
플럭스 발생요소(FG10)는 큐비트(QB10)에 대응하는 형태를 가질 수 있다. 예컨대, 플럭스 발생요소(FG10)는 루프 구조(R10)를 가질 수 있다. 플럭스 발생요소(FG10)의 루프 구조(R10)는 부분 개구된 루프(partially opened loop) 구조일 수 있다. 루프 구조(R10) 자체를 플럭스 발생요소(FG10)라고 할 수 있다. 루프 구조(R10)는 초전도 물질, 예컨대, Al, Nb, Pb 등으로 형성될 수 있다. 루프 구조(R10)의 중심과 그에 대응하는 큐비트(QB10)의 루프 구조(P10)의 중심은 실질적으로 동일한 수직축(Z1)에 배열될 수 있다. 플럭스 발생요소(FG10)의 루프 구조(R10)는 큐비트(QB10)의 루프 구조(P10)와 같거나 그보다 작은 사이즈를 가질 수 있다. 이 경우, 플럭스 발생요소(FG10)에서 발생된 플럭스(flux)가 큐비트(QB10)의 루프 구조(P10)로 포커싱(focusing)되어 인가될 수 있다.
각각의 루프 구조(R10)의 양끝에서 서로 평행한 방향으로 연장된 제1 및 제2 배선 패턴(W10, W20)이 더 구비될 수 있다. 제1 및 제2 배선 패턴(W10, W20)은 루프 구조(R10)에 전기적 신호(전류)를 인가하기 위한 요소일 수 있다. 제1 및 제2 배선 패턴(W10, W20)은 제1 및 제2 전극 라인(E10, E20)과 같은 방향(여기서는 Y축에 평행한 방향)으로 연장될 수 있다. 또한, 제1 및 제2 배선 패턴(W10, W20) 사이의 간격은 제1 및 제2 전극 라인(E10, E20) 사이의 간격과 같거나 그보다 작을 수 있다. 제1 및 제2 배선 패턴(W10, W20)은 루프 구조(R10)와 동일한 초전도 물질, 예컨대, Al, Nb, Pb 등으로 형성될 수 있다. 플럭스 발생요소(FG10)(즉, R10) 및 제1 및 제2 배선 패턴(W10, W20)을 초전도 물질로 형성하면, 전류 인가에 의한 열 발생이나 열적 노이즈(thermal noise) 없이 플럭스를 발생시킬 수 있다. 따라서, 이와 인접한 큐비트(QB10)의 온도가 상승하는 문제를 방지할 수 있다.
큐비트(QB10)의 루프 구조(P10)는 사각형 모양을 가질 수 있다. 예컨대, 정사각형 혹은 실질적인 정사각형 모양을 가질 수 있다. 이 경우, 플럭스 발생요소(FG10)의 루프 구조(R10)는 부분 개구된 정사각형 혹은 그와 유사한 모양을 가질 수 있다. 다른 실시예에 따르면, 큐비트(QB10)의 루프 구조(P10)는 원형일 수 있고, 이 경우, 플럭스 발생요소(FG10)의 루프 구조(R10)는 부분 개구된 원형일 수 있다. 큐비트(QB10) 및 플럭스 발생요소(FG10)의 형태 및 위치 관계에 대해서는 추후에 도 3 및 도 4를 참조하여 보다 상세하게 설명한다.
본 실시예에서는 큐비트(QB10)와 플럭스 발생요소(FG10)를 수직 방향(Z축 방향)으로 상호 이격하도록 배치하되, 서로 대응하는 형태를 갖고 이들의 중심부가 실질적으로 동일한 수직축(Z1)에 배열되도록 배치할 수 있다. 이 경우, 플럭스 발생요소(FG10)에서 발생된 플럭스가 그에 대응하는 큐비트(QB10) 전체에 균일하게(혹은 거의 균일하게) 영향을 줄 수 있다. 또한, 큐비트(QB10)에 연결된 제1 및 제2 전극 라인(E10, E20)과 플럭스 발생요소(FG10)에 연결된 제1 및 제2 배선 패턴(W10, W20)도 서로 대응하는 형태로 형성될 수 있고, 동일한 방향으로 연장될 수 있다. 이 경우, 제1 및 제2 배선 패턴(W10, W20)이 제1 및 제2 전극 라인(E10, E20)에 균일하게(혹은 거의 균일하게) 영향을 줄 수 있다. 다시 말해, 플럭스 발생요소(FG10)와 배선 패턴(W10, W20)이 이에 대응하는 큐비트(QB10)와 전극 라인(E10, E20)에 전체적으로 균일한(혹은 거의 균일한) 영향을 줄 수 있다. 따라서, 구성 요소들 사이에 발생할 수 있는 원치 않는 간섭이나 노이즈(noise) 문제를 억제할 수 있다.
또한, 플럭스 발생요소(FG10)는 큐비트(QB10)와 같거나 작은 사이즈를 가질 수 있고, 제1 및 제2 배선 패턴(W10, W20) 사이의 간격도 제1 및 제2 전극 라인(E10, E20) 사이의 간격과 같거나 작을 수 있다. 따라서, 플럭스 발생요소(FG10)에서 발생된 플럭스가 그에 대응하는 큐비트(QB10)에 포커싱(focusing)될 수 있고, 다른 큐비트(QB10)들에는 거의 영향을 주지 않을 수 있다. 이와 유사하게, 제1 및 제2 배선 패턴(W10, W20)으로 인한 전자기적인 영향이 그에 대응하는 제1 및 제2 전극 라인(E10, E20)에만 집중될 수 있고, 다른 전극 라인(E10, E20)이나 다른 큐비트(QB10)에는 거의 영향을 주지 않을 수 있다. 이에, 구성 요소들 사이에 원치 않는 간섭이나 노이즈(noise) 문제가 발생할 가능성이 크게 낮아질 수 있다.
만약, 본 실시예와는 달리, 큐비트의 옆 쪽에 플럭스 발생요소를 배치한다면(본 명세서에서는 이를 '비대칭적 배치'라고 할 수 있음), 플럭스 발생요소에서 발생된 플럭스가 그에 대응하는 큐비트에 균일하게 영향을 주기 어렵고, 또한, 인접한 다른 큐비트에 노이즈(noise)를 발생시킬 가능성이 높다. 또한, 플럭스 발생요소에 연결된 배선 패턴도 플럭스 노이즈(flux noise)를 생성하여 주변의 다른 큐비트나 회로에 영향을 줄 수 있다. 따라서, 큐비트의 옆 쪽에 플럭스 발생요소를 배치하는 경우, 노이즈로 인해 큐비트의 수명이 단축되고 소자의 신뢰성이 저하될 수 있다. 특히, 큐비트의 개수가 증가할수록, 큐비트들 및 플럭스 발생요소들의 배치가 어려워지고 복잡해질 수 있다.
그러나, 본 실시예에 따르면, 큐비트(QB10)와 플럭스 발생요소(FG10)를 서로 다른 층에 형성하되, 이들이 서로 대응하는 형태를 갖고 이들의 중심부가 실질적으로 동일한 수직축에 배열되도록 배치할 수 있다. 본 명세서에서는 이러한 배치를 '대칭적 배치(symmetric arrangement)' 또는 '대응적 배치(corresponding arrangement)'라고 칭할 수 있다. 이 경우, 앞서 설명한 바와 같이, 원치 않는 간섭이나 노이즈 문제가 억제될 수 있고, 소자의 수명 및 신뢰성을 개선할 수 있다. 또한, 튜닝가능한(tunable) 멀티-큐비트 소자를 제조함에 있어서, 설계의 자유도를 크게 개선할 수 있다.
도 2는 도 1의 실시예에 대응하는 멀티-큐비트 소자의 단면 구조를 예시적으로 보여주는 단면도이다. 편의상, 도 2에서는 하나의 큐비트 및 그에 대응하는 하나의 플럭스 발생요소를 포함하는 단위 구조에 대해서만 도시하고 설명한다.
도 2를 참조하면, 기판(SUB11) 상에 플럭스 발생요소(FG11)가 구비될 수 있다. 기판(SUB11)에는 품질계수(quality factor)(즉, Q값)가 높은 물질(절연물질)을 적용할 수 있다. 이는 큐비트(QB11)의 결맞음 상태(coherence state)에 영향을 최소화하기 위함일 수 있다. 예컨대, 기판(SUB11)으로는 사파이어(sapphire) 기판이나 실리콘(Si) 기판을 사용할 수 있고, 상기 Si 기판을 사용하는 경우, 그 표면에 실리콘산화물층(SiO2층)과 같은 절연막을 형성한 후, 상기 절연막 상에 플럭스 발생요소(FG11)를 구비시킬 수 있다. 플럭스 발생요소(FG11)는 초전도 물질, 예컨대, Al, Nb, Pb 등으로 형성될 수 있다. 플럭스 발생요소(FG11)와 동일한 레벨에 제1 및 제2 배선 패턴(미도시)을 함께 형성할 수 있다.
기판(SUB11) 상에 플럭스 발생요소(FG11)를 덮는 절연층(NL11)이 구비될 수 있다. 절연층(NL11)은 실리콘산화물이나 실리콘질화물로 형성되거나, 실리콘질화물보다 유전상수가 큰 유전물질로 형성될 수도 있다.
절연층(NL11) 상에 큐비트(QB11)가 구비될 수 있다. 큐비트(QB11)는 초전도 물질로 형성된 루프 구조(P11)를 포함할 수 있고, 루프 구조(P11)에 형성된 적어도 하나의 조셉슨 접합(J11)을 더 포함할 수 있다. 조셉슨 접합(J11)은 두 개의 초전도체(P11의 일부 및 P11') 및 이들 사이에 구비된 유전체층(D11)을 포함할 수 있다. 여기서는, 하나의 조셉슨 접합(J11)을 도시하였지만, 두 개 혹은 그 이상의 조셉슨 접합(J11)이 구비될 수 있다. 이러한 큐비트(QB11)의 구조는 도 1의 큐비트(QB10)에 대응되거나 그와 유사할 수 있다. 루프 구조(P11) 및 조셉슨 접합(J11)에 포함된 초전도 물질은, 예컨대, Al, Nb, Pb 등일 수 있다. 유전체층(D11)은, 예컨대, Al2O3일 수 있지만, 이에 한정되지 않고 다양하게 변화될 수 있다.
플럭스 발생요소(FG11)에 전기적으로 연결된 전원부(V11)가 구비될 수 있다. 전원부(V11)는 배선 패턴(미도시)(도 1의 W10, W20)을 통해서 플럭스 발생요소(FG11)에 연결될 수 있다. 전원부(V11)를 이용해서 플럭스 발생요소(FG11)에 전류를 인가할 수 있고, 그에 따라, 플럭스 발생요소(FG11)에서 플럭스(Fx1)가 발생될 수 있다. 플럭스(Fx1)는 큐비트(QB11)에 수직한 방향으로 인가될 수 있다. 예컨대, 플럭스(Fx1)는 루프 구조(P11)의 안쪽으로 인가될 수 있다. 플럭스 발생요소(FG11)에 인가되는 전류의 방향에 따라, 플럭스(Fx1)의 방향도 달라질 수 있다. 전원부(V11)는, 예컨대, 전압원(voltage source)일 수 있다. 이 경우, 전원부(V11)를 이용해서 플럭스 발생요소(FG11)에 인가하는 전압의 세기를 조절하여 플럭스(Fx1)의 세기를 조절할 수 있다. 전원부(V11)에 표시된 화살표는 전압의 세기를 조절할 수 있다는 것을 의미한다. 도 2에서 전원부(V11)를 나타내는 기호(심볼)는 예시적인 것에 불과하고, 실제 전원부(V11)의 구성은 다양하게 변화될 수 있다.
플럭스 발생요소(FG11)와 큐비트(QB11) 사이에 구비된 절연층(NL11)의 두께는 약 100nm 이하일 수 있다. 이 경우, 플럭스 발생요소(FG11)에서 발생한 플럭스(Fx1)가 그에 대응하는 큐비트(QB11)에 잘 인가/집중될 수 있고, 다른 큐비트에는 거의 영향을 주지 않을 수 있다. 절연층(NL11)의 두께가 과도하게 두꺼운 경우, 큐비트(QB11)의 상태를 제어하기 위해 요구되는 플럭스(Fx1)의 세기가 커질 수 있고, 그로 인해, 전력 소모가 증가할 수 있다. 그러나 경우에 따라서는, 절연층(NL11)을 100nm 이상의 두께로 형성할 수도 있다. 또한, 도 2에 도시하지는 않았지만, 절연층(NL11) 상에 큐비트(QB11)를 덮는 별도의 절연층(보호층)을 더 구비시킬 수 있다.
부가적으로, 도 2와 같이 큐비트(QB11) 아래에 플럭스 발생요소(FG11)를 구비시키는 것은 제조공정 측면에서 유리할 수 있다. 즉, 플럭스 발생요소(FG11)를 형성한 후에 큐비트(QB11)를 형성하는 것이 반대의 경우보다 공정적으로 용이할 수 있다. 또한, 플럭스 발생요소(FG11)를 형성한 후에 큐비트(QB11)를 형성하는 경우, 큐비트(QB11)는 플럭스 발생요소(FG11)의 형성 공정에 전혀 영향을 받지 않을 수 있다.
도 3은 일 실시예에 따른 멀티-큐비트 소자에 적용될 수 있는 큐비트 및 플럭스 발생요소의 평면 구조를 보여주는 평면도이다. 도 3은 단위셀(unit cell) 구조에 대응된다고 할 수 있다.
도 3을 참조하면, 큐비트(QB1)와 그에 대응하는 플럭스 발생요소(FG1)가 마련될 수 있다. 큐비트(QB1)는 닫힌 형태의 루프 구조(P1)를 가질 수 있다. 루프 구조(P1)는 사각형, 예컨대, 정사각형 모양을 가질 수 있다. 플럭스 발생요소(FG1)는 부분 개구된 형태의 루프 구조(R1)를 가질 수 있다. 루프 구조(R1)는 사각형, 예컨대, 정사각형 모양을 가질 수 있다. 이와 같이, 큐비트(QB1)의 루프 구조(P1)와 플럭스 발생요소(FG1)의 루프 구조(R1)는 서로 대응하는 형태를 가질 수 있고, 이들의 중심부는 실질적으로 동일한 수직축에 배열될 수 있다. 플럭스 발생요소(FG1)의 루프 구조(R1)는 큐비트(QB1)의 루프 구조(P1)와 동일한 사이즈를 갖거나, 그보다 작은 사이즈를 가질 수 있다.
큐비트(QB1)에 연결된 제1 및 제2 전극 라인(E1, E2)이 더 구비될 수 있다. 또한, 플럭스 발생요소(FG1)에 연결된 제1 및 제2 배선 패턴(W1, W2)이 더 구비될 수 있다. 제1 및 제2 전극 라인(E1, E2)과 제1 및 제2 배선 패턴(W1, W2)은 동일한 방향으로 연장될 수 있다. 제1 및 제2 배선 패턴(W1, W2) 사이의 간격은 제1 및 제2 전극 라인(E1, E2) 사이의 간격과 같거나 그보다 작을 수 있다. 한편, 참조번호 J1은 큐비트(QB1)의 루프 구조(P1)에 형성된 조셉슨 접합(Josephson junction)을 나타낸다.
도 3에서 큐비트(QB1)와 플럭스 발생요소(FG1)는 사각형이 아닌 원형일 수도 있다. 그 일례가 도 4에 도시되어 있다. 도 4는 다른 실시예에 따른 멀티-큐비트 소자에 적용될 수 있는 큐비트 및 플럭스 발생요소의 평면 구조를 보여주는 평면도이다.
도 4를 참조하면, 큐비트(QB2)와 그에 대응하는 플럭스 발생요소(FG2)는 원형일 수 있다. 큐비트(QB2)는 원형의 닫힌 루프 구조(P2)를 가질 수 있고, 플럭스 발생요소(FG2)는 부분 개구된 형태의 원형 루프 구조(R2)를 가질 수 있다. 큐비트(QB2)의 루프 구조(P2)와 플럭스 발생요소(FG2)의 루프 구조(R2)는 서로 대응하는 형태를 가질 수 있고, 이들의 중심부는 실질적으로 동일한 수직축에 배열될 수 있다. 큐비트(QB2)에 연결된 제1 및 제2 전극 라인(E3, E4)이 더 구비될 수 있고, 플럭스 발생요소(FG2)에 연결된 제1 및 제2 배선 패턴(W3, W4)이 더 구비될 수 있다. 제1 및 제2 배선 패턴(W3, W4) 사이의 간격은 제1 및 제2 전극 라인(E3, E4) 사이의 간격과 같거나 그보다 작을 수 있다. 참조번호 J2는 큐비트(QB2)의 루프 구조(P2)에 형성된 조셉슨 접합(Josephson junction)을 나타낸다.
도 3 및 도 4에서는 큐비트(QB1, QB2)와 플럭스 발생요소(FG1, FG2)가 사각형 또는 원형인 경우에 대해서 도시하고 설명하였지만, 이들의 형태는 다양하게 변화될 수 있다. 예컨대, 큐비트(QB1, QB2)와 플럭스 발생요소(FG1, FG2)는 삼각형이나 오각형 이상의 다각형 형태를 갖거나, 타원형일 수도 있다.
도 5는 다른 실시예에 따른 멀티-큐비트 소자를 설명하기 위한 사시도이다.
도 5를 참조하면, 도 1을 참조하여 설명한 바와 동일한 제1 층구조체(LL10)가 마련될 수 있다. 제1 층구조체(LL10)는 절연층(NL10) 및 그 위에 배열된 복수의 큐비트(QB10)를 포함할 수 있다. 큐비트(QB10)는 루프 구조(P10) 및 적어도 하나의 조셉슨 접합(J10)을 포함할 수 있고, 각 큐비트(QB10)에 연결된 제1 및 제2 전극 라인(E10, E20)이 더 구비될 수 있다.
제1 층구조체(LL10) 아래에 제2 층구조체(LL25)가 마련될 수 있다. 제2 층구조체(LL25)는 복수의 큐비트(QB10)에 플럭스(flux)를 인가하기 위한 복수의 플럭스 발생요소(FG15)를 포함할 수 있다. 복수의 플럭스 발생요소(FG15)는 도 1을 참조하여 설명한 플럭스 발생요소(FG10)와 동일하거나 유사할 수 있다. 따라서, 플럭스 발생요소(FG15)는 부분 개구된 루프 구조(R15)를 포함할 수 있다. 또한, 복수의 플럭스 발생요소(FG15)는 하지층(underlayer)(UL15) 상에 구비될 수 있다. 하지층(UL15)은 일종의 절연층일 수 있다.
제2 층구조체(LL25)는 복수의 플럭스 발생요소(FG15)에 연결된 복수의 배선 패턴(W15, W25)을 더 포함할 수 있다. 복수의 배선 패턴(W15, W25)은 복수의 플럭스 발생요소(FG25)와 다른 레벨(높이)에 구비될 수 있다. 이 경우, 복수의 배선 패턴(W15, W25)은 복수의 플럭스 발생요소(FG25)보다 복수의 큐비트(QB10)에서 멀리 배치될 수 있다. 복수의 배선 패턴(W15, W25)은 각각의 플럭스 발생요소(FG15)의 양단에 각각 연결된 제1 배선 패턴(W15) 및 제2 배선 패턴(W25)을 포함할 수 있다.
하지층(UL15) 내에 복수의 비아홀(via hole)이 구비될 수 있고, 상기 복수의 비아홀 내에 복수의 플럭스 발생요소(FG15)와 복수의 배선 패턴(W15, W25)을 연결하는 복수의 플러그(C15, C25)가 구비될 수 있다. 제1 배선 패턴(W15)에 연결된 플러그(C15)를 제1 플러그라 할 수 있고, 제2 배선 패턴(W25)에 연결된 플러그(C25)를 제2 플러그라 할 수 있다. 도시하지는 않았지만, 제2 층구조체(LL25) 아래에 소정의 기판이나 절연체가 더 구비될 수 있다.
본 실시예에서와 같이, 복수의 플럭스 발생요소(FG15)와 이에 연결된 복수의 배선 패턴(W15, W25)을 서로 다른 레벨(높이)에 구비시키되, 복수의 배선 패턴(W15, W25)을 복수의 플럭스 발생요소(FG15)보다 큐비트(QB10)에서 멀리 배치할 수 있다. 이 경우, 복수의 배선 패턴(W15, W25)이 큐비트(QB10)에 줄 수 있는 원치 않는 간섭이나 영향을 더욱 감소시킬 수 있다. 다시 말해, 복수의 배선 패턴(W15, W25)에 의한 노이즈 발생을 더욱 효과적으로 억제 또는 방지할 수 있다. 또한, 복수의 배선 패턴(W15, W25)을 새로운 공간(새로운 층)에 별도로 배치하기 때문에, 설계 자유도가 더욱 개선될 수 있다. 예컨대, 본 실시예에서는 큐비트(QB10)에 대한 배선 패턴(W15, W25)의 영향/간섭이 억제/방지되기 때문에, 복수의 배선 패턴(W15, W25) 중 적어도 일부를 제1 및 제2 전극 라인(E10, E20)과 다른 방향(연장 방향)으로 보다 자유롭게 설계할 수 있다. 따라서, 노이즈 억제 및 설계 자유도 측면에서 도 5의 구조는 다양한 이점을 가질 수 있다.
도 6은 도 5의 실시예에 대응하는 멀티-큐비트 소자의 단면 구조를 예시적으로 보여주는 단면도이다.
도 6을 참조하면, 기판(SUB12) 상에 복수의 배선 패턴(W12, W22)이 구비될 수 있다. 기판(SUB12)은 도 2를 참조하여 설명한 기판(SUB11)과 동일하거나 유사할 수 있다. 기판(SUB12) 상에 복수의 배선 패턴(W12, W22)을 덮는 제1 절연층(NL12)이 구비될 수 있다. 제1 절연층(NL12)은 실리콘산화물이나 실리콘질화물로 형성되거나, 실리콘질화물보다 유전상수가 큰 유전물질로 형성될 수도 있다. 제1 절연층(NL12) 상에 플럭스 발생요소(FG12)가 구비될 수 있다. 제1 절연층(NL12) 내에 복수의 비아홀(via hole)(h12, h22)이 구비될 수 있고, 복수의 비아홀(h12, h22) 내에 복수의 플러그(C12, C22)가 구비될 수 있다. 복수의 플러그(C12, C22)에 의해 복수의 배선 패턴(W12, W22)과 플럭스 발생요소(FG12)가 연결될 수 있다. 배선 패턴(W12, W22), 플러그(C12, C22) 및 플럭스 발생요소(FG12)는 초전도 물질, 예컨대, Al, Nb, Pb 등으로 형성될 수 있다.
제1 절연층(NL12) 상에 제2 절연층(NL22)이 구비될 수 있고, 제2 절연층(NL22) 상에 큐비트(QB12)가 구비될 수 있다. 제2 절연층(NL22)은 도 2의 절연층(NL11)과 동일하거나 유사할 수 있다. 큐비트(QB12)는 도 2의 큐비트(QB11)와 동일하거나 유사할 수 있다. 따라서, 큐비트(QB12)는 초전도 물질로 형성된 루프 구조(P12)를 포함할 수 있고, 루프 구조(P12)에 형성된 적어도 하나의 조셉슨 접합(J12)을 더 포함할 수 있다. 조셉슨 접합(J12)은 두 개의 초전도체(P12의 일부 및 P12') 및 이들 사이에 구비된 유전체층(D12)을 포함할 수 있다.
플럭스 발생요소(FG12)에 전기적으로 연결된 전원부(V12)가 구비될 수 있다. 전원부(V12)는 복수의 배선 패턴(W12, W22) 및 플러그(C12, C22)를 통해서 플럭스 발생요소(FG12)에 연결될 수 있다. 전원부(V12)에 의해 플럭스 발생요소(FG12)에 전류가 인가될 수 있고, 그에 따라, 플럭스 발생요소(FG12)에서 플럭스(Fx2)가 발생할 수 있다. 플럭스(Fx2)는 큐비트(QB12)에 수직 방향으로 인가될 수 있다.
본 실시예에서 제1 절연층(NL12)의 두께는 약 100nm 이상일 수 있다. 이 경우, 복수의 배선 패턴(W12, W22)과 큐비트(QB12) 사이의 간격이 커질 수 있고, 이들 사이의 원치 않는 간섭이나 영향이 효과적으로 차단/억제될 수 있다. 한편, 제2 절연층(NL22)의 두께는 약 100nm 이하일 수 있다. 이 경우, 플럭스 발생요소(FG12)에서 발생한 플럭스(Fx2)가 그에 대응하는 큐비트(QB12)에 잘 인가/집중될 수 있고, 다른 큐비트에는 거의 영향을 주지 않을 수 있다. 위와 같은 이유로, 제1 절연층(NL12)의 두께는 제2 절연층(NL22)의 두께보다 클 수 있다. 그러나 이는 예시적인 것이고, 이들(NL12, NL22)의 적정 두께 범위는 달라질 수 있다.
도 7은 다른 실시예에 따른 멀티-큐비트 소자를 설명하기 위한 사시도이다.
도 7을 참조하면, 도 1을 참조하여 설명한 바와 동일한 제1 층구조체(LL10)가 마련될 수 있다. 제1 층구조체(LL10)는 절연층(NL10) 및 그 위에 배열된 복수의 큐비트(QB10)를 포함할 수 있다. 이하에서는, 절연층(NL10)을 제1 절연층이라 한다.
제1 층구조체(LL10) 아래에 제2 층구조체(LL20)가 마련될 수 있다. 제2 층구조체(LL20)는 도 1을 참조하여 설명한 제2 층구조체(LL20)와 동일할 수 있다. 제2 층구조체(LL20)는 하지층(UL10) 상에 구비된 복수의 플럭스 발생요소(FG10)를 포함할 수 있다. 이하에서는, 복수의 플럭스 발생요소(FG10)를 제1 플럭스 발생요소라 한다.
본 실시예에 따른 멀티-큐비트 소자는 제1 층구조체(LL10)를 사이에 두고 제2 층구조체(LL20)와 마주하는 제3 층구조체(LL30)를 더 포함할 수 있다. 따라서, 제2 층구조체(LL10)와 제3 층구조체(LL30) 사이에 제1 층구조체(LL10)가 위치할 수 있다. 제3 층구조체(LL30)는 복수의 큐비트(QB10)에 수직 방향으로 플럭스(flux)를 인가하기 위한 복수의 제2 플럭스 발생요소(FG20)를 포함할 수 있다. 복수의 제2 플럭스 발생요소(FG20)는 제2 절연층(NL20) 상에 구비될 수 있다. 제2 플럭스 발생요소(FG20)는 큐비트(QB10)를 사이에 두고 제1 플럭스 발생요소(FG10)와 대칭적인 구조를 가질 수 있다. 따라서, 제2 플럭스 발생요소(FG20)는, 예컨대, 부분 개구된 루프 구조(R20)를 가질 수 있다. 부분 개구된 루프 구조(R20)의 형태 및 사이즈는 제1 플럭스 발생요소(FG10)의 루프 구조(R10)와 동일하거나 유사할 수 있다.
제3 층구조체(LL30)는 복수의 제2 플럭스 발생요소(FG20)에 연결된 복수의 배선 패턴(W30, W40)을 더 포함할 수 있다. 복수의 배선 패턴(W30, W40)은 제2 플럭스 발생요소(FG20)의 양단에 연결된 제1 배선 패턴(W30) 및 제2 배선 패턴(W40)을 포함할 수 있다. 제1 및 제2 배선 패턴(W30, W40)의 연장 방향 및 이들 사이의 간격은 제1 플럭스 발생요소(FG10)에 연결된 제1 및 제2 배선 패턴(W10, W20)의 연장 방향 및 이들 사이의 간격과 동일하거나 유사할 수 있다. 따라서, 제2 플럭스 발생요소(FG20)에 연결된 제1 및 제2 배선 패턴(W30, W40)은 제1 및 제2 전극 라인(E10, E20)과 동일한 방향으로 연장될 수 있고, 이들(W30, W40) 사이의 간격은 제1 및 제2 전극 라인(E10, E20) 사이의 간격과 같거나 그보다 작을 수 있다.
도 8은 도 7의 실시예에 대응하는 멀티-큐비트 소자의 단면 구조를 예시적으로 보여주는 단면도이다.
도 8을 참조하면, 기판(SUB13) 상에 제1 플럭스 발생요소(FG13)가 구비될 수 있다. 기판(SUB13) 상에 제1 플럭스 발생요소(FG13)를 덮는 제1 절연층(NL13)이 구비될 수 있다. 제1 절연층(NL13) 상에 큐비트(QB13)가 구비될 수 있다. 큐비트(QB13)는 루프 구조(P13) 및 그 위에 형성된 적어도 하나의 조셉슨 접합(J13)을 포함할 수 있다. 조셉슨 접합(J13)은 두 개의 초전도체(P13의 일부 및 P13') 및 이들 사이에 구비된 유전체층(D13)을 포함할 수 있다. 기판(SUB13), 제1 플럭스 발생요소(FG13), 제1 절연층(NL13) 및 큐비트(QB13) 각각의 물질 및 구성은 도 2의 기판(SUB11), 플럭스 발생요소(FG11), 절연층(NL11) 및 큐비트(QB11)의 그것과 동일하거나 유사할 수 있다.
제1 절연층(NL13) 상에 큐비트(QB13)를 덮는 제2 절연층(NL23)이 구비될 수 있다. 제2 절연층(NL23) 상에 제2 플럭스 발생요소(FG23)가 구비될 수 있다. 제2 플럭스 발생요소(FG23)는 큐비트(QB13)를 사이에 두고 제1 플럭스 발생요소(FG13)와 대칭적인 구조를 가질 수 있다. 제2 플럭스 발생요소(FG23)는 초전도 물질로 형성될 수 있다.
제1 플럭스 발생요소(FG13) 및 제2 플럭스 발생요소(FG23)에 전기적으로 연결된 전원부(V13)가 구비될 수 있다. 전원부(V13)에 의해 제1 플럭스 발생요소(FG13) 및 제2 플럭스 발생요소(FG23) 각각에 전류가 인가될 수 있고, 이들(FG13, FG23)에 의한 플럭스(Fx3)가 발생할 수 있다. 플럭스(Fx3)는 큐비트(QB13)에 수직한 방향으로 인가될 수 있다.
본 실시예에서는 큐비트(QB13) 상하에 제1 및 제2 플럭스 발생요소(FG13, FG23)를 대칭적으로 배치시키고, 이들을 이용해서 플럭스(Fx3)를 발생시키기 때문에, 플럭스(Fx3)를 발생시키기 위해 각각의 플럭스 발생요소(FG13, FG23)에 인가하는 전류의 세기가 약 1/2로 감소할 수 있다. 즉, 도 2와 같이 하나의 플럭스 발생요소(FG11)를 사용하는 경우보다 도 8과 같이 두 개의 플럭스 발생요소(FG13, FG23)를 사용하는 경우, 각각의 플럭스 발생요소(FG13, FG23)에 인가하는 전류의 세기가 1/2로 줄어들 수 있다. 또한, 제1 및 제2 플럭스 발생요소(FG13, FG23)가 큐비트(QB13)를 사이에 두고 대칭적인 구조를 갖기 때문에, 이들에 의한 플럭스(Fx3)의 집속이 보다 용이하게 이루어질 수 있다. 위와 같은 이유로, 본 실시예에서와 같이 제1 및 제2 플럭스 발생요소(FG13, FG23)를 사용하는 경우, 노이즈 발생을 더욱 효과적으로 억제할 수 있다.
경우에 따라서는, 제1 및 제2 플럭스 발생요소(FG13, FG23)에 전기적으로 연결된 하나의 전원부(V13)를 구비시키는 대신에, 제1 플럭스 발생요소(FG13)에 전기적으로 연결된 제1 전원부와 제2 플럭스 발생요소(FG23)에 전기적으로 연결된 제2 전원부를 구비시킬 수도 있다. 이 경우, 제1 및 제2 플럭스 발생요소(FG13, FG23)를 독립적으로 제어할 수 있다.
한편, 제1 플럭스 발생요소(FG13)와 큐비트(QB13) 사이의 수직 거리는 약 100nm 이하일 수 있고, 이와 유사하게, 제2 플럭스 발생요소(FG23)와 큐비트(QB13) 사이의 수직 거리는 약 100nm 이하일 수 있다. 다시 말해, 제1 플럭스 발생요소(FG13)의 상면과 루프 구조(P13)의 하면 사이의 높이 차이는 약 100nm 이하일 수 있고, 제2 플럭스 발생요소(FG23)의 하면과 루프 구조(P13)의 상면 사이의 높이 차이는 약 100nm 이하일 수 있다. 이러한 조건이 만족하도록 제1 절연층(NL13) 및 제2 절연층(NL23)의 두께를 결정할 수 있다. 그러나, 제1 및 제2 절연층(NL13, NL23)의 적정 두께 범위는 상황에 따라 달라질 수 있다.
도 9는 다른 실시예에 따른 멀티-큐비트 소자를 설명하기 위한 사시도이다.
도 9를 참조하면, 도 5를 참조하여 설명한 바와 동일한 제1 층구조체(LL10)가 마련될 수 있다. 제1 층구조체(LL10)는 절연층(이하, 제1 절연층)(NL10) 및 그 위에 배열된 복수의 큐비트(QB10)를 포함할 수 있다.
제1 층구조체(LL10) 아래에 제2 층구조체(LL25)가 마련될 수 있다. 제2 층구조체(LL25)는 도 5를 참조하여 설명한 제2 층구조체(LL25)와 동일한 구조를 가질 수 있다. 따라서, 제2 층구조체(LL25)는 복수의 큐비트(QB10)에 플럭스(flux)를 인가하기 위한 복수의 플럭스 발생요소(이하, 제1 플럭스 발생요소)(FG15)를 포함할 수 있다. 복수의 제1 플럭스 발생요소(FG15)는 하지층(UL15) 상에 구비될 수 있다. 또한, 제2 층구조체(LL25)는 복수의 제1 플럭스 발생요소(FG15)에 연결된 복수의 배선 패턴(W15, W25)을 더 포함할 수 있다. 복수의 배선 패턴(W15, W25)은 복수의 제1 플럭스 발생요소(FG25)와 다른 레벨(높이)에 구비될 수 있다. 복수의 배선 패턴(W15, W25)은 복수의 제1 플럭스 발생요소(FG15)보다 복수의 큐비트(QB10)에서 멀리 배치될 수 있다. 하지층(UL15) 내에 구비된 복수의 비아홀 내에 복수의 플러그(C15, C25)가 구비될 수 있고, 복수의 플러그(C15, C25)에 의해 제1 플럭스 발생요소(FG15)와 그에 대응하는 배선 패턴(W15, W25)이 연결될 수 있다.
제1 층구조체(LL10) 상에 제3 층구조체(LL35)가 마련될 수 있다. 제3 층구조체(LL35)는 제1 층구조체(LL10)를 기준으로 제2 층구조체(LL25)와 대칭적인 구조를 가질 수 있다. 제3 층구조체(LL35)는 복수의 제2 플럭스 발생요소(FG25)를 포함할 수 있다. 복수의 제2 플럭스 발생요소(FG25)는 부분 개구된 루프 구조(R25)를 가질 수 있다. 또한, 제3 층구조체(LL35)는 복수의 제2 플럭스 발생요소(FG25)에 연결된 복수의 배선 패턴(W35, W45)을 더 포함할 수 있다. 제2 플럭스 발생요소(FG25)와 그에 대응하는 배선 패턴(W35, W45)은 서로 다른 레벨(높이)에 구비될 수 있다. 복수의 배선 패턴(W35, W45)이 복수의 제2 플럭스 발생요소(FG25)보다 복수의 큐비트(QB10)에서 멀리 배치될 수 있다. 제3 층구조체(LL35)는 제2 절연층(NL25)의 하단에 복수의 제2 플럭스 발생요소(FG25)를 구비할 수 있고, 제2 절연층(NL25)의 상단에 복수의 배선 패턴(W35, W45)을 구비할 수 있다.
도 10은 도 9의 실시예에 대응하는 멀티-큐비트 소자의 단면 구조를 예시적으로 보여주는 단면도이다.
도 10을 참조하면, 기판(SUB14) 상에 복수의 배선 패턴(W14, W24)이 구비될 수 있다. 기판(SUB14) 상에 복수의 배선 패턴(W14, W24)을 덮는 제1 절연층(NL14)이 구비될 수 있다. 제1 절연층(NL14) 상에 제1 플럭스 발생요소(FG14)가 구비될 수 있다. 제1 절연층(NL14) 내에 복수의 비아홀(via hole)(h14, h24)이 구비될 수 있고, 복수의 비아홀(h14, h24) 내에 복수의 플러그(C14, C24)가 구비될 수 있다. 복수의 플러그(C14, C24)에 의해 복수의 배선 패턴(W14, W24)과 플럭스 발생요소(FG14)가 연결될 수 있다.
제1 절연층(NL14) 상에 제2 절연층(NL24)이 구비될 수 있고, 제2 절연층(NL24) 상에 큐비트(QB14)가 구비될 수 있다. 큐비트(QB14)는 도 2를 참조하여 설명한 큐비트(QB11)와 동일하거나 유사한 구조를 가질 수 있다. 따라서, 큐비트(QB14)는 초전도 물질로 형성된 루프 구조(P14)를 포함할 수 있고, 루프 구조(P14)에 형성된 적어도 하나의 조셉슨 접합(J14)을 더 포함할 수 있다. 조셉슨 접합(J14)은 두 개의 초전도체(P14의 일부 및 P14') 및 이들 사이에 구비된 유전체층(D14)을 포함할 수 있다.
제2 절연층(NL24) 상에 큐비트(QB14)를 덮는 제3 절연층(NL34)이 구비될 수 있다. 제3 절연층(NL34) 상에 제2 플럭스 발생요소(FG24)가 구비될 수 있다. 제2 플럭스 발생요소(FG24)를 덮는 제4 절연층(NL44)이 구비될 수 있다. 제4 절연층(NL44) 상에 제2 플럭스 발생요소(FG24)에 연결된 복수의 배선 패턴(W34, W44)이 구비될 수 있다. 제4 절연층(NL44) 내에 복수의 비아홀(h34, h44)이 구비될 수 있고, 복수의 비아홀(h34, h44) 내에 복수의 플러그(C34, C44)가 구비될 수 있다. 복수의 플러그(C34, C44)에 의해 제2 플럭스 발생요소(FG24)와 복수의 배선 패턴(W34, W44)이 연결될 수 있다.
제1 및 제2 플럭스 발생요소(FG14, FG24)에 전기적으로 연결된 전원부(V14)가 구비될 수 있다. 참조부호 Fx4는 제1 및 제2 플럭스 발생요소(FG14, FG24)에 의해 발생되어 큐비트(QB14)에 인가되는 플럭스를 나타낸다. 제1 및 제2 플럭스 발생요소(FG14, FG24)에 전기적으로 연결된 하나의 전원부(V14)를 구비시키는 대신에, 제1 플럭스 발생요소(FG14)에 연결된 제1 전원부 및 제2 플럭스 발생요소(FG24)에 연결된 제2 전원부를 구비시킬 수도 있다.
도 10의 실시예는 도 5 및 도 6을 참조하여 설명한 실시예의 장점과 도 7 및 도 8을 참조하여 설명한 실시예의 장점을 모두 채용한 구조일 수 있다. 다시 말해, 두 개의 플럭스 발생요소(FG14, FG24)를 큐비트(QB14) 상하에 분산 배치하여 노이즈 발생을 효과적으로 억제하면서, 동시에, 하부의 배선 패턴(W14, W24) 및 상부의 배선 패턴(W34, W44)을 각각 별도의 층에 구비시킴으로써, 이들로 의한 노이즈 발생을 더욱 효과적으로 차단하고 아울러 설계 자유도를 향상시킬 수 있다.
도 11은 다른 실시예에 따른 멀티-큐비트 소자를 설명하기 위한 사시도이다.
도 11을 참조하면, 본 실시예에 따른 멀티-큐비트 소자는 기본적으로 도 9와 유사한 구조를 가질 수 있다. 즉, 비아홀(via hole) 및 플러그(plug) 구조를 이용해서, 하부의 배선 패턴(W15, W25) 및 상부의 배선 패턴(W35, W45)을 큐비트(QB10)에서 멀리 배치시킬 수 있다. 이 경우, 배선 패턴(W15, W25, W35, W45)에 의한 노이즈(noise) 발생이 효과적으로 차단되기 때문에, 배선 패턴(W15, W25, W35, W45)의 방향을 보다 자유롭게 설계할 수 있다. 따라서, 하부의 배선 패턴(W15, W25) 중 적어도 일부는 큐비트(QB10)의 전극 라인(E10, E20)과 다른 방향으로 연장시킬 수 있다. 이와 유사하게, 상부의 배선 패턴(W35, W45) 중 적어도 일부도 큐비트(QB10)의 전극 라인(E10, E20)과 다른 방향으로 연장시킬 수 있다. 따라서, 본 실시예에 따르면, 설계 자유도가 향상될 수 있다.
다른 실시예에 따르면, 상하부의 플럭스 발생요소 중 어느 하나에만 비아홀 및 플러그 구조를 적용할 수 있고, 비아홀 및 플러그 구조를 적용한 플럭스 발생요소에 연결된 배선 패턴을 큐비트의 전극 라인과 다른 방향으로 설계할 수 있다. 그 예들이 도 12 및 도 13에 도시되어 있다.
도 12는 다른 실시예에 따른 멀티-큐비트 소자를 설명하기 위한 사시도이다.
도 12를 참조하면, 제1 층구조체(LL10) 아래에 제1 플럭스 발생요소(FG15)를 포함하는 제2 층구조체(LL25)가 구비될 수 있고, 제1 층구조체(LL10) 상에 제2 플럭스 발생요소(FG20)를 포함하는 제3 층구조체(LL30)가 구비될 수 있다. 제1 층구조체(LL10)는 도 7 및 도 9를 참조하여 설명한 제1 층구조체(LL10)와 동일하거나 유사할 수 있다. 제2 층구조체(LL25)는 도 9의 제2 층구조체(LL25)와 동일하거나 유사할 수 있다. 제3 층구조체(LL30)는 도 7의 제3 층구조체(LL30)와 동일하거나 유사할 수 있다. 따라서, 제1 층구조체(LL10)는 복수의 큐비트(QB10) 및 이에 연결된 제1 및 제2 전극 라인(E10, E20)을 포함할 수 있다. 제2 층구조체(LL25)는 복수의 제1 플럭스 발생요소(FG15) 및 이에 연결된 제1 및 제2 배선 패턴(W15, W25)을 포함할 수 있다. 제1 플럭스 발생요소(FG15)와 제1 및 제2 배선 패턴(W15, W25)은 서로 다른 높이에 구비될 수 있고, 비아홀 내에 형성된 플러그(C15, C25)에 의해 상호 전기적으로 연결될 수 있다. 제3 층구조체(LL30)는 제2 플럭스 발생요소(FG20) 및 이에 연결된 제1 및 제2 배선 패턴(W30, W40)을 포함할 수 있다.
본 실시예에서 제1 플럭스 발생요소(FG15)에 연결된 제1 및 제2 배선 패턴(W15, W25) 중 적어도 일부는 제1 및 제2 전극 라인(E10, E20)과 다른 방향으로 연장될 수 있다. 제2 플럭스 발생요소(FG20)에 연결된 제1 및 제2 배선 패턴(W30, W40)은 제1 및 제2 전극 라인(E10, E20)과 동일한 방향으로 연장될 수 있다.
도 13은 다른 실시예에 따른 멀티-큐비트 소자를 설명하기 위한 사시도이다.
도 13을 참조하면, 제1 층구조체(LL10) 아래에 제1 플럭스 발생요소(FG10)를 포함하는 제2 층구조체(LL20)가 구비될 수 있고, 제1 층구조체(LL10) 상에 제2 플럭스 발생요소(FG25)를 포함하는 제3 층구조체(LL35)가 구비될 수 있다. 제1 층구조체(LL10)는 도 7 및 도 9를 참조하여 설명한 제1 층구조체(LL10)와 동일하거나 유사할 수 있다. 제2 층구조체(LL20)는 도 7의 제2 층구조체(LL20)와 동일하거나 유사할 수 있다. 제3 층구조체(LL35)는 도 9의 제3 층구조체(LL35)와 동일하거나 유사할 수 있다. 따라서, 제1 층구조체(LL10)는 복수의 큐비트(QB10) 및 이에 연결된 제1 및 제2 전극 라인(E10, E20)을 포함할 수 있다. 제2 층구조체(LL20)는 제1 플럭스 발생요소(FG10) 및 이에 연결된 제1 및 제2 배선 패턴(W10, W20)을 포함할 수 있다. 제3 층구조체(LL35)는 복수의 제2 플럭스 발생요소(FG25) 및 이에 연결된 제1 및 제2 배선 패턴(W35, W45)을 포함할 수 있다. 제2 플럭스 발생요소(FG25)와 제1 및 제2 배선 패턴(W35, W45)은 서로 다른 높이에 구비될 수 있고, 비아홀 내에 형성된 플러그(C35, C45)에 의해 상호 전기적으로 연결될 수 있다.
본 실시예에서 제1 플럭스 발생요소(FG10)의 제1 및 제2 배선 패턴(W10, W20)은 제1 및 제2 전극 라인(E10, E20)과 동일한 방향으로 연장될 수 있고, 제2 플럭스 발생요소(FG25)의 제1 및 제2 배선 패턴(W35, W45) 중 적어도 일부는 제1 및 제2 전극 라인(E10, E20)과 다른 방향으로 연장될 수 있다.
개시된 다양한 실시예에 따른 멀티-큐비트 소자는 양자컴퓨터(quantum computer)의 정보저장장치로 사용될 수 있다. 멀티-큐비트 소자 이외에 양자컴퓨터를 구성하기 위한 다른 구성 요소들은 잘 알려진 바와 같을 수 있으므로, 다른 구성 요소들에 대한 자세한 설명은 배제한다. 실시예들에 따르면, 플럭스(flux)를 이용해서 큐비트(qubit)의 상태를 용이하게 제어할 수 있는 멀티-큐비트 소자를 구현할 수 있다. 또한, 구성 요소들 사이의 원치 않는 간섭이나 이로 인한 노이즈(noise) 발생을 억제 또는 방지할 수 있는 멀티-큐비트 소자를 구현할 수 있다. 또한, 복수의 큐비트 및 그 주변의 소자/회로를 디자인하고 배열하는데 있어서, 설계 자유도를 높일 수 있는 멀티-큐비트 소자를 구현할 수 있다. 따라서, 실시예들에 따르면, 멀티-큐비트 소자의 확장가능성(scalability)을 높일 수 있다. 이러한 멀티-큐비트 소자를 이용하면, 양자컴퓨터를 보다 용이하게 구현할 수 있고, 그 성능을 개선할 수 있다. 부가해서, 개시된 다양한 실시예에 따른 멀티-큐비트 소자는 양자컴퓨터가 아닌 다른 양자역학적 장치/시스템에도 적용될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 해당 기술 분야에서 통상의 지식을 가진 자라면, 도 1 내지 도 13을 참조하여 설명한 멀티-큐비트 소자의 구성은 다양하게 변형될 수 있음을 알 수 있을 것이다. 예컨대, 도 1 및 도 2에서 플럭스 발생요소(FG10, FG11)를 큐비트(QB10, QB11) 위쪽에 배치할 수 있고, 큐비트(QB10, QB11)들의 배열 방식이나 전극(E10, E20)과 배선(W10, W20)의 방향 및 구조 등은 다양하게 변형될 수 있음을 알 수 있을 것이다. 또한, 실시예 전반에서 큐비트 및 플럭스 발생요소의 구조는 다양하게 변형될 수 있고, 큐비트로서 초전도 큐비트가 아닌 다른 큐비트 구조를 이용할 수 있음을 알 수 있을 것이다. 또한, 실시예들에 따른 멀티-큐비트 소자는 양자컴퓨터는 물론이고 그 밖에 다양한 양자역학적 장치/시스템에도 적용할 수 있음을 알 수 있을 것이다. 때문에 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
* 도면의 주요 부분에 대한 부호설명 *
LL10 : 제1 층구조체 LL20, LL25 : 제2 층구조체
LL30, LL35 : 제3 층구조체 QB10∼QB14 : 큐비트
FG10∼FG25 : 플럭스 발생요소 P10∼P14 : 루프 구조
R10∼R25 : 루프 구조 J10∼J14 : 조셉슨 접합
D11∼D14 : 유전체층 E10, E20 : 전극 라인
W10∼W45 : 배선 패턴 UL10, UL15 : 하지층
NL10∼NL20 : 절연층 h12, h22 : 비아홀
C12, C22 : 플러그 SUB11∼SUB14 : 기판
Fx1∼Fx4 : 플럭스 V11∼V14 : 전원부

Claims (26)

  1. 기판 상에 구비된 것으로, 복수의 큐비트(qubit)가 배열된 구조를 포함하는 제1 층구조체; 및
    상기 기판과 제1 층구조체 사이에 구비된 것으로, 상기 복수의 큐비트에 수직 방향으로 플럭스(flux)를 인가하기 위한 복수의 플럭스 발생요소를 포함하는 제2 층구조체;를 구비하고,
    상기 큐비트와 그에 대응하는 상기 플럭스 발생요소는 서로 대응하는 형태를 갖고, 이들의 중심부가 실질적으로 동일한 수직축에 배열되며,
    상기 큐비트는 닫힌 루프(closed loop) 구조; 및 그 위에 구비된 적어도 하나의 조셉슨 접합(Josephson junction);을 포함하고,
    상기 플럭스 발생요소는 부분 개구된 루프(partially opened loop) 구조를 포함하고, 상기 부분 개구된 루프(partially opened loop) 구조는 상기 닫힌 루프(closed loop) 구조와 같거나 그보다 작은 사이즈를 갖는, 멀티-큐비트 소자(multi-qubit device).
  2. 제 1 항에 있어서,
    상기 큐비트는 초전도체를 이용한 초전도 큐비트(superconducting qubit)인 멀티-큐비트 소자.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 닫힌 루프(closed loop) 구조의 일측에서 서로 평행한 방향으로 연장된 제1 및 제2 전극 라인이 더 구비된 멀티-큐비트 소자.
  5. 제 4 항에 있어서,
    상기 부분 개구된 루프(partially opened loop) 구조의 양끝에서 서로 평행한 방향으로 연장된 제1 및 제2 배선 패턴이 더 구비된 멀티-큐비트 소자.
  6. 삭제
  7. 제 5 항에 있어서,
    상기 제1 및 제2 배선 패턴은 상기 제1 및 제2 전극 라인과 같은 방향으로 연장된 멀티-큐비트 소자.
  8. 제 5 항에 있어서,
    상기 제1 및 제2 배선 패턴 사이의 간격은 상기 제1 및 제2 전극 라인 사이의 간격과 같거나 그보다 작은 멀티-큐비트 소자.
  9. 제 1 항에 있어서,
    상기 복수의 플럭스 발생요소는 초전도 물질을 포함하는 멀티-큐비트 소자.
  10. 제 1 항에 있어서,
    상기 복수의 플럭스 발생요소와 상기 복수의 큐비트 사이에 100nm 이하의 두께를 갖는 절연층이 구비된 멀티-큐비트 소자.
  11. 제 1 항에 있어서,
    상기 복수의 플럭스 발생요소에 연결된 복수의 배선 패턴을 더 포함하고,
    상기 복수의 배선 패턴은 상기 복수의 플럭스 발생요소와 다른 레벨에 구비되며, 상기 복수의 배선 패턴은 상기 복수의 플럭스 발생요소보다 상기 복수의 큐비트에서 멀리 배치된 멀티-큐비트 소자.
  12. 제 11 항에 있어서,
    상기 복수의 플럭스 발생요소와 상기 복수의 배선 패턴 사이에 절연층이 구비되고, 상기 절연층 내에 복수의 비아홀(via hole)이 구비되며,
    상기 복수의 비아홀 내에 상기 복수의 플럭스 발생요소와 상기 복수의 배선 패턴을 연결하는 플러그 물질이 구비된 멀티-큐비트 소자.
  13. 제 12 항에 있어서,
    상기 절연층은 100nm 이상의 두께를 갖는 멀티-큐비트 소자.
  14. 제 1 항에 있어서, 상기 플럭스 발생요소는 제1 플럭스 발생요소이고,
    상기 멀티-큐비트 소자는 상기 제1 층구조체를 사이에 두고 상기 제2 층구조체와 마주하는 제3 층구조체를 더 포함하고,
    상기 제3 층구조체는 상기 복수의 큐비트에 수직 방향으로 플럭스(flux)를 인가하기 위한 복수의 제2 플럭스 발생요소를 포함하는 멀티-큐비트 소자.
  15. 제 14 항에 있어서,
    상기 제2 플럭스 발생요소는 상기 큐비트를 사이에 두고 상기 제1 플럭스 발생요소와 대칭적인 구조를 갖는 멀티-큐비트 소자.
  16. 청구항 1, 2, 4, 5 및 7 내지 15 중 어느 하나에 기재된 멀티-큐비트 소자를 포함하는 양자컴퓨터.
  17. 복수의 큐비트(qubit)가 배열된 구조를 포함하는 층구조체;
    상기 층구조체 아래에 구비된 것으로, 상기 복수의 큐비트에 수직 방향으로 플럭스(flux)를 인가하기 위한 복수의 제1 플럭스 발생요소; 및
    상기 층구조체 위에 구비된 것으로, 상기 복수의 큐비트에 수직 방향으로 플럭스를 인가하기 위한 복수의 제2 플럭스 발생요소;를 포함하고,
    상기 각각의 제1 플럭스 발생요소 및 이와 대응하는 제2 플럭스 발생요소를 이용해서 이들 사이에 구비된 큐비트에 플럭스를 인가하도록 구성된 멀티-큐비트 소자(multi-qubit device).
  18. 제 17 항에 있어서,
    상기 제1 및 제2 플럭스 발생요소는 상기 큐비트를 사이에 두고 서로 대칭적인 구조를 갖는 멀티-큐비트 소자.
  19. 제 17 항에 있어서,
    상기 큐비트는 닫힌 루프(closed loop) 구조; 및 그 위에 구비된 적어도 하나의 조셉슨 접합(Josephson junction);을 포함하고,
    상기 닫힌 루프(closed loop) 구조의 일측에서 서로 평행한 방향으로 연장된 제1 및 제2 전극 라인이 더 구비된 멀티-큐비트 소자.
  20. 제 19 항에 있어서,
    상기 제1 플럭스 발생요소는 부분 개구된 제1 루프(partially opened first loop) 구조를 포함하고,
    상기 제2 플럭스 발생요소는 부분 개구된 제2 루프(partially opened second loop) 구조를 포함하며,
    상기 부분 개구된 제1 루프 구조의 양끝에서 서로 평행한 방향으로 연장된 제1 및 제2 배선 패턴; 및 상기 부분 개구된 제2 루프 구조의 양끝에서 서로 평행한 방향으로 연장된 제3 및 제4 배선 패턴;을 더 포함하는 멀티-큐비트 소자.
  21. 제 20 항에 있어서,
    상기 부분 개구된 제1 및 제2 루프 구조는 상기 닫힌 루프 구조와 같거나 그보다 작은 사이즈를 갖는 멀티-큐비트 소자.
  22. 제 20 항에 있어서,
    상기 제1 및 제2 배선 패턴과 상기 제3 및 제4 배선 패턴은 그에 대응하는 상기 제1 및 제2 전극 라인과 같은 방향으로 연장된 멀티-큐비트 소자.
  23. 제 20 항에 있어서,
    상기 제1 및 제2 배선 패턴은 상기 제1 루프 구조와 다른 레벨에 구비되고, 상기 제1 및 제2 배선 패턴의 적어도 일부는 상기 제1 및 제2 전극 라인과 다른 방향으로 연장되거나, 및/또는
    상기 제3 및 제4 배선 패턴은 상기 제2 루프 구조와 다른 레벨에 구비되고, 상기 제3 및 제4 배선 패턴의 적어도 일부는 상기 제1 및 제2 전극 라인과 다른 방향으로 연장된 멀티-큐비트 소자.
  24. 제 17 항에 있어서,
    기판 상에 상기 복수의 제1 플럭스 발생요소가 구비되고,
    상기 복수의 제1 플럭스 발생요소를 덮는 제1 절연층이 구비되고,
    상기 제1 절연층 상에 상기 복수의 큐비트가 구비되고,
    상기 제1 절연층 상에 상기 복수의 큐비트를 덮는 제2 절연층이 구비되고,
    상기 제2 절연층 상에 상기 복수의 제2 플럭스 발생요소가 구비된 멀티-큐비트 소자.
  25. 청구항 17 내지 24 중 어느 하나에 기재된 멀티-큐비트 소자를 포함하는 양자컴퓨터.
  26. 복수의 큐비트(qubit)가 배열된 큐비트 어레이;
    상기 복수의 큐비트에 수직 방향으로 플럭스(flux)를 인가하기 위한 복수의 플럭스 발생요소;
    상기 복수의 플럭스 발생요소와 다른 높이에 구비된 복수의 배선 패턴; 및
    상기 복수의 플럭스 발생요소와 상기 복수의 배선 패턴을 연결하는 복수의 플러그;를 포함하고,
    상기 복수의 배선 패턴은 상기 복수의 플럭스 발생요소보다 상기 큐비트 어레이에서 멀리 배치된 멀티-큐비트 소자(multi-qubit device).
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