JPS6257263A - ジヨセフソン集積回路の製造方法 - Google Patents
ジヨセフソン集積回路の製造方法Info
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- JPS6257263A JPS6257263A JP60195946A JP19594685A JPS6257263A JP S6257263 A JPS6257263 A JP S6257263A JP 60195946 A JP60195946 A JP 60195946A JP 19594685 A JP19594685 A JP 19594685A JP S6257263 A JPS6257263 A JP S6257263A
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- JP
- Japan
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- layer
- etching mask
- junction
- bonding
- etching
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N69/00—Integrated devices, or assemblies of multiple devices, comprising at least one superconducting element covered by group H10N60/00
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N60/00—Superconducting devices
- H10N60/01—Manufacture or treatment
- H10N60/0912—Manufacture or treatment of Josephson-effect devices
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Superconductor Devices And Manufacturing Methods Thereof (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（Ｍ業上の利用分野）
本発明は、ジョセフソン集積回路の製造方法に関し、よ
り詳しくは接合構成層をエツチングで加工することによ
りジョセフソン接合の形成を行うジョセフソン集積回路
の製造方法に関する。
り詳しくは接合構成層をエツチングで加工することによ
りジョセフソン接合の形成を行うジョセフソン集積回路
の製造方法に関する。
（従来技術とその問題点）
接合構成層をエツチングで加工することにより形成を行
うジョセフソン接合の製造方法としては、アプライドフ
ィジックスレター第４２巻５号１９８３年４７２ページ
（ガービッチ他）（Ａｐｐｌｉｅｄ ＰｈｙｓｉｃｓＬ
ｅｔｔｅｒｓ、 Ｖｏｌ、４２． ＮＯ，５’Ｐ４７２
（１９８３）Ｍ、Ｇｕｒｖｉｔｃｈ ｅｔ、ａｌ、）１
にある５ＮＥＰ（ｓｅｌｅｃｔｉｖｅ ｎｉｏｂｉｕｍ
ｅｔｃｈｉｎｇ ｐｒｏｃｅｓｓ）と呼ばれる方法が
ある。
うジョセフソン接合の製造方法としては、アプライドフ
ィジックスレター第４２巻５号１９８３年４７２ページ
（ガービッチ他）（Ａｐｐｌｉｅｄ ＰｈｙｓｉｃｓＬ
ｅｔｔｅｒｓ、 Ｖｏｌ、４２． ＮＯ，５’Ｐ４７２
（１９８３）Ｍ、Ｇｕｒｖｉｔｃｈ ｅｔ、ａｌ、）１
にある５ＮＥＰ（ｓｅｌｅｃｔｉｖｅ ｎｉｏｂｉｕｍ
ｅｔｃｈｉｎｇ ｐｒｏｃｅｓｓ）と呼ばれる方法が
ある。
第３図に通常の５ＮＥＰによるジョセフソン接合の製造
方法を示す。まず基板２１の全面にニオブ系金属からな
る下部電極２２、トンネル障壁層２３、ニオブ金属から
なる」二部電極２４からなる接合構成層を形成する。次
に接合構成層の残すべき部分にフォトレジスト等で第１
のエツチングマスク２５を形成する（第３図Ａ）。第１
のエツチングマスクで覆われていない接合構成層をエツ
チングで除去する（第３図Ｂ）。
方法を示す。まず基板２１の全面にニオブ系金属からな
る下部電極２２、トンネル障壁層２３、ニオブ金属から
なる」二部電極２４からなる接合構成層を形成する。次
に接合構成層の残すべき部分にフォトレジスト等で第１
のエツチングマスク２５を形成する（第３図Ａ）。第１
のエツチングマスクで覆われていない接合構成層をエツ
チングで除去する（第３図Ｂ）。
第１のエツチングマスクを除去した後、フォトレジスト
等からなる接合領域規定用の第２のエツチングマスク２
６でジョセフソン接合領域を覆う（第３図Ｃ）。
等からなる接合領域規定用の第２のエツチングマスク２
６でジョセフソン接合領域を覆う（第３図Ｃ）。
前記接合領域規定用の第２のエツチングマスク２６で覆
われていない部分の接合構成層の上部電極２４をエツチ
ングで除去し、ジョセフソン接合を形成する（第３図Ｄ
）。
われていない部分の接合構成層の上部電極２４をエツチ
ングで除去し、ジョセフソン接合を形成する（第３図Ｄ
）。
以」二説明した通常の５ＮＥＰによるジョセフソン接合
の製造方法を用いた場合、基板上に形成される接合構成
層の臨界電流密度は一定である。このためジョセフソン
接合の臨界電流は面積に比例する。一方、一般にジョセ
フソン集積回路では、臨界電流の異なる複数種類のジョ
セフソン接合を必要とする。これらのジョセフソン接合
のなかには最小の臨界電流を有するものに比べて著しく
太きな臨界電流を持つものがある。この大きな臨界電流
を得るために、従来の製造方法では大面積のジョセフソ
ン接合が必要であった。ジョセフソン接合の面積が大き
くなると、接合容量が大きくなすジョセフソン接合を縦
方向に積み上げた構造がある。この構造は、５ＮＥＰで
第１の接合３１を形成した後、平坦化と絶縁のための第
１の絶縁層３３を形成し、その上にもう一度５ＮＥＰで
第２の接合３２を形成することによって得られる。この
ような構造にすると、第１の接合３１と第２の接合３２
は別々の接合構成層から作ることができ、上記欠点を克
服できる。
の製造方法を用いた場合、基板上に形成される接合構成
層の臨界電流密度は一定である。このためジョセフソン
接合の臨界電流は面積に比例する。一方、一般にジョセ
フソン集積回路では、臨界電流の異なる複数種類のジョ
セフソン接合を必要とする。これらのジョセフソン接合
のなかには最小の臨界電流を有するものに比べて著しく
太きな臨界電流を持つものがある。この大きな臨界電流
を得るために、従来の製造方法では大面積のジョセフソ
ン接合が必要であった。ジョセフソン接合の面積が大き
くなると、接合容量が大きくなすジョセフソン接合を縦
方向に積み上げた構造がある。この構造は、５ＮＥＰで
第１の接合３１を形成した後、平坦化と絶縁のための第
１の絶縁層３３を形成し、その上にもう一度５ＮＥＰで
第２の接合３２を形成することによって得られる。この
ような構造にすると、第１の接合３１と第２の接合３２
は別々の接合構成層から作ることができ、上記欠点を克
服できる。
しかし、第４図に示す構造にすると、ジョセフソン接合
が同一平面上にないため、回路の立体化が進み、他の層
との接続や配線のための回路設計や製造方法が複雑にな
る。また、平坦化や絶縁のための第１．第２の絶縁層３
３．３４が厚くなるため、このジョセフソン接合部分の
上に配置される配線のインダクタンスが増加する。配線
のインダクタンスが増加すると、信号の伝達時間が長く
なり回路の高速動作が阻害されるという欠点を有してい
た。
が同一平面上にないため、回路の立体化が進み、他の層
との接続や配線のための回路設計や製造方法が複雑にな
る。また、平坦化や絶縁のための第１．第２の絶縁層３
３．３４が厚くなるため、このジョセフソン接合部分の
上に配置される配線のインダクタンスが増加する。配線
のインダクタンスが増加すると、信号の伝達時間が長く
なり回路の高速動作が阻害されるという欠点を有してい
た。
（発明の目、的）
本発明は、接合構成層をエツチングで加工することによ
りジョセフソン接合の形成を行うジョセる。
りジョセフソン接合の形成を行うジョセる。
（発明の構成）
本発明によれば、超伝導体からなる下部電極と上部電極
トンネル障壁層を介して結合した接合構成層をエツチン
グで加工する手法により形成されるジョセフソン接合を
有するジョセフソン集積回路の製造方法において、第１
０接合構成層を基板全面に形成する工程と、前記第１の
接合構成層上の必要部分に第１のエツチングマスクを形
成する工程と、前記第１のエツチングマスクで覆われて
いない前記第１の接合構成層をエツチングで除去する工
程と、前記第１の接合構成層と異なる月質もしくは異な
る厚さからなるトンネル障壁層を有する第２の接合構成
層を基板全面に形成する工程と、第２の接合構成層の必
要部分に第２のエツチングマスクを形成する工程と、前
記第２のエツチングマスクで覆われていない前記第２の
接合構成層をエツチングで除去する工程とを含み、同一
平面上に複数種類の接合構成層を形成することを特徴と
するジョセフソン集積回路の製造方法が得られる。
トンネル障壁層を介して結合した接合構成層をエツチン
グで加工する手法により形成されるジョセフソン接合を
有するジョセフソン集積回路の製造方法において、第１
０接合構成層を基板全面に形成する工程と、前記第１の
接合構成層上の必要部分に第１のエツチングマスクを形
成する工程と、前記第１のエツチングマスクで覆われて
いない前記第１の接合構成層をエツチングで除去する工
程と、前記第１の接合構成層と異なる月質もしくは異な
る厚さからなるトンネル障壁層を有する第２の接合構成
層を基板全面に形成する工程と、第２の接合構成層の必
要部分に第２のエツチングマスクを形成する工程と、前
記第２のエツチングマスクで覆われていない前記第２の
接合構成層をエツチングで除去する工程とを含み、同一
平面上に複数種類の接合構成層を形成することを特徴と
するジョセフソン集積回路の製造方法が得られる。
後、第１の接合構成層と異なる材質もしくは異なる厚さ
からなるトンネル障壁層を有する第２の接合構成層を基
板全面に成膜する。次に第２のエツチングマスクを形成
し、エツチングを行い必要部分以外の第２の接合構成層
を除去する。このとき第１の接合溝成層は、」二部に第
１のエツチングマスクがあるためエツチングの影響を受
けない。最後に第１．第２のエツチングマスクを除去す
ることによって同一平面上に二種類の接合構成層を形成
することができる。二種類以」二の接合構成層を同一平
面上に形成する場合には、第２の接合構成層を成膜する
工程以下を繰り返す。ジョセフソン接合は上記複数種類
の接合構成層をエツチングで加工することにより得られ
る。以」二のことから本発明による製造方法を用いれば
、同一平面」二にトンネル障壁層の材質もしくは厚さの
異なる複数種類のジョセフソン接合を形成できる。
からなるトンネル障壁層を有する第２の接合構成層を基
板全面に成膜する。次に第２のエツチングマスクを形成
し、エツチングを行い必要部分以外の第２の接合構成層
を除去する。このとき第１の接合溝成層は、」二部に第
１のエツチングマスクがあるためエツチングの影響を受
けない。最後に第１．第２のエツチングマスクを除去す
ることによって同一平面上に二種類の接合構成層を形成
することができる。二種類以」二の接合構成層を同一平
面上に形成する場合には、第２の接合構成層を成膜する
工程以下を繰り返す。ジョセフソン接合は上記複数種類
の接合構成層をエツチングで加工することにより得られ
る。以」二のことから本発明による製造方法を用いれば
、同一平面」二にトンネル障壁層の材質もしくは厚さの
異なる複数種類のジョセフソン接合を形成できる。
（実施例）
本発明の実施例として、臨界電流密度の異なるりまたは
蒸着により被着する。次にアルミニウムを５ｎｍスパッ
タで被着し、酸素圧力０．０５Ｔｏｒｒで１０分間酸化
を行いアルミニウムの酸化膜を成長させトンネル障壁層
とする。このトンネル障壁層上に上部電極としてニオブ
を３００ｎｍスパッタまたは蒸着で被着し、第１の接合
構成層１２を得る（第１図Ａ）。
蒸着により被着する。次にアルミニウムを５ｎｍスパッ
タで被着し、酸素圧力０．０５Ｔｏｒｒで１０分間酸化
を行いアルミニウムの酸化膜を成長させトンネル障壁層
とする。このトンネル障壁層上に上部電極としてニオブ
を３００ｎｍスパッタまたは蒸着で被着し、第１の接合
構成層１２を得る（第１図Ａ）。
フォトレジストを用いたパターニングを行い、第１の接
合構成層１２上にフォトレジストからなる第１のエツチ
ングマスク１３を厚さ２ｐｍ形成する（第１図Ｂ）。Ｃ
Ｆ４を用いた反応性イオンエツチングで第１のエツチン
グマスク１３によって覆われていない第１の接合形成層
を完全に除去する（第１図Ｃ）。次に第２の接合構成層
１４を形成する。まず、下部電極としてニオブを３００
ｎｍスパッタまたは蒸着で被着する。
合構成層１２上にフォトレジストからなる第１のエツチ
ングマスク１３を厚さ２ｐｍ形成する（第１図Ｂ）。Ｃ
Ｆ４を用いた反応性イオンエツチングで第１のエツチン
グマスク１３によって覆われていない第１の接合形成層
を完全に除去する（第１図Ｃ）。次に第２の接合構成層
１４を形成する。まず、下部電極としてニオブを３００
ｎｍスパッタまたは蒸着で被着する。
次にアルミニウム５０ｎｍ被着し、酸素圧力１．０Ｔｏ
ｒｒで１０分間酸化を行いアルミニウムの酸化膜を成長
させトンネル障壁層とする。このトンネル障壁層上に上
部電極としてニオブを３００ｎｍスパッタまたは蒸着で
被着する（第１図Ｄ）。このとき第１の接合構成層上に
は第１のエツチングマスクがあるので第１．第２の接合
構成層が直接型なることはない。次にフォトレジストを
用いたパターニングを行い第２の接合構成層」二に第２
のエツチングマスク１５を２１１ｍ形成する（第１図Ｅ
）。ＣＦ４を用いた反応性イオンエツチングを行い、第
２のエツチングマスク１５で覆われていない第２の接合
構成層１４を完全に除去する（第１図Ｆ）。
ｒｒで１０分間酸化を行いアルミニウムの酸化膜を成長
させトンネル障壁層とする。このトンネル障壁層上に上
部電極としてニオブを３００ｎｍスパッタまたは蒸着で
被着する（第１図Ｄ）。このとき第１の接合構成層上に
は第１のエツチングマスクがあるので第１．第２の接合
構成層が直接型なることはない。次にフォトレジストを
用いたパターニングを行い第２の接合構成層」二に第２
のエツチングマスク１５を２１１ｍ形成する（第１図Ｅ
）。ＣＦ４を用いた反応性イオンエツチングを行い、第
２のエツチングマスク１５で覆われていない第２の接合
構成層１４を完全に除去する（第１図Ｆ）。
このとき第１のエツチングマスク１３がエツチングのス
トッパーとなり、第１の接合構成層１２はエツチングさ
れない。第１．第２のエツチングマスクをアセトンで除
去することにより同一平面上にある第１．第２の接合構
成層を完成する（第１図Ｇ）。フォトレジストを用いた
パターニングを行い、第１．第２の接合構成層１２．１
４１に接合領域規定エツチングマスク１６を５００ｎｍ
形成する（第１図Ｈ）。ＣＦ４を用いた反応性イオンエ
ツチングを行い、接合領域規定エツチングマスク１６で
覆われていない第１．第２の接合構成層の上部電極を除
去する（第１図■）。続いて接合領域規定エツチングマ
スク１６をアセトンで除去し、第１．第２の接合１７．
１８を完成する（第１図Ｊ）。
トッパーとなり、第１の接合構成層１２はエツチングさ
れない。第１．第２のエツチングマスクをアセトンで除
去することにより同一平面上にある第１．第２の接合構
成層を完成する（第１図Ｇ）。フォトレジストを用いた
パターニングを行い、第１．第２の接合構成層１２．１
４１に接合領域規定エツチングマスク１６を５００ｎｍ
形成する（第１図Ｈ）。ＣＦ４を用いた反応性イオンエ
ツチングを行い、接合領域規定エツチングマスク１６で
覆われていない第１．第２の接合構成層の上部電極を除
去する（第１図■）。続いて接合領域規定エツチングマ
スク１６をアセトンで除去し、第１．第２の接合１７．
１８を完成する（第１図Ｊ）。
本実施例においては、エツチングマスクとして、形成の
容易なフォトレジストを用いたが、耐熱性等の必要に応
じて金属マスク等をエツチングマスクとすることができ
る。
容易なフォトレジストを用いたが、耐熱性等の必要に応
じて金属マスク等をエツチングマスクとすることができ
る。
第２図はニオブｌアルミ酸化膜／ニオブジョセフソン接
合の臨界電流密度と酸化時酸化圧力との関係を示したも
のである。第１の接合構成層１２の酸化待合１７は第２
の接合１８を同じ面積で形成した場合、第１の接合１７
は第２の接合１８の１０倍の臨界電流値を持つ。また本
実施例において２種類以上の接合を製造するには、第１
図Ｇの工程を行う前に第１図Ｄ−Ｆの工程を繰り返せば
よい。
合の臨界電流密度と酸化時酸化圧力との関係を示したも
のである。第１の接合構成層１２の酸化待合１７は第２
の接合１８を同じ面積で形成した場合、第１の接合１７
は第２の接合１８の１０倍の臨界電流値を持つ。また本
実施例において２種類以上の接合を製造するには、第１
図Ｇの工程を行う前に第１図Ｄ−Ｆの工程を繰り返せば
よい。
本実施例で示した本発明の製造方法を用いれば、臨界電
流密度の異なる複数種類のジョセフソン接合を同一平面
上にに形成することができる。
流密度の異なる複数種類のジョセフソン接合を同一平面
上にに形成することができる。
それゆえ、所望の臨界電流を得るために、接合面積を大
きくする必要がなくなり回路の集積化が促進される。大
きな臨界電流を有するジョセフソン接合も小さな接合面
積で形成することができるため接合容量が下がり、回路
の高速動作が実現できる。また、上記特性の異なる複数
種類のジョセフソン接合は同一平面」二にあるため、他
の層との接続配線は一種類のジョセフソン接合だけがあ
る場合と同じにできる。
きくする必要がなくなり回路の集積化が促進される。大
きな臨界電流を有するジョセフソン接合も小さな接合面
積で形成することができるため接合容量が下がり、回路
の高速動作が実現できる。また、上記特性の異なる複数
種類のジョセフソン接合は同一平面」二にあるため、他
の層との接続配線は一種類のジョセフソン接合だけがあ
る場合と同じにできる。
（発明の効果）
以上説明したように本発明の製造方法を用いれ、有する
ジョセフソン接合を小さな臨界電流を有するジョセフソ
ン接合と同程度の接合面積で形成することができる。こ
れにより接合面積が小さくなり回路の集積度が向上する
こと、および接合面積の縮小にともない接合容量が減少
しジョセフソン接合のスイッチング時間が短縮されるた
め回路の高速動作が促進されること等の利点を有する。
ジョセフソン接合を小さな臨界電流を有するジョセフソ
ン接合と同程度の接合面積で形成することができる。こ
れにより接合面積が小さくなり回路の集積度が向上する
こと、および接合面積の縮小にともない接合容量が減少
しジョセフソン接合のスイッチング時間が短縮されるた
め回路の高速動作が促進されること等の利点を有する。
また上記複数種類のジョセフソン接合は同一平面上に形
成されるため、他の層との接続や配線のための特別な設
計、製造上の工夫をする必要がなく、第４図に示す従来
例に比べて、設計、製造の期間が短縮できる。また、信
頼性の高いジョセフソン集積回路が製造できる。さらに
ジョセフソン接合部分より」二部の配線のインダクタン
スが増加することがないので高速の動作が可能になる等
の利点を有する。
成されるため、他の層との接続や配線のための特別な設
計、製造上の工夫をする必要がなく、第４図に示す従来
例に比べて、設計、製造の期間が短縮できる。また、信
頼性の高いジョセフソン集積回路が製造できる。さらに
ジョセフソン接合部分より」二部の配線のインダクタン
スが増加することがないので高速の動作が可能になる等
の利点を有する。
第１図Ａ−Ｊは本発明による製造方法を説明するための
素子断面図、第２図はジョセフソン接合の臨界電流密度
と酸化時の酸素圧力の関係を示すための１３・・・第１
のエツチングマスク、 １４・・・第２の接合構成層、 １５・・・第２のエツチングマスク、 １６・・・接合領域規定エツチングマスク、１７・・・
第１の接合、 １８・・・第２の接合、２１・
・・基板、 ２２・・・下部電極、２３
・・・トンネル障壁層、 ２４・・・」二部電極、
２５・・・第１のエツチングマスク、 ２６・・・第２のエツチングマスク、 ３１第１の接
合、３２・・・第２の接合、 ３３・・・第１
の絶縁層、３４・・・第２の絶縁層、 ３５・・
・第１の上部配線、３６・・・第２の上部配線 工業技術院 第１図 １１・・・基 板 １２ ・・・第１の接合構成層 １３ ・・・第１のエツチングマスク １４・・・第２の接合構成層 １５ ・・・第２のエツチングマスク １６ ・・・接合領域規定エツチングマスク１７ ・・
・第１の接合 １８・・・第２の接合 第２図 ０．０１ ０．１
１．０酸化時の酸素圧力（Ｔｏｒｒ） 第３図 ２１・・・基 板 ２２ ・・・下部電極 ２３ ・・・ トンネル障壁層 ２４・・・上部電極
素子断面図、第２図はジョセフソン接合の臨界電流密度
と酸化時の酸素圧力の関係を示すための１３・・・第１
のエツチングマスク、 １４・・・第２の接合構成層、 １５・・・第２のエツチングマスク、 １６・・・接合領域規定エツチングマスク、１７・・・
第１の接合、 １８・・・第２の接合、２１・
・・基板、 ２２・・・下部電極、２３
・・・トンネル障壁層、 ２４・・・」二部電極、
２５・・・第１のエツチングマスク、 ２６・・・第２のエツチングマスク、 ３１第１の接
合、３２・・・第２の接合、 ３３・・・第１
の絶縁層、３４・・・第２の絶縁層、 ３５・・
・第１の上部配線、３６・・・第２の上部配線 工業技術院 第１図 １１・・・基 板 １２ ・・・第１の接合構成層 １３ ・・・第１のエツチングマスク １４・・・第２の接合構成層 １５ ・・・第２のエツチングマスク １６ ・・・接合領域規定エツチングマスク１７ ・・
・第１の接合 １８・・・第２の接合 第２図 ０．０１ ０．１
１．０酸化時の酸素圧力（Ｔｏｒｒ） 第３図 ２１・・・基 板 ２２ ・・・下部電極 ２３ ・・・ トンネル障壁層 ２４・・・上部電極
Claims (1)
- 超伝導体からなる下部電極と上部電極がトンネル障壁層
を介して結合した接合構成層をエッチングで加工する手
法により形成されるジョセフソン接合を有するジョセフ
ソン集積回路の製造方法において、第１０接合構成層を
基板全面に形成する工程と、第１の接合構成層上の必要
部分に第１のエッチングマスクを形成する工程と、前記
第１のエッチングマスクで覆われていない前記第１の接
合構成層をエッチングで除去する工程と、前記第１の接
合構成層と異なる材質もしくは異なる厚さからなるトン
ネル障壁層を有する第２の接合構成層を基板全面に形成
する工程と、第２の接合構成層の必要部分に第２のエッ
チングマスクを形成する工程と、前記第２のエッチング
マスクで覆われていない前記第２の接合構成層をエッチ
ングで除去する工程とを含み、同一平面上に複数種類の
接合構成層を形成することを特徴とするジョセフソン集
積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60195946A JPS6257263A (ja) | 1985-09-06 | 1985-09-06 | ジヨセフソン集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60195946A JPS6257263A (ja) | 1985-09-06 | 1985-09-06 | ジヨセフソン集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6257263A true JPS6257263A (ja) | 1987-03-12 |
| JPH0322711B2 JPH0322711B2 (ja) | 1991-03-27 |
Family
ID=16349601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60195946A Granted JPS6257263A (ja) | 1985-09-06 | 1985-09-06 | ジヨセフソン集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6257263A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3422412A3 (en) * | 2009-02-27 | 2019-05-01 | D-Wave Systems Inc. | Superconducting integrated circuit |
| US11856871B2 (en) | 2018-11-13 | 2023-12-26 | D-Wave Systems Inc. | Quantum processors |
| US11930721B2 (en) | 2012-03-08 | 2024-03-12 | 1372934 B.C. Ltd. | Systems and methods for fabrication of superconducting integrated circuits |
| US11957065B2 (en) | 2017-02-01 | 2024-04-09 | 1372934 B.C. Ltd. | Systems and methods for fabrication of superconducting integrated circuits |
-
1985
- 1985-09-06 JP JP60195946A patent/JPS6257263A/ja active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3422412A3 (en) * | 2009-02-27 | 2019-05-01 | D-Wave Systems Inc. | Superconducting integrated circuit |
| US10991755B2 (en) | 2009-02-27 | 2021-04-27 | D-Wave Systems Inc. | Systems and methods for fabrication of superconducting integrated circuits |
| US11930721B2 (en) | 2012-03-08 | 2024-03-12 | 1372934 B.C. Ltd. | Systems and methods for fabrication of superconducting integrated circuits |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0322711B2 (ja) | 1991-03-27 |
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