JPH04246871A - ジョセフソン集積回路の製造方法 - Google Patents

ジョセフソン集積回路の製造方法

Info

Publication number
JPH04246871A
JPH04246871A JP3205276A JP20527691A JPH04246871A JP H04246871 A JPH04246871 A JP H04246871A JP 3205276 A JP3205276 A JP 3205276A JP 20527691 A JP20527691 A JP 20527691A JP H04246871 A JPH04246871 A JP H04246871A
Authority
JP
Japan
Prior art keywords
layer
region
josephson
josephson junction
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP3205276A
Other languages
English (en)
Other versions
JPH0831629B2 (ja
Inventor
William J Gallagher
ウィリアム・ジョセフ・ギャラガー
Chao-Kun Hu
チャオ−クン・フ
Mark A Jaso
マーク・アンソニー・ジャソ
Mark B Ketchen
マーク・ベンジャミン・ケッチェン
Alan W Kleinsasser
アラン・ウィリス・クレインザッサー
Dale J Pearson
デイル・ジョナサン・パーソン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH04246871A publication Critical patent/JPH04246871A/ja
Publication of JPH0831629B2 publication Critical patent/JPH0831629B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N69/00Integrated devices, or assemblies of multiple devices, comprising at least one superconducting element covered by group H10N60/00
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N60/00Superconducting devices
    • H10N60/01Manufacture or treatment
    • H10N60/0912Manufacture or treatment of Josephson-effect devices
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S505/00Superconductor technology: apparatus, material, process
    • Y10S505/725Process of making or treating high tc, above 30 k, superconducting shaped material, article, or device
    • Y10S505/728Etching
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S505/00Superconductor technology: apparatus, material, process
    • Y10S505/80Material per se process of making same
    • Y10S505/815Process of making per se
    • Y10S505/818Coating
    • Y10S505/82And etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Superconductor Devices And Manufacturing Methods Thereof (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、超伝導量子干渉デバイ
ス(squid)を含むジョセフソン集積回路に関し、
より詳細には、化学的/機械的な研磨を用いてジョセフ
ソン集積回路を製造する技術に関する。
【0002】
【従来の技術】「ジョセフソン集積回路のための平坦化
技術」と題するNagasawaの報告(IEEE  
Electron  Devices  Letter
Vol.9,No.8、1988年8月)には、平坦化
技術を用いて平らな面を提供し絶縁層及び金属化層を形
成するジョセフソン集積回路の製造が開示されている。 Nagasawa他は、接合平坦化プロセスのためのフ
ローチャートを示している。NG/AlxNb/AlO
x/Nbから成る接合領域をリアクティブイオンエッチ
ング(RIE)によりNbの下部配線層上に画定した後
に、その厚みが3層型の領域よりも大きなSiO2絶縁
層が高周波マグネトロンスパッタリングにより堆積させ
られる。分子量2000のポリスチレン溶液がSiO2
絶縁層の周囲で回転される。ポリスチレンフィルムの表
面は窒素中で180°Cで30分間焼くことにより平坦
化される。ポリスチレンフィルム及びSiO2の両方共
に、接合の頂面が現れるまで、同一のエッチング速度で
RIEによりエッチングされる(エッチバック)。次に
Nbの上部配線層を平坦化された表面に形成する。
【0003】「薄いアルミニウム層を用いた高品質で耐
火性のジョセフソントンネル接合」と題するGurvi
rtch他の報告(Appl.Phys.Lett.4
2(5),1;1983年3月)には、選択的なニオブ
陽極酸化プロセスを用いて又は選択的なニオブエッチン
グプロセスにより処理されたジョセフソントンネル接合
が開示されている。エッチングは、ニオブ層をプラズマ
エッチング又はリアクティブイオンエッチングにより行
うことができる。その結果生じたジョセフソン接合は平
坦化されていない。
【0004】「ジョセフソントンネル接合を製造するた
めの選択的なニオブ陽極酸化プロセス」と題するKro
gerの報告(Appl.Phys.Lett.39(
3),280;1981年8月)には、耐火性の超伝導
トンネル接合を製造するためのプロセスが開示されてい
る。基板全体を覆うトンネル接合を形成する3層型のサ
ンドイッチが最初に形成される。最終的にはジョセフソ
ンデバイスとなるこれらの領域はホトレジストにより被
覆される。ホトレジストはジョセフソンデバイスの上部
電極の陽極酸化を阻止する。陽極酸化は、マスキングさ
れていない上部の超伝導体の総ての厚みが同一の基板上
に形成された多くのジョセフソンデバイスの上部電極を
絶縁する酸化物に転換されるまで続行される。
【0005】「薄いアルミニウム層を有するNbジョセ
フソン接合の調整及び特性」と題したGurvirtc
h他の報告(IEEE  Transactionon
  Magnetics,Vol  Mag−19,N
o.3;1983年5月)には、Nb/Al−酸化物−
Nb及びNb/Al−酸化物−Al/Nbのタイプのジ
ョセフソントンネル接合が開示されている。トンネルバ
リアは本来熱酸化により形成された。ここの接合はプラ
ズマエッチング技術と組合わされた写真製版を用いて画
定された。プラズマエッチング又はリアクティブイオン
エッチング(化学的な乾燥活性プロセス)を用いること
により、非常に便利なバリアストップとして酸化アルミ
ニウムを利用することができる。このプロセス全体は選
択的なニオブエッチングプロセス(SNEP)と呼ばれ
る。 20−40Vに露呈される層の液体陽極処理を用いてエ
ッチングされた面に絶縁層が形成され、これにより約4
00乃至900ÅのNbの陽極酸化物が生成する。次に
、対向電極の頂面を保護するホトレジストパッドが除去
され、対向電極がイオンミリング又は高周波スパッタリ
ングエッチングにより清浄にされる。
【0006】半導体産業においては化学的/機械的な研
磨(CMP)を用いて主としてシリコンから成るウエー
ハの表面を調整していた。この研磨は、研磨材及び選択
した化学物質を含むスラリを用いており、このスラリは
、ウエーハがテーブル上のパッドの上方のチャック又は
キルトにある時に、このウエーハの表面に機械的及び化
学的に作用する。化学的/機械的な研磨に関する1つの
報告が、Bonoraにより「スライス、エッチング及
び研磨するシリコンウエーハ処理技術」と題して行われ
ている(Semiconductor  Silico
n,1977−Electrochem.Soc.,P
ennington,N.J.−154頁)。
【0007】従来技術においては、研磨は、水と酸化ア
ルミニウムから成るスラリを用いて光学レンズを処理す
るために広く用いられていた。
【0008】
【課題を解決するための手段】本発明によれば、ジョセ
フソン集積回路を形成するための装置及び方法が提供さ
れ、該方法は、例えばニオブ等の超伝導材料の第1の層
を基板の上面に堆積させる段階と、例えば白金等の絶縁
材料の第2の層を堆積させその後該第2の層を酸化して
上記第1の層の上に酸化アルミニウムを形成する段階と
、例えばニオブ等の半導体材料の第3の層を上記第2の
層の上に堆積させて3層型のジョセフソン接合を形成す
る段階と、上記第3及び第2の層を通して上記第1の層
の選択した領域までエッチングして隔置された3層型の
領域を形成し、これら各々の3層型の領域を上記上面に
平行な選択した断面積とすると共に上記隔置された3層
型の領域の間の第1の層に薄くなった領域を設ける段階
と、上記第1の層の薄くなった領域を選択的にエッチン
グして3層型の領域の選択した第1の層を相互接続する
と共に例えばスパイラルインダクタ等の誘導材料を形成
する導体を形成する段階と、例えば3層型の領域、導体
及び基板上にスパッタリングされる石英とすることので
きる絶縁材料の第4の層を堆積させる段階と、絶縁材料
製の上記第4の層の表面を研磨して略平坦な表面を提供
する段階と、第3及び第4の層を研磨して3層型の領域
の総ての第3の層を露出させ、3層型の領域の第3の層
及び第4の層の略共面関係の面を提供し、これにより、
上記3層型の領域、導体、基板及び第4の層の厚みにお
ける変動すなわち不均一性の効果を取り除く段階とを備
えている。これらの研磨の段階は、水、シリコン等の研
磨材、及びpH調整を行う追加の薬剤から成るスラリを
用いる化学的/機械的な研磨により実行される。
【0009】本発明は更にジョセフソン集積回路を提供
し、このジョセフソン集積回路は、他方のベース電極に
相互接続されたベース電極と、選択的なベース電極に接
続された誘導エレメントと、ジョセフソン接合及びこの
ジョセフソン接合の対向電極からかつこの周囲に延在し
上記対向電極と共面関係の上面を提供する誘電体の層と
、上記誘電材料の共面関係の面上で自己整合されて選択
された対向電極に対する接触をもたらす金属化層とを備
える。ジョセフソン集積回路はまた誘電体層の上方に形
成される追加の相互接続層を含むことができ、更に上記
誘電体層又は該誘電体層の上方に設けられた追加の絶縁
層の上に形成された抵抗性のエレメントを含むこともで
きる。
【0010】
【実施例】図面、特に図1を参照すると、基板10が示
されており、この基板は、例えば12.7乃至20.3
2cm(5乃至8インチ)の直径を有する、例えばシリ
コンとすることができる。絶縁層11が基板上に設けら
れており、この絶縁層は、例えば熱的に形成された酸化
ケイ素とすることができる。基板10及び絶縁層11を
研磨して平坦な面にすることができる。半導体材料の第
1の層12は絶縁層11上に堆積される。第1の層12
は、例えばニオブとすることができ、スパッタリングで
堆積させることができる。第1の層12は、例えば20
00Åの厚さとすることができる。絶縁層11は、例え
ば6000Åの厚さとすることができる。絶縁材料14
の第2の層は第1の層12の上に形成されている。絶縁
層14は、例えば酸化アルミニウム(Al2O3とする
ことができ、この酸化アルミニウムは、ベース電極すな
わちニオブとすることができる第1の層12の頂部にス
パッタリング堆積された薄いアルミニウム層上に、低圧
及び周囲温度で熱的に成長させることができる。絶縁層
14は、例えば20Åの厚みとすることができる。例え
ばニオブとすることができる超伝導材料の第3の層16
が絶縁層14の上に堆積される。第3の層16は、例え
ば絶縁層14上にスパッタリングされて1500Åの厚
みを有することができるニオブとすることができる。第
1の層12、第2の層14及び第3の層16は3層型の
ジョセフソン接合を形成するが、このジョセフソン接合
は非常に大きな面積を有すると共に例えば基板10全体
を覆うことができる。第1の層12はベース電極を形成
し、第2の層14は接合のバリア層を形成し、また第3
の層16は対向電極を形成する。
【0011】図2を参照すると、ホトレジスト材料が堆
積されていて第3の層16上にマスク18、19および
20を形成するようにパターニングされている。図2に
おいては、図1の装置に対応する機能には同一の符号を
付してある。
【0012】図3を参照すると、第3の層16及び第2
の層14の選定した領域及び第1の層12がエッチング
されて隔置された3層型の領域22−24を形成してお
り、これら各々の領域は上面25に平行な選択された断
面積を有している。3層型の領域22−24の断面は、
例えば円形、矩形、方形とすることができ、また他のい
かなる形状及び面積を有することができる。層16は、
3層型の領域22−24の間でかつこれらの周囲に、薄
くなった領域27−30を有している。
【0013】3層型の領域22−24はリアクティブイ
オンエッチング(RIE)によって形成することができ
る。光放出端点を用いて第1の端点を決定し、例えば5
00Åとすることができる第2の層14を越えてある割
合をエッチングする。従って、第1の層12は、約15
00Å厚さの薄くなった領域27−30を有することが
できる。
【0014】図3においては、図2の装置に対応する機
能に同一の符号を付してある。
【0015】図4を参照すると、マスク18−20が除
去すなわち剥離されている。図4においては、図3の装
置に対応する機能には同一の符号を付してある。
【0016】図5を参照すると、レジスト32が堆積さ
れていて3層型の領域22−24を覆うようにパターニ
ングされている。また、レジスト33−36が堆積され
ていて第1の層12を覆うようにパターニングされてい
る。
【0017】図5に示す実施例は、リアクティブイオン
エッチングを用いて、又は絶縁材料の下側の層11に対
してかなり良好な選択性を生ずる塩素基材のエッチング
液を用いてエッチングすることができる。リアクティブ
イオンエッチングを用いる場合には、光放射端点を用い
て、層12を越えてどの程度除去するかのエッチングプ
ロセスの終点を決定する。図6に示すように、薄くなっ
た領域27および30は選択的にエッチングされている
。薄くなった領域28および29は、3層型の領域22
−24のベース電極である層12を相互接続するために
残されている。薄くなった領域27は、例えばスパイラ
ルインダクタの断面とすることができるコネクタ38−
41を形成するようにパターニングされている。図6に
はレジスト32’−36’が示されており、これらレジ
ストは、効果すなわちリアクティブイオンエッチングの
ために、図5に示すレジスト32’−36’よりも僅か
に薄いことを注記しておく。
【0018】図7を参照すると、レジスト32’−36
’が剥離すなわち除去されている。図5乃至図7におい
ては、図4の装置に対応する機能には同一の符号を付し
てある。
【0019】リアクティブイオンエッチングの後のレジ
スト32’−36’の剥離は、75°CのNMP等の溶
液中でレジストを超音波撹拌することにより実行される
。3層型の領域22−24を形成するためのリアクティ
ブイオンエッチングは、当業界においては周知のCF4
を用いることにより、又は当業界においては周知のリア
クティブイオンエッチングの変形法を用いて行うことが
できる。3層型の領域22−24の接合領域14は、図
1乃至図4に示すように石版印刷、レジストの堆積およ
びパターニング及びリアクティブイオンエッチングの段
階により完全に決定されることを注記しておく。ベース
電極すなわち層12横方向の特徴サイズが、最悪の場合
に接合の幅すなわち第2の層14よりも大きい場合には
、接合領域は、図1乃至図4に示すように第1のマスキ
ング段階及びリアクティブイオンエッチング段階により
完全に決定される。図3に示すように第1のリアクティ
ブイオンエッチング段階の後に陽極処理が行われ、これ
により約100Åの酸化ニオブ(Nb2O5)を形成す
るが、この酸化ニオブは、図8に示すように酸化ニオブ
とその後に堆積された誘電体の2重誘電体の構造を提供
する。
【0020】図8を参照すると、例えば酸化ケイ素等の
誘電体材料の第4の層44が、基板層11、コンダクタ
38−41、3層型の領域22−24の上に堆積されて
いる。第4の層44はスパッタリングにより堆積させる
ことができる。第4の層44を不均一な表面に堆積させ
た場合には、スパッタリング等の円滑化処理を行っても
、その不均一性が第4の層44の上面45に現れる。 第4の層44を真空蒸着により堆積させる場合には、上
面45の不均一性がより強く現れて下側の表面の形状に
緊密に従うことになる。上面45のピーク46−48は
3層型の領域22−24に対応する。
【0021】図9を参照すると、上面45が研磨されて
平坦な面を形成している。研磨はプラナリゼーション(
平坦化)を行うための化学機械的な研磨(CMP)によ
り行われる。本発明者は、このプロセスが接合における
トンネルバリアの法則の漏洩電流レベルにより証明され
る極めて良好な状態の約20Å厚さの埋没層14と、接
合の列における均一な電流レベルと、超伝導量子干渉デ
バイスにおける極めて低いl/f(fは周波数)ノイズ
とを与えることを認識した。化学的/機械的な研磨プロ
セスは12.7cm(5インチ)のウエーハに対して行
ったがより大きなウエーハサイズにスケールを拡大する
ことができる。
【0022】図9においては、第4の層52が化学的/
機械的に研磨されてその上面50が平坦化されている。 第4の層52は引き続き化学的/機械的な研磨により処
理され、以前には3層型の領域22−24であった3層
型の領域56−58と共面の上面55を有している第4
の層54が形成されている。第4の層52を研磨すると
、第3の層16が露呈されて露呈された領域を有してい
る層16の上面も平行して研磨される。層52の研磨は
、総ての3層型の領域22−24が層16を露出させて
研磨し、これにより第4の層54の誘電体材料の上面及
び3層型の領域を56−58の上面である共面の上面5
6を形成するまで継続して行われる。本発明者は、好ま
しくは化学的/機械的な研磨である研磨の後に残った構
造が、3層型の領域56−58と完全に共面関係にあり
かつこれら領域に隣接する上面56を残し、これら3層
型の領域56−58の縁部には割れ目及びクラックが何
等存在しないことを観察した。第3の層16が最初に1
500Åの厚みを有しているので、化学的/機械的な研
磨は3層型の領域56−58の層14のトンネルバリア
に極めて接近する。図10に示す層52及び最終的には
層54を継続して形成する図8に示す研磨層44は、3
層型の領域22−24、コンダクタ38−41、基板お
よび酸化物層10および11、及び誘電体材料の第4の
層44のそれぞれの厚みの変動の効果を除去、補償ある
いはキャンセルする。
【0023】図11を参照すると、レジスト60を堆積
させて開口62を形成するようにパターニングすること
ができる。図12を参照すると、抵抗性の材料64を堆
積させることにより抵抗器を開口62に形成することが
できる。レジスト60の上の抵抗性の材料は、このレジ
スト60を剥離または溶解させることにより除去するこ
とができ、これにより、図13に示すように上面55上
に抵抗性の材料64が残る。
【0024】図14を参照すると、レジスト66を堆積
させて上面55上にパターニングすることができる。ま
た、レジスト68を堆積させて抵抗性の材料64上にパ
ターニングすることができる。図15を参照すると、導
電性の材料79が上面55、レジスト66、68及び部
分的に露出した抵抗性の材料の上に堆積されて上面55
の上に相互接続70の第1の層を形成している。レジス
ト66および68はその後溶解されてその上に堆積され
ている導電性の材料70を除去し、これにより上面55
上に所望の金属被覆(メタライゼーション)パターンを
残して図16に示すようにジョセフソンデバイス、3層
型の領域56−58及び抵抗性の材料64を相互接続し
ている。
【0025】抵抗器及び図11乃至図16の段階に示す
最終的な配線レベルは、蒸着及び剥離により製造される
。抵抗器64及び配線レベル70に対する厳密な順序は
重要ではないことを注記しておく。これらのレベルは、
プロセス及び/又は設備の必要性に合わせて行うことが
できる。また、これらレベルの一方又は両方(即ち抵抗
性の材料64及び導電性の材料70)は蒸着及びエッチ
ングにより形成することが可能である。使用するプロセ
スにおいては200°Cを越してはならない。
【0026】図1乃至図16に示す平坦化プロセスはス
ケールに幅があり、電子ビーム石版印刷を用いてこれら
の特徴を決定し、0.25マイクロメータあるいはそれ
以下のレベルまでのスケールを許容すべきである。また
、例えばディジタル回路用のジョセフソンプロセスにお
けるようにそれ以上の配線レベルが望ましいかあるいは
必要とするならば、図8乃至図16に示す段階の順序を
用いることができる。図8乃至図16は、誘電体材料の
蒸着、ポラナリゼーションを行うための研磨、及び多く
の層を形成するために何回も繰り返される金属蒸着及び
剥離の段階を示している。
【0027】図16においては、これまでの図面に示さ
れた装置に対応する機能には同一の符号を付してある。
【0028】抵抗器を形成するための図11乃至図13
に示すプロセスの段階はその順序を変えることができ、
また図16の後に挿入することができる。抵抗性の材料
64は、チタン、パラジウム及び金の合金又はモリブデ
ンとすることができる。パラジウム及び金の合金は、温
度が1ミリ°Kよりも低くなっても抵抗性を維持すると
いう利点を有する。また、パラジウム−金合金は、ある
種のガスすなわちCF4の中では、チタンの場合はエッ
チングされてしまうリアクティブイオンエッチング(R
IE)の間にエッチングされない。従って、図13乃至
図16の代わりに、層70の堆積を行い、抵抗性の材料
64及び選択したガスが抵抗性の材料64のエッチング
を生じない場合には、次にリアクティブイオンエッチン
グを行って所望のパターンを形成することができる。層
70は、ニオブ、鉛、又はイオンミリング(イオンエッ
チング)することのできる高張力材料とすることができ
る。
【0029】例えば石英をスパッタリングすることによ
り誘電体材料を堆積させて追加の配線レベルを図16に
示す構造に付加し、これにより非晶質の二酸化ケイ素の
層を形成することができる。接触開口を誘電体層にエッ
チングし、ニオブとすることができる低配線レベルの導
電性材料70を露出させることができる。選定するエッ
チングプロセスは、ニオブをエッチングせずに誘電体材
料70をエッチングするものでなければならない。ニオ
ブを堆積させて誘電体材料の孔を充填することができ、
また次の配線レベルまで電気的な接触を拡張することが
できる。ニオブを研磨し、低い配線レベルから伸びると
共に誘電体材料の上面と共面関係にあるスタッド構造を
形成することができる。次にニオブ又は他のある導電性
材料を堆積させて他の配線層を形成することができる。 また、接触開口を形成した後に導電性材料を堆積させて
次の配線レベルを形成するパターンを行うことができる
【0030】多かれ少なかれ下層のトポロジに共形の関
係となる良好な被覆を得るために、石英をスパッタリン
グにより図8に示す3層の厚みの2倍の厚みまで堆積さ
せる。3層の厚みは一般に3,200乃至3,500Å
であり、二酸化ケイ素の厚みは一般に6,500乃至7
,000Åである。
【0031】RIEの間に3層型の領域、すなわちジョ
セフソン接合、の温度を低下させるために、RIEプロ
セスを間欠的に行ってその温度を100°Cよりも低く
維持する。RIEの深さは光学的なスペクトロメータで
光の放出を観察することにより制御でき、そのスペクト
ロメータは、ある周波数における放射により、材料のあ
る層が通過した時点を放射の変化により指示する。
【0032】導電性の材料70はまた鉛をスパッタリン
グすることにより堆積させることができる窒化ニオブと
することができ、その鉛のスパッタリングは、スパッタ
リング又はレーザアブレーション(レーザによる剥離)
によって堆積させることができる高張力材料に対して蒸
発により堆積させることができる。導電層70のパター
ニングは、当業界においては周知の剥離、RIE又はイ
オンミリングにより行うことができる。誘電体材料44
は、石英、窒化ケイ素、酸化アルミニウム、ケイ素ホウ
素窒化物、窒化ホウ素、陽極処理アルミニウム、陽極処
理ニオブ、ポリイミド、テトラフルオロエチレン、ポリ
スチレン及び処理の際の温度で安定した機械的な特性を
有する他の高分子材料とすることができる。これらの材
料は、化学蒸着(CVD)又はスパッタリングにより堆
積させることができる。
【0033】図17を参照すると、直列に接続された2
つのジョセフソン接合デバイスの電流−電圧特性のグラ
フが示されている。ジョセフソン接合デバイスは5×5
マイクロメートルの方形であり、25平方マイクロメー
トルの面積を有している。図17において、横座標は電
圧をミリボルトで示し、また縦座標は電流をマイクロア
ンペアで示している。ジョセフソン接合デバイスは、図
1乃至図16のプロセスの段階により形成したNb−A
lOx−Nbの3層型である。図17において、曲線7
0−78および80は、液体ヘリウムに浸漬させること
により4.2°Kに維持した状態のデバイスについて、
オッシロスコープで描いたものである。曲線71−74
は非常に弱いかあるいはオッシロスコープに全く現れな
かったものである。接合は、80mVに等しいかあるい
はこれよりも大きなVmにより証明された優れた特性を
有する。Vmは、ジョセフソンデバイスの臨界電流と2
mVにおけるデバイスの抵抗との積として定義される。 図17において、臨界電流は、点79に対する曲線78
又は点79に対する曲線80により示されるように、約
220マイクロアンペアである。
【0034】図18を参照すると、直列に接続された2
つのデバイスのデータから得た一方のジョセフソン接合
デバイスの平均電流−電圧特性のグラフが示されている
。図18において、接続された各々のデバイスは25平
方マイクロメートルの面積を有していた。すなわち、5
×5マイクロメートルの方形である。接合の面において
ジョセフソン臨界電流を抑制するに十分な大きさの電場
をデバイスに与えた。臨界電流I0は0.208mAで
あった。温度は4.2°Kであった。臨界電流密度J0
は833A/cm2であった。Vmを計算すると89.
9mVであった。2mVにおける抵抗R0を計算すると
9.6オームであった(I0にRnを掛けると2mVに
なる)。曲線82は、1つのジョセフソン接合デバイス
の平均の電流/電圧特性を示している。
【0035】図19及び図20を参照すると、電流の目
盛りをそれぞれ10倍および100倍に拡大した図18
の一部が曲線84および86でそれぞれ示されている。
【0036】図21を参照すると、直列に接続された1
00個のジョセフソン接合デバイスの電流/電圧特性の
グラフが曲線88によって示されている。図22は、図
21のグラフの一部をその電流目盛りを10倍に拡大し
て曲線90で示す図である。図21及び図22において
は、ジョセフソン接合デバイスはサブミクロン級であっ
て約0.5平方マイクロメートルの面積を有していた。 接合の形状は0.7×0.7マイクロメートルの方形で
あった。
【0037】図18乃至図22において、縦座標は電流
を示し、一方横座標は電圧を示している。デバイスは4
.2°Kの液体ヘリウムに浸漬された。
【0038】図1乃至図16に示すプロセスの段階を用
いて、実用の超伝導量子干渉デバイス(SQUID)、
勾配計(グラジオメータ)、及び他のジョセフソンデバ
イスを製造した。このプロセスにより製造されたSQU
IDの測定した固有エネルギ感度は20hであって、l
/fノイズに転移する白色ノイズを示した。fは約10
ヘルツ程度の数ヘルツの周波数における周波数である。
【0039】他の報告されている20−30mV及び6
0mVのVm値から、80mVの値までのVmの改善は
、接合の品質によるものであると考えられ、その接合の
品質はまた図1乃至図16に示すプロセスにおいて用い
た条件が厳密でないことによるものである。例えば、第
4の層を平坦化するための化学的/機械的研磨及び第3
の層を第4の層と共面関係にするための研磨の間の低い
温度及び可能性のある応力の解放が挙げられる。図1乃
至図16に示すプロセスは、Nb/NbOx/Pb合金
及びNbN/MgO/NbN、更には、スパッタリング
又はレーザアブレーションにより堆積させることができ
るY2O3LaAlO3及びPrBaCuO等の適宜な
バリア材料を有する高張力材料にも適用することができ
る。
【図面の簡単な説明】
【図1】離間したジョセフソン接合を形成するプロセス
の段階を示す図である。
【図2】離間したジョセフソン接合を形成するプロセス
の段階を示す図である。
【図3】離間したジョセフソン接合を形成するプロセス
の段階を示す図である。
【図4】離間したジョセフソン接合を形成するプロセス
の段階を示す図である。
【図5】相互接続及びインダクタを形成するプロセスの
段階を示す図である。
【図6】相互接続及びインダクタを形成するプロセスの
段階を示す図である。
【図7】相互接続及びインダクタを形成するプロセスの
段階を示す図である。
【図8】頂面をプレーナリングするプロセスの段階を示
す図である。
【図9】頂面をプレーナリングするプロセスの段階を示
す図である。
【図10】頂面をプレーナリングするプロセスの段階を
示す図である。
【図11】抵抗エレメントを形成するプロセスの段階を
示す図である。
【図12】抵抗エレメントを形成するプロセスの段階を
示す図である。
【図13】抵抗エレメントを形成するプロセスの段階を
示す図である。
【図14】プレーナリングされた頂面に自己整合した相
互接続を形成するプロセスの段階を示す図である。
【図15】プレーナリングされた頂面に自己整合した相
互接続を形成するプロセスの段階を示す図である。
【図16】プレーナリングされた頂面に自己整合した相
互接続を形成するプロセスの段階を示す図である。
【図17】直列に接続された2つのジョセフソン接合デ
バイスの電流−電圧特性を示すグラフである。
【図18】直列に接続された2つのデバイスから得たデ
ータから1つのジョセフソン接合デバイスの平均電流−
電圧特性を示すグラフである。
【図19】図18のグラフの一部をその電流の目盛りを
10倍に拡大して示すグラフである。
【図20】図18のグラフの一部をその電流の目盛りを
100倍に拡大して示すグラフである。
【図21】直列に接続された100のジョセフソン接合
の電流−電圧特性を示すグラフである。
【図22】図22のグラフの一部をその電流の目盛りを
10倍に拡大して示すグラフである。
【符号の説明】
10  基板                   
     11  絶縁層12  第1の層     
               14  第2の層16
  第3の層                   
 22−24  3層型の領域

Claims (22)

    【特許請求の範囲】
  1. 【請求項1】  ジョセフソン集積回路を形成するため
    の方法であって、基板の上面の上に超伝導材料の第1の
    層を堆積させる第1の段階と、前記第1の層の上に絶縁
    材料の第2の層を堆積させる第2の段階と、前記第2の
    層の上に超伝導材料の第3の層を堆積させて3層型のジ
    ョセフソン接合を形成する第3の段階と、前記第3及び
    第2の層を通って前記第1の層の選択した領域までエッ
    チングして隔置された3層型の領域を形成し、これら3
    層型の領域の各々に前記上面に平行な選択した断面積を
    持たせると共に、前記隔置された3層型の領域の間の前
    記第1の層に薄くなった領域を形成する第4の段階と、
    前記第1の層の前記薄くなった領域を選択的にエッチン
    グして前記3層型の領域の選択した第1の層を相互接続
    するための導体を形成する第5の段階と、前記3層型の
    領域、前記導体及び前記基板の上方に絶縁材料の第4の
    層を堆積させる第6の段階と、絶縁材料製の前記第4の
    層の上面を研磨して略平坦な面をもたらす第7の段階と
    、前記第3及び第4の層を過度に研磨し、前記3層型の
    領域の前記第3の層の総てを露出させて前記3層型の領
    域の前記第3の層及び前記第4の層の略共面関係の平面
    を提供し、これにより高品質のジョセフソン接合を形成
    すると共に対向電極に対する相互接続を同一平面の表面
    上に形成する第8の段階とを備えて成る方法。
  2. 【請求項2】  請求項1の方法において、前記6の段
    階が、前記第4の層を前記3層型の領域の厚みよりも大
    きな厚みまで堆積させる段階を含むことを特徴とする方
    法。
  3. 【請求項3】  請求項1の方法において、前記第5の
    段階が、スパイラルインダクタを形成するようにパター
    ニングする段階を含むことを特徴とする方法。
  4. 【請求項4】  請求項1の方法において、前記第6の
    段階が、多かれ少なかれ共形の被覆を形成する段階を含
    むことを特徴とする方法。
  5. 【請求項5】  請求項1の方法において、前記第6の
    段階が、略共形の被覆を形成する段階を含むことを特徴
    とする方法。
  6. 【請求項6】  請求項1の方法において、前記第6の
    段階が、スパッタリングにより略共形の被覆を形成する
    段階を含むことを特徴とする方法。
  7. 【請求項7】  請求項1の方法において、前記第7の
    段階が、化学的/機械的に研磨する段階を含むことを特
    徴とする方法。
  8. 【請求項8】  請求項7の方法において、前記化学的
    /機械的に研磨する段階が、水、研磨材及びエッチング
    液を含むスラリを導入する段階を含むことを特徴とする
    方法。
  9. 【請求項9】  請求項8の方法において、前記スラリ
    を導入する段階が、水、シリコンを含む研磨材及びKO
    Hを含むエッチング液を導入する段階を含むことを特徴
    とする方法。
  10. 【請求項10】  請求項1の方法において、前記第8
    の段階が、化学的/機械的に過剰に研磨する段階を含む
    ことを特徴とする方法。
  11. 【請求項11】  請求項10の方法において、前記化
    学的/機械的に研磨する段階が、水、研磨材及びエッチ
    ング液を含むスラリを導入する段階を含むことを特徴と
    する方法。
  12. 【請求項12】  請求項11の方法において、前記ス
    ラリを導入する段階が、水、研磨材及び、KOHを含む
    エッチング液を導入する段階を含むことを特徴とする方
    法。
  13. 【請求項13】  請求項1の方法において、前記第1
    の段階が、低Tc超伝導体を堆積させる段階を含むこと
    を特徴とする方法。
  14. 【請求項14】  請求項1の方法において、前記第2
    の段階が、金属を堆積させる段階と、該金属を陽極処理
    する段階とを含むことを特徴とする方法。
  15. 【請求項15】  ジョセフソン集積回路であって、第
    1のジョセフソン接合を形成する基板上の第1の3層型
    の領域と、該第1の3層型の領域を包囲しかつ該領域の
    側部に隣接すると共にその上面及び前記第1の3層型の
    領域の上部の対向電極の上面上で同一平面の関係になっ
    ている誘電材料の層とを備えて成るジョセフソン集積回
    路。
  16. 【請求項16】  請求項15のジョセフソン集積回路
    において、前記同一平面の上方に設けられると共に前記
    第1及び第2の3層型の領域の前記上部の対向電極に接
    続された配線相互接続レベルを更に含むことを特徴とす
    るジョセフソン集積回路。
  17. 【請求項17】  請求項15のジョセフソン集積回路
    において、前記第1の3層型の領域が、3,000Åよ
    りも小さな厚みを有する下部のベース電極を含むことを
    特徴とするジョセフソン集積回路。
  18. 【請求項18】  請求項15のジョセフソン集積回路
    において、前記第1の3層型の領域が、3,000Åよ
    りも小さな厚みを有する下部の対向電極を含むことを特
    徴とするジョセフソン集積回路。
  19. 【請求項19】  ジョセフソン接合デバイスであって
    、第1のジョセフソン接合を形成する基板上の第1の3
    層型の領域と、該第1の3層型の領域を包囲しかつ該領
    域の側部に隣接すると共にその上面及び前記第1の3層
    型の領域の上部の対向電極の上面上で同一平面の関係に
    なっている誘電材料の層とを備えて成るジョセフソン接
    合デバイス。
  20. 【請求項20】  請求項19のジョセフソン接合デバ
    イスにおいて、前記同一平面の上方に設けられると共に
    前記第1の3層型の領域の前記上部の対向電極に接続さ
    れた配線相互接続レベルを更に含むことを特徴とするジ
    ョセフソン接合デバイス。
  21. 【請求項21】  請求項19のジョセフソン接合デバ
    イスにおいて、前記第1の3層型の領域が、3,000
    Åよりも小さな厚みを有する下部のベース電極を含むこ
    とを特徴とするジョセフソン接合デバイス。
  22. 【請求項22】  請求項19のジョセフソン接合デバ
    イスにおいて、前記第1の3層型の領域が、3,000
    Åよりも小さな厚みを有する下部の対向電極を含むこと
    を特徴とするジョセフソン接合デバイス。
JP3205276A 1990-09-25 1991-08-15 ジョセフソン集積回路の製造方法 Expired - Lifetime JPH0831629B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US58738890A 1990-09-25 1990-09-25
US587388 1990-09-25

Publications (2)

Publication Number Publication Date
JPH04246871A true JPH04246871A (ja) 1992-09-02
JPH0831629B2 JPH0831629B2 (ja) 1996-03-27

Family

ID=24349595

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3205276A Expired - Lifetime JPH0831629B2 (ja) 1990-09-25 1991-08-15 ジョセフソン集積回路の製造方法

Country Status (3)

Country Link
US (1) US5055158A (ja)
EP (1) EP0477495A1 (ja)
JP (1) JPH0831629B2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008211082A (ja) * 2007-02-27 2008-09-11 Saitama Univ 超伝導素子、超伝導集積回路及び超伝導素子の製造方法
JP2015506110A (ja) * 2011-12-19 2015-02-26 ノースロップ グルマン システムズ コーポレーションNorthrop Grumman Systems Corporation 超伝導回路用の低温抵抗体
JP2017529695A (ja) * 2014-08-13 2017-10-05 ディー−ウェイブ システムズ,インコーポレイテッド 低磁気雑音の超伝導配線層を形成する方法
US11856871B2 (en) 2018-11-13 2023-12-26 D-Wave Systems Inc. Quantum processors
US11930721B2 (en) 2012-03-08 2024-03-12 1372934 B.C. Ltd. Systems and methods for fabrication of superconducting integrated circuits
US11957065B2 (en) 2017-02-01 2024-04-09 1372934 B.C. Ltd. Systems and methods for fabrication of superconducting integrated circuits

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2764115B2 (ja) * 1991-02-26 1998-06-11 セイコーインスツルメンツ株式会社 高感度磁場検出器の製造方法
US5229331A (en) * 1992-02-14 1993-07-20 Micron Technology, Inc. Method to form self-aligned gate structures around cold cathode emitter tips using chemical mechanical polishing technology
US5696028A (en) * 1992-02-14 1997-12-09 Micron Technology, Inc. Method to form an insulative barrier useful in field emission displays for reducing surface leakage
US5653619A (en) * 1992-03-02 1997-08-05 Micron Technology, Inc. Method to form self-aligned gate structures and focus rings
US5259799A (en) * 1992-03-02 1993-11-09 Micron Technology, Inc. Method to form self-aligned gate structures and focus rings
US5186670A (en) * 1992-03-02 1993-02-16 Micron Technology, Inc. Method to form self-aligned gate structures and focus rings
US5245796A (en) * 1992-04-02 1993-09-21 At&T Bell Laboratories Slurry polisher using ultrasonic agitation
US5710437A (en) * 1993-03-05 1998-01-20 Nippon Steel Corporation Radiation detecting device using superconducting tunnel junction and method of fabricating the same
DE4320484A1 (de) * 1993-06-21 1994-12-22 Dornier Gmbh Steuerbares Supraleiter-Bauelement
US5733175A (en) 1994-04-25 1998-03-31 Leach; Michael A. Polishing a workpiece using equal velocity at all points overlapping a polisher
US5607341A (en) 1994-08-08 1997-03-04 Leach; Michael A. Method and structure for polishing a wafer during manufacture of integrated circuits
US5663107A (en) * 1994-12-22 1997-09-02 Siemens Aktiengesellschaft Global planarization using self aligned polishing or spacer technique and isotropic etch process
US5764567A (en) * 1996-11-27 1998-06-09 International Business Machines Corporation Magnetic tunnel junction device with nonferromagnetic interface layer for improved magnetic field response
US5650958A (en) * 1996-03-18 1997-07-22 International Business Machines Corporation Magnetic tunnel junctions with controlled magnetic response
US5640343A (en) * 1996-03-18 1997-06-17 International Business Machines Corporation Magnetic memory array using magnetic tunnel junction devices in the memory cells
US5945348A (en) * 1996-04-04 1999-08-31 Micron Technology, Inc. Method for reducing the heights of interconnects on a projecting region with a smaller reduction in the heights of other interconnects
US6022256A (en) * 1996-11-06 2000-02-08 Micron Display Technology, Inc. Field emission display and method of making same
US5801984A (en) * 1996-11-27 1998-09-01 International Business Machines Corporation Magnetic tunnel junction device with ferromagnetic multilayer having fixed magnetic moment
US5962865A (en) * 1997-04-11 1999-10-05 Trw Inc. Low inductance superconductive integrated circuit and method of fabricating the same
US6391670B1 (en) 1999-04-29 2002-05-21 Micron Technology, Inc. Method of forming a self-aligned field extraction grid
US6376379B1 (en) * 2000-02-01 2002-04-23 Chartered Semiconductor Manufacturing Ltd. Method of hard mask patterning
US20040087080A1 (en) * 2002-10-23 2004-05-06 Uwe Wellhausen Methods for producing thin layers, such as for use in integrated circuits
US7615385B2 (en) 2006-09-20 2009-11-10 Hypres, Inc Double-masking technique for increasing fabrication yield in superconducting electronics
US8951808B2 (en) 2009-02-27 2015-02-10 D-Wave Systems Inc. Systems and methods for fabrication of superconducting integrated circuits
US9741918B2 (en) 2013-10-07 2017-08-22 Hypres, Inc. Method for increasing the integration level of superconducting electronics circuits, and a resulting circuit
US9520180B1 (en) 2014-03-11 2016-12-13 Hypres, Inc. System and method for cryogenic hybrid technology computing and memory
WO2017217960A1 (en) 2016-06-13 2017-12-21 Intel Corporation Josephson junction damascene fabrication
US10516248B1 (en) * 2016-07-01 2019-12-24 United States Of America As Represented By Secretary Of The Navy In-plane Josephson junction array terahertz laser
US10003005B2 (en) 2016-08-23 2018-06-19 Northrop Grumman Systems Corporation Superconductor device interconnect
US10608159B2 (en) 2016-11-15 2020-03-31 Northrop Grumman Systems Corporation Method of making a superconductor device
US10276504B2 (en) 2017-05-17 2019-04-30 Northrop Grumman Systems Corporation Preclean and deposition methodology for superconductor interconnects
US10763419B2 (en) 2017-06-02 2020-09-01 Northrop Grumman Systems Corporation Deposition methodology for superconductor interconnects
US11385099B1 (en) 2017-06-26 2022-07-12 SeeQC Inc. Integrated superconducting nanowire digital photon detector
US10985059B2 (en) 2018-11-01 2021-04-20 Northrop Grumman Systems Corporation Preclean and dielectric deposition methodology for superconductor interconnect fabrication
CN110148664B (zh) * 2019-05-13 2021-01-19 中国科学院上海微***与信息技术研究所 约瑟夫森结的制备方法
CN113437209B (zh) * 2021-07-02 2022-06-21 中国科学院上海微***与信息技术研究所 亚微米堆栈结构约瑟夫森结器件及其制备方法
US11882771B2 (en) * 2021-10-18 2024-01-23 International Business Machines Corporation Smooth metal layers in Josephson junction devices

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59106121A (ja) * 1982-12-10 1984-06-19 Fujitsu Ltd 半導体基板の表面処理方法
JPS59136934A (ja) * 1983-01-27 1984-08-06 Nec Corp 半導体装置の製造方法
JPS6377175A (ja) * 1986-09-19 1988-04-07 Fujitsu Ltd ジヨセフソン接合素子の製造方法
JPS63289880A (ja) * 1987-05-21 1988-11-28 Agency Of Ind Science & Technol ジョセフソン接合素子の製造方法
JPH0296386A (ja) * 1988-10-03 1990-04-09 Matsushita Electric Ind Co Ltd 超電導素子

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4548834A (en) * 1982-05-31 1985-10-22 Nec Corporation Method of producing a Josephson tunnel barrier
JPS63234533A (ja) * 1987-03-24 1988-09-29 Agency Of Ind Science & Technol ジヨセフソン接合素子の形成方法
US4735679A (en) * 1987-03-30 1988-04-05 International Business Machines Corporation Method of improving silicon-on-insulator uniformity
JPS6464378A (en) * 1987-09-04 1989-03-10 Fujitsu Ltd Josephson junction and its manufacture
US5047390A (en) * 1988-10-03 1991-09-10 Matsushita Electric Industrial Co., Ltd. Josephson devices and process for manufacturing the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59106121A (ja) * 1982-12-10 1984-06-19 Fujitsu Ltd 半導体基板の表面処理方法
JPS59136934A (ja) * 1983-01-27 1984-08-06 Nec Corp 半導体装置の製造方法
JPS6377175A (ja) * 1986-09-19 1988-04-07 Fujitsu Ltd ジヨセフソン接合素子の製造方法
JPS63289880A (ja) * 1987-05-21 1988-11-28 Agency Of Ind Science & Technol ジョセフソン接合素子の製造方法
JPH0296386A (ja) * 1988-10-03 1990-04-09 Matsushita Electric Ind Co Ltd 超電導素子

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008211082A (ja) * 2007-02-27 2008-09-11 Saitama Univ 超伝導素子、超伝導集積回路及び超伝導素子の製造方法
JP2015506110A (ja) * 2011-12-19 2015-02-26 ノースロップ グルマン システムズ コーポレーションNorthrop Grumman Systems Corporation 超伝導回路用の低温抵抗体
US11930721B2 (en) 2012-03-08 2024-03-12 1372934 B.C. Ltd. Systems and methods for fabrication of superconducting integrated circuits
JP2017529695A (ja) * 2014-08-13 2017-10-05 ディー−ウェイブ システムズ,インコーポレイテッド 低磁気雑音の超伝導配線層を形成する方法
US11957065B2 (en) 2017-02-01 2024-04-09 1372934 B.C. Ltd. Systems and methods for fabrication of superconducting integrated circuits
US11856871B2 (en) 2018-11-13 2023-12-26 D-Wave Systems Inc. Quantum processors

Also Published As

Publication number Publication date
EP0477495A1 (en) 1992-04-01
JPH0831629B2 (ja) 1996-03-27
US5055158A (en) 1991-10-08

Similar Documents

Publication Publication Date Title
JPH04246871A (ja) ジョセフソン集積回路の製造方法
US10991755B2 (en) Systems and methods for fabrication of superconducting integrated circuits
KR20190052108A (ko) 조셉슨 접합 기반 초전도 장치의 제조 방법
US6110392A (en) Process for reducing surface roughness of superconductor integrated circuit having a ground plane of niobium nitride of improved smoothness
JP4810074B2 (ja) 超電導デバイス用多層配線の製造方法
KR100435137B1 (ko) 두꺼운도체를갖는모노리식마이크로파집적회로를제조하는방법
Hinode et al. Pattern-size-free planarization for multilayered large-scale SFQ circuits
CN111969100B (zh) 基于TaN的约瑟夫森结及其制备方法
US5554884A (en) Multilevel metallization process for use in fabricating microelectronic devices
EP4391784A1 (en) Trenched electrode manufacturing process for quantum device
WO2018065833A1 (en) Superconducting electronic integrated circuit
KR930004024B1 (ko) 초전도 집적회로소자의 제조방법
Hagedorn et al. An SNS technology process for ramp junction based digital superconducting circuits
JPH06132577A (ja) 酸化物超伝導ジョセフソン素子の作製方法
Marathe et al. A novel planarization technique for a high-T/sub c/multilevel IC process
JPS5947740A (ja) 半導体装置の製造方法
CN118265441A (en) Nano Josephson junction, superconducting device and manufacturing method thereof
JPS63296277A (ja) 半導体集積回路装置
JPS58125880A (ja) ジヨセフソン接合素子
JPH10200169A (ja) 酸化物超伝導薄膜の表面平坦化方法
JPS62213287A (ja) ジヨセフソン素子の製造方法
JPS6362255A (ja) 半導体装置の平坦化方法
JPH0828538B2 (ja) 超電導薄膜パタンの形成方法
JPH06302870A (ja) 薄膜素子およびその製造方法
JPS62224989A (ja) トンネル型ジヨセフソン素子の製法