CN109494162A - 多模件扇出型封装及工艺 - Google Patents

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Abstract

本申请关于多模件扇出型封装及工艺。本发明公开一种半导体装置封装，其包含半导体装置、导电凸块、第一密封剂以及第二密封剂。所述半导体装置具有第一表面、第二表面及侧表面。所述第二表面与所述第一表面相对。所述侧表面在所述第一表面与所述第二表面之间延伸。所述半导体装置包括邻近于所述半导体装置的所述第一表面的导电垫。所述导电凸块电连接到所述导电垫。所述第一密封剂覆盖所述半导体装置的所述第一表面及所述半导体装置的所述侧表面的第一部分，且包围所述导电凸块。所述第二密封剂覆盖所述半导体装置的所述第二表面及所述半导体装置的所述侧表面的第二部分。

Description

多模件扇出型封装及工艺
技术领域
本发明大体来说涉及一种改进的扇出型球栅阵列(BGA)封装结构，且涉及一种改进的封装结构。
背景技术
半导体装置可附接到载体(例如，衬底、引线框，等等)且通过密封剂成型以形成半导体装置封装。然而，翘曲现象、模具位移现象或其它问题可造成可靠性问题。背部保护(BSP)可安置在半导体装置背部用于保护，此可能增加制造成本。
发明内容
本发明提供改进的封装结构的一或多个实施例，所述改进的封装结构具有小厚度、具有条形扇出型BGA结构且具有小制造成本。本发明还提供多重成型操作，所述多重成型操作可用于控制半导体封装的翘曲且有助于避免模具位移。由于在第一成型操作期间按压半导体装置，因此可减少成型操作期间的模具位移现象。
在一些实施例中，半导体装置封装包含半导体装置、导电凸块、第一密封剂以及第二密封剂。所述半导体装置具有第一表面、第二表面及侧表面。所述第二表面与所述第一表面相对。所述侧表面在所述第一表面与所述第二表面之间延伸。半导体装置进一步包含邻近于所述半导体装置的所述第一表面的导电垫。所述导电凸块电连接到所述导电垫。所述第一密封剂覆盖所述半导体装置的所述第一表面及所述半导体装置的所述侧表面的第一部分，且包围所述导电凸块。所述第二密封剂覆盖所述半导体装置的所述第二表面及所述半导体装置的所述侧表面的第二部分。
在一些实施例中，半导体装置封装包含半导体装置、导电凸块、第一密封剂以及第二密封剂。所述半导体装置具有第一表面、第二表面及侧表面。所述第二表面与所述第一表面相对。所述侧表面在所述第一表面与所述第二表面之间延伸。半导体装置进一步包含邻近于所述半导体装置的所述第一表面的导电垫。所述导电凸块电连接到所述导电垫。所述第一密封剂覆盖所述半导体装置的所述侧表面的第一部分，且包围所述导电凸块。所述第二密封剂覆盖所述半导体装置的所述侧表面的第二部分。所述第一密封剂的第一表面与所述导电凸块的第一表面基本上共面。
在一些实施例中，制造半导体装置封装的方法包含以下操作：在载体上提供半导体装置，所述半导体装置具有第一表面、与所述第一表面相对的第二表面以及在所述第一表面与所述第二表面之间延伸的侧表面，且所述半导体装置包含邻接于所述第一表面的导电凸块；将第一隔离膜施加到模制槽的第一部分；使所述第一隔离膜与所述半导体装置的所述第二表面接触；及形成覆盖所述半导体装置的所述第一表面及所述半导体装置的所述侧表面的第一部分的第一密封剂。
附图说明
图1A说明根据本发明的一些实施例的半导体装置封装的横截面图。
图1B说明图1A中所展示的半导体装置封装的部分的横截面图。
图2说明根据本发明的一些实施例的半导体装置封装的翘曲性能标绘图的实例。
图3说明根据本发明的一些实施例的半导体装置封装的翘曲性能标绘图的实例。
图4A、图4B、图4C、图4D、图4E、图4F及图4G说明根据本发明的一些实施例的制造半导体装置封装的方法。
图5A、图5B、图5C、图5D、图5E及图5F说明根据本发明的一些实施例的制造半导体装置封装的方法。
图6A、图6B、图6C、图6D、图6E、图6F及图6G说明根据本发明的一些实施例的制造半导体装置封装的方法。
贯穿图式及详细描述使用共用参考编号来指示相同或类似组件。本发明从结合附图进行的以下详细描述将更容易理解。
具体实施方式
如本文中所使用，相对术语，例如，“内”、“内部”、“外”、“外部”、“顶部”、“底部”、“前”、“后”、“上部”、“向上”、“下部”、“向下”、“垂直”、“垂直地”、“侧向”、“侧向地”、“在…上面”及“在…下面”是指一组组件相对于彼此的定向；此定向是根据图式，在未必对应于制造或使用期间的定向。
扇出型晶片级封装(FOWLP)可实现用于移动应用的低成本低调封装解决方案，且晶片级压缩成型可为用于在薄膜重新分布层(RDL)工艺之前的用以构造重新配置晶片的一种制作工艺。模塑料可用于扇出互连制作，以及用以保护免受腐蚀或潮湿环境影响的保护势垒。然而，模具位移可能为FOWLP的压缩成型工艺中的问题。为了RDL工艺的高合格率，可规定模具的准确位置及/或定位。如果模具位移远离其预定位置(其也被称作“飞离模具”)，那么在随后步骤中可由于模具偏移而发生明显未对准。RDL间隔规格及接触垫节距可能受影响以使得封装大小及合格率损失可能增加。
如本文中所使用，术语“翘曲”是指半导体装置封装的结构的变形，半导体装置封装减少封装的一或多个表面的平面性。可通过封装的变形的最低点到变形的最高点的距离来确定翘曲的量级。每一封装可具有由从室温(例如，约25摄氏度(℃))到回流温度(例如，约260℃)或从回流温度到室温的改变所产生的不同程度的翘曲。此外，翘曲可能在半导体装置封装不保持在稳定温度时发生，此归因于封装的不同组件之间的热膨胀系数(CTE)的不匹配。换句话说，封装的两侧可经受不同程度的热膨胀，从而导致造成翘曲的应力效应。另外，随着半导体结构的总厚度减少，半导体结构中的翘曲可能更显著。因此，用于防止翘曲的解决方案将有益于半导体行业。
图1A说明根据本发明的一些实施例的半导体装置封装10的横截面图。半导体装置封装10包含半导体装置11、导电凸块13、第一密封剂14及第二密封剂15。半导体装置11具有第一表面111、第二表面112及侧表面113。第二表面112与第一表面111相对。侧表面113在第一表面111与第二表面112之间延伸。半导体装置11进一步包含邻近于半导体装置11的第一表面111的导电垫12。导电凸块13电连接到导电垫12。在一些实施例中，导电凸块13可提供芯片外连接，且可包含例如铜柱或包含另一金属或合金的柱。第一密封剂14覆盖半导体装置11的第一表面111及半导体装置11的侧表面113的部分1131，且包围导电凸块13。第二密封剂15覆盖半导体装置11的表面112及半导体装置11的侧表面113的部分1132。在一些实施例中，导电凸块13从第一密封剂14暴露。在一些实施例中，第一密封剂14的表面142与导电凸块13的表面132基本上共面。
在一些实施例中，导电凸块13密封剂在第一密封剂14的表面(例如，表面142)处从第一密封剂14暴露，且第一密封剂14的表面142的粗糙度小于第一密封剂14的侧表面143的粗糙度。在一些实施例中，导电凸块13密封剂在第一密封剂14的表面(例如，表面142)处从第一密封剂14暴露，且第一密封剂14的表面142的接触角(例如，相对于晶片的接触角)大于第一密封剂14的侧表面143的接触角。
图1B说明图1A中所展示的半导体装置封装10的部分A的横截面图。在一些实施例中，半导体装置封装10包含在第一密封剂14与第二密封剂15之间的边界16，其中边界16具有弯曲部分。在一些实施例中，第一密封剂14具有凹面141，所述凹面界定第一密封剂14与第二密封剂15之间的边界16的至少部分。在一些实施例中，第二密封剂15具有凸面151，所述凸面界定第一密封剂14与第二密封剂15之间的边界16的至少部分(例如，弯曲拐角表面151)。通过实施图1B中所展示的结构，第一密封剂14与第二密封剂15之间的接触面积相对于实施平坦边界的实施例增大，以使得可靠性也提高且第一密封剂14与第二密封剂15之间发生剥离的可能性降低。
在一些实施例中，第一密封剂14的凹面141界定突出部161，且第二密封剂15的凸面界定接纳突出部161的凹部171。
在一些实施例中，第一密封剂14及第二密封剂15具有大约或基本上相等的CTE。在一些实施例中，第一密封剂14及第二密封剂15具有不同CTE。
图2说明根据本发明的一些实施例的半导体装置封装的翘曲性能标绘图的实例。在图2中所展示的实例中，翘曲性能以微米(μm)为单位测量且标绘在垂直轴(经加标签“翘曲(μm)”)上。第二密封剂14的厚度H2对第一密封剂14的厚度H1与第二密封剂15的厚度H2的和的比率经标绘在水平座标(经加标签“H2/(H1+H2)”)上。图2中展示有三个曲线。曲线21用菱形标记且表示半导体装置封装的翘曲性能，其中的第二密封剂15(“TOP”)的环氧模塑料(EMC)的CTE大于第一密封剂14(“BTM”)的EMC的CTE。曲线22用叉号标记且表示半导体装置封装的翘曲性能，其中第二密封剂15的EMC的CTE小于第一密封剂14的EMC的CTE。曲线23用正方形标记且表示半导体装置封装的翘曲性能，其中第二密封剂15的EMC的CTE等于第一密封剂14的EMC的CTE。
图3说明根据本发明的一些实施例的半导体装置封装的翘曲性能标绘图的实例。在图3中所展示的实例中，翘曲性能以μm为单位测量且标绘在垂直坐标(经加标签“翘曲(μm)”)上。第二密封剂14的厚度H2对第一密封剂14的厚度H1与第二密封剂15的厚度H2的和的比率经标绘在水平座标(经加标签“H2/(H1+H2)”)上。图3中展示有两条曲线。曲线31用菱形标记且表示半导体装置封装的翘曲性能，其中在半导体装置11的表面112上面的第二密封剂15的厚度(“间隙”)为40μm且半导体装置11的厚度(“模具”)为500μm。曲线32用正方形标记且表示半导体装置封装的翘曲性能，其中在半导体装置11的表面112上面的第二密封剂15的厚度为90μm且半导体装置11的厚度为450μm。
如图2及图3中所展示，可通过调整第一密封剂14的CTE及第二密封剂15的CTE或通过调整第一密封剂14的厚度及第二密封剂15的厚度来控制半导体装置封装11的翘曲性能。例如，第一密封剂14的CTE可基本上等于第二密封剂15的CTE，或在半导体装置11的表面112上面的第二密封剂15的厚度可为半导体装置11的厚度的至少约8％，例如半导体装置11的厚度的至少约10％、至少约15％，或至少约20％。通过如此做，可控制制造期间半导体装置封装11的翘曲。
图4A、图4B、图4C、图4D、图4E、图4F及图4G说明根据本发明的一些实施例的制造半导体装置封装的方法。
图4A说明在载体41上提供半导体装置11的阶段。半导体装置11以有源侧面向下放置在载体41上。在一些实施例中，将隔离膜42安置在半导体装置11的第一表面111与载体41之间。在一些实施例中，隔离膜42为用于固定半导体装置11的位置的粘合层或胶带。半导体装置11具有第一表面111(例如，在有源侧处)、与第一表面111相对的表面112及在第一表面111与第二表面112之间延伸的侧表面113，且半导体装置11进一步包含邻近于第一表面111的导电凸块13。半导体装置11进一步包含邻近于半导体装置11的第一表面111的导电垫12。在一些实施例中，隔离膜42安置在半导体装置11的第一表面111与载体41之间。接着将载体41放置在模制槽的底部部分43上。将隔离膜44施加在模制槽的顶部部分45或安置在其下方。在一些实施例中，模制槽的顶部部分45包含一或多个真空孔以使得可在模制槽的顶部部分45与隔离膜44之间形成至少部分真空以将隔离膜44固定到模制槽的顶部部分45。
图4B说明使隔离膜44与半导体装置11的表面112接触的阶段。在一些实施例中，通过啮合模制槽的底部部分43及模制槽的顶部部分45来将半导体装置11的表面112部分地压缩到隔离膜44中。图4B还说明形成覆盖半导体装置11的第一表面111及半导体装置11的侧表面113的部分1131的第一密封剂14。在一些实施例中，第一密封剂14包围导电凸块13。由于半导体装置11经部分地压缩到隔离膜44镇南关，半导体装置11可在液态模塑料流入到模制槽的底部部分43与模制槽的顶部部分45之间的空间中时不遭受模具位移。在一些实施例中，图4B中所展示的中间产物可经受第一成型后冷却工艺以用于冷却第一密封剂14。
图4C说明将隔离膜44从半导体装置11去除的阶段。图4D说明形成覆盖半导体装置11的表面112及半导体装置11的侧表面113的部分1132的第二密封剂15。在一些实施例中，在形成第二密封剂15之前形成第一密封剂14。在一些实施例中，在形成第一密封剂14之后保持模制槽的顶部部分45与半导体装置11的表面112之间的间隙46的宽度基本上恒定(例如，不变化超过开始宽度的1％、开始宽度的2％、开始宽度的3％、开始宽度的4％、开始宽度的5％或开始宽度的10％)直到形成第二密封剂15为止，且在间隙46保持基本上恒定时形成第二密封剂15。在一些实施例中，第二密封剂15形成在间隙46中，且半导体装置11上的第二密封剂15的厚度对应于间隙46的宽度。在一些实施例中，第二密封剂15是通过将载体41移动到另一模制槽，或通过包含调制模制槽的顶部部分43与模制槽的底部部分45之间的距离的一或多个工艺来形成。在一些实施例中，图4D中所展示的中间产物可经受第二成型后冷却工艺以用于冷却第二密封剂15。
图4E说明将载体41从隔离膜42去除的阶段。图4F说明将隔离膜42从第一密封剂14的表面142(例如，第一密封剂14的底部表面)去除的阶段。在一些实施例中，接着将半导体装置封装单个化及/或将其印有基准标记。如在图4G中所展示，通过研磨器47或抛光器47研磨第一密封剂14的表面142及导电凸块13的表面132。通过研磨，第一密封剂14的表面142的粗糙度小于第一密封剂14的侧表面143的粗糙度，且第一密封剂14的表面142的接触角大于第一密封剂14的侧表面143的接触角。最终，形成图1A中所展示的半导体装置封装。由于第一密封剂14的表面142连同导电凸块13的表面132一起研磨，因此第一密封剂14的表面142及导电凸块13的表面132两者的改进平坦度(例如，较少粗糙度)可增加随后工艺(例如形成其它RDL)的可靠性。
图5A、图5B、图5C、图5D、图5E及图5F说明根据本发明的一些实施例的制造半导体装置封装的方法。
图5A说明在载体41上提供半导体装置11的阶段。半导体装置11以有源侧面向下放置在载体41上。在一些实施例中，将隔离膜42安置在半导体装置11的第一表面111与载体41之间。在一些实施例中，隔离膜42为用于固定半导体装置11的位置的粘合层或带。半导体装置11具有第一表面111(例如，在有源侧处)、与第一表面111相对的表面112及在第一表面111与第二表面112之间延伸的侧表面113，且半导体装置11进一步包含邻近于第一表面111的导电凸块13。半导体装置11进一步包含邻近于半导体装置11的第一表面111的导电垫12。接着将载体41放置在模制槽的底部部分53上。可将模制槽的顶部部分55安置在模制槽的顶部部分53上面。
图5B说明啮合模制槽的底部部分53及模制槽的顶部部分55的阶段。图5B还说明形成覆盖半导体装置11的第一表面111、表面112及侧表面113的密封剂58。在一些实施例中，密封剂58包围导电凸块13。
图5C说明将模制槽从载体41及密封剂58去除的阶段。图5D说明将载体41从隔离膜42去除的阶段。图5E说明将隔离膜42从密封剂58的表面582去除的阶段，在一些实施例中，接着将半导体装置封装单个化及/或将其印有基准标记。如在图5F中所展示，通过研磨器57或抛光器57研磨密封剂58的表面582(例如，底部表面)及导电凸块13的表面132。通过研磨，密封剂58的表面582的粗糙度小于密封剂58的侧表面583的粗糙度，且密封剂58的表面582的接触角大于密封剂58的侧表面583的接触角。
图6A、图6B、图6C、图6D、图6E、图6F及图6G说明根据本发明的一些实施例的制造半导体装置封装的方法。
图6A说明将半导体装置61提供在载体41上的阶段。半导体装置61以有源侧面向上放置在载体41上。半导体装置61具有第一表面611(例如，在有源侧处)、与第一表面611相对的第二表面612及在第一表面611与第二表面612之间延伸的侧表面613，其中半导体装置61进一步包含邻近于第一表面611的导电凸块13。在一些实施例中，半导体装置61的第二表面612接触载体41。在一些实施例中，将隔离膜42安置在半导体装置61的第二表面612与载体41之间。在一些实施例中，隔离膜42为用于固定半导体装置61的位置的粘合层或胶带。半导体装置61进一步包含邻近于半导体装置61的第一表面611的导电垫12。接着将载体41放置到模制槽的底部部分63上。可将模制槽的顶部部分65安置在模制槽的顶部部分63上面。
图6B说明啮合模制槽的底部部分63与模制槽的顶部部分65的阶段。图6B还说明形成覆盖半导体装置61的第二表面612及侧表面613的密封剂68。在一些实施例中，密封剂68包围导电凸块13。
图6C说明将模制槽从载体41及密封剂68去除的阶段。图6D说明将载体41从隔离膜42去除的阶段。图6E说明将隔离膜42从密封剂68的表面682(例如，底部表面)去除的阶段，在一些实施例中，接着将半导体装置封装单个化及/或将其印有基准标记。如在图6F中所展示，施加BSP层69与密封剂68的表面682接触用于保护半导体装置61。如图6G中所展示，通过研磨器67或抛光器67研磨密封剂68以使得从密封剂68暴露导电凸块13的表面132。在一些实施例中，密封剂68的表面681及导电凸块13的表面132基本上共面。
如本文中所使用，除非上下文另有明确指示，否则单数术语“一(a/an)”和“所述”可包含复数对象。
如本文中所使用，术语“连接”、“经连接”及“连接”是指操作耦合或链接。经连接组件可为直接或间接(例如，通过另一组件组)彼此耦合。
如本文中所使用，术语“导电”、“导电”及“导电率”是指传输电流的能力。导电材料通常指示几乎不展现对电流的流动的阻碍的那些材料。导电率的一个度量为西门子/米(S/m)。通常，导电材料为具有大于大约104S/m的导电率的材料，例如至少105S/m或至少106S/m。材料的导电率可有时随温度变化。除非另有规定，否则材料的导电率是在室温下进行测量。
如本文中所使用，术语“大约”、“基本上”、“基本”及“约”是指相当大程度。在结合事件或情形使用时，所述术语可是指其中事件或情明确发生的情况以及其中事件或情形接近于发生的情况，例如在考虑本文中所描述的制造方法的典型容差水平时。举例来说，当结合数值使用时，所述术语可是指小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％。举例来说，如果两个数值之间的差小于或等于所述值的平均值的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％，或小于或等于±0.05％)，那么所述值可被认为基本上相同或相等。术语“基本上共面”可指两个表面沿着同一平面放置在数微米内，例如沿着同一平面放置在在40μm内、在30μm内、在20μm内、在10μm内、在1μm内或在0.5μm内。
另外，数量、比率及其它数值有时在本文中以范围格式呈现。应理解，此范围格式是出于便利及简洁起见而使用且应灵活地解释为包含明确规定为范围的限制的数值，以及所述范围内囊括的所有个别数值或子范围，犹如每一数值及子范围是明确规定的。
在一些实施例的描述中，提供在另一组件的“上”或“上方”的组件可囊括其中后一组件直接在前一组件上(例如，物理接触)的状况，以及其中一或多个介入组件可位于前一组件与后一组件之间的状况。
虽然已参考本公开的特定实施例描述并说明本公开，但这些描述及说明并不限制本公开。所属领域的技术人员应理解，在不背离如随附权利要求书所界定的本发明的真实精神及范围的情况下，可做出各种改变且可替代等效物。
如各种实例性实施例中所展示的结构及方法的构造及布置仅为说明性。因此，所有此些修改意欲包含在本发明的范围内。任何工艺或方法步骤的次序或顺序可根据替代实施例而变化或重新排序。可在实例性实施例的设计、操作条件及布置中做出其它替换、修改、改变及省略而不会背离本发明的范围。

Claims (15)

1.一种半导体装置封装，其包括：
半导体装置，其具有第一表面、与所述第一表面相对的第二表面及在所述第一表面与所述第二表面之间延伸的侧表面，且包括邻近于所述半导体装置的所述第一表面的导电垫；
导电凸块，其电连接到所述导电垫；
第一密封剂，其覆盖所述半导体装置的所述第一表面及所述半导体装置的所述侧表面的第一部分，且包围所述导电凸块；以及
第二密封剂，其覆盖所述半导体装置的所述第二表面及所述半导体装置的所述侧表面的第二部分。
2.根据权利要求1所述的半导体装置封装，其中所述第一密封剂与所述第二密封剂之间的边界具有弯曲表面。
3.根据权利要求1所述的半导体装置封装，其中所述第一密封剂具有凹面，所述凹面至少部分地界定所述第一密封剂与所述第二密封剂之间的边界。
4.根据权利要求1所述的半导体装置封装，其中所述第二密封剂具有凸面，所述凸面至少部分地界定所述第一密封剂与所述第二密封剂之间的边界。
5.根据权利要求1所述的半导体装置封装，其中所述第一密封剂界定突出部且所述第二密封剂界定凹部，其中由所述第一密封剂界定的所述突出部与由所述第二密封剂界定的所述凹部啮合。
6.一种半导体装置封装，其包括：
半导体装置，其具有第一表面、与所述第一表面相对的第二表面及在所述第一表面与所述第二表面之间延伸的侧表面，且包括邻近于所述半导体装置的所述第一表面的导电垫；
导电凸块，其具有第一表面且电连接到所述导电垫；
第一密封剂，其具有第一表面，覆盖所述半导体装置的所述侧表面的第一部分，且包围所述导电凸块；以及
第二密封剂，其覆盖所述半导体装置的所述侧表面的第二部分，
其中所述第一密封剂的所述第一表面与所述导电凸块的所述第一表面基本上共面。
7.根据权利要求6所述的半导体封装，其中所述导电凸块密封剂在所述第一密封剂的所述第一表面处从所述第一密封剂暴露。
8.根据权利要求6所述的半导体装置封装，其中所述第二密封剂覆盖所述半导体装置的所述第二表面。
9.根据权利要求6所述的半导体装置封装，其中所述第二密封剂包含安置在所述半导体装置的所述第二表面上的部分，且所述第二密封剂的所述部分的厚度为所述半导体装置的厚度的至少8％。
10.一种制造半导体装置封装的方法，其包括：
在载体上提供半导体装置，其中所述半导体装置具有第一表面、与所述第一表面相对的第二表面及在所述第一表面与所述第二表面之间延伸的侧表面，且其中所述半导体装置包括邻近于所述第一表面的导电凸块；
将第一隔离膜施加到模制槽的第一部分；
使所述第一隔离膜与所述半导体装置的所述第二表面接触；以及
形成第一密封剂，所述第一密封剂覆盖所述半导体装置的所述第一表面及所述半导体装置的所述侧表面的第一部分。
11.根据权利要求10所述的方法，其进一步包括：
将所述第一隔离膜从所述半导体装置去除；且
形成第二密封剂，所述第二密封剂覆盖所述半导体装置的所述第二表面及所述半导体装置的所述侧表面的第二部分。
12.根据权利要求11所述的方法，其中所述第一密封剂在形成所述第二密封剂之前形成。
13.根据权利要求11所述的方法，其进一步包括：
在形成所述第一密封剂之后维持所述模制槽与所述半导体装置的所述第二表面之间的间隙基本上恒定直到形成所述第二密封剂为止。
14.根据权利要求13所述的方法，其中所述第二密封剂形成在所述间隙中。
15.根据权利要求10所述的方法，其进一步包括将第二隔离膜安置在所述半导体装置的所述第一表面与所述载体之间。
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