CN1451178A - 改进的倒装芯片连接封装 - Google Patents
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Abstract
本发明提供一种将集成电路芯片连接到衬底的方法。该方法包括将焊料块施加到接触区,并将倒置的集成电路芯片置于所需位置,使得焊料块与集成电路芯片和衬底的接触区相接触。然后将焊料块加热以将芯片固定,使得焊料块则形成衬底和集成电路之间的连接。将一种模塑化合物注入位于已固定集成电路芯片上面的模塑模具内,从而底层填充芯片和衬底之间的间隙。
Description
发明领域
本发明总的来说涉及半导体的固定和封装,更具体地说,涉及将倒装半导体固定到衬底上。
发明背景
随着采用半导体的消费器件的尺寸不断缩小及此类器件的价格不断下降,器件制造商正在寻找将半导体尽可能有效地结合到其结构装置的方法。半导体不应需要大量的空间来固定,而必须安全可靠地固定到衬底上。所用固定方法还应尽可能简单,将半导体固定在衬底上所需的时间和设备应尽可能少。
当前一般以管脚-栅格阵列(PGA)的形式向器件制造商提供需要成百个电连接的比较大的芯片,这时芯片是封装在一个陶瓷外壳内,并提供大量的电连接管脚,这些管脚被排列成一个阵列,从管壳的一个表面伸出。目前还采用一些小外形集成电路(SOIC)和扁平外壳,它们通过一些固定在边缘上的电触点或管脚为封装的芯片提供电连接。但是,所有这些技术都要求有一种将大的复杂芯片固定到管壳内的方法。
对于需要有成百个电连接的应用场合,很难将芯片固定到外壳内的衬底上。传统的一些方法主要包括在芯片接触区与外壳外面的管脚之间点焊细丝,但在目前芯片和管壳具有大量小尺寸的连接的情况下,这是不切实际的。现已经开发出将芯片固定在衬底上的更实际的方法,而且通常也采用这些方法来将芯片直接固定在电路板上。
其中的一种方法是倒置法,就是利用冲击工艺将倒置的芯片固定。倒装芯片简单说来就是将一个芯片倒置,使包含电路那面芯片最靠近将要被固定到的衬底。然后将此倒装芯片物理和电固定到衬底上。
将倒装芯片电连接到与衬底相连的导体上去是通过冲击过程来完成的,它包括使焊料块流入芯片和衬底的接触区之间。一般是将焊料块施加到集成电路芯片接触区,然后在焊料块加热和流动之前将芯片倒置及定位。随着焊料块被加热并能够流动,由于流动的焊料块产生的表面张力将使芯片经受一个细微的自对准过程。流过的焊料块将在芯片和衬底的接触区之间形成一个机械和电的连接,不过机械连接比较弱。同时,芯片表面由于流过焊料块而暴露并悬在固定衬底的表面上。
为了密封暴露的芯片并在芯片和衬底之间形成较好的机械连接,通常在由焊料块固定的芯片下面注入一层液态底层填料。底层填料由于芯片和衬底间的毛细作用而流动,因此要经过很长的时间,而且要从多个点注入,才能保证在芯片和衬底之间不存在未注入的空白点。为确保底层填料粘接良好,用于冲击和流动的焊剂必须是可以用化学方法清除的,而且底层填料必须容易在芯片和衬底之间流动。一般采用基于环氧化合物的填料作为底层填料,其粘稠度应适合于正常流动,而且在凝固后的机械强度应该高。将底层填料加热以把其溶剂排出,最后将模塑材料施加到已固定并底层填充的芯片上将其完全密封住。
这种工艺能较容易和有效地将一个芯片固定在衬底上,无论该衬底是一个PGA管壳的陶瓷衬底,还是一个印刷电路板,或者是希望将芯片固定在它上面的其它衬底。然而,目前的倒装芯片工艺并不象所希望的那么有效。固定一个芯片所需的步骤和固定过程所占时间仍然很多,人们还希望找到更有效的方法。希望减少所用设备,减少固定一个倒装芯片所需的步骤,以及减少固定一个倒装芯片所需的时间,这些都将在本发明中加以讨论。
发明概要
本发明提供一种将集成电路芯片固定到衬底上的方法。此方法包括将焊料块加到接触区,将倒置集成电路芯片安放在所需位置,使得焊料块同集成电路芯片和衬底的接触区相接触。将焊料块加热以使芯片固定,以便焊料块在衬底与集成电路之间形成连接。芯片和衬底间的间隙,是通过将一种模塑化合物注入处于已固定的集成电路芯片上面的模塑模具中而得以完成底层填充。
附图简介
图1是一个安装在衬底上的倒装芯片。
图2是按本发明一个实施例的安装在衬底上的倒装芯片。
图3是按本发明一个实施例的芯片和衬底,其中的接触面是一层非氧化金属。
图4是按本发明一个实施例的用于施加模塑底层填料的装置。
图5是按本发明一个实施例的用于施加模塑底层填料装置的侧视图。
详细说明
在下面对本发明的实施例的详细描述中,我们将参考作为其一部分的各附图,图中以示例方式表示出一些实施本发明的具体实例。这些实例都描述得很详细,使得本领域技术人员能实施本发明,同时要指出,还可以采用其它的实施装置,而且还可以对逻辑、机械、电气及别的方面进行改变而不超出本发明的思想和范围。因此,下面的详细说明不能看成是一种限制,本发明的范围只由所附的权利要求书确定。
我们希望将倒装芯片固定到衬底上的方法不太复杂且费时不多,以及减少与目前工艺有关的制造时间及材料和设备成本。还希望固定方法能提供良好的粘附和可靠性,并能为固定的集成电路提供优良的散热性能。
本发明通过提供一种快速而可靠的将倒装芯片固定在衬底上的方法来解决这些和其它一些问题。本发明提供一种在固定的集成电路芯片和衬底间注入模塑合成材料的方法,这对目前所用的比较费时而又不可靠的方法是一种改进。本发明所提供的固定方法在固定过程中不用加蜡或焊剂,因而在此过程中不需要应用溶剂或采取其它的清洁步骤。本发明还包含抗氧化和无铅的焊料块和接触金属,因而减少了对焊剂的需求,降低了小间距倒装芯片(fine-pitch)应用中产生电迁移的危险。
目前的倒装芯片工艺包括几个步骤,并需要几个设备来完成这些步骤。为了与本发明提供的改进相对比,这里对一种代表目前水平的特定工艺加以说明。首先,将一种焊剂加到衬底上,以帮助以铅为基础的焊料块流入衬底和集成电路芯片之间。接着,将带焊料块的芯片倒置并安放在衬底上的适当位置。然后将已放置好的集成电路芯片和衬底在炉中加热使焊料流动,一旦集成电路芯片连结则从炉中取出冷却。此后将此组件用溶剂清洗除去焊剂,以保证底层填料粘接良好。最后,将一种液体底流材料加入到紧贴已固定的集成电路芯片的各边,使它通过毛细作用流入已安装的集成电路芯片和衬底间的间隙内。
液体底流需要持续到已固定的集成电路芯片和衬底间的空隙被完全填满,这要耗费很多时间。从集成电路芯片各边加入液态底层填料可以促使底层流动更快些,但随着集成电路芯片的加大及芯片与衬底间的间隙的减小,这种方法的有效性将降低。本发明只需要几秒钟就能从底层填充一个普通的已固定的芯片,而通常的液态底层填充工艺需要一分钟或更长的时间。例如,一个间隙为100μm,焊料块间距为225μm的400mm方形芯片,如用标准的液体毛细底层填充工艺,需要45秒钟才能完成,而采用这里所述的本发明的工艺仅需3秒钟。普通毛细底层填充工艺要求的全过程包括焊剂连接,芯片安置,回流焊料块,从多个位置去掉底层填料和凝固,这些对于普通的材料需要花费15至30分钟。
图1为固定在衬底上的普通倒装芯片。芯片通过焊料块103的回流而固定在衬底102上。回流的焊料块将芯片接触点104连至衬底接触点105上,从而在芯片电路与衬底电路之间建立电连接。底层填料通过毛细作用流入芯片下面然后凝固。底层填料凝固后,将模塑化合物107施加到芯片和周围的衬底上,以使芯片物理上固定在衬底上。
由焊料块103所提供的在芯片触点104和衬底触点105之间的物理连接一般都不够结实,当接点受到由于组件发热,弯折或振动而产生的应力时,随着时间的推移可靠性将变坏,因此必须用底层填料进一步加固。在施加底层填料之前,焊料应已应用到衬底上,芯片已被正确地安放到衬底上,连接的焊料块应已回流,而且连在一起的芯片和衬底已用清洗溶剂将焊料去除。底层填料106一般为低粘度环氧树脂或其它的高附着力材料,它们对应力破坏具有足够的抵抗力。底层填料应施加到芯片和衬底间的间隙附近,使得毛细作用能将底层填料吸入芯片和衬底之间。通过毛细作用施加的底层填料往往要应用到一个以上的位置,以保证大的芯片能得到完全和有效的底层填充。
然而,随着对较小的电子器件以及在芯片生产中所采用的较小间距半导体工艺的需求的增长,焊料块间距和尺寸将减小,芯片尺寸将持续增加,以将更大量的元件支持在单个芯片上。因此,我们相信芯片尺寸将不断增加,芯片和衬底间的间隙将持续减小,从而使通过毛细作用的底层填充过程耗时更多,可靠性更差。
所以,需要有一种新的芯片底层填充方法,这里公开的内容即能消除对毛细作用的依赖,又能提供一种更快更有效的工艺,它的实施所需的设备,时间和材料都较少。
图2表示采用这种工艺将芯片固定到衬底上的一种实施装置。其中芯片201是通过一种加热的定位头固定在衬底202上,焊料块203在芯片触点204和衬底触点205之间回流。由于触点上用的是不氧化的金属表面(焊料块在回流前不会粘在触点上),因而免除了加焊剂和去焊剂的步骤。最后,206表示一个模塑底层填料,它在一个施加步骤中取代了图1所示普通倒装芯片组件中底层填料和模塑化合物这两种东西。
在图3的实施例中,芯片301和焊料块302一起同芯片触点303相连,使得焊料块302在放到衬底306上之后才回流。衬底触点304被加工成带有衬底触点表面305,它由不氧化的金属构成,用来促进无焊剂回流。
另一种实施例中的衬底触点304包括镍或铜等基金属,而衬底触点表面305由不氧化的金属(如金或钯)构成。焊料可以是任何可在适当低的温度下流动的软金属,在某些实施例中是一种无铅的含银焊料。由于焊料可流动且容易粘接到金或钯等不氧化的金属表面上,因而不需要焊剂或以后的去焊剂过程。
图4说明如何施加模塑底层填料206,这是在无焊剂的焊料回流后进行的。一个模塑化合物片被安放在下模塑模具402内的柱塞上,同时芯片和衬底组件404被安放在下模塑模具中一个开口内。上模塑模具403安放成与下模塑模具402相接触,且其中有一个成一定形状的芯片和衬底组件模塑孔405,一个模塑化合物片孔406,及一个连接孔405和406的模塑化合物沟槽407。
工作时,上模塑模具403和下模塑模具402被合在一起,同时由一个柱塞施加压力至模塑化合物片401上。在一些实施例中,要将模塑化合物片加热以使其容易流动,而化合物冷却后将变得更加坚固。模塑化合物被压力推着通过模塑化合物沟槽407,并进入上模塑模具403内由芯片和衬底组件模塑化合物孔405所形成的孔,以及下模塑模具402内的相应孔408中。孔的形状和孔内芯片和衬底组件的位置使得模塑化合物被压入孔内,从而形成如图2中206所示的模制底层填料。
图5为本发明一种实施例的侧视图,包括一个上模塑模具501和一个下模塑模具502,用来在芯片和衬底组件503中产生模制底层填料。图中示出一个处在活塞504上的模塑化合物片503,它带有一个将模塑化合物与下模塑模具和活塞分开的隔离膜。芯片和衬底组件506位于下模塑模具内的一个孔中,在该处隔离膜也有一个开口,如图5所示。上模具501也由隔离膜507盖住,它包含芯片和衬底模塑化合物孔508(相当于图4中的405)及模塑化合物沟槽509(相当于图4中的407)。
为了将模塑化合物施加到芯片和衬底组件上,要将上下模塑模具合在一起,这样柱塞504就将模塑化合物503挤入隔离膜505和507之间的模塑化合物沟槽509内。于是模塑化合物被挤入由上下模具形成的芯片和衬底模塑化合物孔508中,然后被挤入芯片和衬底组件的芯片和衬底间的间隙内。在一些实施装置中,模塑化合物形成一定形状的填角,如图2所示处在芯片边缘周围,它是由模塑化合物孔508的几何形状所决定的。
在另外一些实施装置中,芯片和衬底组件被由弹簧510偏压的平台推到与覆盖着上模具501的隔离膜507靠接的位置,使得模具的顶部与隔离膜作物理接触。这种实施装置所产生的芯片和衬底组件在芯片的顶面没有模塑化合物,此顶面不与模塑化合物相接触,因而能有效地加上散热片或所需的其它的装置。还有一些别的实施装置完全将芯片封装在模塑化合物内,使芯片密封并受到保护。
本发明提供一种将芯片固定到衬底上的的改进方法。它提供了一种新型的将芯片电连接至衬底及从底层填充芯片和衬底间的间隙的方法。本发明大大减少了将芯片固定到衬底所需的时间和步骤数提供了一种只需要用比较简单和便宜的材料和设备就能做到这些的方法。本发明不需要焊剂和清除焊剂,因而减少了在芯片固定过程中产生的化学副产品。本发明还提供一种非常可靠的固定芯片的方法,能比其它方法将更高比例的增强填充料加入底层填料中。本发明特别有利于固定具有比较小的焊料块间距的芯片,因为采用加压的底层填充工艺比通过毛细作用进行液体底层填充能更好地填满芯片和衬底之间的空隙。
虽然上面示出和说明的是一些具体的实施装置,但本领域技术人同可以知道,可以采用任何能达到同样目的的装置来替代所示的具体实例。本申请将包括本发明的任何修改或变更。本发明只由下面的权利要求书以及与之等效的全部范围的限定。
Claims (25)
1.一种将集成电路芯片连接到衬底的方法,包括:
将焊料块施加到接触区;
将倒置集成电路芯片置于所需位置,使焊料块与集成电路芯片和衬底的接触区相接触;
将焊料块加热以固定芯片,使焊料块构成衬底和集成电路间的连接;
通过将模塑化合物注入位于已固定的集成电路芯片之上的模塑模具内,来底层填充已固定的集成电路芯片和衬底之间的间隙。
2.如权利要求1所述的方法,其特征在于,焊料块包括一种抗氧化的金属合金。
3.如权利要求2所述的方法,其特征在于,抗氧化的金属合金包括金和锡中至少一种金属。
4.如权利要求1所述的方法,其特征在于,集成电路芯片的接触区具有一个由抗氧化金属合金组成的接触表面。
5.如权利要求1所述的方法,其特征在于,衬底的接触区具有一个由抗氧化金属合金组成的接触表面。
6.如权利要求1所述的方法,还包括在将模塑化合物注入模塑模具之前,将模塑化合物加热。
7.如权利要求1所述的方法,其特征在于,模塑化合物基本上不含蜡。
8.如权利要求1所述的方法,还包括将一种隔离膜设在模塑模具和注入的模塑化合物之间。
9.如权利要求1所述的方法,其特征在于,模塑化合物包含70%至90%的二氧化硅。
10.如权利要求1所述的方法,其特征在于,模塑化合物包含75%至85%的二氧化硅。
11.如权利要求1所述的方法,其特征在于,模塑模具有一定形状,且位于已固定的集成电路芯片之上,使得注入的模塑化合物进一步形成一种与已固定的集成电路芯片相邻接的填角。
12.如权利要求1所述的方法,其特征在于,模塑模具有一定形状,且位于已固定的集成电路芯片之上,使得注入的模塑化合物基本上不复盖已固定的集成电路芯片的背面。
13.一种底层填充已固定的集成电路芯片和衬底之间的间隙的方法,包括将一种模塑化合物注入设于该固定的集成电路芯片之上的模塑模具中。
14.一种固定的芯片组件,包括:
一个固定到衬底上的的集成电路芯片;
一种注入该芯片和衬底间的模塑化合物。
15.如权利要求14所述的固定的芯片组件,其特征在于,固定的集成电路芯片是一个倒装芯片。
16.如权利要求14所述的固定的芯片组件,其特征在于,模塑化合物还形成与固定的集成电路芯片相邻接的填角。
17.如权利要求16所述的固定的芯片组件,其特征在于,模塑化合物基本上不复盖固定的集成电路芯片的背面。
18.如权利要求14所述的固定的芯片组件,其特征在于,模塑化合物基本上不含蜡。
19.如权利要求14所述的固定的芯片组件,其特征在于,模塑化合物包含70%~90%的二氧化硅。
20.如权利要求14所述的固定的芯片组件,其特征在于,模塑化合物包含75%~85%的二氧化硅。
21.如权利要求14所述的固定的芯片组件,还包含连接芯片和衬底的焊料块,它由抗氧化的金属合金组成。
22.如权利要求21所述的固定的芯片组件,其特征在于,抗氧化合金包含金和锡中至少一种金属。
23.如权利要求14所述的固定的芯片组件,还包括至少一个处于集成电路芯片上的接触区,它是由抗氧化的金属合金构成的。
24.如权利要求14所述的固定的芯片组件,还包括至少一个处于衬底上的接触区,它是由抗氧化的金属合金构成的。
25.一种将集成电路芯片连接到衬底的方法,包括:
将焊料块施到集成电路芯片的接触区;
将倒置的集成电路芯片置于所需的位置,使得焊料块与衬底的接触区相接触;
将焊料块加热以固定芯片,使得焊料块在衬底和集成电路之间形成电连接和物理连接;
将隔离膜施加到模塑模具的模塑表面上;
将模塑模具置于固定的集成电路芯片上面;
将模塑化合物注入隔离膜和固定的集成电路芯片之间,使得模塑化合物在固定的集成电路芯片和衬底之间形成底层填料,并进一步形成与已固定的芯片邻接的填角。
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Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100373597C (zh) * | 2005-01-25 | 2008-03-05 | 台湾积体电路制造股份有限公司 | 集成电路封装结构及底部填充胶工艺 |
CN100413029C (zh) * | 2004-05-31 | 2008-08-20 | 三洋电机株式会社 | 电路装置的制造方法 |
CN100580965C (zh) * | 2007-12-12 | 2010-01-13 | 厦门市三安光电科技有限公司 | 一种基于复合式低阻缓冲结构的薄膜led芯片器件及其制造方法 |
CN102034777A (zh) * | 2009-09-25 | 2011-04-27 | 联发科技股份有限公司 | 半导体倒装芯片封装 |
CN102386114A (zh) * | 2010-09-01 | 2012-03-21 | 台湾积体电路制造股份有限公司 | 芯片接合的方法 |
CN101794765B (zh) * | 2009-01-21 | 2012-07-11 | 索尼公司 | 半导体装置以及半导体装置的制造方法 |
US8247267B2 (en) | 2008-03-11 | 2012-08-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wafer level IC assembly method |
CN109494162A (zh) * | 2017-09-11 | 2019-03-19 | 日月光半导体制造股份有限公司 | 多模件扇出型封装及工艺 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100398716B1 (ko) * | 2000-06-12 | 2003-09-19 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 모듈 및 반도체 장치를 접속한 회로 기판 |
US7037805B2 (en) * | 2003-05-07 | 2006-05-02 | Honeywell International Inc. | Methods and apparatus for attaching a die to a substrate |
US7262077B2 (en) * | 2003-09-30 | 2007-08-28 | Intel Corporation | Capillary underfill and mold encapsulation method and apparatus |
US20070114643A1 (en) * | 2005-11-22 | 2007-05-24 | Honeywell International Inc. | Mems flip-chip packaging |
US7491567B2 (en) * | 2005-11-22 | 2009-02-17 | Honeywell International Inc. | MEMS device packaging methods |
US9252094B2 (en) * | 2011-04-30 | 2016-02-02 | Stats Chippac, Ltd. | Semiconductor device and method of forming an interconnect structure with conductive material recessed within conductive ring over surface of conductive pillar |
CN102263070A (zh) * | 2011-06-13 | 2011-11-30 | 西安天胜电子有限公司 | 一种基于基板封装的wlcsp封装件 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3422446B2 (ja) * | 1995-03-07 | 2003-06-30 | 日東電工株式会社 | 半導体装置の製法 |
DE19628702A1 (de) * | 1995-07-25 | 1997-01-30 | Fraunhofer Ges Forschung | Flußmittelfreie Kontaktierung von Bauelementen |
US5817545A (en) * | 1996-01-24 | 1998-10-06 | Cornell Research Foundation, Inc. | Pressurized underfill encapsulation of integrated circuits |
US5757071A (en) * | 1996-06-24 | 1998-05-26 | Intel Corporation | C4 substrate contact pad which has a layer of Ni-B plating |
JP3017485B2 (ja) * | 1998-01-23 | 2000-03-06 | アピックヤマダ株式会社 | 半導体装置の樹脂封止方法及び樹脂封止装置 |
EP0933809B1 (en) * | 1998-02-02 | 2006-11-29 | Shin-Etsu Chemical Co., Ltd. | Method for mounting flip-chip semiconductor devices |
-
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-
2002
- 2002-09-05 HK HK02106546.4A patent/HK1045215A1/zh unknown
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100413029C (zh) * | 2004-05-31 | 2008-08-20 | 三洋电机株式会社 | 电路装置的制造方法 |
CN100373597C (zh) * | 2005-01-25 | 2008-03-05 | 台湾积体电路制造股份有限公司 | 集成电路封装结构及底部填充胶工艺 |
CN100580965C (zh) * | 2007-12-12 | 2010-01-13 | 厦门市三安光电科技有限公司 | 一种基于复合式低阻缓冲结构的薄膜led芯片器件及其制造方法 |
US8247267B2 (en) | 2008-03-11 | 2012-08-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wafer level IC assembly method |
US8551813B2 (en) | 2008-03-11 | 2013-10-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wafer level IC assembly method |
CN101794765B (zh) * | 2009-01-21 | 2012-07-11 | 索尼公司 | 半导体装置以及半导体装置的制造方法 |
CN102034777A (zh) * | 2009-09-25 | 2011-04-27 | 联发科技股份有限公司 | 半导体倒装芯片封装 |
CN102386114A (zh) * | 2010-09-01 | 2012-03-21 | 台湾积体电路制造股份有限公司 | 芯片接合的方法 |
CN102386114B (zh) * | 2010-09-01 | 2013-09-11 | 台湾积体电路制造股份有限公司 | 芯片接合的方法 |
CN109494162A (zh) * | 2017-09-11 | 2019-03-19 | 日月光半导体制造股份有限公司 | 多模件扇出型封装及工艺 |
US11152274B2 (en) | 2017-09-11 | 2021-10-19 | Advanced Semiconductor Engineering, Inc. | Multi-moldings fan-out package and process |
Also Published As
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HK1045215A1 (zh) | 2002-11-15 |
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