CN103390564A - 基于膜的ic封装方法和封装的ic器件 - Google Patents

基于膜的ic封装方法和封装的ic器件 Download PDF

Info

Publication number
CN103390564A
CN103390564A CN2013101636170A CN201310163617A CN103390564A CN 103390564 A CN103390564 A CN 103390564A CN 2013101636170 A CN2013101636170 A CN 2013101636170A CN 201310163617 A CN201310163617 A CN 201310163617A CN 103390564 A CN103390564 A CN 103390564A
Authority
CN
China
Prior art keywords
tube core
bonding wire
lead frame
substrate
rete
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2013101636170A
Other languages
English (en)
Inventor
张静慧
王理敬
黄文鸿
潘保同
黄迟立
陈怡斌
林车函
何中雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of CN103390564A publication Critical patent/CN103390564A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

描述了基于膜覆线(FOW)的IC器件以及基于FOW的IC封装方法。在一实施例中，一种用于封装IC管芯的方法包括：将膜层施加到附接于基板或引线框架上的IC管芯和键合引线，以形成膜覆线层，其中IC管芯和键合引线被膜覆线层包封；以及将基板或引线框架切割为IC器件。还描述了其他实施例。基于FOW的IC封装方法可以消除IC封装工艺中对模制成型的需要，并因此可以降低IC封装的成本以及封装IC器件的尺寸。

Description

基于膜的IC封装方法和封装的IC器件
技术领域
本发明的实施例一般地涉及电子电路，更具体地，涉及集成电路(IC)器件以及用于封装IC管芯的方法。
背景技术
IC封装或组装工艺涉及将IC芯片封入保护材料中。常规的基于模制成型的IC封装技术使用制模工具来在IC芯片以及附于IC芯片上的键合引线周围形成保护模制件。基于模制成型的IC器件的厚度或高度由制模工具的尺寸来控制。另外，因为制模化合物通常是不透明的，所以一般不能视觉或光学检验键合引线连接。另外，因为制模化合物通常并不能有效导热，所以基于模制成型的IC器件不太适用于热密集应用中。
发明内容
描述了基于膜覆线(film-on-wire，FOW)的IC器件以及基于FOW的IC封装方法。在一实施例中，一种用于封装IC管芯的方法包括：将膜层施加到附接于基板或引线框架上的IC管芯和键合引线，以形成膜覆线层，其中IC管芯和键合引线被膜覆线层包封；以及将基板或引线框架切割为IC器件。还描述了其他实施例。
基于FOW的IC封装方法可以消除IC封装工艺中对模制成型的需要。因此，不再需要昂贵且又不灵活的制模工具。相反，使用薄膜层(例如，粘附性膜层)来形成围绕IC管芯和键合引线的保护层。因为基于FOW的IC封装方法消除了对昂贵且又不灵活的制模工具的需要，所以可以降低IC封装的成本以及封装IC器件的尺寸。
在一实施例中，一种用于封装IC管芯的方法包括：将IC管芯附接到基板或引线框架；将键合引线附接到IC管芯以及基板或引线框架；将膜层施加到IC管芯和键合引线，以形成膜覆线层，其中IC管芯和键合引线被膜覆线层包封；以及将基板或引线框架切割为IC器件。
在一实施例中，一种IC器件包括：基板或引线框架，具有外部电连接器；附接于基板或引线框架上的IC管芯；与IC管芯以及基板或引线框架相连的键合引线；以及包封IC管芯和键合引线的膜覆线层。
附图说明
根据以下结合附图的详细描述，本发明实施例的其他方面和优点将变得清楚，附图根据本发明的原理示例性示出。
图1A示出了常规IC封装工艺中使用的制模工具。
图1B是被封IC芯片的结构的截面图。
图1C示出了将图1B中的结构切割为分离的IC器件的操作。
图2A是根据本发明实施例的IC封装工艺期间的基本结构的截面图。
图2B示出了IC封装工艺的预加热操作。
图2C示出了膜施加工艺中使膜结构靠近图2A所示的基本结构的第一步骤。
图2D示出了膜施加工艺中的固化步骤。
图2E是由膜施加工艺得到的结构的截面图。
图2F示出了将由膜施加工艺得到的结构切割为分离的IC器件的操作。
图3A是根据本发明另一实施例的IC封装工艺期间的基本结构的截面图。
图3B示出了IC封装工艺的预加热操作。
图3C示出了膜施加工艺中使膜结构靠近图3A所示的基本结构的第一步骤。
图3D示出了膜施加工艺中的固化步骤。
图3E是由膜施加工艺得到的结构的截面图。
图3F示出了将由膜施加工艺得到的结构切割为分离的IC器件的操作。
图4示出了使用根据本发明实施例的IC封装工艺来封装的薄型细间距球栅阵列(TFBGA)或超薄型细间距球栅阵列(VFBGA)封装IC器件。
图5示出了使用根据本发明实施例的IC封装工艺来封装的高性能球栅阵列(HBGA)或触点栅阵列(LGA)封装IC器件。
图6示出了使用根据本发明实施例的IC封装工艺来封装的四方扁平无引脚(QFN)封装IC器件。
图7是根据本发明实施例的IC管芯封装方法的工艺流程图。
贯穿说明书，类似的附图标记可以用来标识类似的元件。
具体实施方式
应容易地认识到，在此一般性记载以及附图中图示的实施例的构成可以按多种不同的配置来进行设置和设计。因此，以下对附图中所示出的多个实施例的详细描述并不是要限制本公开的范围，而仅仅代表多个实施例。尽管实施例的众多方面在附图中呈现，但附图不一定是按比例绘制的，除非明确指明。
所描述的实施例在任何情况下均应被认为仅仅是示例性的，而不是限制性的。因此，本发明的范围由所附权利要求而不是由在此的详细说明来表明。在权利要求的等价意义和范围内的所有改变应落在权利要求的范围内。
贯穿本说明书对特征、优点或类似表述的提及并不是意味着可由本发明实现的所有这些特征和优点应当在任意单独实施例中实现。相反，提及特征和优点的表述应理解为意味着结合一实施例描述的具体特征、优点或特性包括在至少一个实施例中。因此，贯穿本说明书对特征和优点及类似表述的讨论可以但并非一定是指相同的实施例。
另外，所描述的本发明的特征、优点和特性可以在一个或多个实施例中以任意合适的方式予以组合。本领域技术人员根据在此的描述将认识到，本发明可以在无需具体实施例中的一个或多个具体特征或优点的情况下来实施。在其他情况下，额外的特征和优点可以在一些实施例中实现，但可能并不存在于本发明的所有实施例中。
贯穿本说明书对“一个实施例”、“(一)实施例”或类似表述的提及意味着结合所指实施例描述的具体特征、结构或特性包括在至少一个实施例中。因此，贯穿本说明书的短语“在一个实施例中”、“在(一)实施例中”或类似表述可以但并非一定都是指相同的实施例。
参考图1A-1C描述常规的基于模制成型的IC封装工艺。常规的基于模制成型的IC封装工艺使用制模工具来形成将IC芯片以及附于IC芯片上的键合引线包封的保护模制件。图1A示出了常规的基于模制成型的IC封装工艺中使用的制模工具106。在图1所示的实施例中，制模工具包括模具或铸型108以及注模单元110。在模制成型操作中，使模具靠近附接于基板100上的IC芯片102和键合引线104。接着，将模具机械或磁连接至基板，以在模具和基板100之间形成空间，该空间密封了IC芯片102和键合引线104。随后，将粘滞的制模化合物112泵入空间中，以在IC芯片102和键合引线104上形成保护层。具体地，注模单元加热制模化合物，使制模化合物变得粘滞，并且对粘滞的制模化合物加压以强制该化合物流入模具中从而填充模具内的空间。如果向模具中注入了足够的制模化合物，则空间被完全填充，包括IC芯片102和键合引线104周围的所有空间。
在被注入到空间中之后，加热的制模化合物固化然后冷却。固化的制模化合物116(在图1B中示出)封入了IC芯片102和键合引线104。具体地，固化的制模化合物完全覆盖IC芯片102和键合引线104，使得IC芯片102和键合引线104不再露于外部环境中或者不再可从外部环境到达。因为多个IC芯片已经通过固化的制模化合物而封在相同的基板上，得到被封IC芯片的结构114(在图1B中示出)。图1B是结构114的截面图，在结构114中，固化的制模化合物116覆盖基板110，并形成围绕IC芯片102和键合引线104的保护层。
图1C示出了将结构114切割为分离的IC器件122的操作，其中每一独立的单元被称作封装IC器件。在图1C所示的实施例中，使用至少一个切割刀片120来将结构114切割为单独的IC器件122。每一封装IC器件122包括芯片102、连接至芯片102和基板100的键合引线104、围绕芯片102和键合引线104的固化制模化合物、以及基板100位于芯片102和键合引线104下方的部分。
图1A-1C中示出的常规的基于模制成型的IC封装工艺具有若干缺点。具体地，封装IC器件122的厚度或高度由制模工具106的尺寸设定。例如，如果客户订购特定厚度的封装IC器件，则IC器件制造商必须确保制模工具能够适应该特定IC封装厚度以便满足客户订单。然而，因为制模工具是昂贵的，所以IC器件制造商通常只拥有适应最常见IC封装设置的有限数量制模工具。如果客户订购的IC器件不能使用手头的制模工具来制造，则IC器件制造商必须建造或租借针对该特定客户订单的新制模工具。然而，建造新制模工具是耗时且昂贵的。此外，制模工具通常不可重复用于具有不同IC封装尺寸的其他客户订单。由于时间限制、成本以及难以找到针对所订购IC器件的适当制模工具，所以租借适当的制模工具来满足客户订单也是困难的。此外，包括成品IC封装的IC电路的整体大小受限于封装IC器件的尺寸。因此，这种电路的整体大小也受限于制模工具的尺寸。
除了封装IC器件122的厚度或高度由制模工具106设定的限制之外，常规的基于模制成型的IC封装工艺还具有其他缺点。例如，因为制模化合物110通常是不透明的，因此一般不能视觉或光学检验IC芯片102和键合引线104之间的连接。具体地，深色的制模化合物遮蔽了IC芯片和键合引线104。因此，质量控制人员或者机器不能视觉或光学检验IC芯片102和键合引线104之间的连接。此外，模制成型封装IC器件通常不能用于热密集应用中，因为制模化合物110通常不能很好地导热。因此，模制成型封装IC器件的应用不必要地受限于制模化合物的低导热性。另外，常规的基于模制成型的IC封装工艺需要在每一次使用之后彻底清洗制模工具。如果制模工具没有被彻底清洗，则可能损及随后成型的封装的质量。然而，对制模工具的清洗需要专门的知识，并向IC封装工艺增加了额外的成本。
传统上，膜覆线技术用来垂直堆叠多个IC芯片。具体地，薄膜层位于下层芯片和上层芯片之间，用来部分地覆盖位于下层芯片的有源面上的键合引线。一部分键合引线被膜层覆盖，从而防止键合引线与上层芯片接触。Lee等人(美国专利号6,388,313)、St.Amand等人(美国专利号7,675,180)以及Takiar等人(美国专利申请公开号2008/0131998A1)描述了使用膜层来垂直堆叠多个IC芯片的一些示例。然而，键合引线的一些部分仍然露于外部环境，且因此易受机械力的影响，这种机械力会损坏键合引线和/或其连接。与制模化合物相比，膜原材料通常更加昂贵。此外，因为膜材料通常是粘附性的，所以膜层可能难以处理。因此，虽然薄膜层可以用来垂直堆叠多个IC芯片，但是包含垂直堆叠IC芯片的器件通常使用常规的模制成型封装来进行封装，这种模制成型封装使用昂贵而又不灵活的制模工具(例如，制模工具106)。
本发明的实施例利用膜材料来包封键合引线和IC芯片以形成保护膜层。如前所述，传统的IC堆叠技术使用薄膜层来覆盖键合引线位于最底层芯片的有源面上的部分。然而，这些技术没有将键合引线完全包封来保护键合引线。与传统IC芯片堆叠技术相比，本发明的实施例使用膜层来将IC芯片和键合引线完全封入封装IC器件中。与基于模制成型的IC封装技术相比，本发明的实施例能够在IC封装工艺中消除对昂贵而又不灵活的制模工具的需要。因此，可以降低IC封装的成本和封装IC器件的尺寸。将参考图2A3D详细描述本发明的一些实施例。
参考图2A-2F，描述根据本发明实施例的基于膜的IC封装工艺。具体地，图2A是在IC封装工艺的第一阶段之后的基本结构206的截面图。在第一阶段中，将IC芯片或管芯202附接到基板或引线框架200，并且键合引线204如金线用来将基板或引线框架200电连接到IC管芯202上的键合焊盘(未示出)。虽然图2A示出了两根键合引线204与每一IC管芯202相连，但是每一IC管芯202通常具有多于两根键合引线204。此外，虽然图2A并没有示出位于基板或引线框架200下方的任何结构，但是一些电连接器可以存在于基板或引线框架200下方或者随后附接到基板或引线框架200下方。电连接器的示例包括但不限于焊料球、管脚和电导线。
在基于膜的IC封装工艺中，在将膜结构208(在图2C中示出)施加到基本结构206之前，可以对基板或引线框架200加热。图2B示出了IC封装工艺的预加热操作。在图2B所示的实施例中，将基板或引线框架200机械地或磁性地连接到加热平台207。通过加热平台向基板或引线框架200施加热量。在一实施例中，基板或引线框架200被加热到100℃和130℃之间。在对基板或引线框架200预加热之后，可以去除加热平台。
在一实施例中，在预加热基板或引线框架200之后，将膜结构208施加到基本结构206上，以形成保护膜。结合图2C和2D描述一示例性膜施加工艺。图2C示出了该膜施加工艺的第一步骤，其中使膜结构208靠近基本结构206。在图2C所示的实施例中，膜结构208包括载体层210和膜层212。膜层由膜材料如环氧树脂制成。在一实施例中，膜层是粘附性膜，如粘附性环氧树脂层，其遇热而变得粘滞。在一实施例中，膜层的厚度远小于(例如，在百分之一的量级)膜层的宽度和长度。膜层用来在IC管芯202和键合引线204上形成保护层。为了使膜层形成保护层，膜层的厚度应大于IC管芯202的高度和键合引线204的高度。在一实施例中，膜层的厚度大于100微米(μm)，而键合引线204的高度(从基板或引线框架200表面到键合引线204的最高点进行测量)为约50μm。
载体层210在膜施加工艺期间提供膜层212的结构(即，机械)支撑。载体层可由多种材料制成。例如，载体层可以是由例如玻璃、塑料和/或金属等材料制成的坚硬层；而在另一示例中，载体层可以是由带等材料制成的柔性层。在一实施例中，载体层由单一金属元素如铜或者金属合金如铝(Al)合金制成。此外，载体层可以用作热沉，其通过将热散发到周围环境中而对封装IC器件进行冷却。在用作热沉时，载体层由金属或具有相对高导热性的其他材料制成。在一实施例中，载体层可以由透明材料如玻璃或其他类硅材料制成。透明载体层使得可以视觉或光学检验IC管芯202和键合引线204之间的连接。然而，在一些实施例中，载体层由不透明材料制成，这使得FOW封装IC器件在外观上类似于模制成型封装IC器件122的外观。例如，载体层可以由深色玻璃如黑色玻璃制成。在这种情况下，载体层具有的颜色类似于制模化合物110的颜色，这遮蔽了IC管芯202和键合引线204，使得不能视觉或光学检验键合引线连接。在一实施例中，可以在载体层中印制或烧制印记或标记。
在膜施加工艺中，将膜结构208施加到基本结构206以形成包封IC管芯202和键合引线204的膜覆线层216(在图2E中示出)。在图2C所示的第一步骤中，使室温下的膜结构208靠近基本结构206。在一实施例中，通过在基本结构206上方展开膜带，使膜结构208结构靠近基本结构206(注意不要向键合引线加压，这可能会造成键合引线损坏)。由于加热的基板或引线框架200的温度，膜层变得粘滞，且重力使膜流到IC管芯202和键合引线204周围以填充IC管芯202和键合引线204周围的空间。在一定量的时间之后，粘滞的膜层包封IC管芯202和键合引线204，使得IC管芯202和键合引线204不再露于外部环境。基板或引线框架200的加热可以在使膜结构208靠近基本结构206的步骤同时执行。在图2C所示的实施例中，加热平台207附于基本结构206，并提供热量以将基板或引线框架200保持在100℃和130℃之间的温度。在使膜结构208靠近基本结构206的步骤之后，去除加热平台。
一旦IC管芯202和键合引线204被封入膜中，则使膜固化以形成膜覆线层216。图2D示出了膜施加工艺的固化步骤，其中向载体层210以及基板或引线框架200施加热量，以固化膜层212。在图2D所示的实施例中，将IC膜结构(包括载体层210、膜层212和基本结构206)在炉211中烘烤。在一实施例中，使载体层210以及基板或引线框架200受约160℃的加热约一个小时，以使膜固化。固化的膜然后冷却至例如室温。在膜层固化和冷却之后，完成膜覆线层的施加。在一实施例中，在形成膜覆线层之后去除载体层，以使得例如可以视觉或光学检验键合引线连接。因为膜覆线层已经被施加到相同基板或引线框架200上的多个IC管芯202，所以得到被封IC管芯的结构214。
图2E是通过膜施加工艺得到的结构214的截面图。在图2E的实施例中，膜覆线层216包封或围绕IC管芯202和键合引线204，使得IC管芯202和键合引线204不再露于外部环境。在一实施例中，膜覆线层的厚度大于100μm，而键合引线204的高度(从基板或引线框架200的平面开始测量)为约50μm。因为膜覆线层的厚度是键合引线204的高度的两倍，所以膜覆线层可以为IC管芯202以及为整个长度的键合引线204提供结构保护。
由膜施加工艺得到的结构214可以按照与由常规模制成型封装技术得到的结构114相同的方式来进行处理。因此，本发明的实施例可以再利用常规模制成型技术中使用的切割工具(例如，切割刀片120)。因此，已经投资了常规模制成型技术的IC器件制造商无需重新投资新的切割工具来适应本发明的基于FOW的IC封装工艺。图2F示出了将结构214切割为分离的IC器件222的操作，其中每一单独的单元被称作封装IC器件。在图2F所示的实施例中，使用至少一个切割刀片120来将结构214切割为分离的封装IC器件222。在一实施例中，封装IC器件222彼此相同。每一封装IC器件222包括IC管芯202、与IC管芯202相连以及与基板或引线框架200相连的键合引线204、基板或引线框架200位于IC管芯202和键合引线204下方的部分、膜覆线层216围绕IC管芯202和键合引线204的部分、以及载体层210位于膜覆线层上方的部分。在一实施例中，在封装IC器件222中烧制激光标记224。激光标记可以用来携带众多信息，例如，制造商名、部件名、序列号和/或封装日期。
参考图2A-2F描述的工艺步骤可以由不同实体如不同IC组装商来执行。例如，第一IC组装商可以执行管芯附接和引线键合，而第二IC组装商施加保护膜并将基板或引线框架切割为分离的封装IC器件。
与常规的基于模制成型的IC封装技术相比，本发明的实施例可以消除IC封装工艺中对于模制成型的需要。因此，不再需要不灵活且又昂贵的制模工具。如果客户向IC器件制造商订购具有特定厚度的封装IC器件，则IC器件制造商不再需要获取能够生产具有该特定厚度的IC封装的制模工具。因为不再使用不灵活的制模工具，所以封装IC器件的厚度或高度不再受控于制模工具的尺寸。此外，含有基于FOW的IC封装的电子设备的整体大小不再受限于制模工具的尺寸。另外，因为不再需要制模工具，所以不再需要对制模工具进行清洗，而这种清洗需要专门的知识并增加了IC封装工艺的成本。除了消除对封装IC器件的厚度或高度的限制之外，本发明的实施例使得可以视觉或光学检验IC管芯和键合引线之间的连接。另外，本发明的实施例可以使用相对高导热性的表面材料作为封装IC器件的热沉，其将封装IC器件所产生的热量发散到环境中。因此，FOW封装IC器件可以用在热密集应用中，即所谓的高性能IC器件。另外，与模制成型封装IC器件相比，FOW封装IC器件相对易于后期处理。例如，可以向FOW封装IC器件中烧制携带有众多信息的激光标记。
参考图3A-3F，描述使用柔性载体层310来施加膜层212的IC封装工艺实施例。图3A-3F中所示的IC封装工艺的初始步骤与图2A-2F中示出的IC封装工艺的初始步骤相同。具体地，图3A是IC封装工艺的第一阶段之后的基本结构206的截面图。在第一封装阶段中，将IC管芯202附接到基板或引线框架200，并且将键合引线204附接到IC管芯202以及基板或引线框架200。
在该IC封装工艺中，在将膜结构308(图3C中示出)施加到基本结构206之前，可以对基板或引线框架200加热。图3B示出了IC封装工艺的预加热操作，其中，通过加热平台207向基板或引线框架200施加热量。
在该IC封装工艺中，在对基板或引线框架200加热之后，将膜结构308施加到基本结构206以形成保护膜。结合图3C和3D描述一示例性膜施加工艺。图3C示出了该施加工艺的第一步骤，其中使膜结构308靠近基本结构206。在图3C所示的实施例中，膜结构308包括带基载体层310和膜层212。带基载体层310在后面称作带层。带层在施加工艺期间为膜层提供结构支撑。带层可以在IC封装的随后阶段中去除(例如，剥离)。在一实施例中，带层可以由响应于加热而失去粘附性的热释放带制成。
在该膜施加工艺中，将膜结构308施加到基本结构206以形成包封IC管芯202和键合引线204的膜覆线层216(在图3E中示出)。在图3C所示的第一步骤中，使室温下的膜结构308靠近基本结构206(包括加热的基板或引线框架200)。在一实施例中，通过在基本结构206上方展开膜带，使膜结构308结构靠近基本结构206。由于加热的基板或引线框架200的温度，膜层变得粘滞，且重力使膜流到IC管芯202和键合引线204周围以填充IC管芯202和键合引线204周围的空间。在一定量的时间之后，粘滞的膜层包封IC管芯202和键合引线204，使得IC管芯202和键合引线204不再露于外部环境。基板或引线框架200的加热可以在使膜结构308靠近基本结构206的步骤同时执行。在图3C所示的实施例中，加热平台207附于基本结构206，并提供热量以将基板或引线框架200保持在100℃和130℃之间的温度。在使膜结构308靠近基本结构206的步骤之后，去除加热平台。
一旦IC管芯202和键合引线204被封入膜中，则在膜施加工艺的随后步骤中使膜层固化以形成膜覆线层216。图3D示出了膜施加工艺的固化步骤，其中向载体层210以及基板或引线框架200施加热量，以固化膜层212。在图3D所示的实施例中，将IC膜结构(包括载体层310、膜层212和基本结构206)在炉211中烘烤。固化的膜然后冷却至例如室温。在膜层固化和冷却之后，完成膜覆线层的施加。因为膜覆线层已经被施加到相同基板或引线框架300上的多个IC管芯202，所以得到被封IC管芯的结构314。在一个实施例中，在形成膜覆线层之后去除带层。例如，带层可以是在加热一段时间之后失去粘附性的热释放层。因为膜覆线层典型地是透明的，所以去除带层使得可以视觉或光学检验IC管芯202和键合引线204之间的连接。
图3E是通过膜施加工艺得到的结构314的截面图。在图3E的实施例中，膜覆线层216包封或围绕IC管芯202和键合引线204，使得IC管芯202和键合引线204不再露于外部环境。由膜施加工艺得到的结构314可以按照与由常规模制成型封装技术得到的结构112相同的方式来进行处理。
图3F示出了将结构314切割为分离的IC器件322的操作，其中每一单独的单元被称作封装IC器件。在图3F所示的实施例中，使用至少一个切割刀片120来将结构314切割为分离的封装IC器件322。在一实施例中，封装IC器件322彼此相同。每一封装IC器件322包括IC管芯202、与IC管芯202相连以及与基板或引线框架200相连的键合引线204、基板或引线框架200位于IC管芯202和键合引线204下方的部分、以及膜覆线层围绕IC管芯202和键合引线204的部分。在一实施例中，在封装IC器件322中烧制激光标记224。
因为膜覆线层216充分柔顺以容纳键合引线204，所以封装IC器件222或322可以制成薄膜封装IC器件。依赖于用来构建成品IC封装的基础，封装IC器件222或322可以是基板型封装IC器件或引线框架型封装IC器件。基板型封装IC器件的示例包括但不限于薄型细间距球栅阵列(TFBGA)封装IC器件、超薄型细间距球栅阵列(VFBGA)封装IC器件、高性能球栅阵列(HBGA)封装IC器件或触点栅阵列(LGA)封装IC器件。引线框架型封装IC器件的示例包括但不限于四方扁平无引脚(QFN)封装IC器件以及小外型无引脚(SON)封装IC器件。
TFBGA和VFBGA封装IC器件的厚度或高度典型地小于1.2毫米(mm)。图4示出了使用根据本发明实施例的IC封装工艺来封装的TFBGA或VFBGA封装IC器件422。在图4所示的实施例中，封装IC器件422包括基板400、附于基板400的焊料球430、附于基板400的IC芯片或管芯202、附于基板400和IC管芯202的键合引线204、以及附于基板400的膜覆线层216。尽管图4示出了两根键合引线204连接到IC管芯202，但是在一些实施例中，IC管芯202具有多于两根的键合引线204。IC管芯202和键合引线204封于膜覆线层中。封装IC器件422的总厚度或高度(从焊料球的底部到膜覆线层的顶部进行测量)小于1.2mm。
HBGA和LBGA封装IC器件的厚度或高度典型地大于1.2毫米(mm)。图5示出了使用根据本发明实施例的IC封装工艺来封装的HBGA或LBGA封装IC器件522。在图5所示的实施例中，封装IC器件522包括基板400、附于基板400的焊料球430、附于基板400的IC芯片或管芯202、附于基板400和IC管芯202的键合引线204、附于基板400的膜覆线层216、以及附于膜覆线层的载体层210。尽管图5示出了两根键合引线204连接到IC管芯202，但是在一些实施例中，IC管芯202具有多于两根的键合引线204。IC管芯202和键合引线204封于膜覆线层中。封装IC器件522的总厚度或高度(从焊料球的底部到载体层的顶部进行测量)大于1.2mm。
QFN封装IC器件的厚度或高度典型地小于0.8毫米(mm)。图6示出了使用根据本发明实施例的IC封装工艺来封装的QFN封装IC器件622。在图6所示的实施例中，封装IC器件622包括引线框架600、附于引线框架600的电引脚630、附于引线框架600的IC芯片或管芯202、附于引线框架600和IC管芯202的键合引线204以及附于引线框架600的膜覆线层216。尽管图6示出了两根键合引线204连接到IC管芯202，但是在一些实施例中，IC管芯202具有多于两根的键合引线204。IC管芯202和键合引线204封于膜覆线层中。封装IC器件622的总厚度或高度(从引脚的底部到膜覆线层的顶部进行测量)小于0.8mm。
图7是根据本发明实施例的IC管芯封装方法的工艺流程图。在方框702，将膜层施加到附于基板或引线框架的IC管芯和键合引线，以形成膜覆线层，其中IC管芯和键合引线被膜覆线层包封。在方框704，将基板或引线框架切割为IC器件。
尽管按照一定的顺序来示出和描述了该方法的操作，但是该方法的操作顺序可以改变，从而一些操作可以按相反顺序执行，或者一些操作可以至少部分地与其他操作同时执行。在另一实施例中，不同操作的指令或子操作可以按照间歇和/或交替方式来实现。
此外，尽管已经描述或示出的本发明具体实施例包括若干在此所述或示出的部件，但是本发明的其他实施例可以包括更少或者更多的部件以实现更少或更多特征。
另外，尽管已经描述和示出了本发明的具体实施例，但是本发明不限于如此描述和示出的部件的具体形式或设置。本发明的范围由所附权利要求以及等同物限定。

Claims (20)

1.一种用于封装集成电路IC管芯的方法，该方法包括：
将膜层施加到附接于基板或引线框架上的IC管芯和键合引线，以形成膜覆线层，其中IC管芯和键合引线被膜覆线层包封；以及
将基板或引线框架切割为IC器件。
2.根据权利要求1所述的方法，其中，将膜层施加到IC管芯和键合引线包括：
加热基板或引线框架；
使膜层靠近IC管芯和键合引线；以及
固化膜层以形成膜覆线层。
3.根据权利要求2所述的方法，其中，将膜层施加到IC管芯和键合引线包括：使用载体层将膜层施加到IC管芯和键合引线，其中载体层由金属或玻璃制成。
4.根据权利要求3所述的方法，还包括：在固化膜层之后去除载体层。
5.根据权利要求4所述的方法，其中，载体层包括带层。
6.根据权利要求5所述的方法，其中，带层由响应于加热而失去粘附性的热释放带制成。
7.根据权利要求1所述的方法，其中，膜层包括粘附性膜层。
8.根据权利要求1所述的方法，其中，将基板或引线框架切割为IC器件包括：使用切割刀片，将基板或引线框架切割为相同的IC器件。
9.根据权利要求1所述的方法，还包括：向IC器件中烧制激光标记。
10.根据权利要求1所述的方法，其中，IC器件从包括以下各项的组中选择：薄型细间距球栅阵列TFBGA封装IC器件、超薄型细间距球栅阵列VFBGA封装IC器件、高性能球栅阵列HBGA封装IC器件、触点栅阵列LGA封装IC器件、四方扁平无引脚QFN封装IC器件、以及小外型无引脚SON封装IC器件。
11.一种用于封装集成电路IC管芯的方法，该方法包括：
将IC管芯附接到基板或引线框架上；
将键合引线附接到IC管芯以及基板或引线框架；
将膜层施加到IC管芯和键合引线，以形成膜覆线层，其中IC管芯和键合引线被膜覆线层包封；以及
将基板或引线框架切割为IC器件。
12.根据权利要求11所述的方法，其中，将膜层施加到IC管芯和键合引线包括：
加热基板或引线框架；
使膜层靠近IC管芯和键合引线；以及
固化膜层以形成膜覆线层。
13.根据权利要求12所述的方法，其中，将膜层施加到IC管芯和键合引线包括：使用载体层将膜层施加到IC管芯和键合引线，其中载体层由金属或玻璃制成。
14.根据权利要求13所述的方法，还包括：在固化膜层之后去除载体层。
15.根据权利要求14所述的方法，其中，载体层包括由响应于加热而失去粘附性的热释放带制成的带层。
16.根据权利要求11所述的方法，其中，膜层包括粘附性膜层。
17.根据权利要求11所述的方法，其中，将基板或引线框架切割为IC器件包括：使用切割刀片，将基板或引线框架切割为相同的IC器件。
18.根据权利要求11所述的方法，还包括：向IC器件中烧制激光标记。
19.一种集成电路IC器件，该IC器件包括：
基板或引线框架，具有外部电连接器；
附接于基板或引线框架上的IC管芯；
与IC管芯以及基板或引线框架相连的键合引线；以及
包封IC管芯和键合引线的膜覆线层。
20.根据权利要求19所述的IC器件，其中，该IC器件还包括附于膜层的载体层，其中载体层由金属制成并被配置为用作热沉。
CN2013101636170A 2012-05-08 2013-05-07 基于膜的ic封装方法和封装的ic器件 Pending CN103390564A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/466,952 US20130299955A1 (en) 2012-05-08 2012-05-08 Film based ic packaging method and a packaged ic device
US13/466,952 2012-05-08

Publications (1)

Publication Number Publication Date
CN103390564A true CN103390564A (zh) 2013-11-13

Family

ID=49534797

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2013101636170A Pending CN103390564A (zh) 2012-05-08 2013-05-07 基于膜的ic封装方法和封装的ic器件

Country Status (2)

Country Link
US (1) US20130299955A1 (zh)
CN (1) CN103390564A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106373935A (zh) * 2016-10-20 2017-02-01 江苏长电科技股份有限公司 一种无基岛框架封装工艺及其封装结构
CN109075139A (zh) * 2016-05-19 2018-12-21 森西欧有限公司 集成电路封装以及其制造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2874182A1 (fr) * 2013-11-19 2015-05-20 Gemalto SA Procédé de fabrication de dispositifs électroniques
US9559036B1 (en) * 2014-08-01 2017-01-31 Altera Corporation Integrated circuit package with plated heat spreader
US20170103904A1 (en) * 2015-10-12 2017-04-13 Texas Instruments Incorporated Integrated circuit package mold assembly
US11676829B2 (en) * 2020-12-31 2023-06-13 Texas Instruments Incorporated Hyperbaric saw for sawing packaged devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5972780A (en) * 1996-08-22 1999-10-26 Nippon Telegraph Telephone Corporation Thin film forming apparatus and method
CN1868062A (zh) * 2003-09-09 2006-11-22 三洋电机株式会社 含有电路元件和绝缘膜的半导体模块及其制造方法以及其应用
US7633144B1 (en) * 2006-05-24 2009-12-15 Amkor Technology, Inc. Semiconductor package
CN101925989A (zh) * 2008-10-14 2010-12-22 德州仪器公司 用于半导体封装的滚压囊封方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004307859A (ja) * 2003-04-05 2004-11-04 Rohm & Haas Electronic Materials Llc 電子デバイス製造
US7619901B2 (en) * 2007-06-25 2009-11-17 Epic Technologies, Inc. Integrated structures and fabrication methods thereof implementing a cell phone or other electronic system

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5972780A (en) * 1996-08-22 1999-10-26 Nippon Telegraph Telephone Corporation Thin film forming apparatus and method
CN1868062A (zh) * 2003-09-09 2006-11-22 三洋电机株式会社 含有电路元件和绝缘膜的半导体模块及其制造方法以及其应用
US7633144B1 (en) * 2006-05-24 2009-12-15 Amkor Technology, Inc. Semiconductor package
CN101925989A (zh) * 2008-10-14 2010-12-22 德州仪器公司 用于半导体封装的滚压囊封方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109075139A (zh) * 2016-05-19 2018-12-21 森西欧有限公司 集成电路封装以及其制造方法
CN106373935A (zh) * 2016-10-20 2017-02-01 江苏长电科技股份有限公司 一种无基岛框架封装工艺及其封装结构
CN106373935B (zh) * 2016-10-20 2019-04-16 江苏长电科技股份有限公司 一种无基岛框架封装工艺及其封装结构

Also Published As

Publication number Publication date
US20130299955A1 (en) 2013-11-14

Similar Documents

Publication Publication Date Title
CN103390564A (zh) 基于膜的ic封装方法和封装的ic器件
CN103681543B (zh) 倒装芯片封装的矩阵盖散热器
CN102339763B (zh) 装配集成电路器件的方法
US6616880B2 (en) Method for encasing array packages
CN108231700B (zh) 芯片封装结构和方法
US8378435B2 (en) Pressure sensor and method of assembling same
CN104458101B (zh) 侧通气压力传感器装置
CN101369543A (zh) 影像感测晶片封装及形成该封装的方法
US9362479B2 (en) Package-in-package semiconductor sensor device
CN105470212B (zh) 用于半导体器件的封装及其组装方法
CN207845151U (zh) 包含压力传感器电路的封装体和压力传感器封装体
CN113257926A (zh) 一种封装图像传感器的方法和滤光胶封装传感器
CN103928352A (zh) 用于制作半导体芯片面板的方法
US20170162742A1 (en) Packaged semiconductor devices and related methods
CN107527874A (zh) 腔式压力传感器器件
CN102593090B (zh) 具有安装在隔离引线的基座上的管芯的引线框封装
CN105280807A (zh) 具有集成磁体的模塑传感器封装及其制造方法
US20050227414A1 (en) Packaging method for integrated circuits
CN101740416B (zh) 一种四方扁平无引脚封装结构及其封装方法
CN108321092A (zh) 电路部件的制造方法和电路部件
CN101584044B (zh) 集成电路封装体和用于在集成电路封装体中散热的方法
CN109671834A (zh) 一种双面出光的led芯片csp封装结构及其封装方法
CN204885133U (zh) 多侧包覆的晶圆级半导体封装构造
JP5214356B2 (ja) 半導体装置の製造方法
CN103985693A (zh) 无刷直流电机集成驱动电路的封装结构及其封装方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20131113