CN109192705B - 集成电路封装结构及封装方法 - Google Patents

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Abstract

本发明公开了一种集成电路封装结构，属于电子元器件领域。该集成电路封装结构包括：半导体芯片；封装层，所述封装层覆盖所述半导体芯片，所述封装层包括交替层叠的第一封装层和第二封装层，所述第一封装层和所述第二封装层的数量之和至少为3；所述第一封装层和所述第二封装层中的一个的热膨胀系数为正，所述第一封装层和所述第二封装层中的另一个的热膨胀系数为负。本发明能避免封装层受热变形，便于集成电路的封装。

Description

集成电路封装结构及封装方法
技术领域
本发明涉及电子元器件领域，特别涉及一种集成电路封装结构及封装方法。
背景技术
随着电子信息技术的日益发展，集成电路朝着高性能的方向发展。集成电路封装结构也成为衡量集成电路质量的标准之一。目前集成电路封装结构通常是在半导体芯片上覆盖一层封装层，用以保护半导体芯片。
无论是在形成封装层时还是在集成电路封装结构的后续加工工艺中，封装层都要经过高温加热。而封装层受热会发生形变，容易导致集成电路封装结构发生翘曲，使半导体芯片的焊盘位置偏移无法与再分布层上连接焊盘的位置准确对接，不利于集成电路的封装。
发明内容
本发明实施例提供了一种集成电路封装结构及封装方法，能减小封装后的半导体芯片的焊盘位置偏移量，便于集成电路的封装。所述技术方案如下：
一方面，本发明实施例提供了一种集成电路封装结构，所述集成电路封装结构包括：半导体芯片；封装层，所述封装层覆盖所述半导体芯片，所述封装层包括交替层叠的第一封装层和第二封装层，所述第一封装层和所述第二封装层的数量之和至少为3；所述第一封装层和所述第二封装层中的一个的热膨胀系数为正，所述第一封装层和所述第二封装层中的另一个的热膨胀系数为负。
在本发明实施例的一种实现方式中，所述第一封装层和所述第二封装层的热膨胀系数的绝对值相等。
在本发明实施例的另一种实现方式中，所述第一封装层在单位温度变化下的形变量为8-13ppm/℃，所述第二封装层在单位温度变化下的形变量为8-13ppm/℃。
在本发明实施例的另一种实现方式中，所述第一封装层和所述第二封装层中的一个为环氧树脂和第一无机化合物的复合材料，所述第一封装层和所述第二封装层中的另一个为环氧树脂和第二无机化合物的复合材料，所述第一无机化合物和所述第二无机化合物的热膨胀系数为负，且所述第一无机化合物的热膨胀系数的绝对值小于所述第二无机化合物的热膨胀系数的绝对值。
在本发明实施例的另一种实现方式中，所述集成电路封装结构还包括再分布层和焊球，所述再分布层包括具有相对的第一侧面和第二侧面，所述半导体芯片和所述封装层位于所述第一侧面上，所述焊球位于所述第二侧面。
另一方面，本发明实施例提供了一种集成电路的封装方法，所述封装方法包括：在所述封装载体上粘附半导体芯片；在所述封装载体上，形成交替层叠的第一封装层和第二封装层，得到封装层，所述封装层覆盖所述半导体芯片，所述第一封装层和所述第二封装层中的一个的热膨胀系数为正，所述第一封装层和所述第二封装层中的另一个的热膨胀系数为负。
进一步地，所述封装载体的热膨胀系数为0～11ppm/℃。
进一步地，所述在封装载体上粘附半导体芯片，所述在所述封装载体上，形成交替层叠的第一封装层和第二封装层，包括：在所述封装载体上，依次形成交替层叠的至少一层第一封装材料层和至少一层第二封装材料层；对所述第一封装材料层和所述第二封装材料层进行加热固化，得到交替层叠的第一封装层和第二封装层。
进一步地，所述方法还包括：在所述封装载体上重复形成交替层叠的所述第一封装层和所述第二封装层之后，去除所述封装载体；在所述半导体芯片裸露的侧面上形成再分布层，并在所述再分布层背向所述半导体芯片的一侧面上形成焊球。
进一步地，所述方法还包括：在所述再分布层背向所述半导体芯片的一侧面上形成焊球之后，切割所述半导体芯片，以得到多个集成电路封装结构。
本发明实施例提供的技术方案带来的有益效果是：
本发明实施例提供的集成电路封装结构包括半导体芯片和覆盖在半导体芯片上的封装层，其中封装层包括多个交替层叠的第一封装层和第二封装层。并且，每个第一封装层和第二封装层的热膨胀系数相反，由于第一封装层和第二封装层的两个表面都会出现膨胀或收缩的形变，即在封装层受热形变时，第一封装层与第二封装层相对的表面的形变会抵消，而第一封装层和第二封装层向背的表面，一个会膨胀另一个会收缩，会导致第一封装层和第二封装层形成的封装层出现翘曲的情况。因此本发明实施例还限定了第一封装层和第二封装层数量之和至少为3。使得第二封装层上还设有至少一层第一封装层，以削减第二封装层的形变，从而避免集成电路封装结构出现翘曲，而导致的半导体芯片的焊盘对接不准的问题。提高集成电路封装的良品率，同时也便于集成电路的封装。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种集成电路封装结构的结构示意图；
图2是本发明实施例提供的一种集成电路的封装方法的流程图；
图3是本发明实施例提供的另一种集成电路的封装方法的流程图；
图4是本发明实施例提供的一种封装集成电路的第一状态图；
图5是本发明实施例提供的一种封装集成电路的第二状态图；
图6是本发明实施例提供的一种封装集成电路的第三状态图；
图7是本发明实施例提供的一种封装集成电路的第四状态图；
图8是本发明实施例提供的一种封装集成电路的第五状态图
图9是本发明实施例提供的一种封装集成电路的第六状态图；
图10是本发明实施例提供的一种封装集成电路的第七状态图；
图11是本发明实施例提供的一种再分布层的结构示意图；
图12是本发明实施例提供的一种封装集成电路的第八状态图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
集成电路封装主要分为两种，***级封装(System in Package)和晶圆级封装(Wafer Level Package，WLP)。
其中，***级封装是一种是将多种功能芯片，包括处理器、存储器等功能芯片集成在一个封装结构内，以实现一个基本完整的功能的封装。晶圆级封装是一种在晶圆上进行大多数或是全部芯片的封装，之后再将晶圆上的芯片进行切割得到单个封装后的芯片。
晶圆级封装包括扇出型晶圆级封装(Fan-out Wafer Level Package；FoWLP)和标准晶圆级封装(Fan-in Wafer Level Package；FiWLP)。标准晶圆级封装切割是在晶圆未进行切片之前，对芯片进行封装，之后再进行切片分割，完成后的封装大熊和芯片的尺寸相同。而扇出型晶圆级封装是基于晶圆重构技术，将芯片重新布置在一块人工晶圆上，然后按照与标准晶圆级封装类似的方式进行封装，得到的封装结构的尺寸大于芯片尺寸。
本发明实施例提供的封装结构，可以为上述***级封装的封装结构和晶圆级封装的封装结构中的任意一种。
图1是本发明实施例提供的一种集成电路封装结构的结构示意图。如图1所示，集成电路封装结构包括：半导体芯片1和封装层2。封装层2覆盖在半导体芯片1上，封装层2包括交替层叠的第一封装层21和第二封装层22，第一封装层21和第二封装层22的数量之和至少为3。第一封装层21和第二封装层22中的一个的热膨胀系数为正，第一封装层21和第二封装层22中的另一个的热膨胀系数为负。
其中，热膨胀系数为正指的是物体受热后会膨胀，热膨胀系数为负指的是物体受热后会收缩。
封装层2是一种在半导体芯片1上形成的塑料壳体，用于保护半导体芯片1，防止半导体芯片1受到外界干扰。
本发明实施例中，封装层2包括第一封装层21和第二封装层22，且第一封装层21和第二封装层22的热膨胀系数相反。本发明的一些实施例中，第一封装层21可以是受热后会膨胀的材料、第二封装层22可以是受热后会收缩的材料。本发明的另一些实施例中，第一封装层21可以是受热后会收缩的材料、第二封装层22可以是受热后会膨胀的材料。
本发明实施例中，半导体芯片1是半导体元器件制造完成，封装之前的产品形式，通过封装层封装后成为集成电路。其中，半导体芯片1的有源面上固定设置有焊盘11。有源面是指半导体芯片1具有有源区域的面，有源区域则是指半导体芯片1上有源器件的区域。有源器件通常是电路部件，诸如晶体管、存储器单元等。
本发明实施例提供的集成电路封装结构包括半导体芯片和覆盖在半导体芯片上的封装层，其中封装层包括多个交替层叠的第一封装层和第二封装层。并且，每个第一封装层和第二封装层的热膨胀系数相反，由于第一封装层和第二封装层的两个表面都会出现膨胀或收缩的形变，即在封装层受热形变时，第一封装层与第二封装层相对的表面的形变会抵消，而第一封装层和第二封装层向背的表面，一个会膨胀另一个会收缩，会导致第一封装层和第二封装层形成的封装层出现翘曲的情况。因此本发明实施例还限定了第一封装层和第二封装层数量之和至少为3。使得第二封装层上还设有至少一层第一封装层，以削减第二封装层的形变，从而避免集成电路封装结构出现翘曲，而导致的半导体芯片的焊盘对接不准的问题。提高集成电路封装的良品率，同时也便于集成电路的封装。
可选地，第一封装层21和第二封装层22中的一个在单位温度变化下的受热膨胀形变量与第一封装层21和第二封装层22中的另一个在单位温度变化下的受热收缩形变量相等。以第一封装层21的热膨胀系数为正，第二封装层22的热膨胀系数为负进行说明。即在单位温度变化下(如1℃)，第一封装层21的膨胀形变量和第二封装层22的收缩形变量相等。使得封装层2在受热后，第一封装层21和第二封装层22的形变会完全抵消，进一步提高集成电路封装结构的可靠性。
上述实现方式中，受热膨胀形变量和受热收缩形变量为8-13ppm/℃。以第一封装层21的热膨胀系数为正，第二封装层22的热膨胀系数为负进行说明。即第一封装层21的受热膨胀形变量为8-13ppm/℃，第二封装层22的受热收缩形变量为8-13ppm/℃。本发明实施例中，封装层2选用受热膨胀形变量或受热收缩形变量在8-13ppm/℃之间材料，可避免第一封装层21或第二封装层22受热时出现过度变形的情况，且有利于在半导体芯片1上形成稳定可靠的封装层。
本发明实施例中，第一封装层21和第二封装层22中的一个为环氧树脂和第一无机化合物的复合材料，第一封装层21和第二封装层22中的另一个为环氧树脂和第二无机化合物的复合材料，第一无机化合物和第二无机化合物的热膨胀系数为负，且第一无机化合物的热膨胀系数的绝对值小于第二无机化合物的热膨胀系数的绝对值。由于环氧树脂具有受热膨胀的性能，其热膨胀系数为正。而目前降低环氧树脂的热膨胀系数的方法通常是通过填充各种负热膨胀材料，以降低环氧树脂的热膨胀系数。因此，本发明实施例采用在环氧树脂内填充热膨胀系数为负的无机化合物来降低环氧树脂额热膨胀系数，以减小形成封装层时存在的受热形变量，便于封装。其中，第一无机化合物可以是ZrW2O8，其热膨胀系数为-3至-10ppm/℃。第二无机化合物可以是Mn0.983CoGe，其热膨胀系数为-100至-200ppm/℃。
如前文所述，若要第一封装层21在单位温度变化下的受热膨胀形变量为8-13ppm/℃，第一封装层21可以采用环氧树脂和ZrW2O8的复合材料，且环氧树脂和ZrW2O8的质量比为10：9时，该复合材料的热膨胀系数为10.5ppm/℃。若要第二封装层22在单位温度变化下的受热收缩形变量为8-13ppm/℃，第二封装层22可以采用环氧树脂和Mn0.983CoGe的复合材料，且Mn0.983CoGe占总体积的26％时，该复合材料的热膨胀系数为-9ppm/℃。
需要说明的是，第一封装层21和第二封装层22采用受热形变量为8-13ppm/℃的材料是为了降低形成第一封装层21和第二封装层22的形变量，以便于封装。而在本发明的一些实施例中，对第一封装层21和第二封装层22的受热形变量要求不高时，第一封装层21和第二封装层22中的一个可以是环氧树脂和聚丙烯树脂等，第一封装层21和第二封装层22中的另一个可以是环氧树脂或聚丙烯树脂与其他无机化合物的复合材料，本发明在此不作限制。
如图1所示，集成电路封装结构还包括再分布层3和焊球4，再分布层3包括具有相对的第一侧面31和第二侧面32，半导体芯片1和封装层2位于第一侧面31上，焊球4位于第二侧面32。其中，再分布层3是一种对半导体芯片1上的焊盘11位置进行重新布局的层体，其通过再分布层3体内的引线或导电结构将焊盘11的连接位置引至再分布层3的其他位置。再分布层3可以使重新不布局后的焊盘11之间的间距满足植入焊球4的最小间距要求。通过再分布层3将半导体芯片1的焊盘11重新布局后，在重新布局的位置植入焊球4后，通过接线即可实现半导体芯片1的通电工作。
本发明实施例中，再分布层4可以包括导电结构和包覆在导电结构外的保护层，导电结构一侧与焊盘11连接，另一侧与焊球4连接。其中，保护层可以采用氮化钛、氮化钽、氮化钨等材料。导电结构可以采用电镀铜等导电材料。
示例性地，在本实施例中，第一封装层21和第二封装层22厚度相等。其中第一封装层21和第二封装层22的厚度可以是0.1-30um。由于封装层的厚度通常根据半导体芯片厚度确定，且等于半导体芯片厚度加上盈余厚度。其中盈余厚度则是封装层多出于半导体芯片厚度的量，其通常为5-60um。
本发明实施例中，当第一封装层和第二封装层采用的材料的热膨胀系数的绝对值相等时，第一封装层和第二封装层的厚度可以相等，以实现刚好抵消第一封装层和第二封装层的形变的目的。当第一封装层的热膨胀系数的绝对值大于第二封装层的热膨胀系数的绝对值时，即此时第一封装层的形变量大于第二封装层的形变量，因此为实现抵消第一封装层和第二封装层的形变的目的，第一封装层的厚度可以小于第二封装层的厚度。当第一封装层的热膨胀系数的绝对值小于第二封装层的热膨胀系数的绝对值时，即此时第一封装层的形变量小于第二封装层的形变量，因此为实现抵消第一封装层和第二封装层的形变的目的，第一封装层的厚度可以大于第二封装层的厚度。
在本实施例中，第一封装层21和第二封装层22的数量可以相等，以便于两者能够更好地抵消形变量。在其他实施例中，第一封装层21和第二封装层22的数量也可以不相等，由于第一封装层21和第二封装层22交替层叠，因此两者的数量最多相差为1，仍然可以达到抵消第一封装层21和第二封装层22的形变量的目的。
图2是本发明实施例提供的一种集成电路的封装方法的流程图。该封装方法可以用于形成图1中的集成电路封装结构。
如图2所示，该封装方法包括：
步骤101：在封装载体上粘附半导体芯片。
其中，封装载体亦称衬底，用于在封装半导体芯片时为半导体芯片提供平面支撑。
步骤102：在封装载体上，形成交替层叠的第一封装层和第二封装层，得到封装层。
其中，第一封装层和第二封装层中的一个的热膨胀系数为正，第一封装层和第二封装层中的另一个的热膨胀系数为负。
步骤102中，在封装载体上形成的封装层会覆盖半导体芯片，实现对半导体芯片的保护。
需要说明的是，本发明实施例中，第一封装层和第二封装层数量之和至少为3。由于本发明实施例中，第一封装层和第二封装层的热膨胀系数相反，当仅存在第一封装层和第二封装层且受热时，第一封装层与第二封装层相对的表面的形变会抵消，而第一封装层和第二封装层向背的表面，一个会膨胀另一个会收缩，会导致第一封装层和第二封装层形成的封装层出现翘曲的情况。因此，为避免因上述情况出现翘曲，需保证第二封装层上还设有至少一层第一封装层，从而保证削减第二封装层的形变，避免出现翘曲。
基于上所述理由，该步骤102可以包括：先形成一层第一封装材料层；再形成一层第二封装材料层，为了防止仅有一层第一材料封装层和一层第二材料封装层加热出现翘曲的问题，需继续再形成一层第一材料封装层和一层第二材料封装层(或仅形成一层第一材料封装层)，然后对形成的两层第一封装材料层、第二封装材料层进行加热固化，得到交替层叠的第一封装层和第二封装层。若此时形成的第一封装层和第二封装层未达到所需数量，则后续形成第一封装材料层和第二封装材料层时，仅需形成一层第一封装材料层、第二封装材料层即可进行加热固化，直至形成所需数量的第一封装层和第二封装层。形成第一封装材料层和第二封装材料层均可以采用涂布的方式。
该步骤102还可以包括：在封装载体上形成第一封装材料层；再形成一层第二封装材料层，以此类推，直至形成所需数量的第一封装材料层和第二封装材料层。然后对所有的第一封装材料层和第二封装材料层进行加热固化，得到封装层。
在本实施例中，当已形成的第一封装层和第二封装层的总厚度不超过半导体芯片的厚度时，第一封装层和第二封装层均是环绕半导体芯片分布的。而已形成的第一封装层和第二封装层的总厚度超过半导体芯片的厚度时，后续形成的第一封装层和第二封装层的是覆盖在半导体芯片上的。
需要说明的是，厚度是指在垂直于封装载体的用于支撑半导体芯片的平面的方向上的尺寸。
本发明实施例提供的集成电路封装结构的封装方法通过在封装载体上粘附半导体芯片，为半导体芯片提供了良好的封装平面。并在固定后半导体芯片后在封装载体上以覆盖半导体芯片的形式形成交替层叠的第一封装材料层和第二封装材料层，加热固化后得到第一封装层和第二封装层，直至将半导体芯片覆盖，得到封装层。由于本发明实施例中的每个第一封装层和第二封装层的热膨胀系数相反，即在封装层受热形变时，第一封装层和第二封装层中的一个会受热膨胀，而另一个则会受热收缩，使得第一封装层和第二封装层的形变会相互抵消。从而防止封装层受热形变，便于集成电路的封装。
图3是本发明实施例提供的另一种集成电路的封装方法的流程图。该封装方法提供的在半导体芯片上形成封装层的方法适用于晶圆级封装。
如图3所示，该封装方法包括：
步骤201：在封装载体上粘附半导体芯片。
其中，封装载体亦称衬底，用于在封装半导体芯片1时为半导体芯片1提供支撑平面的辅助工具。本发明实施例中，封装载体5的热膨胀系数为0～11ppm/℃。采用热膨胀系数在0～11ppm/℃之间的封装载体5可以防止在形成封装层的工艺过程中，封装载体5会受热出现较大的形变，从而避免集成电路封装结构发生翘曲，便于集成电路的封装。
示例性地，封装载体5可以是热膨胀系数为10ppm/℃的钢板。
该步骤201可以包括：
第一步、在封装载体上粘贴双面胶；
第二步、将半导体芯片粘附在双面胶上。
如图4所示，封装载体5设置有位于封装载体5的表面上的双面胶6。将双面胶6粘附在封装载体5的表面上，可以采用压印的工艺，即通过使用层压工具将双面胶6压印在封装载体5的表面上。
具体地，粘贴在封装载体5上的双面胶6可以通过例如热或紫外线处理从封装载体5和半导体芯片1上脱粘。示例性地，双面胶6可以是硅橡胶。
如图5所示，在封装载体5上粘贴双面胶6后，将半导体芯片1粘附在双面胶6上。本发明实施例中，在双面胶6上粘附了多个半导体芯片1，多个半导体芯片1间隔布置在封装载体5上，例如，可以以阵列的形式布置在封装载体5上。
粘附半导体芯片1时，可以采用贴装工艺，将半导体芯片1放置在双面胶6上。本发明实施例中，半导体芯片1的有源面朝向封装载体5(参见图5)，即其属于半导体芯片1倒装技术。在本发明的一些实施例中，半导体芯片1的有源面背向封装载体5设置，其属于半导体芯片1正装技术，与半导体芯片1倒装技术不同之处在于，半导体芯片1正装技术需要通过引线将半导体芯片1上的焊盘11与后续工艺中的再分布层3键合，实现半导体芯片1的线路电连接。
步骤202：在封装载体上，以覆盖半导体芯片的形式，形成交替层叠的第一封装层和第二封装层。
其中，第一封装层21和第二封装层22中的一个的热膨胀系数为正，第一封装层21和第二封装层22中的另一个的热膨胀系数为负。
具体地，当封装载体5采用步骤201中示例的钢板时，由于该类钢板受热时也会发生微量的膨胀变形。因此，该种情况下，第一封装层21可以采用热膨胀系数为负的材料，例如聚丙烯树脂，以削弱钢板的形变。
在本发明的一些实施例中，当封装载体5为热膨胀系数为0的材质时，设置第一封装层21时则无需考虑采用热膨胀系数为正的材料还是热膨胀系数为负的材料。
步骤202中，在封装载体3上形成的封装层2会覆盖半导体芯片1，实现对半导体芯片1的保护。
该步骤202包括：
第一步、在封装载体上，依次形成交替层叠的第一封装材料层和第二封装材料层；
第二步、对第一封装材料层和第二封装材料层进行加热固化，得到交替层叠的第一封装层和第二封装层。
基于上述两步，步骤202可以包括以下两种实现方式。
其一，该步骤202可以包括：先形成一层第一封装材料层；再形成一层第二封装材料层。为了防止仅有一层第一材料封装层和一层第二材料封装层加热出现翘曲的问题，需继续再形成一层第一材料封装层和一层第二材料封装层(或仅形成一层第一材料封装层)，其中，第一封装材料层和第二封装材料层为固化前的第一封装层21和第二封装层22。然后，对形成的第一封装材料层和第二封装材料层进行加热固化，得到交替层叠的第一封装层21和第二封装层22。若此时形成的第一封装层21和第二封装层22未达到所需数量，则后续形成第一封装材料层和第二封装材料层时，仅需形成一层第一封装材料层、第二封装材料层即可进行加热固化，直至形成所需数量的第一封装层21和第二封装层22。形成第一封装材料层和第二封装材料层均可以采用涂布的方式。
其二，该步骤102还可以包括：在封装载体3上形成第一封装材料层；再形成一层第二封装材料层，以此类推，直至形成所需数量的第一封装材料层和第二封装材料层。然后对所有的第一封装材料层和第二封装材料层进行加热固化，形成交替层叠的第一封装层21和第二封装层22，得到封装层2。
本发明实施例中，形成交替层叠的第一封装层21和第二封装层22指的是第一封装层21和第二封装层22交替累叠。例如，在第一封装层21上叠设第二封装层22，在第二封装层22上叠设第一封装层21。以此类推，直至交替累叠形成所需数量的第一封装层21和第二封装层22。
并且本发明实施例中，当已形成的第一封装层21和第二封装层22的总厚度不超过半导体芯片1的厚度时，第一封装层21和第二封装层22均是环绕半导体芯片1分布的。而已形成的第一封装层21和第二封装层22的总厚度超过半导体芯片1的厚度时，后续形成的第一封装层21和第二封装层22的是覆盖在半导体芯片1上的。
在上述实现方式中，当形成的第一封装材料层或第二封装材料层的厚度不超过半导体芯片时1，可以采用旋涂的方式形成第一封装材料层或第二封装材料层。具体过程可以是：在封装载体5粘附有半导体芯片1的的一侧面上滴加液态下的涂层材料，其中涂层材料为形成第一封装材料层或第二封装材料层的材料。然后利用旋涂仪带动封装载体5高速旋转，利用封装载体5旋转时产生的离心力及重力作用，将落在封装载体5上的涂层材料全面流布在封装载体5表面。不仅使得形成第一封装材料层或第二封装材料层时不会将涂层材料涂覆在半导体芯片1表面上，还可以轻易地将涂层材料涂覆在封装载体5和焊盘11之间的间隙内，便于提高形成封装层的效率。
图6-图9示出了本发明实施例的一种实现方式。如图6所示，封装载体5上形成了一层第一封装材料层21a。且第一封装材料层21a环绕半导体芯片1分布，即半导体芯片1位于第一封装材料层21a之间。
示例性地，第一封装材料层21a可以是聚丙烯树脂，其具有受热收缩性能，且其受热收缩形变量在8-13ppm/℃之间。
如图7所示，第一封装材料层21a上形成了一层第二封装材料层22a。本发明实施例中，由于第一封装材料层21a的厚度未超过半导体芯片1的厚度(参见图7)，因此，形成的第二封装材料层22a也是环绕半导体芯片1分布的。
示例性地，第二封装材料层22a可以是环氧树脂，其具有受热膨胀性能，且其受热收膨胀形变量在8-13ppm/℃之间。
在封装载体上形成第一封装材料层21a和第二封装材料层22a后，为了防止仅有一层第一材料封装层21a和一层第二材料封装层22a加热固化会出现翘曲的问题，继续再形成一层第一材料封装层21a和一层第二材料封装层22a(参见图8)。然后对形成的第一封装材料层21a和第二封装材料层22a进行加热固化，得到交替层叠的第一封装层21和第二封装层22。若此时形成的第一封装层21和第二封装层22未达到所需数量，则后续形成第一封装材料层21a和第二封装材料层22a时，仅需形成一层第一封装材料层21a、第二封装材料层22a即可进行加热固化，直至形成所需数量的第一封装层21和第二封装层22，得到封装层2。
其中，第一封装层21和第二封装层22中的一个的热膨胀系数为正，第一封装层21和第二封装层22中的另一个的热膨胀系数为负。
如图9所示，封装载体5上形成了所需数量的第一封装层21和第二封装层22，且第一封装层21和第二封装层22均交替层叠。即封装载体5上形成了封装层。
在上述实现方式中，除了通过在封装载体5上形成了所需数量第一封装层21和第二封装层22的方法得到封装层外，还可以是通过在封装载体5上形成第一封装层21和第二封装层22，直至第一封装层21和第二封装层22的总厚度达到设定厚度，得到封装层。
步骤203：去除封装载体，在半导体芯片裸露的侧面上形成再分布层，并在再分布层背向半导体芯片的一侧面上形成焊球。
如图10所示，去除封装载体5后，半导体芯片1具有一侧面被暴露。由于本发明实施例中半导体芯片1为倒装，因此，去除封装载体5半导体芯片1上的焊盘11会显露(参见图10)。本发明实施例中，为便于半导体芯片1的电连接，在半导体芯片1裸露的侧面上形成了再分布层3。其中，再分布层3可以是一层也可以是多层，本发明实施例在此不做限制。
示例性地，以形成一层再分布层3为例，对形成再分布层3的过程进行简要说明。如图11所示，在半导体芯片1裸露的侧面上形成钝化层7。其中，钝化层7可以为氮化钛、氮化钽、氮化钨、氮氧化钛、氮氧化钽、氮氧化钨、钛等材质。形成钝化层7时可以使用如化学汽相沉积、等离子增强、低压等方法在半导体芯片1裸露的侧面上形成钝化层7。且形成的钝化层7不应将半导体芯片1上的焊盘11覆盖(参见图11)。接着在钝化层7上形成第一层聚合物薄膜8，用于加强钝化层7，起到应力缓冲的作用。示例性地，第一层聚合物薄膜8可以是光敏性聚酰亚胺。然后在第一层聚合物薄膜8上形成再分布层3，通常再分布层3是电镀铜辅以打底的钛、铜溅射层，如图11所示，通过再分布层3使焊盘11的连接外置重新引至其他位置，为后续植入焊球4提供合适的空间。接着在再分布层3上形成第二层聚合物薄膜9，第二层聚合物薄膜9用于保护再分布层3，如图11所示，第二层聚合物薄膜9上设有开口，该开口用于设置焊球金属层10。最后在焊球金属层10上植入焊球4，即可完成焊球4与焊盘11的连接。
可选地，当本实施例用于形成晶圆级封装的封装结构时，该方法还包括：步骤204：切割封装层，以得到多个集成电路封装结构。
如图12所示，步骤204包括：切割封装层，将封装层包覆的多个半导体芯片1分割成单个半导体芯片1以待后续加工使用。
本发明实施例提供的一种集成电路的封装方法，在封装载体上粘附半导体芯片，在封装半导体芯片时为半导体芯片提供平面支撑。并在封装载体上，形成交替层叠的第一封装层和第二封装层，得到封装层，且第一封装层和第二封装层的热膨胀系数相反，使得第一封装层和第二封装层的形变会相互抵消。从而防止封装层受热形变，便于集成电路的封装。并且形成的封装层覆盖半导体芯片，实现对半导体芯片的保护。同时，采用热膨胀系数为零的封装载体，减少了形成封装层工艺过程中封装载体的膨胀，从而避免集成电路封装结构发生翘曲和半导体芯片的移位，便于集成电路的封装。
以上仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种集成电路封装结构，其特征在于，所述集成电路封装结构包括：
半导体芯片（1）；
封装层，所述封装层覆盖所述半导体芯片（1），所述封装层包括交替层叠的第一封装层（21）和第二封装层（22），所述第一封装层（21）和所述第二封装层（22）的数量之和至少为N，N不小于3；
在所述封装层的第1至M-1层的膜层中，所述第一封装层（21）和所述第二封装层（22）环绕所述半导体芯片（1）分布，在所述封装层的第M至N层的膜层中，所述第一封装层（21）和所述第二封装层（22）覆盖于所述半导体芯片（1）上，M大于2且不大于N；
所述第一封装层（21）和所述第二封装层（22）中的一个的热膨胀系数为正，所述第一封装层（21）和所述第二封装层（22）中的另一个的热膨胀系数为负；
所述第一封装层（21）和所述第二封装层（22）的热膨胀系数的绝对值相等，所述第一封装层（21）和所述第二封装层（22）的厚度相等，
或者，所述第一封装层（21）的热膨胀系数的绝对值大于所述第二封装层（22）的热膨胀系数的绝对值，所述第一封装层（21）的厚度小于所述第二封装层（22）的厚度，
或者，所述第一封装层（21）的热膨胀系数的绝对值小于所述第二封装层（22）的热膨胀系数的绝对值，所述第一封装层（21）的厚度大于所述第二封装层（22）的厚度。
2.根据权利要求1所述的集成电路封装结构，其特征在于，所述第一封装层（21）在单位温度变化下的形变量为8-13ppm/℃，所述第二封装层（22）在单位温度变化下的形变量为8-13ppm/℃。
3.根据权利要求1或2所述的集成电路封装结构，其特征在于，所述第一封装层（21）和所述第二封装层（22）中的一个为环氧树脂和第一无机化合物的复合材料，所述第一封装层（21）和所述第二封装层（22）中的另一个为环氧树脂和第二无机化合物的复合材料，所述第一无机化合物和所述第二无机化合物的热膨胀系数为负，且所述第一无机化合物的热膨胀系数的绝对值小于所述第二无机化合物的热膨胀系数的绝对值。
4.根据权利要求1或2所述的集成电路封装结构，其特征在于，所述集成电路封装结构还包括再分布层（3）和焊球（4），所述再分布层（3）包括具有相对的第一侧面和第二侧面，所述半导体芯片（1）和所述封装层位于所述第一侧面上，所述焊球（4）位于所述第二侧面。
5.一种集成电路的封装方法，其特征在于，所述封装方法包括：
在封装载体上粘附半导体芯片；
在所述封装载体上，形成交替层叠的第一封装层和第二封装层，得到封装层，所述封装层覆盖所述半导体芯片，所述第一封装层和所述第二封装层中的一个的热膨胀系数为正，所述第一封装层和所述第二封装层中的另一个的热膨胀系数为负，所述第一封装层和所述第二封装层的热膨胀系数的绝对值相等，所述第一封装层和所述第二封装层的厚度相等，或者，所述第一封装层的热膨胀系数的绝对值大于所述第二封装层的热膨胀系数的绝对值，所述第一封装层的厚度小于所述第二封装层的厚度，或者，所述第一封装层的热膨胀系数的绝对值小于所述第二封装层的热膨胀系数的绝对值，所述第一封装层的厚度大于所述第二封装层的厚度，所述第一封装层和所述第二封装层的数量之和至少为N，N不小于3，在所述封装层的第1至M-1层的膜层中，所述第一封装层和所述第二封装层环绕所述半导体芯片分布，在所述封装层的第M至N层的膜层中，所述第一封装层和所述第二封装层覆盖于所述半导体芯片上，M大于2且不大于N。
6.根据权利要求5所述的封装方法，其特征在于，所述封装载体的热膨胀系数为0~11ppm/℃。
7.根据权利要求5或6所述的封装方法，其特征在于，所述在所述封装载体上，形成交替层叠的第一封装层和第二封装层，包括：
在所述封装载体上，依次形成交替层叠的至少一层第一封装材料层和至少一层第二封装材料层；
对所述第一封装材料层和所述第二封装材料层进行加热固化，得到交替层叠的第一封装层和第二封装层。
8.根据权利要求5或6所述的封装方法，其特征在于，所述方法还包括：
在所述封装载体上重复形成交替层叠的所述第一封装层和所述第二封装层之后，去除所述封装载体；
在所述半导体芯片裸露的侧面上形成再分布层，并在所述再分布层背向所述半导体芯片的一侧面上形成焊球。
9.根据权利要求8所述的封装方法，其特征在于，所述方法还包括：
在所述再分布层背向所述半导体芯片的一侧面上形成焊球之后，切割所述封装层，以得到多个集成电路封装结构。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111508902B (zh) * 2020-04-26 2021-09-10 全球能源互联网研究院有限公司 一种绝缘结构、包覆芯片周缘的绝缘件及其制备方法
CN112234043B (zh) * 2020-09-02 2024-06-25 江苏盐芯微电子有限公司 集成电路封装结构及集成电路封装方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5439849A (en) * 1994-02-02 1995-08-08 At&T Corp. Encapsulation techniques which include forming a thin glass layer onto a polymer layer
DE10149689A1 (de) * 2001-10-09 2003-04-10 Philips Corp Intellectual Pty Elektrisches oder elektronische Bauteil und Verfahren zum Herstellen desselben
CN1331375C (zh) * 2002-10-09 2007-08-08 株式会社村田制作所 多层结构部件及其制造方法
JP2004281563A (ja) * 2003-03-13 2004-10-07 Alps Electric Co Ltd 電子回路ユニット、及びその製造方法
US7906860B2 (en) * 2007-10-26 2011-03-15 Infineon Technologies Ag Semiconductor device
US7791221B2 (en) * 2008-05-05 2010-09-07 Silicon Laboratories, Inc. Power sourcing equipment device including a serial interface
JP5543086B2 (ja) * 2008-06-25 2014-07-09 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
JP2010165940A (ja) * 2009-01-16 2010-07-29 Shinko Electric Ind Co Ltd 半導体素子の樹脂封止方法
DE102009023350A1 (de) * 2009-05-29 2010-12-02 Osram Opto Semiconductors Gmbh Elektronisches Bauelement und Verfahren zur Herstellung eines elektronischen Bauelements
JP5402261B2 (ja) 2009-06-05 2014-01-29 セイコーエプソン株式会社 電気光学表示装置及びプロジェクター
JP2011216849A (ja) * 2010-03-17 2011-10-27 Tdk Corp 電子回路モジュール部品及び電子回路モジュール部品の製造方法
JP5892388B2 (ja) * 2011-01-12 2016-03-23 株式会社村田製作所 樹脂封止型モジュール
WO2014112167A1 (ja) * 2013-01-16 2014-07-24 株式会社村田製作所 モジュールおよびその製造方法
US8878350B1 (en) * 2013-04-12 2014-11-04 Maxim Integrated Products, Inc. Semiconductor device having a buffer material and stiffener
JP5996053B1 (ja) * 2015-07-21 2016-09-21 古河電気工業株式会社 電子デバイス封止用硬化性吸湿性樹脂組成物、樹脂硬化物、電子デバイス、樹脂硬化物の製造方法および電子デバイスの製造方法
CN105449118B (zh) * 2016-01-04 2017-12-08 京东方科技集团股份有限公司 一种oled器件的封装结构、显示装置和封装方法
WO2018038134A1 (ja) * 2016-08-23 2018-03-01 株式会社村田製作所 回路モジュール
JP6747329B2 (ja) * 2017-02-10 2020-08-26 株式会社デンソー 回転電機制御装置
CN107301983A (zh) * 2017-08-02 2017-10-27 中芯长电半导体（江阴）有限公司 扇出型封装结构及其制备方法
JP6800113B2 (ja) * 2017-08-28 2020-12-16 信越化学工業株式会社 繊維含有樹脂基板、封止後半導体素子搭載基板、封止後半導体素子形成ウエハ、封止後半導体素子搭載シート、半導体装置、及び半導体装置の製造方法
US11152274B2 (en) * 2017-09-11 2021-10-19 Advanced Semiconductor Engineering, Inc. Multi-moldings fan-out package and process
US20200219825A1 (en) * 2020-03-19 2020-07-09 Intel Corporation Memory device package with noise shielding

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