KR20150016991A - 양각을 갖는 집적회로 패키징 시스템 - Google Patents

양각을 갖는 집적회로 패키징 시스템 Download PDF

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KR
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pad
die
integrated circuit
die pad
central
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KR1020150000271A
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Inventor
심일권
제프리 디. 펀자란
헨리 데스칼조 바탄
Original Assignee
스태츠 칩팩 엘티디
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Abstract

집적회로 패키징 방법(1600)이 제공되는바, 상기 방법은, 최상부(208), 사이드들(109) 및 바닥(108)을 구비한 다이 패드(106)를 제공하는 단계, 상기 바닥(108)은 평면(212)을 구비한 양각(relief)(110)을 가지고, 벽(116)과 중앙 패드(112)를 정의하며; 상기 다이 패드(106)의 상기 바닥(108) 아래에 배리어(1002)를 마운트하는 단계와; 상기 다이 패드(106)의 상기 최상부(208) 상에 집적회로 다이(202)를 마운트하는 단계와; 캡슐(102)이 상기 배리어(1002)를 따라 흘러 상기 중앙 패드(112)에 도달하는 것을 방지하는 벽(116)을 구비한 상기 다이 패드(106)의 상기 최상부(208)와 사이드들(109) 및 상기 집적회로 다이(202)를 캡슐화하는 단계와; 그리고 상기 중앙 패드(112) 상에 외부 배선(118)을 마운트하는 단계를 포함한다.

Description

양각을 갖는 집적회로 패키징 시스템{INTEGRATED CIRCUIT PACKAGE SYSTEM WITH RELIEF}
관련출원에 대한 상호참조
본 출원은 2007년 5월 25일자로 출원된 미국 가특허출원(가출원번호 60/940,245)의 우선권을 주장하며, 상기 출원의 내용은 본 출원에 대한 참조로서 본 명세서에 그 전체 내용이 통합된다.
일반적으로, 본 발명은 집적회로 패키지 시스템에 관한 것이며, 좀더 상세하게는 다이 부착 패들(paddles)을 구비한 집적회로 시스템에 관한 것이다.
예컨대, 휴대폰, 랩탑 컴퓨터, PDA 등과 같은, 빠르게 성장하고 있는 휴대용 전자제품 시장은, 현대적인 삶의 일면을 잘 보여주고 있다. 많은 수의 휴대용 디바이스들은, 차세대의 패키징에 대해서 가장 큰 잠재적인 시장 기회들 중 하나를 나타낸다. 이들 디바이스들은 제조 분야에 상당한 영향을 끼칠 수 있는 고유의 속성들을 갖고 있는바, 일반적으로 이들 디바이스들은 작고, 무게가 가벼우며, 기능이 풍부하여야만 하고, 상대적으로 적은 비용으로 대량으로 생산되어야만 한다는 점에서 그러하다.
반도체 산업이 확장됨에 따라, 전자 제품 패키징 산업은, 소비자들의 기대가 점점 더 커져가는 있다는 점과 시장에서 의미 있는 제품 차별화를 위한 기회가 점점 사라지고 있는 점과 더불어, 계속적으로 증가하는 가격 경쟁 압력에 직면하고 있다.
패키징, 재료 공학 및 연구개발은, 차세대 제품의 개발을 위한 로드맵(road map)의 윤곽을 이루는 이들 차세대 전자제품 삽입 전략(insertion strategies)의 핵심이다. 미래의 전자 시스템은, 현재보다 더 지적이며(intelligent), 더 높은 밀도를 가지며, 더 적은 전력을 사용하고, 더 빠른 스피드로 작동할 것이며, 혼합 기술 디바이스들을 포함할 수도 있으며, 더 적은 비용으로 구조체들을 조립할 수도 있다.
오늘날의 패키징 공급자들은, 조만간에 1 테라헤르츠(TeraHertz : THz)를 넘어설 것으로 예상되는 고속 컴퓨터 디바이스들을 적용하는데 어려움을 격고 있다. 현재의 기술들, 재료들, 장비들 및 구조들은, 이들 새로운 디바이스들의 기본적인 조립에 어려움을 격고 있으며, 냉각 문제 및 신뢰성 문제들을 적절히 해결하지 못하고 있다.
차세대 IC 패키지 어셈블리들의 기술적인 능력의 윤곽은 아직 알려져 있지 않으며, 비용을 절감할 수 있는 확실한 방법 역시 아직까지 확인되지 않았다. 차세대 디바이스들의 성능 요구는 제쳐두고라도, 이제 해당 산업에서는, 이윤 목표를 달성함에 있어서, 생산비용이 제품을 차별화시키는 가장 주요한 요인이 되고 있다.
그 결과, 상기 로드맵은 전자제품 패키징을 정밀하고, 극도로 작은 폼 팩터(ltra miniature form factor)로 유도하고 있는바, 이는 원하는 수율을 얻기 위해서 자동화를 요구한다. 이들 도전과제들은 생산 자동화를 요구할 뿐만 아니라, 생산관리 책임자(production manager) 및 소비자로의 데이터 흐름 및 정보의 자동화를 또한 요구한다.
지난 수 많은 반도체 제품들에 대해서 마이크로프로세서 및 휴대용 전자제품들의 진보된 패키징 요구사항을 해결하기 위한 수 많은 시도들이 있어왔다. 많은 산업 로드맵들은, 현재의 반도체 능력과 이를 뒷받침할 수 있는 이용가능한 전자제품 패키징 기술 사이에는 상당한 간격이 있음을 인식해 왔다. 현재의 기술들에 대한 한계들 및 문제점들은, 증가되는 클럭 속도, EMI 방사, 열 부하(thermal load), 제 2 레벨 어셈블리 신뢰성 스트레스 및 비용을 포함한다.
이들 패키지 시스템들은 가변하는 주변 상황에 따라 더 많은 구성요소들을 통합하도록 발전되어 왔는바, 기술적 역량의 한계를 더욱 넓히고자 하는 것은 점점더 어려운 일이 되어 가고 있다. 더욱 중요한 것은, 복잡도가 끊임없이 증가함에 따라, 제조하는 동안에 에러가 발생할 잠재적인 위험이 매우 증가한다.
점점 더 커져가는 소비자들의 기대와 더불어 계속적으로 증가하는 가격 경쟁 압력을 감안하고, 시장에서 의미 있는 제품 차별화를 위한 기회가 점점 사라지고 있는 점을 감안한다면, 이러한 문제들에 대한 해답을 찾아내는 것이 중요하다. 또한, 비용을 절감하고, 생산 시간을 감소시키며, 효율 및 성능을 향상시키며 경쟁 압력을 만족시키고자 하는 요구는, 이러한 문제들에 대한 해답을 더욱 빨리 찾아낼 것을 요구하고 있다.
따라서, 좀더 작은 풋프린트를 가지며, 좀더 튼튼한 패키지들에 대한 요구는 여전히 존재하며, 이들의 제조방법들도 여전히 요구되고 있다. 이러한 문제들에 대한 해결책은 오랫동안 탐구되어 왔지만, 종래의 개발 노력들은 그 어떤 해결책도 가르치거나 제시하지 못했는바, 해당 기술분야의 당업자들은 이들 문제들에 대한 해결책들을 오랫동안 밝혀낼 수 없었다.
본 발명에 따르면 집적회로 패키징 방법이 제공되는바, 상기 방법은, 최상부, 사이드들 및 바닥을 구비한 다이 패드를 제공하는 단계, 상기 바닥은 평면을 구비한 양각(relief)을 가지고, 벽과 중앙 패드를 정의하며; 상기 다이 패드의 상기 바닥 아래에 배리어를 마운트하는 단계와; 상기 다이 패드의 상기 최상부 상에 집적회로 다이를 마운트하는 단계와; 캡슐이 상기 배리어를 따라 흘러 상기 중앙 패드에 도달하는 것을 방지하는 벽을 구비한 상기 다이 패드의 상기 최상부와 사이드들 및 상기 집적회로 다이를 캡슐화하는 단계와; 그리고 상기 중앙 패드 상에 외부 배선을 마운트하는 단계를 포함한다.
본 발명의 몇몇 실시예들은 앞서 설명된 바와같은 본 발명의 실시태양들 이외의 또는 이들을 대체하는 여타의 실시태양들을 갖는다. 본 발명의 실시태양들은, 첨부된 도면들을 참조하여 후술될 발명의 상세한 설명부분을 읽음으로서 해당 기술분야의 당업자들에게 명확해질 것이다.
다음의 실시예들은, 해당기술 분야의 당업자들이 본 발명을 만들고 이용할 수 있도록 충분히 자세하게 설명된다. 본 명세서에 개시된 바에 근거하여 다른 실시예들도 분명하다는 것이 이해되어야만 하며, 본 발명의 기술적 사상의 범위를 벗어남이 없이도, 시스템 변경, 프로세스 변경 또는 기계적 변경들이 만들어질 수도 있다는 것이 이해되어야만 한다.
후술될 발명의 상세한 설명에서, 수많은 특정한 세부사항들이 본 발명을 완전히 이해하도록 제공된다. 하지만, 본 발명은 이러한 특정한 세부사항들이 없이도 실시될 수도 있음은 명백할 것이다. 본 발명을 불명료하게 만드는 것을 회피하기 위해서, 잘 알려진 몇몇 회로들, 시스템 구성들, 및 공정 단계들은 상세히 설명되지 않았다.
마찬가지로, 시스템에 관한 실시예들을 도시하고 있는 도면들은 어느 정도 개략적인 도면들이며 축적대로 그려진 것은 아니다. 특히, 명확한 표현을 위해서, 몇몇 치수들은 도면에서 매우 과장되게 표현되었다. 또한, 공통된 구성들을 갖는 다수의 실시예들이 개시 및 설명되었는바, 설명, 서술 및 비교의 간결 명확성을 위해서, 서로 간에 유사한 피쳐들은 유사한 참조번호로 통상적으로 서술될 것이다.
또한, 본 발명의 실시예들은 설명을 용이하게 하기 위하여 제 1 실시예, 제 2 실시예 등으로 넘버링되었는바, 이들 실시예들이 설명의 용이성 말고 기타의 중요성을 갖도록 넘버링되었다고 해석되어서는 않되며, 또한 본 발명을 이에 한정하도록 의도되어서도 않된다.
설명을 위한 목적으로, 본 명세서에서 사용된 "수평(horizontal)" 이라는 용어는, 그 방향에 상관없이, 와이어 본딩된 다이의 평면(또는 표면)에 평행한 평면으로 정의된다. 용어 "수직(vertical)" 은, 앞서 정의된 "수평"에 수직한 방향을 일컫는다. 가령, 위에(above) 밑에(below), 바닥(bottom), 탑(top), 사이드(side) (sidewall 에서의 사이드), 위쪽(higher), 아래쪽(lower), 상부(upper), 위로(over) 및 아래에(under) 와 같은 용어들은 수평면에 대해서 정의된다. 본 명세서에서 사용된 "상에(on)" 라는 용어는, 구성요소들 간의 직접 접촉을 의미한다.
본 명세서에서 사용된 "프로세싱" 이라는 용어는, 설명된 구조를 형성하는데 필요한, 물질 또는 포토레지스트의 증착, 패터닝, 노광, 현상, 식각, 세정, 및/또는 이들 물질 또는 포토레지스트의 제거를 포함한다. 본 명세서에서 사용된 "시스템" 이라는 용어는, 상기 "시스템" 이라는 용어가 사용된 문맥에 따라, 본 발명의 방법 및 장치를 의미 및 지칭한다.
절반쯤 식각된(half-etched) 본드 핑거들 및 본드 와이어들 아래의 매우 작은 리세스들(recesses) 내에 보이드들(voids)이 형성되는 캡슐화 제조단계 동안에 문제점이 발생한다. 이들 보이드들은 많은 문제점들을 야기할 수 있는바, 캡슐(encapsulation)의 결핍은 충분치 못한 열 전도 및 열화된 기계적 안정성을 야기할 수 있기 때문이다.
또한, 이들 리세스들은 매우 작기 때문에, 캡슐(encapsulation)을 리세스 내부로 몰딩하는데는 비교적 오랜 시간이 소요된다. 이러한 문제점을 해결하기 위해서, 본 발명의 발명자들은, 절반쯤 식각된 본드 핑거들 및 본드 와이어들 아래에서 배리어(barrier)가 압력을 증가시키기 위해 이용될 수 있다는 점을 발견하였다.
이와같이 높은 압력은 리세스들을 충진하는데 걸리는 시간을 감소시키며, 리세스들 내의 보이드들을 감소시킨다. 하지만, 상기 증가된 압력은 누설(leakage)과 같은 새로운 문제점을 야기한다.
캡슐(encapsulation)이 배리어를 지나 스며나오며, 중앙 패드(center pad)를 오염시킬 때, 누설이 발생한다. 이 문제를 바로잡기 위해서, 발명자들은 중앙 패드 주변의 벽(wall)이, 증가된 압력에서도 누설을 방지할 수 있을 것이며, 향상된 생산 속도를 가능케 할 거라는 점을 발견하였다.
절반쯤 식각된 본드 핑거들 및 본드 와이어들 아래에서 종래 기술의 리세스들이 보이드들을 보여주고 있지 않으며, 이들 리세스들 내에서의 완전한 캡슐화는 그 고유한 피쳐는 아니라는 점을 유의해야 한다. 보이드 없는 종래 기술의 표현(rendering)들은, 단지 도면에서의 과장(artistic license)때문이라는 점을 해당 기술분야의 당업자들은 능히 인식할 것이다.
도1은 본 발명의 제 1 실시예에 따른 집적회로 패키지 시스템의 저면도를 도시한 도면이다.
도2는 도1의 선 2--2을 따라 집적회로 패키지 시스템의 단면을 도시한 도면이다.
도3은 본 발명의 제 2 실시예에 따른 집적회로 패키지 시스템의 저면도를 도시한 도면이다.
도4는 본 발명의 제 3 실시예에 따른 집적회로 패키지 시스템의 저면도를 도시한 도면이다.
도5는 본 발명의 제 4 실시예에 따른 집적회로 패키지 시스템의 저면도를 도시한 도면이다.
도6은 도5의 선 6--6을 따라 집적회로 패키지 시스템의 단면을 도시한 도면이다.
도7은 본 발명의 제 5 실시예에 따른 집적회로 패키지 시스템의 저면도를 도시한 도면이다.
도8은 본 발명의 제 6 실시예에 따른 집적회로 패키지 시스템의 저면도를 도시한 도면이다.
도9는 본 발명의 제 7 실시예에 따른 집적회로 패키지 시스템의 저면도를 도시한 도면이다.
도10은 중간 배리어 접착 제조단계에서 도9의 선 10--10을 따라 집적회로 패키지 시스템의 단면을 도시한 도면이다.
도11은 다이 부착 제조단계에서 도10의 집적회로 패키지 시스템의 단면을 도시한 것이다.
도12는 와이어 본딩 제조단계에서 도10의 집적회로 패키지 시스템의 단면을 도시한 것이다.
도13은 캡슐화 제조단계에서 도10의 집적회로 패키지 시스템의 단면을 도시한 것이다.
도14는 배리어 분리 제조단계에서 도10의 집적회로 패키지 시스템의 단면을 도시한 것이다.
도15는 솔더 범프 제조단계에서 도10의 집적회로 패키지 시스템의 단면을 도시한 것이다.
도16은 본 발명의 일실시예에 따라 릴리프 노출된 패드를 구비한 집적회로 패키지 시스템을 제조하는 방법에 대한 순서도이다.
이제 도1을 참조하면, 본 발명의 제 1 실시예에 따른 집적회로 패키지 시스템(100)의 저면도가 도시되어 있다. 도시된 집적회로 패키지 시스템(100)은, 에폭시 몰딩 화합물(EMC)과 같은 캡슐(encapsolation)(102)을 갖는다.
도시된 캡슐(102)은, 절반쯤 식각된 본드 핑거들(104) 및 다이 패드(106)을 둘러싸고 있는바, 이는 바닥(bottom)(108) 및 다이 패드 사이드들(109)을 갖는다. 절반쯤 식각된 본드 핑거들(104) 및 다이 패드(106)는, 구리 또는 금, 팔라디움, 및 니켈과 같은 미리-도금된 완성 물질(pre-plated finish material)(PPF)로 형성될 수 있다.
다이 패드(106)의 바닥(108)은, 상기 다이 패드(106)를 부분적으로 식각한 양각(relief)(110)을 갖는다. 상기 양각(110)은, 다이 패드(106)의 바닥(108)이 절반쯤 식각된 부분이다. 양각(110)은, 다이 패드(106)의 바닥(108)에서 중앙 패드(112)를 둘러싼다.
가령, 4변형(quadrilateral) 중앙 패드와 같은, 중앙 패드(112)는 중앙 패드 사이드들(114)을 갖는다. 중앙 패드(112)는 다이 패드(106)와 유사한 방향을 갖는다. 상기 양각(110)은 벽(116)에 의해 둘러싸여 있다.
벽(116)은 양각(110)과 협력하여, 캡슐(encapsulation)(102)이 중앙 패드(112)를 오염시키는 것을 방지한다. 중앙 패드(112) 및 절반쯤 식각된 본드 핑거(104)에는 가령, 솔더 범프와 같은 외부 배선(118)들이 부착되어 있다.
이제 도2를 참조하면, 도1의 2--2 라인을 따라 집적회로 패키지 시스템(100)의 단면이 도시되어 있다. 좀더 상세히 도시된 집적회로 패키지 시스템(100)은, 다이 패드(106) 위에 활성 사이드(204)를 갖는 와이어-본딩된 집적회로 다이(202)와 같은, 집적회로 다이를 갖는다.
다이 패드(106)의 활성 사이드(204)는, 절반쯤 식각된 본드 핑거(104)에 본드 와이어(206)에 의해서 연결된다. 와이어-본딩된 다이(202)는, 다이 부착 접착제(210)에 의해서 다이 패드(106)의 최상부 표면(208)에 부착된다. 도시된 양각(110)은 평면(flat surface)(212)을 갖는다.
도시된 캡슐(102)은 와이어 본딩된 다이(202) 및 본드 와이어(206)를 에워싸고 있다. 중앙 패드(112) 및 절반쯤 식각된 본드 핑거(104) 아래에는 외부 배선(118)이 부착된다.
이제 도3을 참조하면, 본 발명의 제 2 실시예에 따른 집적회로 패키지 시스템(300)의 저면도가 도시되어 있다. 도시된 집적회로 패키지 시스템(300)은, 가령, EMC 와 같은 캡슐(302)을 갖는다.
도시된 캡슐(302)은 절반쯤 식각된 본드 핑거들(304) 및 다이 패드(306)를 둘러싸고 있는바, 이는 바닥(308) 및 사이드들(309)을 포함한다. 절반쯤-식각된 본드 핑거들(304) 및 다이 패드(306)는 구리 또는 금, 팔라디움, 니켈 등과 같은 PPF로 형성될 수 있다.
다이 패드(306)의 바닥(308)은 다이 패드(306)를 부분적으로 식각한 양각(310)을 갖는다. 상기 양각(310)은 다이 패드(306)의 바닥(308)을 절반쯤 식각한 부분이다. 상기 양각(310)은, 다이 패드(306)의 바닥(308)에서 중앙 패드(312)를 둘러싼다.
원형 중앙 패드와 같은 중앙 패드(312)는, 하나의 원형 패드 사이드(314)를 갖는다. 상기 양각(310)은 벽(316)에 의해 둘러싸여 있다. 중앙 패드(312)의 상이한 구조는, 집적회로 패키지 시스템(300)이 마더보드(motherboard), 기판(substrate) 또는 메모리 모듈 상의 특화된 연결부 상에 마운트되는 것을 가능케 한다.
월(316)은 양각(310)과 함께, 캡슐(encapsulation)(302)이 중앙 패드(312)를 오염시키는 것을 방지한다. 중앙 패드(312) 및 절반쯤 식각된 본드 핑거(304)에는 가령, 솔더 범프와 같은 외부 배선(318)들이 부착되어 있다.
*이제 도4를 참조하면, 본 발명의 제 3 실시예에 따른 집적회로 패키지 시스템(400)의 저면도가 도시되어 있다. 도시된 집적회로 패키지 시스템(400)은, 가령, EMC 와 같은 캡슐(402)을 갖는다.
도시된 캡슐(402)은 절반쯤 식각된 본드 핑거들(404) 및 다이 패드(406)를 둘러싸고 있는바, 이는 바닥(408) 및 사이드들(409)을 포함한다. 절반쯤-식각된 본드 핑거들(404) 및 다이 패드(406)는 구리 또는 금, 팔라디움, 니켈 등과 같은 PPF로 형성될 수 있다.
다이 패드(406)의 바닥(408)은 다이 패드(406)를 부분적으로 식각한 양각(410)을 갖는다. 상기 양각(410)은 다이 패드(406)의 바닥(408)을 절반쯤 식각한 부분이다. 상기 양각(410)은, 다이 패드(406)의 바닥(408)에서 중앙 패드(412)를 둘러싼다.
사변형(quadrilateral) 중앙 패드와 같은 중앙 패드(412)는, 중앙 패드 사이드들(414) 및 곡선 코너들(415)을 갖는다. 중앙 패드(412)는 다이 패드(406)와 유사한 방향을 갖는다. 상기 양각(410)은 벽(416)에 의해 둘러싸여 있다.
중앙 패드(412)의 상이한 구조는, 집적회로 패키지 시스템(400)이 마더보드(motherboard), 기판(substrate) 또는 메모리 모듈 상의 특화된 연결부 상에 마운트되는 것을 가능케 한다.
월(416)은 양각(410)과 함께, 캡슐(encapsulation)(402)이 중앙 패드(412)를 오염시키는 것을 방지한다. 중앙 패드(412) 및 절반쯤 식각된 본드 핑거(404)에는 가령, 솔더 범프와 같은 외부 배선(418)들이 부착되어 있다.
이제 도5를 참조하면, 본 발명의 제 4 실시예에 따른 집적회로 패키지 시스템(500)의 저면도가 도시되어 있다. 도시된 집적회로 패키지 시스템(500)은, 가령, EMC 와 같은 캡슐(502)을 갖는다.
도시된 캡슐(502)은 절반쯤 식각된 본드 핑거들(504) 및 다이 패드(506)를 둘러싸고 있는바, 이는 바닥(508) 및 사이드들(509)을 포함한다. 절반쯤-식각된 본드 핑거들(504) 및 다이 패드(506)는 구리 또는 금, 팔라디움, 니켈 등과 같은 PPF로 형성될 수 있다.
다이 패드(506)의 바닥(508)은 다이 패드(506)를 부분적으로 식각한 양각(510)을 갖는다. 상기 양각(510)은 다이 패드(506)의 바닥(508)을 절반쯤 식각한 부분이다. 상기 양각(510)은, 다이 패드(506)의 바닥(508)에서 다수의 중앙 패드들(512)을 둘러싼다.
다수개의 사변형(quadrilateral) 중앙 패드와 같은 다수개의 중앙 패드(512)들은, 중앙 패드 사이드들(514)을 갖는다. 다수개의 중앙 패드(512)는 다이 패드(506)와 유사한 방향을 갖는다. 상기 양각(510)은 벽(516)에 의해 둘러싸여 있다.
다수개의 중앙 패드(512)의 상이한 구조는, 집적회로 패키지 시스템(500)이 마더보드(motherboard), 기판(substrate) 또는 메모리 모듈 상의 특화된 연결부 상에 마운트되는 것을 가능케 한다.
월(516)은 양각(510)과 함께, 캡슐(encapsulation)(502)이 다수개의 중앙 패드들(512)을 뒤덮는 것을 방지한다. 다수개의 중앙 패드들(512) 및 절반쯤 식각된 본드 핑거(504)에는 가령, 솔더 범프와 같은 외부 배선(518)들이 부착되어 있다.
이제 도6을 참조하면, 도5의 라인 6--6을 따라 집적회로 패키지 시스템(500)의 단면이 도시되어 있다. 좀더 상세히 도시된 집적회로 패키지 시스템(500)은, 다이 패드(506) 위에 활성 사이드(604)를 갖는 와이어-본딩된 다이(602)와 같은, 집적회로 다이를 갖는다.
다이 패드(506)의 활성 사이드(604)는, 절반쯤 식각된 본드 핑거(604)에 본드 와이어(606)에 의해서 연결된다. 와이어-본딩된 다이(602)는, 다이 부착 접착제(610)에 의해서 다이 패드(506)의 최상부 표면(608)에 부착된다. 도시된 양각(510)은 평면(612)을 갖는다.
도시된 캡슐(502)은 와이어 본딩된 다이(602) 및 본드 와이어(606)를 에워싸고 있다. 다수의 중앙 패드들(612) 및 절반쯤 식각된 본드 핑거(504) 아래에는 외부 배선(518)이 부착된다.
이제 도7을 참조하면, 본 발명의 제 5 실시예에 따른 집적회로 패키지 시스템(700)의 저면도가 도시되어 있다. 도시된 집적회로 패키지 시스템(700)은, 가령, EMC 와 같은 캡슐(702)을 갖는다.
도시된 캡슐(702)은 절반쯤 식각된 본드 핑거들(704) 및 다이 패드(706)를 둘러싸고 있는바, 이는 바닥(708) 및 사이드들(709)을 포함한다. 절반쯤-식각된 본드 핑거들(704) 및 다이 패드(706)는 구리 또는 금, 팔라디움, 니켈 등과 같은 PPF로 형성될 수 있다.
다이 패드(706)의 바닥(708)은 다이 패드(706)를 부분적으로 식각한 양각(710)을 갖는다. 상기 양각(710)은 다이 패드(706)의 바닥(708)을 절반쯤 식각한 부분이다. 상기 양각(710)은, 다이 패드(706)의 바닥(708)에서 다수의 중앙 패드들(712)을 둘러싼다.
다수개의 원형 중앙 패드와 같은 다수개의 중앙 패드(712)들은, 하나의 중앙 패드 사이드(714)을 갖는다. 상기 양각(710)은 벽(716)에 의해 둘러싸여 있다.
다수개의 중앙 패드(712)의 상이한 구조는, 집적회로 패키지 시스템(700)이 마더보드(motherboard), 기판(substrate) 또는 메모리 모듈 상의 특화된 연결부 상에 마운트되는 것을 가능케 한다.
월(716)은 양각(710)과 함께, 캡슐(encapsulation)(702)이 다수개의 중앙 패드들(712)을 뒤덮는 것을 방지한다. 다수개의 중앙 패드들(712) 및 절반쯤 식각된 본드 핑거(704)에는 가령, 솔더 범프와 같은 외부 배선(718)들이 부착되어 있다.
이제 도8을 참조하면, 본 발명의 제 6 실시예에 따른 집적회로 패키지 시스템(800)의 저면도가 도시되어 있다. 도시된 집적회로 패키지 시스템(800)은, 가령, EMC 와 같은 캡슐(802)을 갖는다.
도시된 캡슐(802)은 절반쯤 식각된 본드 핑거들(804) 및 다이 패드(806)를 둘러싸고 있는바, 이는 바닥(808) 및 사이드들(809)을 포함한다. 절반쯤-식각된 본드 핑거들(804) 및 다이 패드(806)는 구리 또는 금, 팔라디움, 니켈 등과 같은 PPF로 형성될 수 있다.
다이 패드(806)의 바닥(808)은 다이 패드(806)를 부분적으로 식각한 양각(810)을 갖는다. 상기 양각(810)은 다이 패드(806)의 바닥(808)을 절반쯤 식각한 부분이다. 상기 양각(810)은, 다이 패드(806)의 바닥(808)에서 다수개의 중앙 패드들(812)을 둘러싼다.
비슷하지 않게 지향된(dissimilarly oriented) 중앙 패드들과 같은 다수개의 중앙 패드(812)들은, 중앙 패드 사이드들(814)을 갖는다. 다수개의 중앙 패드들(812)은 다이 패드(806)와는 다른 방향을 갖는다. 상기 양각(810)은 벽(816)에 의해 둘러싸여 있다.
다수개의 중앙 패드(812)의 상이한 구조는, 집적회로 패키지 시스템(800)이 마더보드(motherboard), 기판(substrate) 또는 메모리 모듈 상의 특화된 연결부 상에 마운트되는 것을 가능케 한다.
월(816)은 양각(810)과 함께, 캡슐(encapsulation)(802)이 다수개의 중앙 패드들(812)을 뒤덮는 것을 방지한다. 다수개의 중앙 패드들(812) 및 절반쯤 식각된 본드 핑거(804)에는 가령, 솔더 범프와 같은 외부 배선(818)들이 부착되어 있다.
이제 도9를 참조하면, 본 발명의 제 7 실시예에 따른 집적회로 패키지 시스템(900)의 저면도가 도시되어 있다. 도시된 집적회로 패키지 시스템(900)은, 가령, EMC와 같은 캡슐(902)을 갖는다.
도시된 캡슐(902)은 절반쯤 식각된 본드 핑거들(904) 및 다이 패드(906)를 둘러싸고 있는바, 이는 바닥(908) 및 사이드들(909)을 포함한다. 절반쯤-식각된 본드 핑거들(904) 및 다이 패드(906)는 구리 또는 금, 팔라디움, 니켈 등과 같은 PPF로 형성될 수 있다.
다이 패드(906)의 바닥(908)은 다이 패드(906)를 부분적으로 식각한 양각(910)을 갖는다. 상기 양각(910)은 다이 패드(906)의 바닥(908)을 절반쯤 식각한 부분이다. 상기 양각(910)은, 다이 패드(906)의 바닥(908)에서 다수의 중앙 패드들(912)을 둘러싼다.
다수개의 사변형 중앙 패드와 같은 다수개의 중앙 패드(912)들은, 중앙 패드 사이드들(914) 및 곡선 코너들(915)을 갖는다. 다수개의 중앙 패드(912)는 다이 패드(906)와 유사한 방향을 갖는다. 상기 양각(910)은 벽(916)에 의해 둘러싸여 있다.
월(916)은 양각(910)과 함께, 캡슐(encapsulation)(902)이 다수개의 중앙 패드들(912)을 뒤덮는 것을 방지한다. 다수개의 중앙 패드들(912) 및 절반쯤 식각된 본드 핑거(904)에는 가령, 솔더 범프와 같은 외부 배선(918)들이 부착되어 있다.
이제 도10을 참조하면, 중간(intermediate) 배리어 접착 제조단계에서 도9의 라인 10--10을 따른 집적회로 패키지 시스템(900)의 단면이 도시되어 있다. 중간 배리어 접착 제조단계는, 배리어(1002)가 그 아래에 마운트된 다이 패드(906) 및 반쯤 식각된 본딩 핑거(904)를 도시하고 있다. 상기 배리어(1002)는 다이 패드(906)의 바닥(908)과는 접촉하고 있으며, 상기 양각(910)과는 떨어져 있다.
이제 도11을 참조하면, 다이 접착 제조단계에서 도10의 집적회로 패키지 시스템(900)이 도시된다. 상기 다이 접착 제조단계에서는, 다이 패드(906) 위에 활성 사이드(1104)를 구비한 와이어 본딩 다이(1102)와 같은, 집적회로 다이가 도시된다. 상기 와이어-본딩 다이(1102)는, 다이 부착 접착제(1108)에 의해서, 다이 패드(906)의 최상부 표면(1106)에 부착된다.
이제 도12를 참조하면, 와이어 본딩 제조단계에서 도10의 집적회로 패키지 시스템(900)이 도시된다. 와이어 본딩 제조단계에서는, 본드 와이어들(1202)에 의해서, 절반쯤 식각된 본드 핑거들(904)에 연결된 와이어-본딩 다이(1102)가 도시된다.
이제 도13을 참조하면, 캡슐화 제조단계에서 도10의 집적회로 패키지 시스템(900)이 도시된다. 캡슐화 제조단계에서는, 와이어-본딩된 다이(1102) 및 본드 와이어들(1202)을 에워싸고 있는 캡슐(encapsulation)(902)이 도시된다. 배리어(1002)는 상기 양각(910)을 격리(isolating)하고 있다. 이는 상기 캡슐이 다수의 중앙 패드들(912) 및 절반쯤-식각된 본드 핑거들(904)을 오염시키는 것을 방지하며, 공정이 계속해서 수행될 방해받지 않은 표면(unobstructed surface)을 보장한다.
배리어(1002)를 구비함으로써 공정 제어 및 공정 속도를 개선할 수 있다는 점은 예기치 않게 발견되었다. 상기 배리어(1002)는 벽(916)과 협동하여, 플래시(flash)를 방지하거나 또는 캡슐(902)이 다수의 중앙 패드들(912)을 오염시키는 것을 방지한다. 상기 배리어(1002)는 벽(916)과 협력하여, 캡슐이 다수의 중앙 패드들(912)을 오염시키는 것에 대한 염려없이도, 상기 캡슐(902)이 더 큰 압력하에서 더 빠르게 몰딩되는 것을 가능케 한다.
이제 도14를 참조하면, 배리어 분리(detach) 제조단계에서 도10의 집적회로 패키지 시스템(900)이 도시된다. 배리어 분리 제조단계에서는, 다이 패드(906)의 바닥(908)이 노출된다. 상기 캡슐(902)은 다이 패드(906)의 바닥(908)을 오염시키지 않으며, 또는 절반쯤-식각된 본드 핑거(904)의 아래를 오염시키지 않는다.
이제 도15를 참조하면, 솔더 범프 제조단계에서 도10의 집적회로 패키지 시스템(900)이 도시된다. 솔더 범프 제조단계에서는, 다이 패드(906)의 바닥(908) 및 절반쯤-식각된 본드 핑거(904)의 바로 아래에 연결된 외부 배선들(918)이 도시되어 있다.
이제 도16을 참조하면, 집적회로 패키지 시스템(100)을 제조하는 방법(1600)의 순서도가 도시되어 있다. 상기 방법(1600)은, 단계 1602에서, 최상부, 사이드들 및 바닥을 구비한 다이 패드를 제공하는 단계, 상기 바닥은 평면을 구비한 양각(relief)을 가지고, 벽과 중앙 패드를 정의하며; 단계 1604에서, 상기 다이 패드의 상기 바닥 아래에 배리어를 마운트하는 단계와; 단계 1606에서, 상기 다이 패드의 상기 최상부 상에 집적회로 다이를 마운트하는 단계와; 단계 1608에서, 캡슐이 상기 배리어를 따라 흘러 상기 중앙 패드에 도달하는 것을 방지하는 벽을 구비한 상기 다이 패드의 상기 최상부와 사이드들 및 상기 집적회로 다이를 캡슐화하는 단계와; 그리고 단계 1610에서, 상기 중앙 패드 상에 외부 배선을 마운트하는 단계를 포함한다.
따라서, 본 발명에 따른 양각 시스템은, 중요하며, 지금까지 알려지지도 이용가능하지도 않았던 해결책들, 성능들 및 기능적 태양들을 제공한다고 밝혀졌는바, 이들은 생산 비용을 절감하면서도 동시에 생산 속도 및 생산 효율을 개선할 수 있는 것이다. 결과적인 프로세스들 및 구성들은, 직접적이며(straightforward), 비용면에서 효과적이며, 복잡하지 않으며, 응용가능성이 높으며, 효과적인바, 공지된 기술들을 적용함으로서 놀라울 정도로 명백히 구현될 수 있다. 따라서, 이들 프로세스들 및 구성들은 집적회로 디바이스들의 제조에 효율적으로 및 경제적으로 용이하게 적용될 수 있다.
비록, 본 발명은 특정한 최적 실시모드에 관하여 설명되었지만, 앞서 설명된 내용을 참조한다면, 수많은 대체예들, 수정예들 및 변형예들이 가능함은 해당 기술분야의 당업자에게 명백할 것이다. 따라서, 본 발명은 첨부된 청구항들의 범위내에 속하는 이러한 모든 대체예들, 수정예들 및 변형예들을 포괄하도록 의도된다. 본 명세서에서 이제까지 설명된 모든 내용들 또는 첨부된 도면에서 도시된 모든 내용들은, 예시적이며 비제한적인 의미로 해석되어야만 한다.

Claims (10)

  1. 집적회로 패키징 방법(1600)에 있어서,
    최상부(208), 사이드들(109) 및 바닥(108)을 구비한 다이 패드(106)를 제공하는 단계, 상기 바닥(108)은 평면(212)을 구비한 양각(relief)(110)을 가지고, 벽(116)과 중앙 패드(112)를 정의하며;
    상기 다이 패드(106)의 상기 바닥(108) 아래에 배리어(1002)를 마운트하는 단계와;
    상기 다이 패드(106)의 상기 최상부(208) 상에 집적회로 다이(202)를 마운트하는 단계와;
    캡슐(102)이 상기 배리어(1002)를 따라 흘러 상기 중앙 패드(112)에 도달하는 것을 방지하는 벽(116)을 구비한 상기 다이 패드(106)의 상기 최상부(208)와 사이드들(109) 및 상기 집적회로 다이(202)를 캡슐화하는 단계와; 그리고
    상기 중앙 패드(112) 상에 외부 배선(118)을 마운트하는 단계
    를 포함하는 집적회로 패키징 방법.
  2. 제 1 항에 있어서,
    중앙 패드(112)를 구비한 다이 패드(106)를 제공하는 것은,
    사변형 중앙 패드(112)를 제공하는 것을 특징으로 하는 집적회로 패키징 방법.
  3. 제 1 항에 있어서,
    중앙 패드(112)를 구비한 다이 패드(106)를 제공하는 것은,
    원형 중앙 패드(312)를 제공하는 것을 특징으로 하는 집적회로 패키징 방법.
  4. 제 1 항에 있어서,
    중앙 패드(112)를 구비한 다이 패드(106)를 제공하는 것은,
    곡선 코너들(415)을 구비한 중앙 패드(412)를 제공하는 것을 특징으로 하는 집적회로 패키징 방법.
  5. 제 1 항에 있어서,
    중앙 패드(112)를 구비한 다이 패드(106)를 제공하는 것은,
    상기 다이 패드(106)와 다른 방향을 갖는(dissimilar oriented) 중앙 패드(812)를 제공하는 것을 특징으로 하는 집적회로 패키징 방법.
  6. 집적회로 패키지 시스템(100)에 있어서,
    최상부(208), 사이드들(109) 및 바닥(108)을 구비한 다이 패드(106) -상기 바닥(108)은 평면(212)을 구비한 양각(relief)(110)을 가지며, 벽(116)과 중앙 패드(112)를 정의하며- 와;
    상기 다이 패드(106)의 상기 바닥(108) 아래에 마운트된 배리어(1002)와;
    상기 다이 패드(106)의 상기 최상부(208) 상에 마운트된 집적회로 다이(202)와;
    캡슐(102)이 상기 중앙 패드(112)에 도달하는 것을 방지하는 벽(116)을 구비한 상기 다이 패드(106)의 상기 최상부(208)와 사이드들(109) 및 상기 집적회로 다이(202)를 캡슐화하는 캡슐(102)과; 그리고
    상기 중앙 패드(112) 상에 마운트된 외부 배선(118)
    을 포함하는 집적회로 패키지 시스템.
  7. 제 6 항에 있어서,
    상기 중앙 패드(112)는 사변형 중앙 패드(112)인 것을 특징으로 하는 집적회로 패키지 시스템.
  8. 제 6 항에 있어서,
    상기 중앙 패드(112)는 원형 중앙 패드(312)인 것을 특징으로 하는 집적회로 패키지 시스템.
  9. 제 6 항에 있어서,
    상기 중앙 패드(112)는 곡선 코너들(415)을 갖는 것을 특징으로 하는 집적회로 패키지 시스템.
  10. 제 6 항에 있어서,
    상기 중앙 패드(112)는 상기 다이 패드(106)와 다른 방향을 갖는(dissimilar oriented) 중앙 패드(812)인 것을 특징으로 하는 집적회로 패키지 시스템.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8420508B2 (en) * 2010-03-17 2013-04-16 Stats Chippac Ltd. Integrated circuit packaging system with bump contact on package leads and method of manufacture thereof
DE102013211853A1 (de) * 2013-06-21 2014-12-24 Osram Opto Semiconductors Gmbh Optoelektronisches Bauelement und Verfahren zu seiner Herstellung
US11398417B2 (en) * 2018-10-30 2022-07-26 Stmicroelectronics, Inc. Semiconductor package having die pad with cooling fins

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05113380A (ja) 1991-10-21 1993-05-07 Mitsubishi Electric Corp センサ装置
JPH09186550A (ja) 1995-12-27 1997-07-15 Sanyo Electric Co Ltd チップ設置台及びこれを用いたパッケージ及び弾性波フィルタ装置
US6204553B1 (en) * 1999-08-10 2001-03-20 Walsin Advanced Electronics Ltd. Lead frame structure
JP2003017646A (ja) * 2001-06-29 2003-01-17 Matsushita Electric Ind Co Ltd 樹脂封止型半導体装置およびその製造方法
US20030006055A1 (en) * 2001-07-05 2003-01-09 Walsin Advanced Electronics Ltd Semiconductor package for fixed surface mounting
JP4707283B2 (ja) 2001-08-30 2011-06-22 イビデン株式会社 半導体チップ
US6777788B1 (en) * 2002-09-10 2004-08-17 National Semiconductor Corporation Method and structure for applying thick solder layer onto die attach pad
US20050212105A1 (en) 2004-03-23 2005-09-29 Walk Michael J Integrated circuit die and substrate coupling
US7633752B2 (en) 2004-03-29 2009-12-15 Intel Corporation Cooling an integrated circuit die with coolant flow in a microchannel and a thin film thermoelectric cooling device in the microchannel
US7282433B2 (en) 2005-01-10 2007-10-16 Micron Technology, Inc. Interconnect structures with bond-pads and methods of forming bump sites on bond-pads
US7214919B2 (en) 2005-02-08 2007-05-08 Micron Technology, Inc. Microelectronic imaging units and methods of manufacturing microelectronic imaging units
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