CN107611045A - 一种三维芯片封装结构及其封装方法 - Google Patents
一种三维芯片封装结构及其封装方法 Download PDFInfo
- Publication number
- CN107611045A CN107611045A CN201710909208.9A CN201710909208A CN107611045A CN 107611045 A CN107611045 A CN 107611045A CN 201710909208 A CN201710909208 A CN 201710909208A CN 107611045 A CN107611045 A CN 107611045A
- Authority
- CN
- China
- Prior art keywords
- layer
- nude film
- dimensional chip
- encapsulating structure
- silicon intermediary
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 63
- 238000012856 packing Methods 0.000 title claims abstract description 41
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 107
- 239000010703 silicon Substances 0.000 claims abstract description 107
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 106
- 239000000758 substrate Substances 0.000 claims abstract description 87
- 238000004806 packaging method and process Methods 0.000 claims abstract description 44
- 239000004033 plastic Substances 0.000 claims abstract description 33
- 229920003023 plastic Polymers 0.000 claims abstract description 33
- 238000005538 encapsulation Methods 0.000 claims abstract description 13
- 239000010410 layer Substances 0.000 claims description 262
- 229910052751 metal Inorganic materials 0.000 claims description 35
- 239000002184 metal Substances 0.000 claims description 35
- 229910000679 solder Inorganic materials 0.000 claims description 14
- 239000011241 protective layer Substances 0.000 claims description 8
- 238000005520 cutting process Methods 0.000 claims description 4
- 239000011229 interlayer Substances 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 abstract description 11
- 230000008569 process Effects 0.000 abstract description 10
- 230000005540 biological transmission Effects 0.000 abstract description 5
- 238000010276 construction Methods 0.000 abstract description 4
- 235000012431 wafers Nutrition 0.000 description 13
- 239000000463 material Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 8
- 230000004888 barrier function Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 239000002390 adhesive tape Substances 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 229920005989 resin Polymers 0.000 description 4
- 239000011347 resin Substances 0.000 description 4
- 238000007493 shaping process Methods 0.000 description 4
- 238000001721 transfer moulding Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 239000003822 epoxy resin Substances 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 229920000647 polyepoxide Polymers 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 238000004528 spin coating Methods 0.000 description 3
- 229920001187 thermosetting polymer Polymers 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 230000003064 anti-oxidating effect Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000000748 compression moulding Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000003292 glue Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000000465 moulding Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 239000000741 silica gel Substances 0.000 description 2
- 229910002027 silica gel Inorganic materials 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- KXGFMDJXCMQABM-UHFFFAOYSA-N 2-methoxy-6-methylphenol Chemical compound [CH]OC1=CC=CC([CH])=C1O KXGFMDJXCMQABM-UHFFFAOYSA-N 0.000 description 1
- 241000416536 Euproctis pseudoconspersa Species 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 229920000877 Melamine resin Polymers 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229920000297 Rayon Polymers 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229920001807 Urea-formaldehyde Polymers 0.000 description 1
- QCEUXSAXTBNJGO-UHFFFAOYSA-N [Ag].[Sn] Chemical compound [Ag].[Sn] QCEUXSAXTBNJGO-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 239000008393 encapsulating agent Substances 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 150000002148 esters Chemical class 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000000608 laser ablation Methods 0.000 description 1
- 230000002045 lasting effect Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000011068 loading method Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- JDSHMPZPIAZGSV-UHFFFAOYSA-N melamine Chemical compound NC1=NC(N)=NC(N)=N1 JDSHMPZPIAZGSV-UHFFFAOYSA-N 0.000 description 1
- 239000005011 phenolic resin Substances 0.000 description 1
- 229920001568 phenolic resin Polymers 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000011946 reduction process Methods 0.000 description 1
- 238000010992 reflux Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000007711 solidification Methods 0.000 description 1
- 230000008023 solidification Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 210000005239 tubule Anatomy 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
本发明提供一种三维芯片封装结构及其封装方法,所述封装结构采用封装基板、穿孔硅中介层、裸片堆叠的封装形式,并采用塑封层实现裸片的保护,其中,裸片与穿孔硅中介层可通过导电凸块及重新布线层连接。该封装结构具有结构简单、更高I/O密度、更快传输效率的优点。所述封装方法首先在承载基板上粘附穿孔硅中介层,然后将裸片正面朝下装设于穿孔硅中介层上,并于粘附层上形成覆盖所述裸片及所述穿孔硅中介层的塑封层,接着去除承载基板及粘附层,得到包括穿孔硅中介层、裸片及塑封层的三维芯片模块,最后提供一封装基板,将三维芯片模块具有穿孔硅中介层的一面装设于封装基板上。该封装方法工艺复杂度较低,有利于降低生产成本并提高封装良率。
Description
技术领域
本发明属于半导体封装领域,涉及一种三维芯片封装结构的封装方法。
背景技术
半导体工业通过持续减小最小特征尺寸来继续提高各种各样电子元件的整合密度,使得在给定的面积下可以集成更多的电子元件。目前,最先进的封装解决方案包括晶圆级芯片尺寸封装(Wafer level chip-scale package)、扇出型晶圆级封装(Fan-out waferlevel package)倒装芯片(Flip chip)以及堆叠型封装(Package on Package,POP)等等。
传统的扇出型晶圆级封装(Fan-out wafer level packaging,FOWLP)一般包括如下几个步骤:首先从晶圆切下单个微芯片,并采用标准拾放设备将芯片正面朝下粘贴到载体的粘胶层上;然后形成塑封层,将芯片嵌入塑封层内;在塑封层固化后,去除载体及粘胶层,然后进行再分布引线层工艺及植球回流工艺,最后进行切割和测试。再分布引线层(Redistribution Layers,RDL)是倒装芯片组件中芯片与封装之间的接口界面。再分布引线层是一个额外的金属层,由核心金属顶部走线组成,用于将裸片的I/O焊盘向外绑定到诸如凸点焊盘等其它位置。凸点通常以栅格图案布置,每个凸点都浇铸有两个焊盘(一个在顶部,一个在底部),它们分别连接再分布引线层和封装基板。传统的扇出型晶圆级封装容易导致芯片与RDL层之间发生偏移,导致良率较低。
堆叠型封装(Package on Package,PoP)可以使单个封装体内纵向堆叠多个芯片,将纵向分离的逻辑和存储球栅阵列结合,层叠的各封装体之间通过标准接口来传输信号,从而实现元件密度的倍增,使单个封装体实现更多的功能,广泛应用于手机、个人数字助理(PDA)、数码相机等领域。
先进封装中,硅通孔技术(Through-silicon via,TSV)有着重大影响,其是穿透基片(特别是硅基片)的垂直电连接技术。TSV几乎可以代替所有封装中的引线键合(Wire-Bonding)的地方,提高所有种类芯片封装的电气性能,包括提高集成度,缩小芯片尺寸,特别是在***集封装(System-in-Packaging,SiP),圆片级封装(Wafer-Level Packaging–WLP)以及三维垂直叠层封装(3D Packaging)这些先进封装之中。TSV的制造包括了通孔的制造,绝缘层的沉积,通孔的填充以及后续的化学机械平整化(CMP)和再布线(RDL)等工艺。传统的堆叠型封装与TSV工艺相关,需要一系列复杂的制造工艺,导致较高的生产成本和较低的良率。
因此,如何提供一种新的三维芯片封装结构及其封装方法,以提高I/O密度,降低生产成本,提高良率,成为本领域技术人员亟待解决的一个重要技术问题。
发明内容
鉴于以上所述现有技术的缺点,本发明的目的在于提供一种三维芯片封装结构及其封装方法,用于解决现有技术中的封装结构I/O密度低、封装方法复杂的问题。
为实现上述目的及其他相关目的,本发明提供一种三维芯片封装结构的封装方法,包括以下步骤:
提供一承载基板;
于所述承载基板上形成粘附层;
于所述粘附层上粘附穿孔硅中介层,所述穿孔硅中介层包括绝缘基板及多个上下贯穿所述绝缘基板的导电柱;
提供至少一个裸片,将所述裸片正面朝下装设于所述穿孔硅中介层上;
于所述粘附层上形成覆盖所述裸片及所述穿孔硅中介层的塑封层;
去除所述承载基板及粘附层,得到包括所述穿孔硅中介层、所述裸片及所述塑封层的三维芯片模块;
提供一封装基板,将所述三维芯片模块具有所述穿孔硅中介层的一面装设于所述封装基板上。
可选地,所述三维芯片模块与所述封装基板之间具有间隙;将所述三维芯片模块装设于所述封装基板上之后,还包括于所述间隙中形成保护层的步骤。
可选地,于所述粘附层上粘附所述穿孔硅中介层之后,还包括于所述穿孔硅中介层上形成重新布线层的步骤,以使所述裸片通过所述重新布线层与所述穿孔硅中介层电性连接。
可选地,所述重新布线层包括至少一层图形化的介质层及至少一层图形化的金属布线层。
可选地,所述裸片的正面带有导电凸块,所述裸片通过所述导电凸块与所述重新布线层电性连接。
可选地,于所述穿孔硅中介层上形成重新布线层之后,还包括于所述重新布线层上形成凸块结构的步骤,以使所述裸片通过所述凸块结构与所述重新布线层电性连接。
可选地,所述凸块结构包括金属柱及连接于所述导电柱上方的焊料凸点,或者所述凸块结构仅包括焊料凸点。
可选地,所述导电柱面向所述粘附层的一面连接有导电凸点,于所述粘附层上粘附穿孔硅中介层时,所述导电凸点嵌入所述粘附层中。
可选地,通过切割穿孔硅中介晶圆得到所述穿孔硅中介层。
本发明还提供一种三维芯片封装结构,包括封装基板及电性连接于所述封装基板上方的三维芯片模块,其中,所述三维芯片模块包括:
穿孔硅中介层,包括绝缘基板及多个上下贯穿所述绝缘基板的导电柱,所述导电柱与所述封装基板电性连接;
至少一个裸片,所述裸片正面朝下装设于所述穿孔硅中介层上;
塑封层,覆盖所述裸片及所述穿孔硅中介层。
可选地,所述三维芯片模块与所述封装基板之间具有间隙,所述间隙中形成有保护层。
可选地,所述裸片与所述穿孔硅中介层之间形成有重新布线层,以使所述裸片通过所述重新布线层与所述穿孔硅中介层电性连接。
可选地,所述重新布线层包括至少一层图形化的介质层及至少一层图形化的金属布线层。
可选地,所述裸片的正面带有导电凸块,所述裸片通过所述导电凸块与所述重新布线层电性连接。
可选地,所述重新布线层上设置有凸块结构,以使所述裸片通过所述凸块结构与所述重新布线层电性连接;所述凸块结构包括金属柱及连接于所述金属柱上方的焊料凸点,或者所述凸块结构仅包括焊料凸点。
可选地,所述导电柱通过导电凸点与所述封装基板电性连接。
如上所述,本发明的三维芯片封装结构及其封装方法,具有以下有益效果:本发明的三维芯片封装结构采用封装基板、TSI穿孔硅中介层、裸片堆叠的封装形式,并采用塑封层实现裸片的保护,其中,裸片与TSI穿孔硅中介层可通过导电凸块及重新布线层连接。本发明的三维芯片封装结构具有结构简单、更高I/O密度、更快传输效率的优点。本发明的三维芯片封装结构的封装方法首先在承载基板上粘附TSI穿孔硅中介层,然后将裸片正面朝下装设于所述穿孔硅中介层上,并于所述粘附层上形成覆盖所述裸片及所述穿孔硅中介层的塑封层,接着去除所述承载基板及粘附层,得到包括所述穿孔硅中介层、所述裸片及所述塑封层的三维芯片模块,最后提供一封装基板,将所述三维芯片模块具有所述穿孔硅中介层的一面装设于所述封装基板上。本发明的三维芯片封装结构的封装方法工艺复杂度较低,有利于降低生产成本并提高封装良率。
附图说明
图1显示为本发明的三维芯片封装结构的封装方法的工艺流程图。
图2显示为本发明的三维芯片封装结构的封装方法提供一承载基板的示意图。
图3显示为本发明的三维芯片封装结构的封装方法于所述承载基板上形成粘附层的示意图。
图4显示为本发明的三维芯片封装结构的封装方法于所述粘附层上粘附穿孔硅中介层的示意图。
图5显示为本发明的三维芯片封装结构的封装方法通过切割穿孔硅中介晶圆得到所述穿孔硅中介层的示意图。
图6显示为本发明的三维芯片封装结构的封装方法提供至少一个裸片,将所述裸片正面朝下装设于所述穿孔硅中介层上的示意图。
图7显示为本发明的三维芯片封装结构的封装方法于所述粘附层上形成覆盖所述裸片及所述穿孔硅中介层的塑封层的示意图。
图8显示为本发明的三维芯片封装结构的封装方法去除所述承载基板及粘附层,得到包括所述穿孔硅中介层、所述裸片及所述塑封层的三维芯片模块的示意图。
图9显示为本发明的三维芯片封装结构的封装方法提供一封装基板,将所述三维芯片模块具有所述穿孔硅中介层的一面装设于所述封装基板上的示意图。
图10显示为本发明的三维芯片封装结构的封装方法于所述三维芯片模块与所述封装基板之间的间隙中形成保护层的示意图。
元件标号说明
S1~S7 步骤
1 承载基板
2 粘附层
3 穿孔硅中介层
301 绝缘基板
302 导电柱
303 导电凸点
4 穿孔硅中介晶圆
5 裸片
6 导电凸块
7 塑封层
8 封装基板
9 焊球
10 保护层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式,本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用,本说明书中的各项细节也可以基于不同观点与应用,在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图10。需要说明的是,本实施例中所提供的图示仅以示意方式说明本发明的基本构想,遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制,其实际实施时各组件的型态、数量及比例可为一种随意的改变,且其组件布局型态也可能更为复杂。
实施例一
本发明提供一种三维芯片封装结构的封装方法,请参阅图1,显示为该封装方法的工艺流程图,包括以下步骤:
如图2所示,执行步骤S1:提供一承载基板1。
具体的,所述承载基板1可以为后续制作粘附层2及粘附穿孔硅中介层3提供刚性的结构或基体,其材料可选自金属、半导体(例如Si)、聚合物或玻璃中的至少一种。作为示例,所述载体1选用玻璃。
如图3所示,执行步骤S2:于所述承载基板1上形成粘附层2。
具体的,所述粘附层2在后续工艺中作为穿孔硅中介层3与承载基板1之间的分离层,其最好选用具有光洁表面的粘合材料制成,其必须与穿孔硅中介层3具有一定的结合力,以保证穿孔硅中介层3在后续工艺中不会产生移动等情况,另外,其与承载基板1亦具有较强的结合力,一般来说,其与承载基板1的结合力需要大于与穿孔硅中介层的结合力。所述粘附层2可以为单层或多层结构,图3中所示为双层结构的情形。作为示例,所述粘附层2的材料选自双面均具有粘性的胶带或通过旋涂工艺制作的粘合胶等。所述胶带优选采用UV胶带,其在UV光照射后很容易被撕离。
如图4所示,执行步骤S3:于所述粘附层2上粘附穿孔硅中介层3(Through SiliconInterposer,简称TSI),所述穿孔硅中介层3包括绝缘基板301及多个上下贯穿所述绝缘基板的导电柱302。
具体的,如图5所示,可通过切割穿孔硅中介晶圆4得到所述穿孔硅中介层3。
作为示例,所述导电柱302面向所述粘附层2的一面连接有导电凸点303,于所述粘附层2上粘附所述穿孔硅中介层3时,所述导电凸点303嵌入所述粘附层2中。
如图6所示,执行步骤S4:提供至少一个裸片5(Die),将所述裸片5正面朝下装设于所述穿孔硅中介层3上。此处,所述裸片5的正面指的是所述裸片5形成有器件以及电极引出的一面。
具体的,所述裸片5的类型和数量可以多样化。例如,所述裸片5包括但不限于存储器件、显示器件、输入组件、分立元件、电源、稳压器等器件。所述裸片5的数量可以为一个或多个,直至一个所述穿孔硅中介层3所能承载的裸片5数量。
作为示例,在上述步骤S3于所述粘附层2上粘附所述穿孔硅中介层3之后,还包括于所述穿孔硅中介层3上形成重新布线层(Redistribution layer,简称RDL)(未图示)的步骤,以使所述裸片5通过所述重新布线层与所述穿孔硅中介层3电性连接。
作为示例,制作所述重新布线层为交替进行如下步骤:采用化学气相沉积工艺或物理气相沉积工艺于所述穿孔硅中介层3上形成介质层,并对所述介质层进行刻蚀形成图形化的介质层;采用物理气相沉积工艺、化学气相沉积工艺、蒸镀工艺、溅射工艺、电镀工艺或化学镀工艺于图形化的介质层表面形成金属层,并对所述金属层进行刻蚀形成图形化的金属布线层,所述金属布线层与穿过图形化的介质层,以与所述穿孔硅中介层3电性相连。所述介质层的材料包括环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃,含氟玻璃中的一种或两种以上组合,所述金属布线层的材料包括铜、铝、镍、金、银、钛中的一种或两种以上组合。
具体的,所述重新布线层包括至少一层图形化的介质层及至少一层图形化的金属布线层。也就是说,所述重新布线层可以包括依次层叠的多个介质层以及多个金属布线层,依据连线需求,通过对各介质层进行图形化或者制作通孔实现各层金属布线层之间的互连,以实现不同功能的连线需求。
具体的,所述裸片5可以是正面带有导电凸块6的裸片(Bumped Die),所述裸片通过所述导电凸块与所述重新布线层电性连接。
作为示例,通过迹线上接合(bond-on-trace,简称BOT)方法将带凸块裸片(Bumpeddie)粘接在重新布线层上。所述导电凸块的材质可以包括但不限于铜(Cooper)、镍(Nickel)、锡银(Tin-Silver)。
在另一实施例中,于所述穿孔硅中介层3上形成重新布线层之后,还包括于所述重新布线层上形成凸块结构的步骤,以使所述裸片5通过所述凸块结构与所述重新布线层电性连接。
作为示例,所述凸块结构的制备方法包括步骤:a)采用电镀法于所述重新布线层顶部露出的金属布线层表面形成铜柱;b)采用电镀法于所述铜柱表面形成金属阻挡层(也可不制作金属阻挡层);c)采用电镀法于所述金属阻挡层表面形成焊料金属,并采用高温回流工艺于所述金属阻挡层表面形成焊料凸点。进一步地,所述金属阻挡层包括镍层,所述焊料凸点的材料包括铅、锡及银中的一种或包含上述任意一种焊料金属的合金。
在其它实施例中,所述凸块结构也可以仅包括焊料凸点,例如,所述凸块结构为锡球,直接制作于所述重新布线层顶部露出的金属布线层表面。
如图7所示,执行步骤S5,于所述粘附层2上形成覆盖所述裸片5及所述穿孔硅中介层3的塑封层7。
具体的,所述塑封层7用于保护所述裸片5及所述穿孔硅中介层3,使得封装结构不容易裂开。作为示例,所述塑封层7选用热固性材料,例如硅胶、环氧树脂、聚酰亚胺中的一种等常用塑封材料。形成所述塑封层7的方法可选自但不限于压缩成形(compressivemolding)、印刷(paste printing)、转送成形(transfer molding)、液体密封成形(liquidencapsulant molding)、真空压合(vacuum lamination)、旋涂(spin coating)等方法中的任意一种。
例如,转送成形(transfer molding)是塑料的成形方法之一,它是将闭合后的金属模型加热,从细管浇口压入熔融状树脂使之硬化成形的方法,较压缩成形的成形精度高,并可生成非常复杂形状的成形品。而且在一处装入树脂进行一次操作可以同时在连通的金属模中取得数个成形品。这一成形方法主要用于酚醛树脂、尿素树脂、密胺、环氧树脂与聚酯等热固性树脂的成形,所以也称之为热固性树脂的注压成形。
如图8所示,执行步骤S6:去除所述承载基板1及粘附层2,得到包括所述穿孔硅中介层3、所述裸片5及所述塑封层7的三维芯片模块。
具体的,分离所述粘附层2与穿孔硅中介层3、塑封层7的方法选自但不限于化学腐蚀、机械剥离、机械研磨、热烘烤、紫外光照射、激光烧蚀、化学机械抛光、及湿法剥离中的至少一种。例如,若所述粘附层2采用UV胶带,则可首先采用紫外光照射使所述UV胶带粘性降低,然后通过撕离的方式使所述承载基板1及所述粘附层2脱离所述穿孔硅中介层3及塑封层7,相对于减薄工艺,如研磨、腐蚀等来说,这种分离方法更为简单,易于操作,可以大大降低工艺成本。
如图9所示,执行步骤S7:提供一封装基板8,将所述三维芯片模块具有所述穿孔硅中介层3的一面装设于所述封装基板8上。
具体的,所述封装基板8包括但不限于PCB板,其中设有导电互连结构,背面设有引出导电互连结构的焊球9。
具体的,将所述三维芯片模块装设于所述封装基板8上之后,所述三维芯片模块与所述封装基板8之间具有间隙;本发明的三维芯片封装结构的封装方法中,将所述三维芯片模块装设于所述封装基板8上之后,还包括于所述间隙中形成保护层10的步骤(如图10所示)。所述保护层10可采用聚合物材料,其围绕所述导电凸点303,一方面可增加所述导电凸点303与所述封装基板8之间的结合强度,防止其晃动或掉落,另一方面可以对其进行保护,防止氧化及水汽等对导电凸点303及下方的封装基板8的影响。
至此,完成了三维芯片封装结构的封装。本发明的三维芯片封装结构的封装方法首先在承载基板上粘附TSI穿孔硅中介层,然后将裸片正面朝下装设于所述穿孔硅中介层上,并于所述粘附层上形成覆盖所述裸片及所述穿孔硅中介层的塑封层,接着去除所述承载基板及粘附层,得到包括所述穿孔硅中介层、所述裸片及所述塑封层的三维芯片模块,最后提供一封装基板,将所述三维芯片模块具有所述穿孔硅中介层的一面装设于所述封装基板上。本发明的三维芯片封装结构的封装方法工艺复杂度较低,有利于降低生产成本并提高封装良率。
实施例二
本发明还提供一种三维芯片封装结构,如图10所示,显示为该三维芯片封装结构的结构示意图,包括封装基板8及电性连接于所述封装基板8上方的三维芯片模块,其中,所述三维芯片模块包括:
穿孔硅中介层3,包括绝缘基板301及多个上下贯穿所述绝缘基板301的导电柱302,所述导电柱302与所述封装基板8电性连接;
至少一个裸片5,所述裸片5正面朝下装设于所述穿孔硅中介层3上;
塑封层7,覆盖所述裸片5及所述穿孔硅中介层3。
作为示例,所述封装基板8包括但不限于PCB板,其中设有导电互连结构,背面设有引出导电互连结构的焊球9。
作为示例,所述三维芯片模块与所述封装基板8之间具有间隙,所述间隙中形成有保护层10。所述保护层10可采用聚合物材料,其围绕所述导电凸点303,一方面可增加所述导电凸点303与所述封装基板8之间的结合强度,防止其晃动或掉落,另一方面可以对其进行保护,防止氧化及水汽等对导电凸点303及下方的封装基板8的影响
需要指出的是,所述裸片5的正面指的是所述裸片5形成有器件以及电极引出的一面。作为示例,所述裸片5与所述穿孔硅中介层3之间形成有重新布线层,以使所述裸片通5过所述重新布线层与所述穿孔硅中介层3电性连接。所述重新布线层可包括至少一层图形化的介质层及至少一层图形化的金属布线层。例如,所述重新布线层可以包括依次层叠的多个介质层以及多个金属布线层,依据连线需求,通过对各介质层进行图形化或者制作通孔实现各层金属布线层之间的互连,以实现不同功能的连线需求。
作为示例,所述裸片5的类型和数量可以多样化。例如,所述裸片5包括但不限于存储器件、显示器件、输入组件、分立元件、电源、稳压器等器件。所述裸片5的数量可以为一个或多个,直至一个所述穿孔硅中介层3所能承载的裸片5数量。
作为示例,所述裸片5可以是正面带有导电凸块6的裸片(Bumped Die),所述裸片通过所述导电凸块6与所述重新布线层电性连接。
作为示例,所述重新布线层上设置有凸块结构(未图示),以使所述裸片5通过所述凸块结构与所述重新布线层电性连接。所述凸块结构包括金属柱及连接于所述金属柱上方的焊料凸点,或者所述凸块结构仅包括焊料凸点。
作为示例,所述导电柱302通过导电凸点303与所述封装基板电性连接。
本发明的三维芯片封装结构采用封装基板、TSI穿孔硅中介层、裸片堆叠的封装形式,并采用塑封层实现裸片的保护,其中,裸片与TSI穿孔硅中介层可通过导电凸块及重新布线层连接。本发明的三维芯片封装结构具有结构简单、更高I/O密度、更快传输效率的优点。
综上所述,本发明的三维芯片封装结构的封装方法首先在承载基板上粘附TSI穿孔硅中介层,然后将裸片正面朝下装设于所述穿孔硅中介层上,并于所述粘附层上形成覆盖所述裸片及所述穿孔硅中介层的塑封层,接着去除所述承载基板及粘附层,得到包括所述穿孔硅中介层、所述裸片及所述塑封层的三维芯片模块,最后提供一封装基板,将所述三维芯片模块具有所述穿孔硅中介层的一面装设于所述封装基板上。本发明的三维芯片封装结构的封装方法工艺复杂度较低,有利于降低生产成本并提高封装良率。本发明的三维芯片封装结构采用封装基板、TSI穿孔硅中介层、裸片堆叠的封装形式,并采用塑封层实现裸片的保护,其中,裸片与TSI穿孔硅中介层可通过导电凸块及重新布线层连接。本发明的三维芯片封装结构具有结构简单、更高I/O密度、更快传输效率的优点。所以,本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效,而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下,对上述实施例进行修饰或改变。因此,举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变,仍应由本发明的权利要求所涵盖。
Claims (16)
1.一种三维芯片封装结构的封装方法,其特征在于,包括以下步骤:
提供一承载基板;
于所述承载基板上形成粘附层;
于所述粘附层上粘附穿孔硅中介层,所述穿孔硅中介层包括绝缘基板及多个上下贯穿所述绝缘基板的导电柱;
提供至少一个裸片,将所述裸片正面朝下装设于所述穿孔硅中介层上;
于所述粘附层上形成覆盖所述裸片及所述穿孔硅中介层的塑封层;
去除所述承载基板及粘附层,得到包括所述穿孔硅中介层、所述裸片及所述塑封层的三维芯片模块;
提供一封装基板,将所述三维芯片模块具有所述穿孔硅中介层的一面装设于所述封装基板上。
2.根据权利要求1所述的三维芯片封装结构的封装方法,其特征在于:所述三维芯片模块与所述封装基板之间具有间隙;将所述三维芯片模块装设于所述封装基板上之后,还包括于所述间隙中形成保护层的步骤。
3.根据权利要求1所述的三维芯片封装结构的封装方法,其特征在于:于所述粘附层上粘附所述穿孔硅中介层之后,还包括于所述穿孔硅中介层上形成重新布线层的步骤,以使所述裸片通过所述重新布线层与所述穿孔硅中介层电性连接。
4.根据权利要求3所述的三维芯片封装结构的封装方法,其特征在于:所述重新布线层包括至少一层图形化的介质层及至少一层图形化的金属布线层。
5.根据权利要求3所述的三维芯片封装结构的封装方法,其特征在于:所述裸片的正面带有导电凸块,所述裸片通过所述导电凸块与所述重新布线层电性连接。
6.根据权利要求3所述的三维芯片封装结构的封装方法,其特征在于:于所述穿孔硅中介层上形成重新布线层之后,还包括于所述重新布线层上形成凸块结构的步骤,以使所述裸片通过所述凸块结构与所述重新布线层电性连接。
7.根据权利要求6所述的三维芯片封装结构的封装方法,其特征在于:所述凸块结构包括金属柱及连接于所述导电柱上方的焊料凸点,或者所述凸块结构仅包括焊料凸点。
8.根据权利要求1所述的三维芯片封装结构的封装方法,其特征在于:所述导电柱面向所述粘附层的一面连接有导电凸点,于所述粘附层上粘附穿孔硅中介层时,所述导电凸点嵌入所述粘附层中。
9.根据权利要求1所述的三维芯片封装结构的封装方法,其特征在于:通过切割穿孔硅中介晶圆得到所述穿孔硅中介层。
10.一种三维芯片封装结构,包括封装基板及电性连接于所述封装基板上方的三维芯片模块,其特征在于,所述三维芯片模块包括:
穿孔硅中介层,包括绝缘基板及多个上下贯穿所述绝缘基板的导电柱,所述导电柱与所述封装基板电性连接;
至少一个裸片,所述裸片正面朝下装设于所述穿孔硅中介层上;
塑封层,覆盖所述裸片及所述穿孔硅中介层。
11.根据权利要求10所述的三维芯片封装结构,其特征在于:所述三维芯片模块与所述封装基板之间具有间隙,所述间隙中形成有保护层。
12.根据权利要求10所述的三维芯片封装结构,其特征在于:所述裸片与所述穿孔硅中介层之间形成有重新布线层,以使所述裸片通过所述重新布线层与所述穿孔硅中介层电性连接。
13.根据权利要求12所述的三维芯片封装结构,其特征在于:所述重新布线层包括至少一层图形化的介质层及至少一层图形化的金属布线层。
14.根据权利要求12所述的三维芯片封装结构,其特征在于:所述裸片的正面带有导电凸块,所述裸片通过所述导电凸块与所述重新布线层电性连接。
15.根据权利要求12所述的三维芯片封装结构,其特征在于:所述重新布线层上设置有凸块结构,以使所述裸片通过所述凸块结构与所述重新布线层电性连接;所述凸块结构包括金属柱及连接于所述金属柱上方的焊料凸点,或者所述凸块结构仅包括焊料凸点。
16.根据权利要求1所述的三维芯片封装结构,其特征在于:所述导电柱通过导电凸点与所述封装基板电性连接。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201710909208.9A CN107611045A (zh) | 2017-09-29 | 2017-09-29 | 一种三维芯片封装结构及其封装方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201710909208.9A CN107611045A (zh) | 2017-09-29 | 2017-09-29 | 一种三维芯片封装结构及其封装方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN107611045A true CN107611045A (zh) | 2018-01-19 |
Family
ID=61067140
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201710909208.9A Pending CN107611045A (zh) | 2017-09-29 | 2017-09-29 | 一种三维芯片封装结构及其封装方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN107611045A (zh) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111952203A (zh) * | 2020-08-25 | 2020-11-17 | 山东砚鼎电子科技有限公司 | 一种指纹识别封装及其形成方法 |
WO2024045731A1 (zh) * | 2022-09-02 | 2024-03-07 | 盛合晶微半导体(江阴)有限公司 | 一种三维封装结构及其制备方法 |
WO2024093965A1 (zh) * | 2022-10-31 | 2024-05-10 | 上海嘉楠捷思信息技术有限公司 | 芯片及其制造、封装方法 |
WO2024120410A1 (en) * | 2022-12-06 | 2024-06-13 | Tongfu Microelectronics Co., Ltd. | Chip packaging method and chip packaging structure |
Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20110210444A1 (en) * | 2010-02-26 | 2011-09-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3D Semiconductor Package Using An Interposer |
CN102244012A (zh) * | 2010-05-13 | 2011-11-16 | 新科金朋有限公司 | 半导体器件及其制造方法 |
US20110285014A1 (en) * | 2010-05-20 | 2011-11-24 | Advanced Semiconductor Engineering, Inc. | Packaging structure and package process |
CN102446883A (zh) * | 2011-12-12 | 2012-05-09 | 清华大学 | 一种通用封装基板、封装结构和封装方法 |
US20140127838A1 (en) * | 2012-11-05 | 2014-05-08 | Siliconware Precision Industries Co., Ltd. | Method of testing a semiconductor package |
US20140134804A1 (en) * | 2012-11-15 | 2014-05-15 | Michael G. Kelly | Method And System For A Semiconductor For Device Package With A Die-To-Packaging Substrate First Bond |
JP2014203868A (ja) * | 2013-04-02 | 2014-10-27 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体装置及び半導体装置の製造方法 |
US8987050B1 (en) * | 2012-03-29 | 2015-03-24 | Amkor Technology, Inc. | Method and system for backside dielectric patterning for wafer warpage and stress control |
CN105140197A (zh) * | 2015-07-14 | 2015-12-09 | 华进半导体封装先导技术研发中心有限公司 | 一种含TSV的Fan-out的封装结构及其封装方法 |
CN105428331A (zh) * | 2015-12-22 | 2016-03-23 | 成都锐华光电技术有限责任公司 | 一种基于载体的扇出2.5d/3d封装结构 |
US20160233111A1 (en) * | 2015-02-06 | 2016-08-11 | Tera Probe, Inc. | Semiconductor device and method of manufacturing the same |
US20170186679A1 (en) * | 2012-11-15 | 2017-06-29 | Amkor Technology, Inc. | Semiconductor Device Package and Manufacturing Method Thereof |
-
2017
- 2017-09-29 CN CN201710909208.9A patent/CN107611045A/zh active Pending
Patent Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20110210444A1 (en) * | 2010-02-26 | 2011-09-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3D Semiconductor Package Using An Interposer |
CN102244012A (zh) * | 2010-05-13 | 2011-11-16 | 新科金朋有限公司 | 半导体器件及其制造方法 |
US20110285014A1 (en) * | 2010-05-20 | 2011-11-24 | Advanced Semiconductor Engineering, Inc. | Packaging structure and package process |
CN102446883A (zh) * | 2011-12-12 | 2012-05-09 | 清华大学 | 一种通用封装基板、封装结构和封装方法 |
US8987050B1 (en) * | 2012-03-29 | 2015-03-24 | Amkor Technology, Inc. | Method and system for backside dielectric patterning for wafer warpage and stress control |
US20140127838A1 (en) * | 2012-11-05 | 2014-05-08 | Siliconware Precision Industries Co., Ltd. | Method of testing a semiconductor package |
US20140134804A1 (en) * | 2012-11-15 | 2014-05-15 | Michael G. Kelly | Method And System For A Semiconductor For Device Package With A Die-To-Packaging Substrate First Bond |
US20170186679A1 (en) * | 2012-11-15 | 2017-06-29 | Amkor Technology, Inc. | Semiconductor Device Package and Manufacturing Method Thereof |
JP2014203868A (ja) * | 2013-04-02 | 2014-10-27 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体装置及び半導体装置の製造方法 |
US20160233111A1 (en) * | 2015-02-06 | 2016-08-11 | Tera Probe, Inc. | Semiconductor device and method of manufacturing the same |
CN105140197A (zh) * | 2015-07-14 | 2015-12-09 | 华进半导体封装先导技术研发中心有限公司 | 一种含TSV的Fan-out的封装结构及其封装方法 |
CN105428331A (zh) * | 2015-12-22 | 2016-03-23 | 成都锐华光电技术有限责任公司 | 一种基于载体的扇出2.5d/3d封装结构 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111952203A (zh) * | 2020-08-25 | 2020-11-17 | 山东砚鼎电子科技有限公司 | 一种指纹识别封装及其形成方法 |
WO2024045731A1 (zh) * | 2022-09-02 | 2024-03-07 | 盛合晶微半导体(江阴)有限公司 | 一种三维封装结构及其制备方法 |
WO2024093965A1 (zh) * | 2022-10-31 | 2024-05-10 | 上海嘉楠捷思信息技术有限公司 | 芯片及其制造、封装方法 |
WO2024120410A1 (en) * | 2022-12-06 | 2024-06-13 | Tongfu Microelectronics Co., Ltd. | Chip packaging method and chip packaging structure |
WO2024120411A1 (en) * | 2022-12-06 | 2024-06-13 | Tongfu Microelectronics Co., Ltd. | Fan-out chip packaging method |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN105225965B (zh) | 一种扇出型封装结构及其制作方法 | |
CN105140213B (zh) | 一种芯片封装结构及封装方法 | |
CN105070671B (zh) | 一种芯片封装方法 | |
CN105118823A (zh) | 一种堆叠型芯片封装结构及封装方法 | |
CN107533985A (zh) | 包括第一级裸片、背对背堆叠的第二级裸片和第三级裸片以及对应的第一再分配层、第二再分配层和第三再分配层的竖直堆叠***级封装及其制造方法 | |
WO2017124670A1 (zh) | 一种扇出型芯片的封装方法及封装结构 | |
CN105374693A (zh) | 半导体封装件及其形成方法 | |
CN205039151U (zh) | 一种堆叠型芯片封装结构 | |
CN107706521A (zh) | 扇出型天线封装结构及其制备方法 | |
CN107507821A (zh) | 集成图像传感器芯片及逻辑芯片的封装结构及封装方法 | |
CN105489516A (zh) | 一种扇出型芯片的封装方法及封装结构 | |
CN107611045A (zh) | 一种三维芯片封装结构及其封装方法 | |
CN107301983A (zh) | 扇出型封装结构及其制备方法 | |
CN107195551A (zh) | 扇出型叠层封装结构及其制备方法 | |
CN107452702A (zh) | 半导体芯片的封装结构及封装方法 | |
CN107611101A (zh) | 一种水冷型扇出封装结构及其制作方法 | |
CN107195625A (zh) | 双面塑封扇出型***级叠层封装结构及其制备方法 | |
CN212392240U (zh) | 扇出型封装结构 | |
CN205069594U (zh) | 一种扇出型封装结构 | |
CN206931602U (zh) | 双面塑封扇出型***级叠层封装结构 | |
CN207250493U (zh) | 一种三维芯片封装结构 | |
CN107425031A (zh) | 背照式cmos传感器的封装结构及封装方法 | |
CN207217505U (zh) | 半导体结构及扇出型封装结构 | |
CN206758428U (zh) | 扇出型晶圆级封装结构 | |
CN205039150U (zh) | 一种芯片封装结构 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
CB02 | Change of applicant information | ||
CB02 | Change of applicant information |
Address after: No.78 Changshan Avenue, Jiangyin City, Wuxi City, Jiangsu Province (place of business: No.9 Dongsheng West Road, Jiangyin City) Applicant after: Shenghejing micro semiconductor (Jiangyin) Co.,Ltd. Address before: No.78 Changshan Avenue, Jiangyin City, Wuxi City, Jiangsu Province Applicant before: SJ Semiconductor (Jiangyin) Corp. |