CN105428331A - 一种基于载体的扇出2.5d/3d封装结构 - Google Patents

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Abstract

本发明属于电子封装领域，尤其涉及一种基于载体的扇出2.5/3D封装结构，包括TSV转接板、倒装芯片、底部填充胶、塑封料、BGA焊球等。倒装芯片倒装焊在TSV转接板的正面；塑封料包封所有芯片以及TSV转接板；TSV转接板背面植BGA焊球。该结构结合了扇出以及转接板技术实现***级封装，降低生产成本；有利于减小翘曲，减小芯片偏移量，提高工艺的可行性及封装体的可靠性。

Description

一种基于载体的扇出2.5D/3D封装结构
技术领域
本发明属于电子封装领域，尤其涉及一种基于载体的扇出2.5/3D封装结构。
背景技术
随着消费类电子产品的需求驱动，如智能手机、平板电脑等，电子产品的封装面向薄、小及低成本的方向发展。目前有关2.5D和3D的先进封装方法已得到业界的关注，并取得一定的发展成果。但基于硅通孔的先进封装设计面临着许多技术难题和成本居高不下的困境。
扇出封装是近年来推出的一种新的先进封装方法，其最初结合了晶圆级封装制造技术与单颗裸片的传统封装优势进行批量制造，从而大幅度降低了电子产品的封装成本。典型的扇出封装工艺流程，首先将裸片正面贴装在晶圆载体上，塑封后将载体晶圆拆键合，其后制作RDL（再布线层）并植球，最后切片做可靠性测试及产品包封。
目前，无论是晶圆级扇出封装还是板级扇出封装均面临两大技术挑战，一是翘曲问题，二是芯片偏移。翘曲问题主要是由于在封装工艺中采用了不同热膨胀系数的封装材料，如塑封料、芯片和载体等。若所采用的材料间热膨胀系数不匹配，会引起几毫米、甚至几十毫米的大翘曲。芯片偏移主要是由于塑封料在固化工艺中发生涨缩引起。因此塑封料对整个封装结构的可靠性影响不容小觑。
发明内容
为了解决以上技术问题，本发明提供了一种基于载体的扇出2.5/3D封装结构，该封装结构结合了扇出及转接板技术实现***级封装，相比传统2.5D/3D封装，降低了厚度，降低了生产成本，有利于减小翘曲，减小芯片偏移量，提高工艺的可行性及封装体的可靠性。
解决以上技术问题的本发明中的一种基于载体的扇出2.5/3D封装结构，其特征在于：包括TSV转接板、倒装芯片、底部填充胶、塑封料、BGA焊球，倒装芯片倒装焊在TSV转接板的正面；塑封料包封倒装芯片以及TSV转接板，并裸露TSV转接板背面；TSV转接板背面植BGA焊球，底部填充胶位于倒装芯片与TSV转接板之间。
所述倒装芯片为单颗裸芯片，或多颗裸芯片，或单组多层堆叠芯片组件，或若干组多层堆叠芯片组件，或裸芯片和多层堆叠芯片的组合。
所述单颗裸芯片倒装焊在每个TSV转接板上；所述多颗裸芯片分别倒装焊在每个TSV转接板上；所述单组多层堆叠芯片组件组装在每个TSV转接板上；所述若干组多层堆叠芯片组件分别组装在每个TSV转接板上；所述裸芯片和多层堆叠芯片分别组装在每个TSV转接板上。
所述TSV转接板为硅转接板，硅转接板上设有硅通孔，硅通孔里电镀铜；TSV转接板正面和背面分别设有再布线层Ⅰ和Ⅱ。
所述TSV转接板正面有多层再布线层Ⅰ，再布线层Ⅰ与倒装芯片之间有微凸点。
所述TSV转接板背面与BGA焊球之间还依次设有钝化层1、种子层1、再布线层Ⅱ，钝化层2、种子层2、UBM底部金属层。
所述种子层1、再布线层Ⅱ、种子层2和UBM底部金属层互连。
所述倒装芯片通过微凸点、再布线层Ⅰ、转接板硅通孔、再布线层Ⅱ、UBM底部金属层和BGA球互连。
所述钝化层材料为PI或PBO，种子层材料为Ti/Cu。
所述再布线层的厚度约为3~5μm，材料为铜。本发明中芯片通过TSV转接板的正面RDL进行互连，然后通过硅通孔引出并扇出至下面的BGA焊球上，以便与PCB板进行焊接。使用TSV转接板，有效地压缩了封装芯片的占用空间，使塑封形成的塑封体比较薄，有利于减少待封装芯片与塑封体热膨胀系数不同的影响。且结构简单，使生产成本低。
本发明中的结构结合了圆片级扇出技术及转接板技术实现***级封装，降低了生产成本；可降低翘曲量，减小芯片偏移量，有利于提高工艺的可行性。
附图说明
图1为本发明中封装结构示意图
图2为本发明中单颗正面带有再布线层的TSV转接板
图3-13为本发明中封装结构形成流程中的结构示意图
其中，图中标识具体为：1.TSV转接板，2.倒装芯片，3.底部填充胶，4.塑封料，5.BGA焊球，6.转接板硅通孔，7.再布线层Ⅰ，8.再布线层Ⅱ，9.微凸点，10.钝化层1，11.种子层1，12.钝化层2.，13.种子层2，14.UBM底部金属层，15.临时粘合胶，16.载板
具体实施方式
本说明书中公开的所有特征，或公开的所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以以任何方式组合。
本说明书（包括任何附加权利要求、摘要）中公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只是一系列等效或类似特征中的一个例子而已。
实施例1
一种基于载体的扇出2.5/3D封装结构，包括TSV转接板、倒装芯片、底部填充胶、塑封料、BGA焊球，倒装芯片倒装焊在TSV转接板的正面；塑封料包封倒装芯片以及TSV转接板，并裸露TSV转接板背面；TSV转接板背面植BGA焊球，底部填充胶位于倒装芯片与TSV转接板之间。
倒装芯片为单颗裸芯片，或多颗裸芯片，或单组多层堆叠芯片组件，或若干组多层堆叠芯片组件。单颗裸芯片倒装焊在每个TSV转接板上；所述多颗裸芯片分别倒装焊在每个TSV转接板上；所述单组多层堆叠芯片组件组装在每个TSV转接板上；所述若干组多层堆叠芯片组件分别组装在每个TSV转接板上。
TSV转接板为硅转接板，硅转接板上设有硅通孔，硅通孔里电镀铜；TSV转接板正面和背面分别设有1层再布线层Ⅰ和再布线层Ⅱ。再布线层Ⅰ或Ⅱ的厚度约为3~5μm，材料为铜。
TSV转接板背面与BGA焊球之间还依次设有依次为钝化层1、种子层1、再布线层Ⅱ，钝化层2、种子层2、UBM底部金属层。钝化层材料为PI或PBO，种子层材料为Ti/Cu。
种子层1、再布线层Ⅱ、种子层2和UBM底部金属层互连。倒装芯片通过再布线层Ⅰ、转接板硅通孔、再布线层Ⅱ、UBM底部金属层和BGA球互连。
实施例2
一种基于载体的扇出2.5/3D封装结构，包括TSV转接板、倒装芯片、底部填充胶、塑封料、BGA焊球，倒装芯片倒装焊在TSV转接板的正面；塑封料包封倒装芯片以及TSV转接板，并裸露TSV转接板背面；TSV转接板背面植BGA焊球，底部填充胶位于倒装芯片与TSV转接板之间。
倒装芯片为裸芯片和多层堆叠芯片的组合，裸芯片和多层堆叠芯片分别组装在每个TSV转接板上。
TSV转接板为硅转接板，硅转接板上设有硅通孔，硅通孔里电镀铜；TSV转接板正面和背面分别设有3层再布线层Ⅰ和再布线层Ⅱ。再布线层Ⅰ与倒装芯片之间有微凸点。再布线层Ⅰ或Ⅱ的厚度约为3~5μm，材料为铜。
TSV转接板背面与BGA焊球之间还依次设有钝化层1、种子层1、再布线层Ⅱ，钝化层2、种子层2、底部金属层。钝化层材料为PI或PBO，种子层材料为Ti/Cu。
种子层1、再布线层Ⅱ、种子层2和UBM底部金属层互连。倒装芯片通过微凸点、再布线层Ⅰ、转接板硅通孔、再布线层Ⅱ、UBM底部金属层和BGA球互连。
下面结合附图对本发明中的结构的形成作详细的说明：
（1）制备正面带多层再布线层的TSV转接板，每层再布线层的厚度约为3~5μm，材料为铜，背面减薄至200μm以下，背面露TSV镀铜并切单，如图4所示；
（2）2.5D/3D封装结构在制作过程中需要载板，载板形状为方形或圆形，圆形载板材料可选硅或玻璃等；方形载板可选玻璃或双面覆铜板等。
（3）在载板上涂覆临时键合胶，用来粘贴转接板和后续的拆键合，如图5所示，所述圆形载板材料可选硅、玻璃以及可伐合金材料等；
（4）将TSV转接板阵列粘贴至载板上，布满圆形载板，正面朝上，如图6所示；
（5）将倒装芯片倒装焊到每个转接板上，并填充底部填充胶，如图7所示；
倒装芯片为单颗裸芯片，或多颗裸芯片，或单组多层堆叠芯片组件，或若干组多层堆叠芯片组件，或裸芯片和多层堆叠芯片的组合。
单颗裸芯片倒装焊在每个TSV转接板上；所述多颗裸芯片分别倒装焊在每个TSV转接板上；若为单组多层堆叠芯片组件组装在每个TSV转接板上；若为若干组多层堆叠芯片组件分别组装在每个TSV转接板上；若为裸芯片和多层堆叠芯片分别组装在每个TSV转接板上。
（6）通过转注成型或压缩成型工艺或其它塑封工艺将塑封胶封到每个转接板之间、芯片之间以及芯片的上表面，并进行后固化处理，如图8所示；
（7）对圆形或方形载板进行拆键合，拆掉圆形或方形载板，如图9所示；
（8）翻转180°，在转接板背面制作一层钝化层，开窗，钝化层材料为PI或PBO，溅射一层种子层，种子层材料为Ti/Cu，在转接板背面上制作一层RDL；溅射一层种子层，制作UBM底部金属层，植BGA焊球，切片并进行测试。如图10-图13所示；
经过上述步骤，基本上完成***级封装。
本发明并不局限于前述的具体实施方式。本发明扩展到任何在本说明书中披露的新特征或任何新的组合，以及披露的任一新的方法或过程的步骤或任何新的组合。

Claims (10)

1.一种基于载体的扇出2.5D/3D封装结构，其特征在于：包括TSV转接板（1）、倒装芯片（2）、底部填充胶（3）、塑封料（4）、BGA焊球（5），倒装芯片（2）倒装焊在TSV转接板（1）的正面；塑封料（4）包封倒装芯片（2）以及TSV转接板（1），并裸露TSV转接板（1）背面；TSV转接板（1）背面植BGA焊球（5），底部填充胶（3）位于倒装芯片（2）与TSV转接板（1）之间。
2.根据权利要求1所述的一种基于载体的扇出2.5/3D封装结构，其特征在于：所述倒装芯片（2）为单颗裸芯片，或多颗裸芯片，或单组多层堆叠芯片组件，或若干组多层堆叠芯片组件，或裸芯片和多层堆叠芯片的组合。
3.根据权利要求2所述的一种基于载体的扇出2.5/3D封装结构，其特征在于：所述单颗裸芯片倒装焊在每个TSV转接板（1）上；所述多颗裸芯片分别倒装焊在每个TSV转接板（1）上；所述单组多层堆叠芯片组件组装在每个TSV转接板（1）上；所述若干组多层堆叠芯片组件分别组装在每个TSV转接板（1）上；所述裸芯片和多层堆叠芯片分别组装在每个TSV转接板（1）上。
4.根据权利要求1所述的一种基于载体的扇出2.5/3D封装结构，其特征在于：所述TSV转接板（1）为硅转接板，硅转接板上设有转接板硅通孔（6），转接板硅通孔里电镀铜；TSV转接板（1）正面和背面分别设有再布线层Ⅰ（7）和再布线层Ⅱ（8）。
5.根据权利要求1所述的一种基于载体的扇出2.5/3D封装结构，其特征在于：所述TSV转接板（1）正面有多层再布线层Ⅰ（7），再布线层Ⅰ（7）与倒装芯片（2）之间有微凸点（9）。
6.根据权利要求1所述的一种基于载体的扇出2.5/3D封装结构，其特征在于：所述TSV转接板（1）背面与BGA焊球（5）之间还依次设有钝化层1（10）、种子层1（11）、再布线层Ⅱ（8），钝化层2（12）、种子层2（13）、UBM底部金属层（14）。
7.根据权利要求6所述的一种基于载体的扇出2.5/3D封装结构，其特征在于：所述种子层1（11）、再布线层Ⅱ（8）、种子层2（13）和UBM底部金属层（14）互连。
8.根据权利要求1所述的一种基于载体的扇出2.5/3D封装结构，其特征在于：所述倒装芯片（2）通过微凸点（9）、再布线层Ⅰ（7）、转接板硅通孔（6）、再布线层Ⅱ（8）、UBM底部金属层（14）和BGA焊球（5）互连。
9.根据权利要求6所述的一种基于载体的扇出2.5/3D封装结构，其特征在于：所述钝化层材料为PI或PBO，种子层材料为Ti/Cu。
10.根据权利要求4-8中任一项所述的一种基于载体的扇出2.5/3D封装结构，其特征在于：所述再布线层Ⅰ（7）或再布线层Ⅱ（8）的厚度约为3~5μm，材料为铜。
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106783760A (zh) * 2016-12-26 2017-05-31 华进半导体封装先导技术研发中心有限公司 芯片封装结构及方法
CN106783776A (zh) * 2016-12-26 2017-05-31 华进半导体封装先导技术研发中心有限公司 芯片封装结构及方法
CN106960825A (zh) * 2017-03-08 2017-07-18 华进半导体封装先导技术研发中心有限公司 一种基于硅转接板的双面扇出封装结构及封装方法
CN107611045A (zh) * 2017-09-29 2018-01-19 中芯长电半导体（江阴）有限公司 一种三维芯片封装结构及其封装方法
CN109945852A (zh) * 2019-03-22 2019-06-28 中国科学院微电子研究所 陀螺仪的封装结构及制作方法
CN110071047A (zh) * 2019-04-28 2019-07-30 北京航天控制仪器研究所 一种微***集成应用的硅基转接板制作方法
CN110634832A (zh) * 2019-08-29 2019-12-31 上海先方半导体有限公司 一种基于硅通孔转接板的封装结构及其制作方法
CN110676240A (zh) * 2019-10-16 2020-01-10 上海先方半导体有限公司 一种2.5d封装结构及其制造方法
WO2021119924A1 (zh) * 2019-12-16 2021-06-24 华为技术有限公司 一种芯片堆叠结构及其制作方法
CN113066771A (zh) * 2021-03-23 2021-07-02 浙江集迈科微电子有限公司 一种多层堆叠微***结构
CN113192936A (zh) * 2021-04-23 2021-07-30 泓林微电子（昆山）有限公司 一种双面芯片封装结构
WO2022151572A1 (zh) * 2021-01-18 2022-07-21 华进半导体封装先导技术研发中心有限公司 一种降低塑封晶圆翘曲的封装结构及其制造方法
CN115312496A (zh) * 2022-07-12 2022-11-08 武汉大学 基于后通孔技术的三维半导体集成封装结构及工艺

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103165479A (zh) * 2013-03-04 2013-06-19 江苏物联网研究发展中心 多芯片***级封装结构的制作方法
CN103296008A (zh) * 2012-02-22 2013-09-11 中国科学院微电子研究所 Tsv或tgv转接板，3d封装及其制备方法
CN103794513A (zh) * 2012-10-26 2014-05-14 中国科学院上海微***与信息技术研究所 增强介质层PI和金属Cu层之间粘附性的方法
CN104538380A (zh) * 2014-12-10 2015-04-22 华进半导体封装先导技术研发中心有限公司 小间距PoP封装单体

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103296008A (zh) * 2012-02-22 2013-09-11 中国科学院微电子研究所 Tsv或tgv转接板，3d封装及其制备方法
CN103794513A (zh) * 2012-10-26 2014-05-14 中国科学院上海微***与信息技术研究所 增强介质层PI和金属Cu层之间粘附性的方法
CN103165479A (zh) * 2013-03-04 2013-06-19 江苏物联网研究发展中心 多芯片***级封装结构的制作方法
CN104538380A (zh) * 2014-12-10 2015-04-22 华进半导体封装先导技术研发中心有限公司 小间距PoP封装单体

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106783760A (zh) * 2016-12-26 2017-05-31 华进半导体封装先导技术研发中心有限公司 芯片封装结构及方法
CN106783776A (zh) * 2016-12-26 2017-05-31 华进半导体封装先导技术研发中心有限公司 芯片封装结构及方法
CN106960825A (zh) * 2017-03-08 2017-07-18 华进半导体封装先导技术研发中心有限公司 一种基于硅转接板的双面扇出封装结构及封装方法
CN107611045A (zh) * 2017-09-29 2018-01-19 中芯长电半导体（江阴）有限公司 一种三维芯片封装结构及其封装方法
CN109945852B (zh) * 2019-03-22 2021-05-28 中国科学院微电子研究所 陀螺仪的封装结构及制作方法
CN109945852A (zh) * 2019-03-22 2019-06-28 中国科学院微电子研究所 陀螺仪的封装结构及制作方法
CN110071047A (zh) * 2019-04-28 2019-07-30 北京航天控制仪器研究所 一种微***集成应用的硅基转接板制作方法
CN110634832A (zh) * 2019-08-29 2019-12-31 上海先方半导体有限公司 一种基于硅通孔转接板的封装结构及其制作方法
CN110676240A (zh) * 2019-10-16 2020-01-10 上海先方半导体有限公司 一种2.5d封装结构及其制造方法
WO2021119924A1 (zh) * 2019-12-16 2021-06-24 华为技术有限公司 一种芯片堆叠结构及其制作方法
WO2022151572A1 (zh) * 2021-01-18 2022-07-21 华进半导体封装先导技术研发中心有限公司 一种降低塑封晶圆翘曲的封装结构及其制造方法
CN113066771A (zh) * 2021-03-23 2021-07-02 浙江集迈科微电子有限公司 一种多层堆叠微***结构
CN113066771B (zh) * 2021-03-23 2023-12-05 浙江集迈科微电子有限公司 一种多层堆叠微***结构
CN113192936A (zh) * 2021-04-23 2021-07-30 泓林微电子（昆山）有限公司 一种双面芯片封装结构
CN113192936B (zh) * 2021-04-23 2024-02-13 泓林微电子（昆山）有限公司 一种双面芯片封装结构
CN115312496A (zh) * 2022-07-12 2022-11-08 武汉大学 基于后通孔技术的三维半导体集成封装结构及工艺

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