CN206758428U - 扇出型晶圆级封装结构 - Google Patents

扇出型晶圆级封装结构 Download PDF

Info

Publication number
CN206758428U
CN206758428U CN201720531294.XU CN201720531294U CN206758428U CN 206758428 U CN206758428 U CN 206758428U CN 201720531294 U CN201720531294 U CN 201720531294U CN 206758428 U CN206758428 U CN 206758428U
Authority
CN
China
Prior art keywords
layer
chip
metal
flip
wiring layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201720531294.XU
Other languages
English (en)
Inventor
吴政达
林正忠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SJ Semiconductor Jiangyin Corp
Original Assignee
SJ Semiconductor Jiangyin Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SJ Semiconductor Jiangyin Corp filed Critical SJ Semiconductor Jiangyin Corp
Priority to CN201720531294.XU priority Critical patent/CN206758428U/zh
Application granted granted Critical
Publication of CN206758428U publication Critical patent/CN206758428U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Wire Bonding (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本实用新型提供一种扇出型晶圆级封装结构，所述扇出型晶圆级封装结构至少包括：重新布线层；第一倒装芯片，键合于所述重新布线层的上表面；金属膏导电柱，位于所述重新布线层的上表面，且与所述重新布线层电连接；第二倒装芯片，键合于所述金属膏导电柱的上表面；塑封层，位于所述重新布线层的上表面；焊球凸块，位于所述重新布线层的下表面。本实用新型的扇出型晶圆级封装结构中，使用金属膏导电柱替代现有技术中的金属导电柱，金属膏导电柱可以使用金属膏印刷工艺制备而得到，相较于现有技术中的电镀工艺制备金属导电柱具有成本低、制备工艺简单等优点。

Description

扇出型晶圆级封装结构
技术领域
本实用新型涉及半导体封装技术领域，特别是涉及一种扇出型晶圆级封装结构。
背景技术
更低成本、更可靠、更快及更高密度的电路是集成电路封装追求的目标。在未来，集成电路封装将通过不断减小最小特征尺寸来提高各种电子元器件的集成密度。目前，先进的封装方法包括：晶圆片级芯片规模封装(Wafer Level Chip Scale Packaging，WLCSP)，扇出型晶圆级封装(Fan-Out Wafer Level Package，FOWLP)，倒装芯片(FlipChip)，叠层封装(Package on Package，POP)等等。
扇出型晶圆级封装是一种晶圆级加工的嵌入式芯片封装方法，是目前一种输入/输出端口(I/O)较多、集成灵活性较好的先进封装方法之一。扇出型晶圆级封装相较于常规的晶圆级封装具有其独特的优点：①I/O间距灵活，不依赖于芯片尺寸；②只使用有效裸片(die)，产品良率提高；③具有灵活的3D封装路径，即可以在顶部形成任意阵列的图形；④具有较好的电性能及热性能；⑤高频应用；⑥容易在重新布线层(RDL)中实现高密度布线。
目前，扇出型晶圆级封装方法一般为：提供载体，在载体表面形成粘合层；于粘合层上光刻、电镀出重新布线层(Redistribution Layers，RDL)；采用芯片键合/倒装芯片工艺将倒装芯片安装在重新布线层上，并采用电镀工艺在重新布线层上形成金属导电柱；采用注塑工艺将倒装芯片及金属导电柱塑封于塑封材料层中；光刻、电镀出球下金属化层；进行植球回流，形成焊球凸块阵列；移除载体。然而，在现有的扇出型晶圆级封装结构存在如下问题：1.扇出型晶圆级封装结构中倒装芯片呈单层排布，倒装芯片之间通过打线方式相连接，相连接的倒装芯片之间的间距较远，使得倒装芯片之间沟通响应时间较长；2.金属导电柱采用电镀工艺形成，而后再与倒装芯片一起被塑封材料层塑封；电镀形成金属导电柱存在成本昂贵、工艺复杂困难等缺点。
实用新型内容
鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种扇出型晶圆级封装结构，用于解决现有技术中的扇出型晶圆级封装结构由于倒装芯片呈单层排布而存在的倒装芯片之间沟通响应时间较长的问题，以及由于采用电镀工艺形成金属导电柱而存在的成本昂贵、工艺复杂困难的问题。
为实现上述目的及其他相关目的，本实用新型提供一种扇出型晶圆级封装结构，所述扇出型晶圆级封装结构至少包括：
重新布线层；
第一倒装芯片，键合于所述重新布线层的上表面，且与所述重新布线层电连接；
金属膏导电柱，位于所述重新布线层的上表面，且与所述重新布线层电连接；
第二倒装芯片，键合于所述金属膏导电柱的上表面，且位于所述第一倒装芯片的上方，所述第二倒装芯片经由所述金属膏导电柱与所述重新布线层电连接；
塑封层，位于所述重新布线层的上表面，且填满所述第一倒装芯片、所述金属膏导电柱、所述第二倒装芯片及所述重新布线层之间的间隙，并将所述第一倒装芯片、所述金属膏导电柱及所述第二倒装芯片封裹塑封；
焊球凸块，位于所述重新布线层的下表面，且与所述重新布线层电连接。
优选地，所述重新布线层至少包括：
第一介电层；
金属叠层结构，位于所述第一介电层内，所述金属叠层结构包括多层间隔排布的金属线层及金属插塞，所述金属插塞位于相邻所述金属线层之间，以将相邻的所述金属线层电连接；
下金属化层，位于所述第一介电层的上表面，且与所述金属线层电连接。
优选地，所述第一倒装芯片至少包括：
裸芯片；
连接层，位于所述裸芯片的上表面；
互联凸块，位于所述连接层上，且所述互联凸块通过所述连接层实现与所述裸芯片的电性连接；
其中，所述第一倒装芯片通过所述互联凸块键合于所述下金属化层的上表面，从而实现与所述重新布线层的电性连接。
优选地，所述连接层至少包括：
多个焊盘，位于所述裸芯片的上表面；
第二介电层，覆盖于所述裸芯片的上表面及所述焊盘；
绝缘层，位于所述第二介电层的上表面；
通孔，贯穿所述绝缘层及所述第二介电层，以暴露出所述焊盘的上表面。
优选地，所述互联凸块形成于所述焊盘的上表面并覆盖部分绝缘层，且所述互联凸块通过所述焊盘实现与所述裸芯片的电性连接。
优选地，所述互联凸块为由金属柱及形成于所述金属柱上表面的金属帽组成的金属组合结构，或者所述互联凸块为金属焊料球。
优选地，所述金属柱的材料包括Cu或Ni，所述金属帽的材料及所述金属焊料球的材料分别包括锡、铜、镍、银锡铜合金或锡基合金。
优选地，所述第一介电层及所述第二介电层均采用低k介电材料。
优选地，所述塑封层的材料包括聚酰亚胺、硅胶或环氧树脂。
为实现上述目的及其他相关目的，所述扇出型晶圆级封装结构的制备方法至少包括如下步骤：
提供一载体，于所述载体的上表面形成粘合层；
于所述粘合层的上表面形成重新布线层；
于所述重新布线层的上表面键合第一倒装芯片，所述倒装芯片与所述重新布线层实现电性连接；
于所述重新布线层的上表面形成第一塑封层，所述第一塑封层填满所述第一倒装芯片及所述重新布线层之间的间隙，并将所述第一倒装芯片封裹塑封；
于所述第一塑封层内形成开口，所述开口贯穿所述第一塑封层以暴露出部分所述重新布线层；
采用金属膏印刷工艺在所述开口内形成金属膏导电柱，所述金属膏导电柱与所述重新布线层电连接；
于所述第一塑封层的上表面键合第二倒装芯片；所述第二倒装芯片位于所述第一倒装芯片的上方，且经由所述金属膏导电柱与所述重新布线层电连接；
于所述第一塑封层的上表面形成第二塑封层，所述第二塑封层填满所述第二倒装芯片与所述第一塑封层之间的间隙，并将所述第二倒装芯片封裹塑封；
去除所述载体及所述粘合层；
于所述重新布线层的下表面形成焊球凸块。
优选地，于所述钝化层的上表面形成重新布线层包括如下步骤：
于所述钝化层的上表面形成第一层金属线层；
于所述钝化层的上表面形成覆盖第一层所述金属线层的上表面及侧壁的第一介电层；
于所述第一介电层内形成与所述第一层金属线层电性连接的其他金属线层，相邻所述金属线层之间经由金属插塞电连接；
于所述第一介电层的上表面形成下金属化层，所述下金属化层与所述金属布线层电连接。
优选地，所述第一倒装芯片至少包括：裸芯片；连接层，位于所述裸芯片的上表面；互联凸块，位于所述连接层上，且所述互联凸块通过所述连接层实现与所述裸芯片的电性连接；其中，所述第一倒装芯片通过所述互联凸块键合于所述下金属化层的上表面，从而实现与所述重新布线层的电性连接；于所述重新布线层的上表面键合所述第一倒装芯片包括如下步骤：
于所述互联凸块的上表面或者所述下金属化层的上表面形成助焊剂胶层；
将所述互联凸块的顶部对准所述下金属化层所在的位置，然后进行回流焊接，从而使所述第一倒装芯片通过所述互联凸块键合于所述下金属化层的上表面。
优选地，采用模塑底部填充工艺于所述重新布线层的上表面形成所述第一塑封层；采用模塑底部填充工艺于所述第一塑封层的上表面形成所述第二塑封层。
优选地，采用激光打孔工艺于所述第一塑封层内形成所述开口。
如上所述，本实用新型的扇出型晶圆级封装结构，具有以下有益效果：本实用新型的扇出型晶圆级封装结构中，使用金属膏导电柱替代现有技术中的金属导电柱，金属膏导电柱可以使用金属膏印刷工艺制备而得到，相较于现有技术中的电镀工艺制备金属导电柱具有成本低、制备工艺简单等优点；同时，本实用新型的扇出型晶圆级封装结构中，第一倒装芯片与第二倒装芯片呈垂直堆栈分布，使得所述第一倒装芯片与所述第二倒装芯片之间的间距达到最短，从而缩短了所述第一倒装芯片与所述第二倒装芯片的沟通响应时间。
附图说明
图1显示为本实用新型实施例一中提供的扇出型晶圆级封装结构的结构示意图。
图2显示为本实用新型实施例一中提供的扇出型晶圆级封装结构中的第一倒装芯片的结构示意图。
图3显示为本实用新型实施例二中提供的扇出型晶圆级封装结构的制备方法的流程示意图。
图4～图13显示为本实用新型实施例二中提供的扇出型晶圆级封装方法各步骤所呈现的结构示意图。
元件标号说明
1 重新布线层
11 第一介电层
12 金属叠层结构
13 下金属化层
2 第一倒装芯片
21 裸芯片
22 连接层
221 焊盘
222 第二介电层
223 绝缘层
23 互联凸块
231 金属柱
232 金属帽
3 金属膏导电柱
4 第二倒装芯片
5 塑封层
51 第一塑封层
511 开口
52 第二塑封层
6 焊球凸块
7 载体
8 粘合层
具体实施方式
以下通过特定的具体实例说明本实用新型的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本实用新型的其他优点与功效。本实用新型还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本实用新型的精神下进行各种修饰或改变。
请参阅图1至图13。需要说明的是，本实施例中所提供的图示仅以示意方式说明本实用新型的基本构想，虽图示中仅显示与本实用新型中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
请参阅图1，本实用新型提供一种扇出型晶圆级封装结构，所述扇出型晶圆级封装结构至少包括：重新布线层1；第一倒装芯片2，所述第一倒装芯片2键合于所述重新布线层1的上表面，且与所述重新布线层1电连接；金属膏导电柱3，所述金属膏导电柱3位于所述重新布线层1的上表面，且与所述重新布线层1电连接；第二倒装芯片4，所述第二倒装芯片4键合于所述金属膏导电柱3的上表面，且位于所述第一倒装芯片2的上方，所述第二倒装芯片2经由所述金属膏导电柱3与所述重新布线层1电连接；塑封层5，所述塑封层5位于所述重新布线层1的上表面，且填满所述第一倒装芯片2、所述金属膏导电柱3、所述第二倒装芯片4及所述重新布线层1之间的间隙，并将所述第一倒装芯片2、所述金属膏导电柱3及所述第二倒装芯片4封裹塑封；焊球凸块6，所述焊球凸块6位于所述重新布线层1的下表面，且与所述重新布线层1电连接。本实用新型的扇出型晶圆级封装结构中，使用所述金属膏导电柱3替代现有技术中的金属导电柱，所述金属膏导电柱3可以使用金属膏印刷工艺制备而得到，相较于现有技术中的电镀工艺制备金属导电柱具有成本低、制备工艺简单等优点；同时，本实用新型的扇出型晶圆级封装结构中，所述第一倒装芯片2与第二倒装芯片4呈垂直堆栈分布，使得所述第一倒装芯片2与所述第二倒装芯片4之间的间距达到最短，从而缩短了所述第一倒装芯片2与所述第二倒装芯片4的沟通响应时间。
本实施方式的扇出型晶圆级封装结构中，所述塑封层5填满所述第一倒装芯片2、所述金属膏导电柱3、所述第二倒装芯片4及所述重新布线层1之间的间隙，并将所述第一倒装芯片2、所述金属膏导电柱3及所述第二倒装芯片4封裹塑封，一方面能够保护所述第一倒装芯片2及所述第二倒装芯片4与所述重新布线层1之间的互联部分，另一方面为所述第一倒装芯片2及所述第二倒装芯片4与所述重新布线层1之间提供了无缝隙粘合以及良好的接合结构，具有良好的封装效果，避免了界面分层的风险，提高了封装结构的可靠性，更适用于高集成度器件封装，在半导体封装领域具有广泛的应用前景。此外，在形成所述塑封层5时，采用塑封材料进行底部填充，塑封材料可以顺畅而迅速地流入所述第一倒装芯片2、所述金属膏导电柱3、所述第二倒装芯片4及所述重新布线层1之间的间隙，降低了工艺难度，能够用于更小的连接缝隙。
作为示例，所述金属膏导电柱3位于可以如图1中所示，分别位于所述第一倒装芯片2的两侧，且所述金属膏导电柱3的上表面高于或等于所述第一倒装芯片2的上表面。所述第二倒装芯片4位于所述第一倒装芯片2的正上方，且经由与位于所述第一倒装芯片2两侧的所述金属膏导电柱3与所述重新布线层1电连接。
作为示例，所述金属膏导电柱3可以为现在所述塑封层5内形成开口，而后采用金属膏印刷工艺在所述开口内印刷填充金属膏而形成的结构。形成所述金属膏导电柱3的金属膏可以为现有技术中的任意一种导电金属膏。譬如，本实施例中，所述金属膏导电柱3的材料可以为金属粉末颗粒或金属胶材与有机物的混合结构，所述金属粉末颗粒或所述金属胶材可以均匀地分布于所述有机物内。所述有机物可以为但不仅限于导电胶等等。
作为示例，所述重新布线层1至少包括：第一介电层11；金属叠层结构12，所述金属叠层结构12位于所述第一介电层11内，所述金属叠层结构12包括多层间隔排布的金属线层及金属插塞，所述金属插塞位于相邻所述金属线层之间，以将相邻的所述金属线层电连接；下金属化层13，所述下金属化层13位于所述第一介电层11的上表面，且与所述金属线层电连接。
作为示例，所述金属线层可以包括单层金属层，也可以包括两层或多层金属层。作为示例，所述金属线层及所述金属插塞可以采用铜、铝、镍、金、银、钛中的一种材料或两种以上的组合材料。
作为示例，所述下金属化层13的材料可以为铜、铝、镍、金、银、钛中的一种材料或两种以上的组合材料。
作为示例，请参阅图2，所述第一倒装芯片2至少包括：裸芯片21；连接层22，所述连接层22位于所述裸芯片21的上表面；互联凸块23，所述互联凸块23位于所述连接层22上，且所述互联凸块23通过所述连接层22实现与所述裸芯片21的电性连接；其中，所述第一倒装芯片2通过所述互联凸块23键合于所述下金属化层13的上表面，从而实现与所述重新布线层1的电性连接。
作为示例，所述连接层22至少包括：多个焊盘221，所述焊盘221位于所述裸芯片21的上表面；第二介电层222，所述第二介电层222覆盖于所述裸芯片21的上表面及所述焊盘221；绝缘层223，所述绝缘层223位于所述第二介电层222的上表面；通孔，所述通孔贯穿所述绝缘层223及所述第二介电层222，以暴露出所述焊盘221的上表面。
作为示例，所述互联凸块23形成于所述焊盘221的上表面并覆盖部分绝缘层223，且所述互联凸块23通过所述焊盘221实现与所述裸芯片21的电性连接。
作为示例，绝缘层223可以采用二氧化硅或者PET等材料。
需要解释的是，虽然图2所示的结构示意图中仅包括两个所述焊盘221、两个互联凸块23，但图2仅为为了具体解释第一倒装芯片2所绘制的简易示意图，实际上，本实施方式中的所述第一倒装芯片2可以包含多个所述焊盘221、多个所述互联凸块23，并不以图2所示的结构示意图为限制。
在一示例中，如图2所示，所述互联凸块23为由金属柱231及形成于金属柱231上表面的金属帽232组成的金属组合结构。
作为示例，金属柱231可以采用Cu或Ni金属材料。其中，金属柱231优选采用Cu柱。
作为示例，金属帽232可以采用锡、铜、镍、银锡铜合金或者锡基合金中的一种材料，包括但不限于此。
在另一示例中，所述互联凸块23也可以为金属焊料球(solder ball)。
作为示例，金属焊料球可以采用锡、铜、镍、银锡铜合金或者锡基合金中的一种材料，包括但不限于此。
作为示例，所述第一介电层11及所述第二介电层222均可以采用低k介电材料。作为示例，第一介电层11及第二介电层222可以采用环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃及含氟玻璃中的一种材料。
作为示例，所述塑封层5的材料可以为聚酰亚胺、硅胶或环氧树脂。
实施例二
请参阅图3，本实用新型还提供一种扇出型晶圆级封装结构的制备方法，所述扇出型晶圆级封装结构的制备方法适于制备如实施例一中所述的扇出型晶圆级封装结构，所述扇出型晶圆级封装结构的制备方法至少包括如下步骤：
S1：提供一载体，于所述载体的上表面形成粘合层；
S2：于所述粘合层的上表面形成重新布线层；
S3：于所述重新布线层的上表面键合第一倒装芯片，所述倒装芯片与所述重新布线层实现电性连接；
S4：于所述重新布线层的上表面形成第一塑封层，所述第一塑封层填满所述第一倒装芯片及所述重新布线层之间的间隙，并将所述第一倒装芯片封裹塑封；
S5：于所述第一塑封层内形成开口，所述开口贯穿所述第一塑封层以暴露出部分所述重新布线层；
S6：采用金属膏印刷工艺在所述开口内形成金属膏导电柱，所述金属膏导电柱与所述重新布线层电连接；
S7：于所述第一塑封层的上表面键合第二倒装芯片；所述第二倒装芯片位于所述第一倒装芯片的上方，且经由所述金属膏导电柱与所述重新布线层电连接；
S8：于所述第一塑封层的上表面形成第二塑封层，所述第二塑封层填满所述第二倒装芯片与所述第一塑封层之间的间隙，并将所述第二倒装芯片封裹塑封；
S9：去除所述载体及所述粘合层；
S10：于所述重新布线层的下表面形成焊球凸块。
在步骤S1中，请参阅图3中的S1步骤及图4，提供一载体7，于所述载体7的上表面形成粘合层8。
作为示例，所述载体7的材料可以为硅、玻璃、氧化硅、陶瓷、聚合物以及金属中的一种材料或两种以上的复合材料，其形状可以为晶圆形、方形或其它任意所需形状。
作为示例，所述粘合层8在后续工艺中作为后续形成的所述重新布线层1及位于所述重新布线层1上的其他结构与所述载体7之间的分离层，其最好选用具有光洁表面的粘合材料制成，其必须与重新布线层1具有一定的结合力，以保证所述重新布线层1在后续工艺中不会产生移动等情况，另外，其与所述载体7亦具有较强的结合力，一般来说，其与所述载体7的结合力需要大于与所述重新布线层1的结合力。作为示例，所述粘合层8的材料选自双面均具有粘性的胶带或通过旋涂工艺制作的粘合胶等。胶带优选采用UV胶带，其在UV光照射后很容易被撕离。在其它实施方式中，所述粘合层8也可选用物理气相沉积法或化学气相沉积法形成的其他材料层，如环氧树脂(Epoxy)、硅橡胶(silicone rubber)、聚酰亚胺(PI)、聚苯并恶唑(PBO)、苯并环丁烯(BCB)等。在后续分离所述载体7时，可采用湿法腐蚀、化学机械研磨等方法去除所述粘合层8。
在步骤S2中，请参阅图3中的S2步骤及图5，于于所述粘合层8的上表面形成重新布线层1。
作为示例，于所述粘合层8的上表面形成重新布线层1包括如下步骤：
S21：于所述粘合层8的上表面形成第一层金属线层；
S22：于所述粘合层8的上表面形成覆盖第一层所述金属线层的上表面及侧壁的第一介电层11；
S23：于所述第一介电层11内形成与所述第一层金属线层电性连接的其他金属线层，相邻所述金属线层之间经由金属插塞电连接；各层所述金属线层及所述金属插塞共同构成金属叠层结构12；
S24：于所述第一介电层11的上表面形成下金属化层13，所述下金属化层13与所述金属布线层电连接。
作为示例，所述金属线层可以包括单层金属层，也可以包括两层或多层金属层。作为示例，所述金属线层及所述金属插塞可以采用铜、铝、镍、金、银、钛中的一种材料或两种以上的组合材料。
作为示例，所述第一介电层11的材料可以为低k介电材料。作为示例，所述第一介电层11可以采用环氧树脂、硅胶、PI、PBO、BCB、氧化硅、磷硅玻璃及含氟玻璃中的一种材料，并可以采用诸如旋涂、CVD、等离子增强CVD等工艺形成所述第一介电层11。
作为示例，所述下金属化层13的材料可以为铜、铝、镍、金、银、钛中的一种材料或两种以上的组合材料。
在步骤S3中，请参阅图3中的S3步骤及图6，于所述重新布线层1的上表面键合第一倒装芯片2，所述倒装芯片2与所述重新布线层1实现电性连接。
作为示例，请继续参阅实施例一中的图2，所述第一倒装芯片2至少包括：裸芯片21；连接层22，所述连接层22位于所述裸芯片21的上表面；互联凸块23，所述互联凸块23位于所述连接层22上，且所述互联凸块23通过所述连接层22实现与所述裸芯片21的电性连接；其中，所述第一倒装芯片2通过所述互联凸块23键合于所述下金属化层13的上表面，从而实现与所述重新布线层1的电性连接；于所述重新布线层1的上表面键合所述第一倒装芯片2包括如下步骤：
于所述互联凸块23的上表面或者所述下金属化层13的上表面形成助焊剂胶层；
将所述互联凸块23的顶部(即所述互联凸块23远离所述连接层22的表面)对准所述下金属化层13所在的位置，然后进行回流焊接，从而使所述第一倒装芯片2通过所述互联凸块23键合于所述下金属化层13的上表面。形成的结构如图6所示。
需要解释的是，所述助焊剂胶层可以清除所述互联凸块23及所述下金属化层13表面上的氧化层，提高焊剂的润湿效果及接合的可靠性。所述助焊剂胶层可以采用浸沾或者喷涂等方式形成，应尽可能薄及均匀。
作为示例，所述连接层22至少包括：多个焊盘221，所述焊盘221位于所述裸芯片21的上表面；第二介电层222，所述第二介电层222覆盖于所述裸芯片21的上表面及所述焊盘221；绝缘层223，所述绝缘层223位于所述第二介电层222的上表面；通孔，所述通孔贯穿所述绝缘层223及所述第二介电层222，以暴露出所述焊盘221的上表面。
在一示例中，如实施例一中图2所示，所述互联凸块23为由金属柱231及形成于金属柱231上表面的金属帽232组成的金属组合结构。
作为示例，金属柱231可以采用Cu或Ni金属材料。其中，金属柱231优选采用Cu柱。
作为示例，金属帽232可以采用锡、铜、镍、银锡铜合金或者锡基合金中的一种材料，包括但不限于此。
在另一示例中，所述互联凸块23也可以为金属焊料球(solder ball)。
作为示例，金属焊料球可以采用锡、铜、镍、银锡铜合金或者锡基合金中的一种材料，包括但不限于此。
需要说明的是，所述第一倒装芯片2可包含多种电路结构，在本实施方式中，可以键合多个相同类型的所述第一倒装芯片2，也可以键合多个不同类型的所述第一倒装芯片2，可根据需要进行选择。
在步骤S4中，请参阅图3中的S4步骤及图7，于所述重新布线层1的上表面形成第一塑封层51，所述第一塑封层51填满所述第一倒装芯片2及所述重新布线层1之间的间隙，并将所述第一倒装芯片2封裹塑封。
作为示例，采用模塑底部填充工艺于所述重新布线层1的上表面形成所述第一塑封层51。采用模塑底部填充工艺于所述重新布线层1的上表面形成所述第一塑封层51，塑封材料可以顺畅而迅速地填满所述第一倒装芯片2及所述重新布线层1之间的间隙，可以有效避免在出现界面分层；且模塑底部填充不会像现有技术中的毛细底部填充工艺那样受到限制，大大降低了工艺难度，可以用于更小的连接间隙，更适用于堆叠架构。
在步骤S5中，请参阅图3中的S5步骤及图8，于所述第一塑封层51内形成开口511，所述开口511贯穿所述第一塑封层51以暴露出部分所述重新布线层1。
作为示例，可以采用激光打孔工艺于所述第一塑封层51内形成所述开口511。
作为示例，所述开口511用于后续形成所述金属膏导电柱3，所述开口511位于可以如图8中所示，分别位于所述第一倒装芯片2的两侧。
在步骤S6中，请参阅图3中的S6步骤及图9，采用金属膏印刷工艺在所述开口511内形成金属膏导电柱3，所述金属膏导电柱3与所述重新布线层1电连接。
作为示例，所述金属膏可以为金属粉末颗粒或金属胶层均匀分散于有机物中，此时的所述金属膏为黏糊状，通过印刷工艺在所述第一塑封材料层51表面多次刷印所述金属膏，使得所述金属膏填满所述开口511。
需要说明的是，所述金属膏在一定工艺条件下或在自然条件下可以快速凝固为固态。
本实用新型采用金属膏印刷工艺制备所述金属膏导电柱3，相较于现有技术中的电镀工艺制备金属导电柱具有成本低、制备工艺简单等优点。
在步骤S7中，请参阅图3中的S7步骤及图10，于所述第一塑封层51的上表面键合第二倒装芯片4；所述第二倒装芯片4位于所述第一倒装芯片2的上方，且经由所述金属膏导电柱3与所述重新布线层1电连接。
如图10所示，所述第二倒装芯片4与所述第一倒装芯片2呈垂直堆栈分布，使得所述第一倒装芯片2与所述第二倒装芯片4之间的间距达到最短，从而缩短了所述第一倒装芯片2与所述第二倒装芯片4的沟通响应时间。
在步骤S8中，请参阅图3中的S8步骤及图11，于所述第一塑封层51的上表面形成第二塑封层52，所述第二塑封层52填满所述第二倒装芯片4与所述第一塑封层51之间的间隙，并将所述第二倒装芯片4封裹塑封。
作为示例，采用模塑底部填充工艺于所述第一塑封层51的上表面形成所述第二塑封层52。采用模塑底部填充工艺于所述第一塑封层51的上表面形成所述第二塑封层52，塑封材料可以顺畅而迅速地填满所述第二倒装芯片4与所述第一塑封层51之间的间隙，可以有效避免在出现界面分层；且模塑底部填充不会像现有技术中的毛细底部填充工艺那样受到限制，大大降低了工艺难度，可以用于更小的连接间隙，更适用于堆叠架构。
需要说明的是，本实施例中的所述第一塑封层51及所述第二塑封层52二者叠加起来即为实施例一中所述的塑封层5。由于所述第一塑封层51与所述第二塑封层52的材料完全相同，在形成所述第二塑封层52之后，所述第一塑封层51与所述第二塑封层52整体即为一层塑封层，即实施例一中所述的塑封层5。
在步骤S9中，请参阅图3中的S9步骤及图12，去除所述载体7及所述粘合层8。
作为示例，可以采用研磨工艺、减薄工艺等进行去除所述载体7及所述粘合层8。优选地，本实施例中，采用撕掉所述粘合层8的方式以去除所述载体7。
在步骤S10中，请参阅图3中的S10步骤及图13，于所述重新布线层1的下表面形成焊球凸块6。
形成所述焊球凸块6的工艺为本领域人员所熟知，此处不再累述。
综上所述，本实用新型提供一种扇出型晶圆级封装结构，所述扇出型晶圆级封装结构至少包括：重新布线层；第一倒装芯片，键合于所述重新布线层的上表面，且与所述重新布线层电连接；金属膏导电柱，位于所述重新布线层的上表面，且与所述重新布线层电连接；第二倒装芯片，键合于所述金属膏导电柱的上表面，且位于所述第一倒装芯片的上方，所述第二倒装芯片经由所述金属膏导电柱与所述重新布线层电连接；塑封层，位于所述重新布线层的上表面，且填满所述第一倒装芯片、所述金属膏导电柱、所述第二倒装芯片及所述重新布线层之间的间隙，并将所述第一倒装芯片、所述金属膏导电柱及所述第二倒装芯片封裹塑封；焊球凸块，位于所述重新布线层的下表面，且与所述重新布线层电连接。本实用新型的扇出型晶圆级封装结构中，使用金属膏导电柱替代现有技术中的金属导电柱，金属膏导电柱可以使用金属膏印刷工艺制备而得到，相较于现有技术中的电镀工艺制备金属导电柱具有成本低、制备工艺简单等优点；同时，本实用新型的扇出型晶圆级封装结构中，第一倒装芯片与第二倒装芯片呈垂直堆栈分布，使得所述第一倒装芯片与所述第二倒装芯片之间的间距达到最短，从而缩短了所述第一倒装芯片与所述第二倒装芯片的沟通响应时间。
上述实施方式仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施方式进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。

Claims (9)

1.一种扇出型晶圆级封装结构，其特征在于，所述扇出型晶圆级封装结构至少包括：
重新布线层；
第一倒装芯片，键合于所述重新布线层的上表面，且与所述重新布线层电连接；
金属膏导电柱，位于所述重新布线层的上表面，且与所述重新布线层电连接；
第二倒装芯片，键合于所述金属膏导电柱的上表面，且位于所述第一倒装芯片的上方，所述第二倒装芯片经由所述金属膏导电柱与所述重新布线层电连接；
塑封层，位于所述重新布线层的上表面，且填满所述第一倒装芯片、所述金属膏导电柱、所述第二倒装芯片及所述重新布线层之间的间隙，并将所述第一倒装芯片、所述金属膏导电柱及所述第二倒装芯片封裹塑封；
焊球凸块，位于所述重新布线层的下表面，且与所述重新布线层电连接。
2.根据权利要求1所述的扇出型晶圆级封装结构，其特征在于：所述重新布线层至少包括：
第一介电层；
金属叠层结构，位于所述第一介电层内，所述金属叠层结构包括多层间隔排布的金属线层及金属插塞，所述金属插塞位于相邻所述金属线层之间，以将相邻的所述金属线层电连接；
下金属化层，位于所述第一介电层的上表面，且与所述金属线层电连接。
3.根据权利要求2所述的扇出型晶圆级封装结构，其特征在于：所述第一倒装芯片至少包括：
裸芯片；
连接层，位于所述裸芯片的上表面；
互联凸块，位于所述连接层上，且所述互联凸块通过所述连接层实现与所述裸芯片的电性连接；
其中，所述第一倒装芯片通过所述互联凸块键合于所述下金属化层的上表面，从而实现与所述重新布线层的电性连接。
4.根据权利要求3所述的扇出型晶圆级封装结构，其特征在于：所述连接层至少包括：
多个焊盘，位于所述裸芯片的上表面；
第二介电层，覆盖于所述裸芯片的上表面及所述焊盘；
绝缘层，位于所述第二介电层的上表面；
通孔，贯穿所述绝缘层及所述第二介电层，以暴露出所述焊盘的上表面。
5.根据权利要求4所述的扇出型晶圆级封装结构，其特征在于：所述互联凸块形成于所述焊盘的上表面并覆盖部分绝缘层，且所述互联凸块通过所述焊盘实现与所述裸芯片的电性连接。
6.根据权利要求5所述的扇出型晶圆级封装结构，其特征在于：所述互联凸块为由金属柱及形成于所述金属柱上表面的金属帽组成的金属组合结构，或者所述互联凸块为金属焊料球。
7.根据权利要求6所述的扇出型晶圆级封装结构，其特征在于：所述金属柱的材料包括Cu或Ni，所述金属帽的材料及所述金属焊料球的材料分别包括锡、铜、镍、银锡铜合金或锡基合金。
8.根据权利要求4～7任一项所述的扇出型晶圆级封装结构，其特征在于：所述第一介电层及所述第二介电层均采用低k介电材料。
9.根据权利要求1～7任一项所述的扇出型晶圆级封装结构，其特征在于：所述塑封层的材料包括聚酰亚胺、硅胶或环氧树脂。
CN201720531294.XU 2017-05-15 2017-05-15 扇出型晶圆级封装结构 Active CN206758428U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201720531294.XU CN206758428U (zh) 2017-05-15 2017-05-15 扇出型晶圆级封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201720531294.XU CN206758428U (zh) 2017-05-15 2017-05-15 扇出型晶圆级封装结构

Publications (1)

Publication Number Publication Date
CN206758428U true CN206758428U (zh) 2017-12-15

Family

ID=60616922

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201720531294.XU Active CN206758428U (zh) 2017-05-15 2017-05-15 扇出型晶圆级封装结构

Country Status (1)

Country Link
CN (1) CN206758428U (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106981467A (zh) * 2017-05-15 2017-07-25 中芯长电半导体（江阴）有限公司 扇出型晶圆级封装结构及其制备方法
CN112582284A (zh) * 2019-09-30 2021-03-30 中芯长电半导体（江阴）有限公司 晶圆级芯片封装结构及封装方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106981467A (zh) * 2017-05-15 2017-07-25 中芯长电半导体（江阴）有限公司 扇出型晶圆级封装结构及其制备方法
CN112582284A (zh) * 2019-09-30 2021-03-30 中芯长电半导体（江阴）有限公司 晶圆级芯片封装结构及封装方法

Similar Documents

Publication Publication Date Title
US7842542B2 (en) Embedded semiconductor die package and method of making the same using metal frame carrier
US10141222B2 (en) Semiconductor device and method of forming conductive vias through interconnect structures and encapsulant of WLCSP
US8283250B2 (en) Semiconductor device and method of forming a conductive via-in-via structure
US9099455B2 (en) Semiconductor device and method of forming conductive posts embedded in photosensitive encapsulant
US7838337B2 (en) Semiconductor device and method of forming an interposer package with through silicon vias
US7642128B1 (en) Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
CN106981468A (zh) 扇出型晶圆级封装结构及其制备方法
CN107706521A (zh) 扇出型天线封装结构及其制备方法
SG192490A1 (en) Semiconductor device and method of forming tmv and tsv in wlcsp using same carrier
CN106098665A (zh) 互连结构、封装的半导体器件和半导体器件的封装方法
CN107742778A (zh) 扇出型天线封装结构及其制备方法
CN107690699A (zh) 具有焊接到管芯或基板的重分布层的高纵横比互连的集成电路封装及对应制造方法
CN104409437A (zh) 双面bump芯片包封后重布线的封装结构及其制作方法
CN107706520A (zh) 扇出型天线封装结构及其制备方法
CN106531715A (zh) ***级封装及用于制造***级封装的方法
CN107452702A (zh) 半导体芯片的封装结构及封装方法
CN107104090A (zh) 重新布线层、具有所述重新布线层的封装结构及制备方法
CN107195551A (zh) 扇出型叠层封装结构及其制备方法
CN106981467A (zh) 扇出型晶圆级封装结构及其制备方法
CN206758428U (zh) 扇出型晶圆级封装结构
CN107611045A (zh) 一种三维芯片封装结构及其封装方法
CN107195625A (zh) 双面塑封扇出型***级叠层封装结构及其制备方法
CN107507816A (zh) 扇出型晶圆级多层布线封装结构
CN106684055A (zh) 一种扇出型晶圆级封装结构及其制备方法
US9576888B2 (en) Package on-package joint structure with molding open bumps

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant
CP03 Change of name, title or address
CP03 Change of name, title or address

Address after: No.78 Changshan Avenue, Jiangyin City, Wuxi City, Jiangsu Province (place of business: No.9 Dongsheng West Road, Jiangyin City)

Patentee after: Shenghejing micro semiconductor (Jiangyin) Co.,Ltd.

Address before: No.78 Changshan Avenue, Jiangyin City, Wuxi City, Jiangsu Province

Patentee before: SJ Semiconductor (Jiangyin) Corp.