KR0156233B1 - 자체증폭 동적 모스 트랜지스터 저장셀에 대한 배열 - Google Patents

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Abstract

본 발명은 각 경우에 모스 선택 트랜지스터(AT)를 구비하는 자체증폭 동적 모스 트랜지스터 저장셀에 대한 배열에 관한 것으로서 상기 트랜지스터의 게이트는 워드라인(WL) 및 모스 저장 트랜지스터(ST)의 게이트와 접속되며 전하 저장용 캐패시터(C)가 작동한다. 이러한 자체증폭 저장셀은 하나의 비트라인(BL) 및 워드라인(WL)에서 판독 및 기록될 수 있다. 두개의 트랜지스터(AT 및 ST)는 직렬로 접속되며 공통드레인 소오스영역(DS)은 전압가변저항기(VR)를 경유하여 제어 트랜지스터의 게이트전극(GST)와 접속된다. 본 발명의 장점은 무엇보다도 상기 셀 구조가 감소하는 비트라인(BL)에서 판독할 수 있는 전하량(Q)이 없는 규모 일 수 있고 판독될 수 있는 전하량(Q)이 저장 트랜지스터(ST)의 게이트에서 작용하는 캐패시터(C)에서 저장된 전하보다 크며 두개의 모스 트랜지스터(AT 및 ST)는 비교적 간단하게 생산할 수 있다는 점에 있다.

Description

자체증폭 동적 모스(MOS) 트랜지스터 저장셀에 대한 배열
제1도는 각 경우에 전압가변저항기로서 n+n 형 접합을 구비하는 평면 구조의 트랜지스터에 대한 본 발명에 따른 저장셀 배열의 두개의 인접 모스 트랜지스터 저장셀의 단면도.
제2도는 평면설계이며 전압가변저항기로서 쇼트키 접합을 가지는 트랜지스터를 구비하는 본 발명에 따른 저장셀 배열의 모스 트랜지스터 저장셀의 단면도.
제3도는 평면설계이며 전압가변저항기로서 n+n 형 접합을 가지는 트랜지스터를 구비하는 본 발명에 따른 저장셀 배열의 모스 트랜지스터 저장셀의 단면도.
제4도는 평면 선정 트랜지스터 및 트렌치 설계의 저장트랜지스터를 구비하는 본 발명에 따른 저장셀 배열의 모스 트랜지스터 저장셀의 단면도.
제5도는 선정 트랜지스터 및 트렌치 설계의 저장 트랜지스터를 구비하는 본 발명에 따른 저장셀 배열의 모스 트랜지스터 저장셀의 단면도.
제6도는 본 발명에 따른 저장셀 배열의 MOS 트랜지스터 저장셀의 등가회로 다이어그램.
제7도는 본 발명에 따른 저장셀 배열에서 정보의 기록동안 시간에 대한 전압특성을 도시한 그래프.
제8도는 본 발명에 따른 저장셀 배열의 모스 트랜지스터 저장셀로부터 정보를 판독하기 위한 시간에 대한 전압특성을 도시한 그래프.
제1도의 단면도는 본 발명에 따른 두개의 인접 모스 트랜지스터 저장셀(Z 및 Z')의 바람직한 실시예를 도시한다. 셀(Z 및 Z')은 실리콘으로 구성되며 기준전위에 있는 P 형으로 도핑된 기판(PSUB)을 구비한다. n+형으로 도핑된 드레인영역(D 및 D'), n 형으로 도핑된 드레인-소오스영역(DS 및 DS') 그리고 두개의 저장셀(Z 및 Z')에 대한 n+형으로 도핑된 소오스 영역(S)은 기판(PSUB)의 표면(0)으로부터 상기 기판(PSUB)에 위치된다. 공통소오스영역(S)은 두개의 저장셀(Z 및 Z')에 공통인 비트라인(BL)과 접속된다. 저장셀(Z 및 Z')이 완전히 대칭이기 때문에 저장셀(Z)에 관하여 저장셀(Z') 이하에서 대응하게 이용될 수 있다. 얇은 게이트 산화막(GOX)에 의해 상기 기판(PSUB)으로부터 분리된 n+형으로 도핑된 게이트전극(GAT)과 함께 두개의 저장셀(Z 및 Z')과 공통인 소오스영역(S), 드레인-소오스영역(DS) 및 상기 두개의 영역(S 및 DS)간에 위치된 기판(PSUB)은 선택 트랜지스터(AT)를 형성한다. 드레인-소오스영역(DS)은 선택 트랜지스터(AT)의 드레인영역을 구성하며 동시에 저장 트랜지스터(ST)의 소오스영역을 형성한다. 저장 트랜지스터(ST)는, 얇은 게이트 산화막(GOX)에 의해 기판(PSUB)으로부터 분리된 제어 트랜지스터(ST)의 n+형으로 도핑된 게이트 전극(GST)와 함께 드레인-소오스영역(DS), 드레인영역(D) 및 그들간에 놓인 기판(PSUB)으로부터 형성된다. 상기 드레인영역(D)은 전기적으로 도통하기 위하여 공급전압라인(V)과 접속되고 선택 트랜지스터(AT)의 게이트 전극(GAT)은 전기적으로 도통하기 위하여 워드라인(WL)에 접속된다. 제어 트랜지스터(ST)의 게이트 전극(GST) 및 드레인-소오스영역(DS)는 접촉되어 있으며 n+n 형 접합(1)을 형성한다.
제2도는 평면설계의 트랜지스터에 대한 저장셀의 본 발명에 따른 배열의 저장셀(Z) 바람직한 실시예를 도시하는바, 상기 저장셀은 상기 저장 트랜지스터(ST)의 게이트전극(GST)이 쇼트지 접합(2)에 의해 드레인-소오스영역(DS)과 접속된다는 점에서 제1도에 도시된 저장셀과는 다르다. 쇼트키 접합(2)은 n+형으로 도핑된 게이트전극(GST) 및 금속필림(M)에 의해 형성된다.
제1도 및 제2도에서와 같이 제3도에서, 평면설계의 트랜지스터에 대한 저장셀의 본 발명에 따른 모스 트랜지스터 저장셀의 배열의 바람직한 실시예를 도시하지만 폴리크리스탈린 또는 폴리크리스탈린-실리콘화 n+형 게이트전극(GST)는 n+p+형 접합(3)에 의해 전압가변저항기를 형성하도록 p+형 영역(G)과 결합한다. 충분하게 높게 도핑된 p+n+형 접합은 소오스-드레인 영역(DS)와 옴 접촉을 만든다.
저장셀에 대한 본 발명에 따른 배열의 모스 저장셀의 다른 바람직한 실시예는 제4도에서 도시된 바와같이 평면구조의 선택 트랜지스터(AT) 및 트렌치 설계의 저장 트랜지스터(ST)를 구비한다. 여기서 n 형으로 도핑된 기판(NSUB)에서, 기준전위에 있는 p 형으로 도핑된 영역(PG)이 있으며 여기서 n 형으로 도핑된 드레인-소오스 영역(DS) 및 n+형으로 도핑된 소오스 영역(S)이 소오스(o)으로부터 얻어진다. 제1도의 실시예에서와 같이, 평면선택 트랜지스터(AT)는 얇은 게이트 산화막(GOX)에 의해 기판(NSUB)으로부터 분리된 선택 트랜지스터(AT)의 n+형으로 도핑된 게이트전극(GAT)과 함께 n 형으로 도핑된 드레인-소오스영역(DS), 공통 n+형으로 도핑된 소오스영역(S) 및 중간 p 형으로 도핑된 영역(PG)에 의해 형성된다. 소오스영역(s)은 비트라인(BL)과 접속되며 선택 트랜지스터(AT)의 게이트전극(GAT)는 워드라인(WL)과 접속된다. 트렌치(G)는 기판(NSUB)에서 식각되며 P 형으로 도핑된 영역(PG)보다 더 깊이 식각된다. 셀에서만 접촉하기 위하여 메트릭스형태로 배열된 비트라인 및 워드라인(BL 및 WL)은 칩의 표면에서 필요하도록 n 형으로 도핑된 기판(NSUB)는 이 경우에 공급전압라인(V)과 접속된다. 제어 트랜지스터(ST) n+형으로 도핑된 게이트전극(GST)는 대부분 트렌치(T)에 놓이는바 상기 게이트영역(GST)는 얇은 게이트산화막(GOX)에 의해 기판(NSUB)으로부터 분리되며 트렌치(T)에 놓여 있다. 선이 그어진 트렌치 내부에서, 저장 트랜지스터(ST)의 게이트에서 작용하는 캐패시턴스(C)를 증가하는 목적으로 폴리크리스탈린 실리콘으로 만들어진 전기적 도통영역(P1;평면)인바, 상기 영역(P1)은 VDD/2의 전위에서 있고 중간산화막(ZOX)에 의해 게이트영역(GST)으로부터 절연된다. 제어 트랜지스터(ST)의 게이트전극(GST) 및 드레인-소오스영역(DS)은 접촉되며 따라서 n+n 형 접합(1a)을 형성한다.
제5도에 도시된 바와같은 본 발명에 따른 저장셀 배열의 모스 트랜지스터 저장셀의 바람직한 실시예에서, 선택 트랜지스터(AT) 및 제어 트랜지스터(ST)는 트렌치설계에서 볼 수 있다. 이러한 목적을 위하여 n+형으로 도핑된 공통 소오스영역(S) 및 n+형으로 도핑된 드레인영역(D)은 P 형으로 도핑된 기판(PSUB)에서 표면(0)으로부터 가져오며 각 경우에 트렌치(T)의 이하에 직접 위치된다. 얇은 게이트 산화막에 의해 배열된 트렌치(T)에서 선택 트랜지스터(AT)의 게이트전극(GAT)에 있으며 상기 전극은 게이트전극(GST)으로부터 절연된다. 선택 트랜지스터(AT)의 게이트전극(GAT)는 워드라인(WL)과 접속되며 저장 트랜지스터(ST)의 게이트전극(GST)과 링크되며 트렌치의 내부에서 중간 산화막(ZOX)에 의해 폴리크리스탈린 실리콘으로 만들어진 트렌치 필링(PF)에서 절연된다. n+형으로 도핑된 드레인영역(D)은 공급전압라인(V)과 접착되며 n+형으로 도핑된 공통 소오스영역(S)은 비트라인(BL)과 접촉된다.
접합(1 내지 3) 및 트랜지스터 실시예 평면/평면, 평면/트렌치, 트렌치/평면간의 모든 결합은 만들어진다. 제1도 내지 제3도에서 이와같이 도면에서와 같이 상기 접합(1 내지 3)은 평면/평면 트랜지스터 실시예와 같이 도시되며 제4도 및 제5도에서는 접합(1,1a,1b)은 트렌치/트렌치 트랜지스터 실시예 뿐만 아니라 평면/트렌치 트랜지스터 실시예와 함께 도시된다.
저장셀에 대한 본 발명에 따른 배열의 모스 트랜지스터 저장셀의 등가회로 다이어그램이 제6도에 도시되어 있는바, 보조 또는 플라스틱형에서 작용하는 성분은 깨어진 라인에 의해 특징된다. 비트라인 전압(UB)는 기준전위 및 비트라인(BL)간에 이용되며 선택 트랜지스터(AT)의 소오스 단자는 비트라인(BL)과 접촉되므로 비트라인 전류(iB)는 비트라인(BL)에서 흐를 수 있다. 워드라인전압(UW)는 기준전위 및 워드라인(WL)간에 이용되며 선택 트랜지스터(AT)의 게이트단자는 전기적 전도방법으로 워드라인(WL)과 접촉된다. 선택 트랜지스터(AT)의 드레인단자는 저장 트랜지스터(ST)의 소오스단자에 대해 공통인 드레인-소오스노드(DSK)를 가지는바 노드(DSK)는 저항기(R)와 거기에 병렬인 다이오드(Di)로 구성되는 전압가변트랜지스터(VR)을 경유해 저장 트랜지스터의 게이트와 접촉된다. 저장 트랜지스터(ST)의 게이트는 기준전위에 대해 게이트 캐패시턴스(CG)를 구비하며 전압(+VDD)은 공급전압라인(V) 및 기준전위간에 공급된다.
게이트 캐패시턴스(CG)에 부가하여 게이트 캐패시턴스(CG)와 병렬인 추가 캐패시턴스(CZ1)는 제4도에 도시된 평면(P1)에 의해 만들어진다. 제4도에서 기판(NSUB)이 공급전압(VDD)과 접촉하기 때문에 저장 트랜지스터(ST)의 게이트와 공급전압라인(V)간의 추가 캐패시턴스(CZ2)는 특히 이곳에 놓이게 될 수 있다. n 형으로 도핑된 드레인-소오스영역(DS) 및 인접 P 형으로 도핑된 영역(PSUB 또는 PG)간의 접합은 차단방향으로 폴되며 누설전류(iL2)가 흐르는 플라스틱 다이오드(DiPN)로 구성된다. 저장된 논리 1의 경우에서, 선택 트랜지스터(AT)에 흐르는 누설 전류(iL1)은 다이오드(DiPN)를 경유해 흐르는 누설전류(iL2)와 함께 저장 트랜지스터(ST)의 부 임계전류(iT)의 값과 동일하다. 이러한 경우에 저장 트랜지스터(ST)의 게이트에서 작용하는 캐패시터(C)는 전압가변저항기(VR)를 경유해 드레인-소오스노드(DSK)로 방전될 수 없으며 정보 '논리 1'은 더 크게 보유된다. 저장된 '논리 0'의 경우에서, 저장트랜지스터(ST)의 동작점은 부임계 범위에 있다. 부임계 전류(iT)는 평형이 더 높은 누설전류(iU및 iL2)의 결과로서 만들어질때까지 어느정도 위로 공통드레인-소오스노드(DSK)의 전위를 이동한다.
제7도에서 도시한 바와같이 '논리 1'(하이)에서 판독하기 위하여 타임구간(t1내지 t2)내에 있는 비트라인 전압(UB) 및 워드라인전압(UW)은 높은 값(UBL1,UWH;) 및 낮은 값(UBL,UWV)을 가산한다. 선택 트랜지스터(AT)가 워드라인전압(UW=UWH;하이)에 의해 스위치될때까지, 인가된 비트라인전압(UBL1;하이) 및 비트라인전압(UBL;로우)는 모스 트랜지스터 저장셀에서 판독된다. '논리 1; 하이'로 기록된 모스 트랜지스터 저장셀이 비트라인전압(UB=UBL;로우)에 의한 시간(t2)후에 다시 방전되지 않으므로 선택 트랜지스터는 워드라인전압(UW=UWL;로우)의 결과로서 시간(t2)로에 이미 차단된다. '논리 1; 하이'에서 판독될때 비트라인전압(UB=UBH;하이)은 선택 트랜지스터(AT)가 흐르는 방향에서 폴되며 전압가변저항기(VR)를 경유해 비트라인전압(UB=UBH;하이)까지 저장 트랜지스터(ST)의 게이트에서 작용하는 캐패시터(C)를 충전하며 그를 통해 스위치된 후에 드레인-소오스노드(DSK)에서 나타난다. 전압가변저항기(DR)는 수십 K 오옴의 크기인 낮은 저항값을 가진다.
'논리 0; 로우' 에서 판독될때 비트라인전압(UB=UBL;로우)는 차단방향에서 폴되는 전압가변저항기(VR)를 경유해 일정시간(T=R*C)에서 UBL로 방전되는 저장 트랜지스터(ST)의 게이트에서 작용하며 전압(UBH)에서 충전하는 캐패시터(C)에서 야기되는 선택 트랜지스터(AT)의 스위칭후 드레인-소오스노드(DSK)에서 나타난다. 차단방향에서 폴되는 전압가변저항기(VR)는 메가오옴범위에 있는 높은 저항값(R)을 가진다. 여기서 캐피시턴스(C)는 다소의 f 패러드의 영역에 있다. 저장 트랜지스터의 게이트에서 작용하는 캐피시턴스(C)의 완전한 방전에서 선택 트랜지스터 G(AT)는 다소의 일정시간(T)의 구간동안 스위치 되어야만 한다.
판독에 대해, 제8도에 도시되며 시간간격(t3내지 t4)에서 가산되는 워드라인전압(UW), 값(UW=UWL1;하이) 및 상기 값(UW=UWL로우)이 인가된다. 시간간격(t3내지 t4)에서 UW에 의해 구동된 선택 트랜지스터(AT)는 스위치되며 결과적인 비트라인(BL)을 드레인-소오스노드(DSK)와 접속한다. 저장 트랜지스터(ST)의 게이트에서 작용하는 캐패시터(C)가 UBH(하이) 및 비트라인전압(UB=UBL;로우)로 충전한다면, 제8도에 설명된 비트라인전류(iB)는 비트라인(BL)에서 흐른다. 일시적인 비트라인 전류(iB)의 추적구간은 일정시간(T=R*C)에 의해 필수적으로 결정되며 iB의 시간적분은 '논리 1; 하이'를 판독할때 이용할 수 있는 충전량(Q)을 구성한다. 일시적 전류는 저장 트랜지스터(ST)를 경유해 흐르고 따라서 일시적 비트라인 전류(iB)는 게이트 전위가 시간지연에 대한 저장 트랜지스터의 소오스 전위에 의해 발생하여 게이트-소오스 전압이 저장 트랜지스터(ST)의 임계전압보다 더 크게 만들어진다. 충전량(Q)은 저장 트랜지스터(ST)의 게이트에서 작동하는 캐패시터(C)의 충전을 구성하며 저장 트랜지스터(ST)의 드레인 전류로부터 나오며 다소 더 큰 크기인 충전으로부터 이루어진다. 충전량(Q)이 충분히 크다면, 예정된 비트라인 캐패시턴스에서 비트라인(BL)의 전압펄스는 '논리 1' 로서 검출될 수 있다.
모스 트랜지스터 저장셀에 대한 본 발명에 따른 배열이 작은 셀 구조로 주어진다면 채널폭 및 채널길이는 대략 같은 정도로 감소되는바 이러한 것은 저장 트랜지스터를 경유하고 비교적 큰 방전된 드레인 전류를 가져온다. 상기 저항(R)이, 캐패시턴스(C)가 감소하는 같은 정도로 대략 증가하기 때문에 일정시간(T=R*C)은 큰 방전을 하게 된다. 일정시간(T) 및 드레인 전류의 큰 정도의 불변성 때문에 이용할 수 있는 충전량(Q)은 큰 규모로 된다.
상술한 실시예에서, 비트라인 전압(UB=UBH;하이)은 논리 1 과 대응하며 대응하게 비트라인 전압(UB=UBL;로우)는 '논리 1' 로 할당될 수 있다.
본 발명에 따른 배열은 도시된 바와같이 n 형 채널기술을 이용하는 것이 아니라 p 형 채널기술을 이용하는 것이다. 이러한 목적을 위하여 모든 도핑영역에서 상기 라인유형은 p 에서 n 으로 스위치되며 그 반대로 성립하고 상기 전압의 신호는 변화될 수 있다.
본 발명은, 각 경우에 단지 하나의 비트라인과 전기적 전도방법으로 접속되며, 각 경우에 하나의 선정된 트랜지스터를 구비하는 바 그 게이트는 워드라인과 전기적 전도방법으로 접속되며, 그리고 각 경우에 저장 트랜지스터를 구비하는 바 그 게이트에서의 캐패시터는 전하의 형태로 정보를 저장하도록 작용하는 다수의 모스(MOS) 트랜지스터 저장셀을 구비한 자체증폭 동적 모스 트랜지스터 저장셀에 대한 배열에 관한 것이다.
이러한 종류의 자체증폭 동적 모스 트랜지스터 저장셀에 대한 배열은, 1982년 1월 NO.1, Vol. EDL-3의 IEEE의 전자장치에 관한 논문(7~10쪽)에서 T. Tsuchiya및 M. Itsumi에 의해 VLSI 메모리용 새로운 동적 RAM 셀이라는 제하로 기재되어 있다. 이것은 MOS-FET, MOS 캐피시터 및 접합 FET로 구성된 하나의 판독라인과 두개의 기록라인을 가지는 저장셀이다.
본 발명의 목적은, 간단한 설계이며 짧은 액세스 타임을 허용하며 알파 특성에 의해 충돌되는 낮은 감도를 가지는 도입부에서 설명하는 유형의 자체증폭 동적 모스 트랜지스터 저장셀에 대한 배열을 위한 것으로서, 무엇보다도 셀의 기하학적 구조는 실질적으로 감소되는 비트라인에 판독될 수 있는 다량의 전하가 없는 규모이다. 본 발명의 목적은, 각 경우에 하나의 모스 트랜지스터 저장셀이 단지 하나의 단일 워드라인과 전기적 전도방법으로 접속되고, 선택 트랜지스터 및 저장 트랜지스터는 각 경우에 모스 트랜지스터로 이루어지고, 선택 트랜지스터의 제 2 단자는 각 경우에 비트라인과 전기적 전도방법으로 접속되고, 각 경우에 선택 트랜지스터의 제 3 단자 및 저장 트랜지스터의 제 2 단자는 공통 드레인-소오스 노드를 형성하며 각 경우에 저장 트랜지스터의 제 3 단자는 공급전압과 전기적 전도방법으로 접속되고, 각 경우에 하나의 전압가변저항은 저장 트랜지스터의 게이트단자와 그리고 저 저항값이 충전동안 발생하며 고 저항값이 캐패시터의 충전동안 발생하는 식으로 상기 단자에 작용하는 캐패시터에 공통 드레인-소오스 노드를 접속하는 자체증폭 동적 모스 트랜지스터 저장셀에 대한 배열에 의해 달성된다.
본 발명에 의하여 달성될 수 있는 장점은 자체증폭 동적 모스 트랜지스터 저장셀에 대한 본 발명에 따라 구성된 배열에서 더 좋은 충전 저장능력이 같은 공간설비에서 더 높은 캐패시턴스 값과 더 낮은 누설 전류손실때문에 도입부에 기재된 저장셀보다 더 좋다는 점에 있다. 추가 장점은, 모스 트랜지스터는 접합 FET와 비교하여 제조하기 쉬우며 셀 표면에 비교하여 작은 감응표면에 의한 알파빔에 대한 낮은 감도때문에 낮은 소프트 에러율을 가진다는 점이다.
특허청구범위 제2항 내지 제8항에서는 자체증폭 모스 트랜지스터 저장셀에 대한 본 발명에 따른 배열의 바람직한 실시예를 기재하고 있다.
본 발명의 첨부된 도면과 관련하여 더욱 상세히 설명한다.

Claims (7)

  1. 각 경우에, 단지 하나의 비트라인과 전기적 전도방법으로 접속되며, 각 경우에 하나의 선정된 트랜지스터를 구비하는바 그 게이트는 워드라인과 전기적 전도방법으로 접속되며, 그리고 각 경우에 저장 트랜지스터를 구비하는바 그 게이트에서의 캐패시터는 전하의 형태로 정보를 저장하도록 작용하는 다수의 모스(MOS) 트랜지스터 저장셀을 구비한 자체증폭 동적 모스 트랜지스터 저장셀에 대한 배열에 있어서, 각 경우에 하나의 모스 트랜지스터 저장셀이 단지 하나의 단일 워드라인과 전기적 전도방법으로 접속되고, 선택 트랜지스터 및 저장 트랜지스터는 각 경우에 모스 트랜지스터로 이루어지고, 선택 트랜지스터의 제 2 단자는 각 경우에 비트라인과 전기적 전도방법으로 접속되고, 각 경우에 선택 트랜지스터의 제 3 단자 및 저장 트랜지스터의 제 2 단자는 공통드레인-소오스노드를 형성하며 각 경우에 저장 트랜지스터의 제 3 단자는 공급전압과 전기적 전도방법으로 접속되고, 각 경우에 하나의 전압가변저항은 저장 트랜지스터의 게이트단자와 그리고 저 저항값이 충전동안 발생하며 고 저항값이 캐패시터의 충전동안 발생하는 식으로 상기 단자에 작용하는 캐패시터에 공통드레인-소오스노드를 접속하는 것을 특징으로 하는 자체증폭 동적 모스 트랜지스터 저장셀에 대한 배열.
  2. 제1항에 있어서, 각 경우에 전압가변저항기(VR)는 저장 트랜지스터(ST)의 게이트전극(GST) 및 두개의 트랜지스터(AT,ST)의 공통 드레인-소오스영역(DS)이 같은 전도성 반도체 재질로 구성되도록 형성되는바, 상기 저장 트랜지스터(ST)의 게이트전극(GST)는 드레인-소오스영역(DS)보다 더 높게 도핑된 농도를 가지는 것을 특징으로 하는 자체증폭 동적 모스 트랜지스터 저장셀에 대한 배열.
  3. 제1항에 있어서, 각 경우에 저장 트랜지스터(ST)의 게이트전극(GST) 및 두개의 트랜지스터(AT,ST)의 공통드레인-소오스영역(DS)이 같은 콘덕턴스형의 반도체 재질로 이루어지며 저장 트랜지스터(ST)의 게이트전극(GST)는 공통드레인-소오스영역(DS)보다 더 높은 도핑농도를 가지고, 금속층(M)은 상기 캐패시터(C)의 방전동안보다 저장 트랜지스터(ST)의 게이트에서 작용하는 캐패시터(C)의 충전 동안 더 낮은 저항을 가지는 쇼트키 다이오드를 저장 트랜지스터(ST)의 게이트전극(GST)와 함께 형성하는 것을 특징으로 하는 자체증폭 동적 모스 트랜지스터 저장셀에 대한 배열.
  4. 제1항에 있어서, 각 경우에 저장 트랜지스터(ST)의 게이트전극(GST) 및 두개의 트랜지스터(AT,ST)의 공통드레인-소오스영역(DS)이 게이트전극(GST)와 다른 전도성 높이 도핑된 영역(G)에 부가하여 같은 콘덕턴스 유형의 높게 도핑된 반도체 재질로 이루어지며 드레인-소오스영역(DS)은 상기 캐패시터(C)의 방전 동안보다 저장 트랜지스터(ST)의 게이트에서 작용하는 캐패시터(C)의 충전동안 더 낮은 저항을 가지는 저압가변저항기(VR)를 생산하기 위하여, 게이트전극(GST) 및 드레인 소오스영역(DS)간에 삽입되는 것을 특징으로 하는 자체증폭 동적 모스 트랜지스터 저장셀에 대한 배열.
  5. 제1항에 있어서, 각 경우에 선택 트랜지스터(AT) 및 저장 트랜지스터(ST)가 평면구조인 것을 특징으로 하는 자체증폭 동적 모스 트랜지스터 저장셀에 대한 배열.
  6. 제1항에 있어서, 각 경우에 선택 트랜지스터(AT)는 평면구조이며 저장 트랜지스터(ST)는 트렌치(T)에 위치하며 기판(NSUB)을 경유해 직접 공급전압(VDD)을 공급할 수 있는 것은 특징으로 하는 자체증폭 동적 모스 트랜지스터 저장셀에 대한 배열.
  7. 제1항에 있어서, 각 경우에 선택 트랜지스터(AT) 및 저장 트랜지스터(ST)가 같은 트렌치에 위치하고, 저장 트랜지스터(ST)의 게이트전극(GST)는 중간 산화막(ZOX)에 의해 선택 트랜지스터(AT)의 게이트전극(GAT)으로부터 절연되는 것을 특징으로 하는 자체증폭 동적 모스 트랜지스터 저장셀에 대한 배열.
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