TWI602223B - 在基材中做出貫穿接點的方法以及具有貫穿接點的基材 - Google Patents

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Description

在基材中做出貫穿接點的方法以及具有貫穿接點的基材
本發明係有關於一種在基材中做出貫穿接點的方法以及一種具有貫穿接點的基材。
位於基材中或者位於基材(如晶圓)之分區內的貫穿接點存在不同的實施方式。其目的總是在於實現通過電阻極小的儘可能小的貫穿接點。為實現此點，通常在相應基材中製成具有近乎垂直之側壁的窄細通孔，將側壁絕緣，再用金屬或金屬合金完全或部分填滿該通孔，從而達到期望之極小通過電阻的目的。
但此種方案在具體應用時存在相應限制。一方面，某些應用中金屬的存在會起干擾作用。例如在多項MEMS應用中所提及的微機械壓力感測器。
圖3為具有貫穿接點及壓力感測器之示範性基材的橫截面圖，用於闡釋本發明之課題。
圖3中的組件符號2表示矽半導體基材。矽半導體基材2中的第一區域1設有貫穿接點6a，第二區域11設有形式為壓力感測器之微 機械構件。貫穿接點6a透過位於基材2之正面V上的導電通路15a與壓力感測器11a的電接觸接頭DK1連接。壓力感測器11之膜片3位於空腔3a上方。壓阻式電阻器4及其下方之隔離槽4a向內擴散至膜片3。第一電接觸接頭DK1及第二電接觸接頭DK2接觸該壓阻式電阻器4，以便在該等接觸接頭之間偵測壓阻。
金屬導電通路15a與基材2之正面V之間設有第一隔離層I1。背面之金屬導電通路15b與基材2之背面R之間設有第二隔離層I2。隔離層I1及I2例如可為氧化層。貫穿接點6a連接正面導電通路15a與背面導電通路15b。例如同樣由氧化物製成的側壁隔離層7a將貫穿接點6a與環繞之基材2絕緣。最後，組件符號9表示用於鍍覆貫穿接點6a之金屬的所謂晶種層，其同時可用作擴散障壁。
採用此種傳統微機械壓力感測器11時，透過壓阻式電阻器對佈置於矽基材2上之矽膜片3的彎曲情況進行測量。發生壓力變化時，膜片3之彎曲情況會發生變化，壓阻式電阻器4之電阻信號亦隨之改變。單憑該窄細之金屬導電通路15a位於該表面上且接近膜片3此點，矽與金屬的不同材料參數所造成的應力便會經由基材2傳遞至膜片3。該等應力之溫度相關分量可設法加以補償。但許多金屬之無彈性特性會在壓力感測器之特性曲線上造成滯後效應。此種效應是無法補償的。若金屬區域既設置於基材2表面上又設置於基材深處，則對應力敏感型構件，如此類壓力感測器的不良影響還會顯著增大。
另一方面在許多應用中，主要是較大的應力或者只有較大的應力峰值(如ESD壓力)會經由穿過基材或其分區的貫穿接點進行傳遞。此點難以與前述方案兼容。所能實現的氧化物厚度受到製程及專用幾何形狀的極大限制。最大抗應力強度亦嚴重受限。此外，透過溝槽蝕刻工藝或雷射工藝構建而成的通孔表面相對粗糙。此種粗糙度會產生電場峰值，從 而同樣降低抗應力強度。
毋需採用金屬的替代方案無法使用於許多應用中，因為只有用金屬才能達到在通常情況下必要的極小通過電阻。
圖4為DE 10 2010 039 330 A1所提出的具有貫穿接點及壓力感測器之基材的橫截面圖，用於闡釋本發明之課題。
圖4所示基材2具有貫穿接點6，其以自正面V延伸至背面R的方式貫穿基材2。基材2中的環狀隔離溝槽IG包圍貫穿接點6，該隔離溝槽被正面(V)上的第一隔離層I1及被第二隔離層I2以及被基材2之背面R上的封閉層18封閉。環狀隔離溝槽IG的側壁上設有較薄的襯套狀隔離層18'。該環狀隔離溝槽IG可填滿或不(如圖所示)充填。環狀基材區域2a包圍貫穿接點6。基材2背面R設有通向貫穿接點6的電接觸接頭DK3。在基材2之正面V上，位於貫穿接點6上的接觸環5a與壓力感測器11a之間設有導電通路5。還設有一例如由氮化物構成的介電保護層16。
DE 10 2010 039 330 A1之項目用於做出穿過基材之金屬貫穿接點，其中，在金屬化區域與基材之間實現較高的抗應力強度及應力隔絕效果。
但DE 10 2010 039 330 A1所公開的方法相對複雜且成本較高。此外該案將金屬立柱與分離式隔離環相結合，故僅能做出相對較大的貫穿接點。
本發明提出一種具有請求項1之特徵的在基材中做出貫穿接點的方法，以及一種具有請求項11之特徵的具有貫穿接點的基材。
本發明提供一種貫穿接點以及一種相應製造方法，係用基於低電阻金屬矽化物層之貫穿接點來替代金屬貫穿接點，該金屬矽化物層易於在經溝槽處理之基材立柱上做出。本發明之貫穿接點體積小、電阻小、 抗應力強度高且寄生電容極小。
本發明之基本理念在於，在基材中構建一藉由環狀溝槽絕緣的基材立柱，在該基材立柱上兼容性沈積一金屬層。透過溫度步驟或者另一類型之激活工藝在該金屬層與該矽半導體基材之矽的分界面上構建一金屬矽化物層。隨後將多餘金屬以相對該矽化物層的方式選擇性去除。透過此種方式所構建之帶表面金屬矽化物層的矽立柱用作低電阻貫穿接點。為構建該立柱而經溝槽處理之環區域用作隔離層，因為可將該矽化物層之位於環底部及環頂面上的前期產物(金屬層)相對於該矽化物層去除，且在該區域內無法產生任何矽化物。
透過此種方式所構建之塗佈有金屬矽化物層的基材立柱之正面及背面皆能方便地透過導電通路連接一或多個構件。
此種貫穿接點的主要優點在於：抗應力強度高、漏電流小、寄生電容小、電阻小、貫穿接點電阻不受基材摻雜影響。尤其是能實現高縱橫比之非常小的貫穿接點，其中，該等貫穿接點亦能實現於厚度極大的基材中，且尤其是能形成具有平坦表面的貫穿接點。
較佳改良方案參閱附屬項。
1‧‧‧第一區域
2‧‧‧矽半導體基材，基材
2a‧‧‧基材區域，基材立柱，立柱
3‧‧‧膜片，矽膜片
3a‧‧‧空腔
4‧‧‧電阻器
4a‧‧‧隔離槽
5‧‧‧導電通路
5a‧‧‧接觸環
6‧‧‧貫穿接點
6a‧‧‧貫穿接點
7a‧‧‧側壁隔離層
9‧‧‧晶種層
11‧‧‧第二區域
11a‧‧‧壓力感測器，微機械構件
15a、15b、15'、15"‧‧‧導電通路
16‧‧‧保護層
18‧‧‧封閉層
18'‧‧‧隔離層
20‧‧‧環狀溝槽，環區域
40‧‧‧金屬層
41‧‧‧金屬矽化物層
d‧‧‧厚度差
DK1‧‧‧第一電接觸接頭
DK2‧‧‧第二電接觸接頭
DK3‧‧‧電接觸接頭
G‧‧‧柵格，掩模
GB‧‧‧柵格區域
I1‧‧‧第一隔離層
I2‧‧‧第二隔離層
IG‧‧‧隔離溝槽
IO‧‧‧上隔離層
IR‧‧‧背面隔離層
IU‧‧‧下隔離層
KB‧‧‧正面接觸區域
KB'‧‧‧背面接觸區域
LK‧‧‧小焊球
MF‧‧‧微機械功能層
OB‧‧‧曝露區域
R‧‧‧背面
S1‧‧‧基礎晶圓
V‧‧‧正面
VB‧‧‧封閉區域
VR‧‧‧背面封閉層
VS‧‧‧封閉層
W1‧‧‧第一基材
WDK‧‧‧貫穿接點
WK‧‧‧第二基材
圖1a-1為本發明的第一實施方式，係在基材中做出貫穿接點的方法之不同處理階段的橫截面圖；圖2為本發明的第二實施方式，係具有貫穿接點的基材在封裝MEMS晶圓方面的應用的橫截面圖；圖3為具有貫穿接點及壓力感測器之示範性基材的橫截面圖，用於闡釋本發明之課題；及圖4為DE 10 2010 039 330 A1所提出的具有貫穿接點及壓力感測器之基 材的橫截面圖，用於闡釋本發明之課題。
下面結合附圖所示實施方式對本發明的其它特徵及優點進行說明。
附圖中相同的組件符號表示相同或功能相同的要素。
圖1a-1為本發明的第一實施方式，係在基材中做出貫穿接點的方法之不同處理階段的橫截面圖。
如圖1a所示，在矽半導體基材2的第二區域11內構建有形式為壓力感測器的微機械構件11a，此前已結合圖3對此進行過詳細說明。
組件符號IU表示例如由氧化物或氮化物構成且位於矽半導體基材2之正面V上的下隔離層，該下隔離層上設有導電通路15'，其接觸區域KB對矽半導體基材2進行階梯狀電接觸。導電通路15'還與壓力感測器11a之電接觸接頭DK1連接。
下隔離層IU及導電通路15'上方設有上隔離層IO，其例如亦由氧化物或氮化物構成且實施為正面鈍化層。
為形成導電通路15'，可沈積一或多個包含或不包含擴散障壁或黏接層的金屬層。較佳採用包含Ti/TiN障壁或TaN/Ta障壁的W金屬層、Cu金屬層或Al金屬層。沈積工藝完畢後利用光微影工藝實施結構化。
如圖1b所示，隨後可對矽半導體基材2之背面R進行研磨，從而使得矽半導體基材2的厚度減小一厚度差d，該厚度差基於待構建之貫穿接點的高度。其中，可藉由電漿工藝或液態蝕刻介質或CMP工藝實施背面蝕刻，從而對背面R進行處理。
如圖1c所示，隨後將背面隔離層IR，如氧化層鍍覆於背面R上。
圖1d所示之下一處理步驟係在背面隔離層IR之柵格區域 GB內結構化一細微的柵格G，其中，柵格區域GB相對正面V上的接觸區域KB佈置。因此，柵格區域GB位於未來將產生貫穿接點之溝槽的區域內。在此柵格區域GB內，矽半導體基材2之背面R曝露。
隨後在柵格G之相對接觸區域KB佈置的中央區域，將柵格G的封閉區域VB封閉，其中，環狀曝露區域OB包圍封閉區域VB。一封閉層VS的相應栓塞例如可由光阻材料構成，未來可選擇性地將該栓塞去除。圖1e示出此種情況。
如圖1f所示，隨後自矽半導體基材2之背面R出發進行深度溝槽處理，以便在矽半導體基材2中形成一自背面R延伸至正面V的環狀溝槽20。採用相應處理參數，從而將矽半導體基材2之位於柵格區域GB之曝露區域OB下方的矽完全去除，視需要可額外實施橫向基蝕。蝕刻工藝中止於位於該基材之正面V上的下隔離層IU，在圖示之較佳方案中，亦部分地中止於導電通路15'。採用該方式後，下一處理過程中能為該貫穿接點實現較小的電阻，因為導電通路15'能緊挨下一處理過程中所形成之金屬矽化物層佈置。
如圖1g所示，隨後在矽基材立柱2a上的背面隔離層IR中，選擇性地將封閉層VS之由光阻材料製成且構成封閉區域VB的栓塞去除，該矽基材立柱位於環狀溝槽20中央。
如圖1h所示，此時利用兼容性沈積法將金屬層40沈積於背面R上，其中，該金屬層40亦沈降於矽半導體基材2之表面上的環狀溝槽20中以及沈降於該正面V上的下隔離層IU及導電通路15'上。在此情況下可將柵格區域GB重新封閉。亦可使得柵格區域GB仍然曝露。
採用能以極小的活化能與矽構成低電阻矽化物相的金屬，如Ti、Ni、Co、Pt或W。可採用簡單的濺鍍工藝實施沈積。縱橫比較高時，較佳採用兼容性沈積方案，如MOCVD沈積(金屬有機化學真空沈積)或 ALD沈積(原子層沈積)。
如圖1i所示，在金屬層40之沈積過程中或者隨後透過獨立之處理步驟(例如，爐子、RTP(高速熱處理)、雷射退火)使得金屬層40與矽半導體基材2之環狀溝槽20內被金屬層40所覆蓋的區域發生熱矽化物反應，從而在環狀溝槽20之側壁上以及在基材立柱2a的底面上形成金屬矽化物層41。該金屬矽化物層41特定言之亦與正面之導電通路15'發生電接觸。
如圖1j所示，隨後將金屬層40之多餘金屬以及將金屬層40之未被沈積於矽半導體基材2之背面隔離層IR上的金屬以相對金屬矽化物層41的方式選擇性去除。
為此，較佳可採用H2SO4實施濕式化學法。其中，特別是將金屬層40之位於下隔離層IU上及正面之導電通路15'上的多餘金屬重新完全去除，從而達到與環繞之基材2隔絕的目的。
在此情況下，矽半導體基材2之塗佈有金屬矽化物層41的基材立柱2a在矽半導體基材2之正面V上透過導電通路15'連接形式為壓力感測器的微機械構件11a。當然，亦可透過設置其它(未繪示)導電通路來連接其它構件。。從而實現貫穿接點WDK。
如圖1K所示，隨後用一背面封閉層VR，如氧化層或氮化物層來封閉柵格G。
之前可藉由一(未繪示)處理步驟用另一隔離層將環區域20完全或部分填滿，以達到更佳的隔離效果。
如圖11所示，最後構建一相對該正面接觸區域KB佈置的背面接觸區域KB'，並透過背面導電通路15"對塗佈有金屬矽化物層41的立柱2a進行背面電接觸。此種佈置方案的優點在於，能透過金屬矽化物層41之下部區域實現與環繞基材立柱2a之金屬矽化物層41之區域的直接電接觸。
可藉由相應之金屬沈積及結構化處理在封閉層VR上構建例如具有連接其它背面構件之接頭的任意線路，圖11中為清楚起見，僅顯示背面導電通路15"。
此外，隨後例如可將焊球鍍覆至背面導電通路15"，以便利用倒裝芯片法將矽半導體基材2之貫穿接點WDK安裝到印刷電路板或者其它殼體上。
作為可選方案，亦可之前在矽半導體基材2的背面R上構建更多構件或者其它結構並使其與貫穿接點WDK連接。
圖2為本發明的第二實施方式，係具有貫穿接點的基材在封裝MEMS晶圓方面的應用的橫截面圖。
圖2所示實施方式中，用基材疊層替代單個矽半導體基材2，其中，組件符號W1表示第一基材，該第一基材具有基礎晶圓S1及位於其上方的微機械功能層MF，該第一基材上設有帶本發明之貫穿接點WDK的第二基材WK，其中，在基材之頂面上之導電通路15"上安裝於連接貫穿接點WDK之用於實施倒裝芯片接合的小焊球LK。在此情況下，第二基材WK以封裝件的形式接合至第一基材W1。
之前結合多個可任意組合之實施例對本發明進行了說明，但本發明並非僅限於該等實施例，可採用各種形式對本發明進行進一步變更。
尤其是上述材料僅起示範作用，而非構成任何限制。此外，可在做出該貫穿接點前或者之後在該基材中或該基材上做出壓力感測器、導電通路等微機械構件及其它電氣構件。
當然，可進一步沈積任意保護層、隔離層、鈍化層及擴散障壁層以進一步提高可靠性。
圖1a-1所示實施方式中的基材立柱2a及貫穿接點WDK皆呈圓柱形，但若需要實現體積極小而電阻較低之貫穿接點，則亦可採用不 同於圓柱形的矩形或方形之立柱形狀。例如亦可採用星形立柱形狀，此種立柱形狀就其體積而言具有較大的表面。亦可透過貫穿接點疊層之形式在芯片內部設置任意電阻。在許多其它貫穿接點方案中，該電阻只能透過將多個並非定標於芯片級的貫穿接點並聯來實現。
2‧‧‧矽半導體基材，基材
2a‧‧‧基材區域，基材立柱，立柱
3‧‧‧膜片，矽膜片
3a‧‧‧空腔
4‧‧‧電阻器
4a‧‧‧隔離槽
11‧‧‧第二區域
11a‧‧‧壓力感測器，微機械構件
15'、15"‧‧‧導電通路
20‧‧‧環狀溝槽，環區域
41‧‧‧金屬矽化物層
DK1‧‧‧第一電接觸接頭
DK2‧‧‧第二電接觸接頭
GB‧‧‧柵格區域
IO‧‧‧上隔離層
IR‧‧‧背面隔離層
IU‧‧‧下隔離層
KB‧‧‧正面接觸區域
KB'‧‧‧背面接觸區域
R‧‧‧背面
V‧‧‧正面
VR‧‧‧背面封閉層
WDK‧‧‧貫穿接點

Claims (15)

  1. 一種在具有正面(V)及背面(R)之基材(2)中做出貫穿接點(WDK)的方法，包括以下步驟：在該基材(2)之正面(V)上構建一蝕刻中止層(IU，15')；在該基材(2)之背面(R)上構建一掩模(G)藉由一中止於該蝕刻中止層(IU，15')之蝕刻工藝、應用該掩模(G)來在該基材(2)中構建一自該背面(R)延伸至該正面(V)的環狀溝槽(20)，其中，該溝槽(20)包圍一基材立柱(2a)；應用該掩模(G)將一金屬層(40)沈積於該基材(2)之背面(R)上，其中，該金屬層(40)進入該環狀溝槽(20)並沈降於該基材立柱(2a)上；在該基材立柱(2a)上構建一金屬矽化物層(41)，透過在該基材立柱(2a)上至少部分地將該金屬層(40)轉化為該金屬矽化物層(41)而實現；將多餘的金屬層(40)選擇性去除；及在該基材(2)之背面(R)上將該環狀溝槽(20)封閉。
  2. 如申請專利範圍第1項之方法，其中，構建該掩模(G)包括以下步驟：在該基材(2)之背面(R)上的一柵格區域(GB)內構建一柵格(G)；及將該柵格(G)的中央區域封閉，從而形成對應於該基材立柱(2a)之封閉區域(VB)及對應於該環狀溝槽(20)之環狀曝露區域(OB)。
  3. 如申請專利範圍第2項之方法，其中，將該金屬層(40)沈積於該基材(2)之背面(R)前將該封閉區域(VB)曝露，以便在該基材(2)之背面(R)上的該基材立柱(2a)上將該金屬層(40)沈降於該柵格區域(GB)內。
  4. 如申請專利範圍第1、2或3項之方法，其中，在該基材(2)之正 面(V)上構建一用於作蝕刻中止層(IU，15')之第一隔離層(IU)，其中在該第一隔離層(IU)上構建第一導電通路(15')，該導電通路在一第一接觸區域(KB)穿過該第一隔離層(IU)與對該基材(2)進行接觸，且其中，該環狀溝槽(20)構建成使得該第一接觸區域(KB)位於該基材立柱(2a)上。
  5. 如申請專利範圍第4項之方法，其中，該環狀溝槽(20)設計成使得該接觸區域(KB)伸入該環狀溝槽(20)，且其中，該導電通路(15')同樣用於作該蝕刻中止層(IU，15')的功能。
  6. 如申請專利範圍第1至3項中任一項之方法，其中，為在該基材(2)之背面(R)上將該環狀溝槽(20)封閉，將該多餘金屬層(40)選擇性去除後，透過沈積一背面封閉層(VR)來封閉該掩模(G)。
  7. 如申請專利範圍第1至3項中任一項之方法，其中，藉由熱處理步驟來構建該金屬矽化物層(41)。
  8. 如申請專利範圍第6項之方法，其中，在該背面封閉層(VR)上構建第二導電通路(15")，該導電通路以一穿過該背面封閉層(VR)的第二接觸區域(KB')對該基材立柱(2a)進行接觸。
  9. 如申請專利範圍第1至3項中任一項之方法，其中，在構建該掩模(G)前對該基材(2)之背面(R)進行薄化處理。
  10. 如申請專利範圍第1至3項中任一項之方法，其中，利用濺鍍工藝、ALD工藝或MOCVD工藝沈積該金屬層(40)。
  11. 一種具有貫穿接點(WDK)的基材(2)，包括正面(V)及背面(R)，具有：位於該基材(2)中的環狀溝槽(20)，其自該背面(R)延伸至該正面(V)，其中，該溝槽(20)包圍一基材立柱(2a)；及位於該基材立柱(2a)上的金屬矽化物層(41)，該基材立柱自該背面 (R)延伸至該正面(V)。
  12. 如申請專利範圍第11項之基材(2)，其中，該基材立柱(2a)藉由該正面(V)上的第一接觸區域(KB)被第一導電通路(15')接觸，藉由該背面(R)上的第二接觸區域(KB')被第二導電通路(15")接觸。
  13. 如申請專利範圍第12項之基材(2)，其中，該第一及/或該第二導電通路(15'，15")與微機械構件(11a)電連接。
  14. 如申請專利範圍第11至13項中任一項之基材(2)，其中，該基材立柱(2a)呈星形、圓柱形或矩形對稱。
  15. 如申請專利範圍第11至13項中任一項之基材(2)，其中，該金屬矽化物層(41)朝該背面(R)延伸。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106711121B (zh) * 2015-11-12 2019-09-06 中国科学院上海微***与信息技术研究所 一种硅柱通孔互连结构及其制作方法
JP2019045287A (ja) * 2017-09-01 2019-03-22 セイコーエプソン株式会社 物理量センサー、電子機器、および移動体
EP4174923A1 (de) * 2021-10-27 2023-05-03 Hahn-Schickard-Gesellschaft für angewandte Forschung e.V. Hermetische durchkontaktierungen mit niedrigeren parasitären kapazitäten

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201220450A (en) * 2010-11-11 2012-05-16 Advanced Semiconductor Eng Wafer level semiconductor package and manufacturing methods thereof
TW201222728A (en) * 2010-08-13 2012-06-01 Bosch Gmbh Robert Process to produce an electrical through-contact in a substrate and substrate with an electrical through-contact

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005004877A1 (de) * 2005-02-03 2006-08-10 Robert Bosch Gmbh Mikromechanisches Bauelement und entsprechendes Herstellungsverfahren
JP2007165461A (ja) * 2005-12-12 2007-06-28 Elpida Memory Inc 半導体装置及びその製造方法
US8889548B2 (en) * 2008-09-30 2014-11-18 Infineon Technologies Ag On-chip RF shields with backside redistribution lines
US8062975B2 (en) * 2009-04-16 2011-11-22 Freescale Semiconductor, Inc. Through substrate vias
US7960282B2 (en) * 2009-05-21 2011-06-14 Globalfoundries Singapore Pte. Ltd. Method of manufacture an integrated circuit system with through silicon via
FR2953992B1 (fr) 2009-12-15 2012-05-18 Commissariat Energie Atomique Realisation de structures d'interconnexions tsv formees d'un contour isolant et d'une zone conductrice situee dans le contour et disjointe du contour
US8316717B2 (en) * 2010-06-29 2012-11-27 Rogue Valley Microdevices, Inc. Wireless self-powered monolithic integrated capacitive sensor and method of manufacture
JP2012216812A (ja) * 2011-03-31 2012-11-08 Elpida Memory Inc 半導体装置及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201222728A (en) * 2010-08-13 2012-06-01 Bosch Gmbh Robert Process to produce an electrical through-contact in a substrate and substrate with an electrical through-contact
TW201220450A (en) * 2010-11-11 2012-05-16 Advanced Semiconductor Eng Wafer level semiconductor package and manufacturing methods thereof

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