CN105811941B - 一种上电复位电路 - Google Patents
一种上电复位电路 Download PDFInfo
- Publication number
- CN105811941B CN105811941B CN201610216863.1A CN201610216863A CN105811941B CN 105811941 B CN105811941 B CN 105811941B CN 201610216863 A CN201610216863 A CN 201610216863A CN 105811941 B CN105811941 B CN 105811941B
- Authority
- CN
- China
- Prior art keywords
- pmos
- nmos tube
- grid
- drain electrode
- connection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
Landscapes
- Electronic Switches (AREA)
Abstract
本发明公开一种上电复位电路，其包括顺次电性连接的偏置电流产生模块、上电复位模块及反馈锁存模块；所述偏置电流产生模块用于产生偏置电流；上电复位模块用于产生上电复位电压信号，其中，上电复位模块包括两个串联开关，通过控制两个串联开关的闭合或断开，来调整偏置电流产生模块产生的偏置电流，进而调整上电复位时间；所述反馈锁存模块用于将上电复位模块产生的上电复位电压信号进行锁存，从而抑制上电阶段电源电压在反相器输入电压VIL～VIH之间的抖动，避免输出的上电复位电压信号出现跳变的情况；该反馈锁存模块还包括两个NMOS管串联组成的反馈支路，通过反馈支路对上电复位电压信号进行反馈，实现加速稳定输出上电复位电压信号。
Description
技术领域
本发明涉及电子技术领域，特别涉及一种应用于无线充电控制芯片的上电复位电路。
背景技术
通常情况下，电路***在上电初期，电源电压还未达到稳定的预期状态时，许多电路元器件(例如，半导体器件等)以及电路节点的电压和逻辑状态是不稳定的。为了使电路***在每次上电后都能从设计者所期望的状态开始操作，可以利用上电复位(Power OnReset，简称为POR)电路在电源稳定后的一段时间内，该复位信号可强制电路***处在设计者所期望的初始状态，待复位信号的有效期结束后，电路***再从所期望的初始状态开始运行。即，它可以对电路***中的其它模块进行复位操作，从而消除上电初始时电路模块的不稳定态。
传统的上电复位电路，一般采用PMOS对电容充电，电容极板的电压缓慢上升，经过数级反相器进行整形输出，这种电路结构，如果上电阶段电源电压在反相器输入电压VIL～VIH之间抖动，上电复位输出信号将出现跳变，可能会引起芯片内部其他电路模块的异常。而且，该电路如果要增加上电复位时间，需要减小充电PMOS管的宽长比或者增大电容面积，需要增加芯片面积、改变芯片的布局。因此，上述电路具有以下缺点：1、上电复位输出信号不稳定，容易出现跳变的情况，可能会引起芯片内部其他电路模块的异常；2、不易调整上电复位时间。
发明内容
因此，针对上述的问题，本发明提出一种上电复位电路，该电路通过上电复位模块设两个串联开关，通过调整两个串联开关的闭合或断开，可调整充电电流，进而调整上电复位时间，避免增加芯片面积；采用反馈锁存模块将上电复位模块产生的上电复位电压信号进行锁存，可有效抑制上电阶段电源电压在反相器输入电压VIL～VIH之间抖动，输出稳定的上电复位信号，避免上电复位电压信号出现跳变的情况，其中反馈锁存模块还设有两个NMOS管串联组成的反馈支路，通过开启反馈支路，反馈上电复位电压信号，可实现加速稳定输出上电复位电压信号。
为了解决上述技术问题，本发明所采用的技术方案如下：
上电复位电路，包括顺次电性连接的偏置电流产生模块、上电复位模块及反馈锁存模块；所述偏置电流产生模块用于产生偏置电流；上电复位模块用于产生上电复位电压信号，其中，上电复位模块包括两个串联开关，通过控制两个串联开关的闭合或断开，来调整偏置电流产生模块产生的偏置电流，进而调整上电复位时间；所述反馈锁存模块用于将上电复位模块产生的上电复位电压信号进行锁存，从而抑制上电阶段电源电压在反相器输入电压VIL～VIH之间的抖动，避免输出的上电复位电压信号出现跳变的情况。
为了实现输出稳定的上电复位信号，避免上电阶段电源电压在反相器输入电压VIL～VIH之间抖动，导致上电复位输出信号出现跳变的情况，可能会引起芯片内部其他电路模块的异常，作为一个优选方案，本发明利用反馈锁存模块将上电复位模块产生的上电复位电压信号进行锁存，可有效抑制上电阶段电源电压在反相器输入电压VIL～VIH之间抖动，避免输出的上电复位电压信号出现跳变的情况，且本发明反馈锁存模块还设有两个NMOS管串联组成的反馈支路，通过开启反馈支路，反馈上电复位电压信号，可实现加速稳定输出上电复位电压 信号。
作为优选方式，所述反馈支路为第四NMOS管N3和第五NMOS管N4串联组成的支路。
作为一种优选的方式，所述偏置电流产生模块包括第一PMOS管P0、第二PMOS管P1、第一NMOS管N0、第二NMOS管N1及电阻R0；所述第一PMOS管P0的源极连接电源电压，第一PMOS管P0的栅极与漏极相连，第一PMOS管P0的栅极与第二PMOS管P1的栅极连接，第一PMOS管P0的漏极与电阻R0的输入端连接，电阻R0的输出端与第一NMOS管N0的漏极连接，第一NMOS管N0的栅极连接电源电压，第一NMOS管N0的源极接地，所述第二PMOS管P1的源极连接电源电压，第二PMOS管P1的栅极与第一PMOS管P0的栅极连接，第二PMOS管P1的漏极所第二NMOS管N1的漏极连接，第二NMOS管N1的漏极与栅极相连，第二NMOS管N1的源极接地。
作为优选方式，所述上电复位模块包括第三PMOS管P2、第四PMOS管P3、第五PMOS管P4、第六PMOS管P5、第一开关K0、第二开关K1、第三NMOS管N2、第一电容C0及第二电容C1；所述第三PMOS管P2的源极连接电源电压，第三PMOS管P2的栅极与第一PMOS管P0的栅极、第二PMOS管P1的栅极、第四PMOS管P3的栅极及第五PMOS管P4的栅极连接，第三PMOS管P2的漏极与第四PMOS管P3的源极连接，第四PMOS管P3的漏极与源极通过第一开关K0连接，第四PMOS管P3的漏极与第五PMOS管P4的源极连接，第五PMOS管P4的漏极与源极通过第二开关K1连接，第五PMOS管P4的漏极与第一电容C0的上极板及第三NMOS管N2的栅极连接，第一电容C0的下极板接地，第六PMOS管P5的源极连接电源电压，第六PMOS管P5的栅极与第三PMOS管P2的栅极、第一PMOS管P0的栅极及第二PMOS管P1的 栅极连接，第六PMOS管P5的漏极与第三NMOS管N2的漏极及第二电容C1的下极板连接，第三NMOS管N2的栅极与第五PMOS管P4的漏极及第一电容C0的上极板连接，第三NMOS管N2的源极接地，所述第二电容C1的上极板连接电源电压，第二电容C1的下极板与第六PMOS管P5的漏极及第三NMOS管N2的漏极连接。
作为优选方式，所述反馈锁存模块包括第七PMOS管P6、第八PMOS管P7、第四NMOS管N3、第五NMOS管N4、第六NMOS管N5、第七NMOS管N6及第三电容C2；所述第七PMOS管P6的源极接电源电压，第七PMOS管P6的栅极与第一PMOS管P0的栅极、第二PMOS管P1的栅极、第三PMOS管P2的栅极及第六PMOS管P5的栅极连接，第七PMOS管P6的漏极与第八PMOS管P7的源极连接，第八PMOS管P7的漏极与第六NMOS管N5的源极连接，第八PMOS管P7的栅极与第六NMOS管N5的栅极、第四NMOS管N3的漏极、第二电容C1的下极板、第六PMOS管P5的漏极及第三NMOS管N2的漏极连接，第六NMOS管N5的源极与第七NMOS管N6的漏极连接，第七NMOS管N6的栅极与第二NMOS管N1的栅极和漏极连接，第七NMOS管N6的源极接地，第四NMOS管N3的漏极与第八PMOS管P7的栅极、第六NMOS管N5的栅极、第二电容C1的下极板、第六PMOS管P5的漏极及第三NMOS管N2的漏极连接，第四NMOS管N3的栅极与第三NMOS管N2的栅极、第五PMOS管P4的漏极及第一电容C0的上极板连接，第四NMOS管N3的源极与第五NMOS管N4的漏极连接，第五NMOS管N4的源极接地，第五NMOS管N4的栅极与第三电容C2的上极板、第八PMOS管P7的漏极、第六NMOS管N5的漏极及所述反馈锁存模块输出端连接，第三电容C2的下极板接地，所述反馈锁存模块输出端连接两个串联反相器，并输出电压POR。
作为优选方式，所述第一PMOS管P0、第二PMOS管P1、第三PMOS管P2、第四PMOS管P3、第五PMOS管P4和第七PMOS管P6的宽长比相等，所述第六PMOS管P5的宽长比大于第三PMOS管P2的宽长比，所述第二NMOS管N1和第七NMOS管N6的宽长比相等，所述第三NMOS管N2、第四NMOS管N3和第五NMOS管N4的宽长比相等，所述第五NMOS管N4的宽长比大于第六PMOS管P5的宽长比的2倍，设定第n个PMOS管P(n-1)的宽长比为(W/L)- P(n-1)，第n个NMOS管N(n-1)的宽长比为(W/L)N(n-1)，则
(W/L)P0＝(W/L)P1＝(W/L)P2＝(W/L)P3＝(W/L)P4＝(W/L)P6，
(W/L)P5>(W/L)P2，
(W/L)N1＝(W/L)N6，
(W/L)N2＝(W/L)N3＝(W/L)N4>2*(W/L)P5。
作为优选方式，所述第一电容C0的电容值大于第二电容C1的电容值，第二电容C1的电容值大于第三电容C2的电容值，即C0>C1>C2。
本发明采用上述方案，通过上电复位模块设两个串联开关，通过调整两个串联开关的闭合或断开，可调整充电电流，进而调整上电复位时间，避免增加芯片面积、改变芯片的布局。
本发明采用上述方案，与现有技术相比，具有如下有益效果：
1、本发明通过上电复位模块设两个串联开关，通过调整两个串联开关的闭合或断开，可调整充电电流，进而调整上电复位时间，避免增加芯片面积、改变芯片的布局；
2、本发明采用反馈锁存模块将上电复位模块产生的上电复位电压信号进行 锁存，可有效抑制上电阶段电源电压在反相器输入电压VIL～VIH之间抖动，输出稳定的上电复位信号，避免上电复位电压信号出现跳变的情况；
3、本发明通过反馈锁存模块设两个NMOS管串联组成的反馈支路，通过开启反馈支路，反馈上电复位电压信号，可实现加速稳定输出上电复位电压信号；
4、本发明所采用的技术方案简单，具有很好的实用性。
附图说明
图1为本发明的上电复位电路原理结构示意图。
具体实施方式
现结合附图和具体实施方式对本发明进一步说明。
参见图1，本发明的上电复位电路，包括顺次电性连接的偏置电流产生模块1000、上电复位模块2000及反馈锁存模块3000。其中，偏置电流产生模块1000用于产生偏置电流；上电复位模块2000用于产生上电复位电压信号，其中，上电复位模块还设有两个串联开关，通过调整两个串联开关的闭合或断开，可调整充电电流，进而调整上电复位时间；反馈锁存模块3000用于将上电复位模块产生的上电复位电压信号进行锁存，可有效抑制上电阶段电源电压在反相器输入电压VIL～VIH之间抖动，避免输出的上电复位电压信号出现跳变的情况，其中反馈锁存模块还设有两个NMOS管串联组成的反馈支路，通过开启反馈支路，反馈上电复位电压信号，可实现加速稳定输出上电复位电压信号。本实施例中，反馈支路为第四NMOS管N3和第五NMOS管N4串联组成的支路。
作为一个优选的实施例，参见图1，偏置电流产生模块包括第一PMOS管P0、第二PMOS管P1、第一NMOS管N0、第二NMOS管N1及电阻R0；第一PMOS管P0的源极连接电源电压，第一PMOS管P0的栅极与漏极相连，第 一PMOS管P0的栅极与第二PMOS管P1的栅极连接，第一PMOS管P0的漏极与电阻R0的输入端连接，电阻R0的输出端第一NMOS管N0的漏极连接，第一NMOS管N0的栅极连接电源电压，第一NMOS管N0的源极接地，第二PMOS管P1的源极连接电源电压，第二PMOS管P1的栅极与第一PMOS管P0的栅极连接，第二PMOS管P1的漏极与第二NMOS管N1的漏极连接，第二NMOS管N1的漏极与栅极相连，第二NMOS管N1的源极接地。
上电复位模块包括第三PMOS管P2、第四PMOS管P3、第五PMOS管P4、第六PMOS管P5、第一开关K0、第二开关K1、第三NMOS管N2、第一电容C0及第二电容C1；第三PMOS管P2的源极连接电源电压，第三PMOS管P2的栅极与第一PMOS管P0的栅极、第二PMOS管P1的栅极、第四PMOS管P3的栅极及第五PMOS管P4的栅极连接，第三PMOS管P2的漏极与第四PMOS管P3的源极连接，第四PMOS管P3的漏极与源极通过第一开关K0连接，第四PMOS管P3的漏极与第五PMOS管P4的源极连接，第五PMOS管P4的漏极与源极通过第二开关K1连接，第五PMOS管P4的漏极与第一电容C0的上极板及第三NMOS管N2的栅极连接，第一电容C0的下极板接地，第六PMOS管P5的源极连接电源电压，第六PMOS管P5的栅极与第三PMOS管P2的栅极、第一PMOS管P0的栅极及第二PMOS管P1的栅极连接，第六PMOS管P5的漏极与第三NMOS管N2的漏极及第二电容C1的下极板连接，第三NMOS管N2的栅极与第五PMOS管P4的漏极及第一电容C0的上极板连接，第三NMOS管N2的源极接地，第二电容C1的上极板连接电源电压，第二电容C1的下极板与第六PMOS管P5的漏极及第三NMOS管N2的漏极连接。
反馈锁存模块包括第七PMOS管P6、第八PMOS管P7、第四NMOS管N3、第五NMOS管N4、第六NMOS管N5、第七NMOS管N6及第三电容C2； 第七PMOS管P6的源极接电源电压，第七PMOS管P6的栅极与第一PMOS管P0的栅极、第二PMOS管P1的栅极、第三PMOS管P2的栅极及第六PMOS管P5的栅极连接，第七PMOS管P6的漏极与第八PMOS管P7的源极连接，第八PMOS管P7的漏极与第六NMOS管N5的源极连接，第八PMOS管P7的栅极与第六NMOS管N5的栅极、第四NMOS管N3的漏极、第二电容C1的下极板、第六PMOS管P5的漏极及第三NMOS管N2的漏极连接，第六NMOS管N5的源极与第七NMOS管N6的漏极连接，第七NMOS管N6的栅极与第二NMOS管N1的栅极和漏极连接，第七NMOS管N6的源极接地，第四NMOS管N3的漏极与第八PMOS管P7的栅极、第六NMOS管N5的栅极、第二电容C1的下极板、第六PMOS管P5的漏极及第三NMOS管N2的漏极连接，第四NMOS管N3的栅极与第三NMOS管N2的栅极、第五PMOS管P4的漏极及第一电容C0的上极板连接，第四NMOS管N3的源极与第五NMOS管N4的漏极连接，第五NMOS管N4的源极接地，第五NMOS管N4的栅极与第三电容C2的上极板、第八PMOS管P7的漏极、第六NMOS管N5的漏极及反馈锁存模块输出端连接，第三电容C2的下极板接地，反馈锁存模块输出端连接两个串联反相器，并输出电压POR。
为了实现输出稳定的上电复位信号，避免上电阶段电源电压在反相器输入电压VIL～VIH之间抖动，导致上电复位输出信号出现跳变的情况，可能会引起芯片内部其他电路模块的异常，本发明利用反馈锁存模块将上电复位模块产生的上电复位电压信号进行锁存，可有效抑制上电阶段电源电压在反相器输入电压VIL～VIH之间抖动，避免输出的上电复位电压信号出现跳变的情况，且本发明反馈锁存模块还设有两个NMOS管串联组成的反馈支路，通过开启反馈支路，反馈上电复位电压信号，可实现加速稳定输出上电复位电压信号。
本发明的上电复位电路的具体工作过程如下：
参见图1中偏置产生电路1000，当电源电压上电后，第一NMOS管N0导通，第一PMOS管P0导通，第二PMOS管P1、第三PMOS管P2、第六PMOS管P5、第七PMOS管P6导通，初始第一电容C0上极板电压为零，第三电容C2上极板电压为零。
其中，为了实现较佳的预期效果，第一PMOS管P0、第二PMOS管P1、第三PMOS管P2、第四PMOS管P3、第五PMOS管P4和第七PMOS管P6的宽长比相等，第六PMOS管P5的宽长比大于第三PMOS管P2的宽长比，第二NMOS管N1和第七NMOS管N6的宽长比相等，第三NMOS管N2、第四NMOS管N3和第五NMOS管N4的宽长比相等，第五NMOS管N4的宽长比大于第六PMOS管P5的宽长比的2倍，设定第n个PMOS管P(n-1)的宽长比为(W/L)P(n-1)，第n个NMOS管N(n-1)的宽长比为(W/L)N(n-1)，则
(W/L)P0＝(W/L)P1＝(W/L)P2＝(W/L)P3＝(W/L)P4＝(W/L)P6，
(W/L)P5>(W/L)P2，
(W/L)N1＝(W/L)N6，
(W/L)N2＝(W/L)N3＝(W/L)N4>2*(W/L)P5。
作为优选方式，第一电容C0的电容值大于第二电容C1的电容值，第二电容C1的电容值大于第三电容C2的电容值，即C0>C1>C2。
假设第一开关K0和第二开关K1断开，因为(W/L)P5>(W/L)P2，则P5充电电流大于P2充电电流，而且第二电容C1电容值比第一电容C0电容值小，因此第二电容C1下极板电压Va(即第六NMOS管N5、第七NMOS管N6、第七PMOS管P6、第八PMOS管P7构成的反相器的输入电压)会较快处在高电平，同时由于第三电容C2的辅助稳压作用，则初始阶段第六NMOS管N5、第七NMOS管N6、第七PMOS管P6、第八PMOS管P7构成的反相器的输出电压即Vb为低电平，则第五NMOS管N4的栅极为低电平，第五NMOS管N4关闭，此时，POR输出低电平。
随着流过第三PMOS管P2充电电流继续对第一电容C0充电，当第一电容C0上极板电压大于第三NMOS管N2的开启阈值电压VTHN时，第三NMOS管N2导通，此时C1的下极板电压Va逐渐被拉低。
当Va被拉至低电平时，则第六NMOS管N5、第七NMOS管N6、第七PMOS管P6、第八PMOS管P7构成的反相器的输出电压Vb翻转到高电平，第五NMOS管N4栅极被拉高，则第五NMOS管N4导通，同时第四NMOS管N3、第五NMOS管N4的支路导通，即反馈支路导通，则可进一步加速拉低第二电容C1下极板电压Va，实现加速稳定输出上电复位电压信号。此时，第六NMOS管N5、第七NMOS管N6、第七PMOS管P6、第八PMOS管P7构成的反相器与第四NMOS管N3和第五NMOS管N4形成反馈锁存，有效抑制上电阶段电源电压在反相器输入电压VIL～VIH之间抖动，避免输出的上电复位电压信号出现跳变的情况，实现POR稳定快速输出高电平，完成上电复位的过程。
现有技术中，为了实现更好地方便调整上电复位时间，避免由于调整上电复位时间，如增加上电复位时间，需要减小充电PMOS的宽长比或者增大电容面积，导致增加一定的芯片面积、改变芯片的布局。本发明通过上电复位模块设两个串联开关，通过调整两个串联开关的闭合或断开，可调整充电电流，进而调整上电复位时间，避免增加芯片面积、改变芯片的布局。
具体的，参见图1所示，上电复位模块2000中，通过在第四PMOS管P3的漏极与源极连接处设置第一开关K0，第五PMOS管P4的漏极与源极连接线设置第二开关K1。
假定第一开关K0和第二开关K1全部闭合时，第三PMOS管P2对第一电容C0的充电电流为I，上电复位信号低电平宽度为T。
当第一开关K0闭合、第二开关K1断开或第一开关K0断开、第二开关K1闭合，第三PMOS管P2支路的PMOS等效宽长比(W/L)变为第一开关K0和第二开关K1全部闭合时的1/2，则第三PMOS管P2对第一电容C0的充电电流变为(I/2)，上电复位信号低电平宽度变为2T。
当第一开关K0和第二开关K1全部断开时，第三PMOS管P2支路的PMOS等效宽长比(W/L)变为第一开关K0和第二开关K1全部闭合时的1/3，则第三PMOS管P2对第一电容C0的充电电流变为(I/3)，上电复位信号低电平宽度变为3T。
因此，本发明可以通过调整开关K0、K1，进而调整上电复位时间，避免增加芯片面积、改变芯片的布局。
另外，本发明的上电复位电路可根据需要设计上电复位模块2000中第三PMOS管P2支路PMOS及对应开关个数，假设各对应设计为n个，则可通过调整n个开关的闭合或断开，即可调整第三PMOS管P2支路的PMOS等效宽长比(W/L)，从而调整第三PMOS管P2支路充电电流，可实现上电复位低电平宽度为nT(其中n为大于0的正整数)，进而调整上电复位时间，避免增加芯片面积、改变芯片的布局。
尽管结合优选实施方案具体展示和介绍了本发明，但所属领域的技术人员应该明白，在不脱离所附权利要求书所限定的本发明的精神和范围内，在形式上和细节上可以对本发明做出各种变化，均为本发明的保护范围。
Claims (6)
1.上电复位电路，其特征在于：包括顺次电性连接的偏置电流产生模块、上电复位模块及反馈锁存模块；
所述偏置电流产生模块用于产生偏置电流；上电复位模块用于产生上电复位电压信号，其中，上电复位模块包括两个串联开关，通过控制两个串联开关的闭合或断开，来调整偏置电流产生模块产生的偏置电流，进而调整上电复位时间；
所述反馈锁存模块用于将上电复位模块产生的上电复位电压信号进行锁存，从而抑制上电阶段电源电压在反相器输入电压VIL～VIH之间的抖动，避免输出的上电复位电压信号出现跳变的情况；
所述上电复位模块包括第三PMOS管P2、第四PMOS管P3、第五PMOS管P4、第六PMOS管P5、第一开关K0、第二开关K1、第三NMOS管N2、第一电容C0及第二电容C1；所述第三PMOS管P2的源极连接电源电压，第三PMOS管P2的栅极与第一PMOS管P0的栅极、第二PMOS管P1的栅极、第四PMOS管P3的栅极及第五PMOS管P4的栅极连接，第三PMOS管P2的漏极与第四PMOS管P3的源极连接，第四PMOS管P3的漏极与源极通过第一开关K0连接，第四PMOS管P3的漏极与第五PMOS管P4的源极连接，第五PMOS管P4的漏极与源极通过第二开关K1连接，第五PMOS管P4的漏极与第一电容C0的上极板及第三NMOS管N2的栅极连接，第一电容C0的下极板接地，第六PMOS管P5的源极连接电源电压，第六PMOS管P5的栅极与第三PMOS管P2的栅极、第一PMOS管P0的栅极及第二PMOS管P1的栅极连接，第六PMOS管P5的漏极与第三NMOS管N2的漏极及第二电容C1的下极板连接，第三NMOS管N2的栅极与第五PMOS管P4的漏极及第一电容C0的上极板连接，第三NMOS管N2的源极接地，所述第二电容C1的上极板连接电源电压，第二电容C1的下极板与第六PMOS管P5的漏极及第三NMOS管N2的漏极连接。
2.根据权利要求1所述的上电复位电路，其特征在于：所述反馈锁存模块还包括两个NMOS管串联组成的反馈支路。
3.根据权利要求1或2所述的上电复位电路，其特征在于：所述偏置电流产生模块包括第一PMOS管P0、第二PMOS管P1、第一NMOS管N0、第二NMOS管N1及电阻R0；所述第一PMOS管P0的源极连接电源电压，第一PMOS管P0的栅极与漏极相连，第一PMOS管P0的栅极与第二PMOS管P1的栅极连接，第一PMOS管P0的漏极与电阻R0的输入端连接，电阻R0的输出端与第一NMOS管N0的漏极连接，第一NMOS管N0的栅极连接电源电压，第一NMOS管N0的源极接地，所述第二PMOS管P1的源极连接电源电压，第二PMOS管P1的栅极与第一PMOS管P0的栅极连接，第二PMOS管P1的漏极所第二NMOS管N1的漏极连接，第二NMOS管N1的漏极与栅极相连，第二NMOS管N1的源极接地。
4.根据权利要求3所述的上电复位电路，其特征在于：所述反馈锁存模块包括第七PMOS管P6、第八PMOS管P7、第四NMOS管N3、第五NMOS管N4、第六NMOS管N5、第七NMOS管N6及第三电容C2；所述第七PMOS管P6的源极接电源电压，第七PMOS管P6的栅极与第一PMOS管P0的栅极、第二PMOS管P1的栅极、第三PMOS管P2的栅极及第六PMOS管P5的栅极连接，第七PMOS管P6的漏极与第八PMOS管P7的源极连接，第八PMOS管P7的漏极与第六NMOS管N5的源极连接，第八PMOS管P7的栅极与第六NMOS管N5的栅极、第四NMOS管N3的漏极、第二电容C1的下极板、第六PMOS管P5的漏极及第三NMOS管N2的漏极连接，第六NMOS管N5的源极与第七NMOS管N6的漏极连接，第七NMOS管N6的栅极与第二NMOS管N1的栅极和漏极连接，第七NMOS管N6的源极接地，第四NMOS管N3的漏极与第八PMOS管P7的栅极、第六NMOS管N5的栅极、第二电容C1的下极板、第六PMOS管P5的漏极及第三NMOS管N2的漏极连接，第四NMOS管N3的栅极与第三NMOS管N2的栅极、第五PMOS管P4的漏极及第一电容C0的上极板连接，第四NMOS管N3的源极与第五NMOS管N4的漏极连接，第五NMOS管N4的源极接地，第五NMOS管N4的栅极与第三电容C2的上极板、第八PMOS管P7的漏极、第六NMOS管N5的漏极及所述反馈锁存模块输出端连接，第三电容C2的下极板接地，所述反馈锁存模块输出端连接两个串联反相器，并输出电压POR。
5.根据权利要求4所述的上电复位电路，其特征在于：所述第一PMOS管P0、第二PMOS管P1、第三PMOS管P2、第四PMOS管P3、第五PMOS管P4和第七PMOS管P6的宽长比相等，所述第六PMOS管P5的宽长比大于第三PMOS管P2的宽长比，所述第二NMOS管N1和第七NMOS管N6的宽长比相等，所述第三NMOS管N2、第四NMOS管N3和第五NMOS管N4的宽长比相等，所述第五NMOS管N4的宽长比大于第六PMOS管P5的宽长比的2倍，设定第n个PMOS管P(n-1)的宽长比为(W/L)P(n-1)，第n个NMOS管N(n-1)的宽长比为(W/L)N(n-1)，则
(W/L)P0＝(W/L)P1＝(W/L)P2＝(W/L)P3＝(W/L)P4＝(W/L)P6，
(W/L)P5＞(W/L)P2，
(W/L)N1＝(W/L)N6，
(W/L)N2＝(W/L)N3＝(W/L)N4＞2*(W/L)P5。
6.根据权利要求4所述的上电复位电路，其特征在于：所述第一电容C0的电容值大于第二电容C1的电容值，第二电容C1的电容值大于第三电容C2的电容值，即C0＞C1＞C2。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610216863.1A CN105811941B (zh) | 2016-04-08 | 2016-04-08 | 一种上电复位电路 |
| PCT/CN2016/112228 WO2017173857A1 (zh) | 2016-04-08 | 2016-12-27 | 上电复位电路 |
| US16/003,754 US10536142B2 (en) | 2016-04-08 | 2018-06-08 | Power on reset circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610216863.1A CN105811941B (zh) | 2016-04-08 | 2016-04-08 | 一种上电复位电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105811941A CN105811941A (zh) | 2016-07-27 |
| CN105811941B true CN105811941B (zh) | 2017-05-17 |
Family
ID=56459812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610216863.1A Active CN105811941B (zh) | 2016-04-08 | 2016-04-08 | 一种上电复位电路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US10536142B2 (zh) |
| CN (1) | CN105811941B (zh) |
| WO (1) | WO2017173857A1 (zh) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105811941B (zh) * | 2016-04-08 | 2017-05-17 | 厦门新页微电子技术有限公司 | 一种上电复位电路 |
| CN108063610B (zh) * | 2016-11-07 | 2021-06-18 | 华润微集成电路(无锡)有限公司 | 上电复位脉冲产生电路 |
| CN107896099B (zh) * | 2017-12-14 | 2020-11-03 | 成都通量科技有限公司 | 一种上电复位电路 |
| CN108768362B (zh) * | 2018-04-04 | 2021-11-23 | 上海申矽凌微电子科技有限公司 | 一种纯增强型mos管无静态功耗的上电复位电路 |
| CN113364435B (zh) * | 2020-03-04 | 2024-03-29 | 北京钛方科技有限责任公司 | 一种锁存比较器电路及锁存比较实现方法 |
| CN112526581A (zh) * | 2020-11-26 | 2021-03-19 | 重庆邮电大学 | 一种适用于辐射检测前端读出电路的时间甄别器 |
| CN112953509B (zh) * | 2021-01-28 | 2024-06-04 | 苏州锴威特半导体股份有限公司 | 一种高压驱动电路 |
| CN115729573A (zh) * | 2021-09-01 | 2023-03-03 | 富联精密电子(天津)有限公司 | 固件升级方法、装置、芯片及计算机存储介质 |
| CN113783556B (zh) * | 2021-09-27 | 2023-05-26 | 电子科技大学 | 一种时间可控的上电复位电路 |
| CN114785331B (zh) * | 2022-04-01 | 2023-09-19 | 无锡力芯微电子股份有限公司 | 可调式高精度复位电路 |
| CN116700458B (zh) * | 2023-08-09 | 2024-01-26 | 深圳奥简科技有限公司 | 一种电压监测复位电路及电子设备 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1705230A (zh) * | 2004-06-03 | 2005-12-07 | 三星电子株式会社 | 提供上电复位信号的装置和方法 |
| CN101114827A (zh) * | 2006-07-28 | 2008-01-30 | 意法半导体股份有限公司 | 用于含芯片上降压转换器的数字装置的上电复位电路 |
| CN104935313A (zh) * | 2015-06-17 | 2015-09-23 | 矽恩微电子(厦门)有限公司 | 一种无静态电流的上电复位信号产生电路 |
| CN205490463U (zh) * | 2016-04-08 | 2016-08-17 | 厦门新页微电子技术有限公司 | 上电复位电路 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4140930A (en) * | 1976-07-30 | 1979-02-20 | Sharp Kabushiki Kaisha | Voltage detection circuit composed of at least two MOS transistors |
| JPS5932024A (ja) * | 1982-08-13 | 1984-02-21 | Hitachi Ltd | 半導体集積回路 |
| US5030845A (en) * | 1989-10-02 | 1991-07-09 | Texas Instruments Incorporated | Power-up pulse generator circuit |
| US5243233A (en) * | 1992-09-24 | 1993-09-07 | Altera Corporation | Power on reset circuit having operational voltage trip point |
| WO1997007408A1 (fr) * | 1995-08-21 | 1997-02-27 | Matsushita Electronics Corporation | Systeme de detection de tension, circuit de remise a zero/remise en service d'un circuit et dispositif semi-conducteur |
| JP3319559B2 (ja) * | 1996-01-16 | 2002-09-03 | 株式会社東芝 | オートクリア回路 |
| JP3288249B2 (ja) * | 1997-03-31 | 2002-06-04 | 東芝マイクロエレクトロニクス株式会社 | パワーオンリセット回路 |
| US6268764B1 (en) * | 2000-02-18 | 2001-07-31 | Microchip Technology Incorporated | Bandgap voltage comparator used as a low voltage detection circuit |
| JP4119784B2 (ja) * | 2003-04-23 | 2008-07-16 | シャープ株式会社 | パワーオンリセット回路 |
| US7161396B1 (en) * | 2003-08-20 | 2007-01-09 | Xilinx, Inc. | CMOS power on reset circuit |
| JP2006121448A (ja) * | 2004-10-22 | 2006-05-11 | Matsushita Electric Ind Co Ltd | 電流源回路 |
| KR100583611B1 (ko) * | 2005-01-25 | 2006-05-26 | 삼성전자주식회사 | 파워-온 리셋 회로 및 파워-온 리셋 방법 |
| KR100854462B1 (ko) * | 2007-04-02 | 2008-08-27 | 주식회사 하이닉스반도체 | 초기화 신호 발생 회로 |
| US7417476B1 (en) * | 2007-04-24 | 2008-08-26 | Smartech Worldwide Limited | Power-on-reset circuit with output reset to ground voltage during power off |
| DE102009042388B4 (de) * | 2009-09-21 | 2011-06-01 | Texas Instruments Deutschland Gmbh | Elektronische Vorrichtung zur Einschaltrücksetzung |
| KR101097468B1 (ko) * | 2009-12-24 | 2011-12-23 | 주식회사 하이닉스반도체 | 반도체 집적회로의 파워업 신호 발생회로 |
| CN103997323B (zh) * | 2014-06-09 | 2017-01-25 | 上海华力微电子有限公司 | 一种低功耗高稳定性的复位电路 |
| US9407254B1 (en) * | 2014-10-15 | 2016-08-02 | Xilinx, Inc. | Power on-reset with built-in hysteresis |
| CN204465489U (zh) * | 2015-02-17 | 2015-07-08 | 刘海清 | 一种新型低压上电复位电路 |
| CN105811941B (zh) * | 2016-04-08 | 2017-05-17 | 厦门新页微电子技术有限公司 | 一种上电复位电路 |
-
2016
- 2016-04-08 CN CN201610216863.1A patent/CN105811941B/zh active Active
- 2016-12-27 WO PCT/CN2016/112228 patent/WO2017173857A1/zh active Application Filing
-
2018
- 2018-06-08 US US16/003,754 patent/US10536142B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1705230A (zh) * | 2004-06-03 | 2005-12-07 | 三星电子株式会社 | 提供上电复位信号的装置和方法 |
| CN101114827A (zh) * | 2006-07-28 | 2008-01-30 | 意法半导体股份有限公司 | 用于含芯片上降压转换器的数字装置的上电复位电路 |
| CN104935313A (zh) * | 2015-06-17 | 2015-09-23 | 矽恩微电子(厦门)有限公司 | 一种无静态电流的上电复位信号产生电路 |
| CN205490463U (zh) * | 2016-04-08 | 2016-08-17 | 厦门新页微电子技术有限公司 | 上电复位电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20180294808A1 (en) | 2018-10-11 |
| WO2017173857A1 (zh) | 2017-10-12 |
| US10536142B2 (en) | 2020-01-14 |
| CN105811941A (zh) | 2016-07-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN105811941B (zh) | 一种上电复位电路 | |
| CN102045041B (zh) | Rc振荡器及其实现方法 | |
| CN205490463U (zh) | 上电复位电路 | |
| CN104218940A (zh) | 紧凑电平位移器 | |
| CN106873695A (zh) | 应用于高负载电流的电荷注入式开关电容稳压器 | |
| US10447251B2 (en) | Power efficient high speed latch circuits and systems | |
| CN105099173B (zh) | 充电泵 | |
| CN104201880A (zh) | 用于锁相环低电压下抗工艺涨落的低电流失配电荷泵电路 | |
| CN103378828B (zh) | 用于时钟源的微调电路 | |
| US10110223B2 (en) | Single ended-to-differential converter | |
| Romli et al. | Design of a low power dissipation and low input voltage range level shifter in CEDEC 0.18-µm CMOS process | |
| CN101399504B (zh) | 全数字式软启动电路与应用该电路的电源供电*** | |
| WO2023065789A1 (zh) | 驱动电路及相关产品 | |
| CN107094012A (zh) | 一种电平转换电路及方法 | |
| CN108806583A (zh) | 移位寄存器单元、驱动方法、移位寄存器和显示装置 | |
| CN111555595B (zh) | 一种开启速率可控的GaN功率管栅驱动电路 | |
| CN107565953A (zh) | 一种跳变检测器及时钟频率调节***的控制电路 | |
| CN105634465B (zh) | 锁存器和分频器 | |
| CN105871184B (zh) | 一种超高精度过功率补偿电路 | |
| CN207766250U (zh) | 电路 | |
| CN105119596B (zh) | 基于抗单粒子瞬态辐射效应的锁相环用压控振荡器延时单元 | |
| CN108432104B (zh) | 一种自举驱动电路及其驱动方法 | |
| CN108055021A (zh) | 振荡器 | |
| CN111900960A (zh) | 相位插值*** | |
| CN101944896B (zh) | 电荷泵以及能降低漏电流的充放电方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |