CN108768362B - 一种纯增强型mos管无静态功耗的上电复位电路 - Google Patents
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Abstract
本发明提供了一种纯增强型MOS管无静态功耗的上电复位电路,包括依次连接的:电源检测锁存部分、反相延时部分以及与非门部分;电源检测锁存部分的PMOS管M105与NMOS管M106的栅极相互连接作为第一节点,漏极相互连接作为第二节点;PMOS管M101的漏极、PMOS管M104的漏极以及电容C107的一端分别连接第一节点,NMOS管M103的漏极通过分压器件连接第一节点,NMOS管M103的栅极连接与非门部分,PMOS管M101的栅极接地,PMOS管M104的栅极连接第二节点,第一节点还连接反相延时部分,第二节点连接反相延时部分。本发明电路简单有效,工艺层次简单,布版图的面积小,成本低,电路工作一致性好,实现了静态无功耗。
Description
技术领域
本发明涉及电子电路技术领域,具体地,涉及一种纯增强型MOS管无静态功耗的上电复位电路。
背景技术
在当今的很多的芯片电路应用中,极低功耗的使用场景越来越多。特别是在各种电池供电的***中,为了实现整个***在甚至多达数年不更换电池的要求,对***所使用的芯片要求非常低的静态功耗。这些极低功耗的要求通常通过使***的芯片在不需要运行时进入休眠状态来达到的,但是对于上电复位模块,由于需要检测电源电压掉电再复位,多数设计在***休眠时仍然保持该电路模块处于工作而消耗电流。因此很多电路设计致力于减小上电复位电路模块的电流,甚至低至数十nA的电流,为了实现这个极低电流,消耗大量的芯片面积,增加芯片成本。
中国专利CN201110436258.2提到的超低功耗上电复位电路,包含电源采样电路,整形电路,延迟电路,异或电路模块组成,实现了静态极低功耗。但是上电过程中利用PMOS漏极漏电给电容充电延时触发POR脉冲,利用漏电延时使得芯片一致性不佳,并且由于在不同的温度下漏电差异巨大,高温比低温甚至高数十倍,使得这个延时在不同的温度下差异巨大,另外在低温延时过长,限制了启动后需立即工作的应用。
中国专利CN201520149453.0提到的低功耗上电复位电路,包含耗尽管组成的电源采样电路,延时电路,去抖动电路部分。由于采用耗尽管采样电源电压,该电路正常工作时仍然有静态功耗,并且为了实现耗尽管,需要额外的工艺层次。
中国专利CN201720925464.2提到的一种无静态功耗上电复位电路。所述晶体管MN2为N沟道耗尽型MOS管或者负阈值电压的MOS管;所述晶体管MP2为P沟道耗尽型MOS管。同时利用N沟道耗尽型MOS管和P沟道耗尽型MOS管,同时实现2种耗尽型管一般需要增加2层MASK和工艺层次,增加了成本和工艺复杂度,很多工艺平台不可实现。
发明内容
针对现有技术中的缺陷,本发明的目的是提供一种纯增强型MOS管无静态功耗的上电复位电路。
根据本发明提供的一种纯增强型MOS管无静态功耗的上电复位电路,包括依次连接的:电源检测锁存部分、反相延时部分以及与非门部分;
所述电源检测锁存部分包括:PMOS管M101、分压器件、NMOS管M103、PMOS管M104、PMOS管M105、NMOS管M106以及电容C107,所述PMOS管M105与所述NMOS管M106的栅极相互连接作为第一节点,漏极相互连接作为第二节点;
所述PMOS管M101的漏极、所述PMOS管M104的漏极以及所述电容C107的一端分别连接所述第一节点,所述NMOS管M103的漏极通过所述分压器件连接所述第一节点,所述NMOS管M103的栅极连接所述与非门部分,所述PMOS管M101的栅极接地,所述PMOS管M104的栅极连接所述第二节点,所述第一节点还连接所述与非门,所述第二节点连接所述反相延时部分。
较佳的,所述分压器件包括电阻R102或者栅极接电源VDD的NMOS管。
较佳的,所述电容C107的另一端接地VSS。
较佳的,所述反相延时部分包括:PMOS管M108、NMOS管M109以及电容C110,所述PMOS管M108与所述NMOS管M109的栅极相互连接作为第三节点,漏极相互连接作为第四节点,所述第三节点与所述第二节点连接,所述第四节点与所述与非门部分连接,所述电容C110的一端连接所述第四节点。
较佳的,所述电容C110的另一端接地VSS。
较佳的,所述与非门部分包括:PMOS管M111、PMOS管M112、NMOS管M113以及NMOS管M114,所述PMOS管M112与所述NMOS管M113的栅极相互连接作为第五节点,漏极相互连接作为第六节点,所述第五节点与所述第四节点连接,所述第六节点与所述NMOS管M103的栅极连接,所述PMOS管M111与所述NMOS管M114的栅极相互连接并与所述第一节点连接,所述PMOS管M111的漏极连接所述第六节点,所述NMOS管M114的漏极连接所述NMOS管M113的源极。
较佳的,还包括反相器,连接在所述第六节点。
较佳的,所述反相器包括:PMOS管M115、NMOS管M116以及输出POR117,所述PMOS管M115与所述NMOS管M116的栅极相互连接并与所述第六节点连接,漏极相互连接并与所述输出POR117连接。
较佳的,所述PMOS管M101、所述PMOS管M104、所述PMOS管M105、所述PMOS管M108、所述PMOS管M111、所述PMOS管M112以及所述PMOS管M115的源极接电源VDD。
较佳的,所述NMOS管M103、所述NMOS管M106、所述NMOS管M109、所述NMOS管M114以及所述NMOS管M116的源极接地VSS。
与现有技术相比,本发明具有如下的有益效果:
本发明电路简单有效,布版图的面积小,成本低,用到的器件种类少,通用纯增强MOS工艺就可以实现,另外电路工作一致性好,初始上电后很快就可以输出复位信号,实现了静态无功耗。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述,本发明的其它特征、目的和优点将会变得更明显:
图1为本发明的电路图;
图2为本发明的波形图。
具体实施方式
下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明,但不以任何形式限制本发明。应当指出的是,对本领域的普通技术人员来说,在不脱离本发明构思的前提下,还可以做出若干变化和改进。这些都属于本发明的保护范围。
如图1所示,本发明提供的一种纯增强型MOS管无静态功耗的上电复位电路,包括依次连接的:电源检测锁存部分、反相延时部分、与非门部分以及反相器。
电源检测锁存部分包括:PMOS管M101、分压器件、NMOS管M103、PMOS管M104、PMOS管M105、NMOS管M106以及电容C107,PMOS管M105与NMOS管M106的栅极相互连接作为第一节点1,漏极相互连接作为第二节点2。PMOS管M101的漏极、PMOS管M104的漏极以及电容C107的一端分别连接第一节点1,电容C107的另一端接地VSS,NMOS管M103的漏极通过分压器件连接第一节点,NMOS管M103的栅极连接与非门部分,PMOS管M101的栅极接地,PMOS管M104的栅极连接第二节点2,第一节点1还连接与非门,第二节点2连接反相延时部分。
当电源开始上升时,NMOS管M103的栅极随电源VDD管119上升,电位一直为高电位,当电源VDD电源上升到大于NMOS管M103的阈值电压时,NMOS管M103导通,同时倒宽长比的PMOS管M101由于栅极接地VSS管118,101接着也导通,其电学特性类似一个电阻。此时PMOS管M101和电阻R102类似分压电阻(电阻也可以用一个栅极接电源VDD的NMOS替代)对地VSS到电源VDD之间的电压进行分压。电容C107使得分压点(也就是电容C107的上极板)有一个延时以保证上电最初始时NMOS管M103的栅极为高,也就是电源VDD要通过PMOS管M101给电容C107充电。通过设置PMOS管M101的尺寸和电阻R102的大小,可以设置需要的上电复位翻转点。
电容C107的上极板电压高过有NMOS管M106和PMOS管M105组成的反相器的翻转点后,这个反相器的输出由高变低,此时PMOS管M104导通同时进一步拉高了电容C107的上极板。由PMOS管M105,NMOS管M106,PMOS管M104形成了一个正反馈,进一步锁定了电源检测到的表明电源电压高于一定值这一状态。这个正反馈结构实现了一个输入回滞,具有良好的抗干扰能力。
反相延时部分包括:PMOS管M108、NMOS管M109以及电容C110,PMOS管M108与NMOS管M109的栅极相互连接作为第三节点3,漏极相互连接作为第四节点4,第三节点3与第二节点2连接,第四节点4与与非门部分连接,电容C110的一端连接第四节点4,电容C110的另一端接地VSS。PMOS管M108一般设计成倒宽长比以小面积实现较大的延时。本发明并不局限于只用一级延时,也通过多级延时单元实现长的延时。
与非门部分包括:PMOS管M111、PMOS管M112、NMOS管M113以及NMOS管M114,PMOS管M112与NMOS管M113的栅极相互连接作为第五节点5,漏极相互连接作为第六节点6,第五节点5与第四节点4连接,第六节点6与NMOS管M103的栅极连接,PMOS管M111与NMOS管M114的栅极相互连接并与第一节点1连接,PMOS管M111的漏极连接第六节点6,NMOS管M114的漏极连接NMOS管M113的源极。采用与非门输出控制NMOS管M103的栅极,通过双重保证NMOS管M103初始态为高以及保证输出POR117初始为低。
反相器连接在第六节点6,包括:PMOS管M115、NMOS管M116以及输出POR117,PMOS管M115与NMOS管M116的栅极相互连接并与第六节点连接,漏极相互连接并与输出POR117连接,利用这个反相器级增加输出驱动能力。
PMOS管M101、PMOS管M104、PMOS管M105、PMOS管M108、PMOS管M111、PMOS管M112以及PMOS管M115的源极接电源VDD。NMOS管M103、NMOS管M106、NMOS管M109、NMOS管M114以及NMOS管M116的源极接地VSS。
图2是本发明电路工作的输入输出波形图。在电源VDD由0V上升到正常的工作电源电压值时,本发明的输出POR的波形初始输出值为低电位,当电源VDD超过一个设计的阈值后,输出POR的电压迅速上升到和电源VDD一致,实现了上电复位要求。整个上电复位电路的消耗电流,除了上升输出翻转的时刻有一个较小的电流Current,到整个电路处于静态工作时,电流只剩pA级的极微小漏电流。
以上对本发明的具体实施例进行了描述。需要理解的是,本发明并不局限于上述特定实施方式,本领域技术人员可以在权利要求的范围内做出各种变化或修改,这并不影响本发明的实质内容。在不冲突的情况下,本申请的实施例和实施例中的特征可以任意相互组合。
Claims (10)
1.一种纯增强型MOS管无静态功耗的上电复位电路,其特征在于,包括依次连接的:电源检测锁存部分、反相延时部分以及与非门部分;
所述电源检测锁存部分包括:PMOS管M101、分压器件、NMOS管M103、PMOS管M104、PMOS管M105、NMOS管M106以及电容C107,所述PMOS管M105与所述NMOS管M106的栅极相互连接作为第一节点,漏极相互连接作为第二节点;
所述PMOS管M101的漏极、所述PMOS管M104的漏极以及所述电容C107的一端分别连接所述第一节点,所述NMOS管M103的漏极通过所述分压器件连接所述第一节点,所述NMOS管M103的栅极连接所述与非门部分,所述PMOS管M101的栅极接地,所述PMOS管M104的栅极连接所述第二节点,所述第一节点还连接所述与非门,所述第二节点连接所述反相延时部分。
2.根据权利要求1所述的纯增强型MOS管无静态功耗的上电复位电路,其特征在于,所述分压器件包括电阻R102或者栅极接电源VDD的NMOS管。
3.根据权利要求1所述的纯增强型MOS管无静态功耗的上电复位电路,其特征在于,所述电容C107的另一端接地VSS。
4.根据权利要求1所述的纯增强型MOS管无静态功耗的上电复位电路,其特征在于,所述反相延时部分包括:PMOS管M108、NMOS管M109以及电容C110,所述PMOS管M108与所述NMOS管M109的栅极相互连接作为第三节点,漏极相互连接作为第四节点,所述第三节点与所述第二节点连接,所述第四节点与所述与非门部分连接,所述电容C110的一端连接所述第四节点。
5.根据权利要求4所述的纯增强型MOS管无静态功耗的上电复位电路,其特征在于,所述电容C110的另一端接地VSS。
6.根据权利要求4所述的纯增强型MOS管无静态功耗的上电复位电路,其特征在于,所述与非门部分包括:PMOS管M111、PMOS管M112、NMOS管M113以及NMOS管M114,所述PMOS管M112与所述NMOS管M113的栅极相互连接作为第五节点,漏极相互连接作为第六节点,所述第五节点与所述第四节点连接,所述第六节点与所述NMOS管M103的栅极连接,所述PMOS管M111与所述NMOS管M114的栅极相互连接并与所述第一节点连接,所述PMOS管M111的漏极连接所述第六节点,所述NMOS管M114的漏极连接所述NMOS管M113的源极。
7.根据权利要求6所述的纯增强型MOS管无静态功耗的上电复位电路,其特征在于,还包括反相器,连接在所述第六节点。
8.根据权利要求7所述的纯增强型MOS管无静态功耗的上电复位电路,其特征在于,所述反相器包括:PMOS管M115、NMOS管M116以及输出POR117,所述PMOS管M115与所述NMOS管M116的栅极相互连接并与所述第六节点连接,漏极相互连接并与所述输出POR117连接。
9.根据权利要求8所述的纯增强型MOS管无静态功耗的上电复位电路,其特征在于,所述PMOS管M101、所述PMOS管M104、所述PMOS管M105、所述PMOS管M108、所述PMOS管M111、所述PMOS管M112以及所述PMOS管M115的源极接电源VDD。
10.根据权利要求8所述的纯增强型MOS管无静态功耗的上电复位电路,其特征在于,所述NMOS管M103、所述NMOS管M106、所述NMOS管M109、所述NMOS管M114以及所述NMOS管M116的源极接地VSS。
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