CN107565953A - 一种跳变检测器及时钟频率调节***的控制电路 - Google Patents
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Abstract
本发明公开了一种跳变检测器，包括第一PMOS管、第一NMOS管、一个CMOS传输门、一个反相器和一个异或门，可用于在线时序监测，用来监测输入数据是否晚到，即是否在时钟跳变沿之后到来。与传统跳变检测器相比，本发明结构精简，只有16个晶体管，大大减小了跳变检测器的面积。近阈值宽电压的跳变检测器配合触发器工作，其输入端和触发器的输入端相连，在检测窗口内能有效监测数据跳变情况，输出时序预警信号。另外，公开了一种时序预警控制***，包括动态或门，频率控制状态机以及锁相环。
Description
技术领域
本发明涉及集成电路设计低功耗技术领域，尤其是基于在线时序监测的自适应电压频率调节技术领域。
背景技术
伴随着集成电路(Integrated Circuit，IC)产业的发展，电子产品已经在人们的生活中起到了日益重要的作用，尤其在移动终端领域，由于人们对于电子产品的性能需求不断提高，因此带来的功耗问题日益显著，所以效能也成为了集成电路设计的一大目标。效能是指每次操作所消耗的能量，如果效能越低，说明能量的利用效率越高，研究表明，当电压降低时，效能也会随之降低，最佳效能点处于近阈值区域。因此，为了兼顾性能和效能需求，宽电压范围(Wide voltage range)电路受到广泛关注，它是指电路的工作范围涵盖近阈值区至常规电压区。对于性能需求较高的工作场景，电路工作在常规电压区；当电路对效能需求较高时，电路可以降低电压到近阈值区。
另一方面，随着工艺尺寸的不断缩小，工艺、电压、温度(Process-Voltage-Temperature,PVT)等偏差对电路设计的影响也不断增大。考虑到PVT偏差对芯片的影响，IC设计者通常情况下会通过预留时序余量的方式保证芯片在最坏情况的PVT环境下也能够正常工作。所谓“最坏情况”综合考虑了所有PVT偏差对电路时序的不利因素，然而在芯片实际工作中，最坏情况极少可能发生甚至不发生，这就导致了所选择的频率过于保守造成了芯片性能和效能的浪费，因此如何降低设计中预留的时序余量成为提高性能和效能的主要思路之一。
为了解决时序余量的问题，国际上主要采用自适应频率调节(AdaptiveFrequency Scaling，AFS)和自适应电压调节(Adaptive Voltage Scaling，AVS)。AFS通过监控芯片的时序，自适应调节工作频率，可以获得有效的频率收益，而AVS通过监控芯片的时序，自适应调节工作电压，可以获得有效的功耗收益。本发明应用于的***采用自适应频率调节方法，解决时序余量的问题，获得频率收益。而自适应频率调节主要有两种方法，一种是基于间接监测的自适应频率调节，另一种是基于直接监测的自适应频率调节。直接型监测的自适应频率调节由于能真实反映电路的时序情况，因此应用更为广泛。而跳变检测器是直接监测自适应频率调节方法的核心组成部分。
一个设计优良的跳变检测器除了满足基本的时序监测功能之外，还需要满足以下几个要求：一、晶体管数目尽量少，可以尽量减少检测单元的面积和功耗。二、能够实现宽电压范围工作。三、对原关键路径末端负载尽可能小，因为如果负载过大会导致关键路径变得更为关键，影响***性能。
发明内容
针对上述近阈值宽电压的跳变检测器的设计需求，本发明设计了一种只有16个晶体管的跳变检测器，面积小、功耗低，在40nm CMOS工艺下工作电压范围可达0.5V～1.1V。该跳变检测器配合触发器作为路径末端的时序监测单元时，对原有触发器结构没有改动，能有效的监测电路的时序情况。此外，本发明提供了一种时钟频率调节***的控制电路，从而实现在线时序监测和***频率自适应调节。
为了实现上述目的，本发明提供的技术方案是：一种跳变检测器，包括第一PMOS管、第一NMOS管、一个CMOS传输门、一个反相器和一个异或门，所述第一PMOS管和第一NMOS管的栅极相接且作为跳变检测器的数据信号输入端，所述PMOS管的源极用于与电源相连，所述PMOS管的漏极与异或门的第一个输入端、CMOS传输门的第一个端口相连；所述NMOS管源极接地，所述NMOS管的漏极与异或门的第二个输入端、CMOS传输门的第二个端口相连；所述异或门的输出端作为跳变检测器的预警信号输出端；所述CMOS传输门由第二PMOS管和第二NMOS管组成，所述第二PMOS管的漏极和第二NMOS管的漏极相连且作为CMOS传输门的第一个输入端，所述第二PMOS管的源极和第二NMOS管的源极相连且作为CMOS传输门的第二个输入端，所述第二PMOS管的栅极与反相器的输出端连接，所述反相器的输出端与第二NMOS管的栅极连接，所述反相器的输入端与***时钟相连。
一种时钟频率调节***的控制电路，包括N个跳变检测器、N输入动态或门、频率控制状态机和锁相环；所述N个跳变检测器的数据信号输入端接入到SOC芯片的N条关键路径末端，所述N个跳变检测器的时钟信号输入端接入到SOC芯片的***时钟，所述N个跳变检测器的预警信号输出端与N输入动态或门的输入端相连，所述N输入动态或门的输出端和频率控制状态机的输入端连接，所述频率控制状态机的输出端与锁相环的输入端连接以向锁相环传输升频信号或者降频信号，所述锁相环的一输出端用于调节时钟信号的频率且其另一个输出端与频率控制状态机连接以向频率控制状态机传输调节频率后的时钟信号。
进一步地，所述N输入动态或门由1个PMOS管MP1、N+2个NMOS管和1个反相器INV组成，N+2个NMOS管分别是NMOS管MN1至NMOS管MNN、NMOS管M0和NMOS管M1，所述PMOS管MP1的源极接电源，并且PMOS管MP1的漏极和NMOS管MN1至NMOS管MNN的漏极、NMOS管M1的漏极以及反相器INV的输入端相连；NMOS管MN1至NMOS管MNN的栅极分别和N个跳变检测器的预警信号输出端连接，NMOS管MN1至NMOS管MNN的源极与NMOS管M0的漏极相连，NMOS管M0的源极与地端连接，NMOS管M0的栅极用于输入重置信号；NMOS管M1的源极接地端，NMOS管M1的栅极和反相器INV的输出端连接。
与现有技术相比，本发明的有益效果是：(1)本发明的跳变检测器不改变原有触发器的结构，因而对原电路几乎没有影响。(2)本发明的跳变检测器只有16个晶体管，因此在实现在线时序监测时的面积代价和功耗代价大大减少，使基于在线时序监测的自适应电压调节***获得可观的频率收益(3)本发明的跳变检测器可在低电压下稳定工作，因而能在近阈值宽电压范围内实施在线时序监测，使应用本发明的电路应用范围更广，能在近阈值区到常规电压区均获得频率收益。
附图说明
图1为时序跳变检测器电路结构图。
图2为10管异或门的电路图。
图3为时序跳变检测器监测时序图。
图4为控制***结构图。
图5为N输入动态或门结构图。
图6为常规电压下自适应频率调节仿真图。
图7为低电压下自适应频率调节仿真图。
具体实施方式
下面结合附图说明对本发明技术方案进行详细说明，但是本发明的保护范围不局限于所述实施例。
本发明主要对集成电路中的关键路径进行时序监测，跳变检测器***到关键路径的末端触发器，组成时序监测单元，来监测关键路径的时序是否紧张。配合发明所述的时序监测方案需要时钟占空比调节电路，将时钟低电平时间缩短。因此，如果输入数据Din在时钟低电平期间(下一个上升沿之前)跳变，意味着此时的电路时序已经紧张，甚至可能在下一个时钟周期到达引发错误，如果输入数据Din在时钟高电平时跳变，说明时序较为宽松，数据正常。传统的跳变检测器有结构复杂，面积开销大，工作电压范围有限等不足。
因此，本发明提供了一种跳变检测器，参考图1，包括第一PMOS管M1、第一NMOS管M2、一个CMOS传输门、一个反相器和一个异或门，所述第一PMOS管M1和第一NMOS管M2的栅极相接且作为跳变检测器的数据信号输入端，所述第一PMOS管M1的源极用于与电源相连，所述第一PMOS管M1的漏极与异或门的第一个输入端、CMOS传输门的第一个端口相连；所述第一NMOS管M2源极接地，所述第一NMOS管M2的漏极与异或门的第二个输入端、CMOS传输门的第二个端口相连；所述异或门的输出端作为跳变检测器的预警信号输出端；所述CMOS传输门由第二PMOS管M4和第二NMOS管M3组成，所述第二PMOS管M4的漏极和第二NMOS管M3的漏极相连且作为CMOS传输门的第一个输入端，所述第二PMOS管M4的源极和NMOS管M3的源极相连且作为CMOS传输门的第二个输入端，所述第二PMOS管M4的栅极与反相器的输出端连接，所述反相器的输出端与第二NMOS管的栅极连接，所述反相器的输入端与***时钟相连。
该跳变检测器的数据信号输入端和时钟信号的输入端是关键路径末端触发器的数据输入Din、时钟信号CLK以及反相时钟输出端是预警信号Pre_error。跳变检测器在时钟低电平时进行时序监测。该跳变检测器在标准反相器之间***了一个CMOS传输门，当CMOS传输门关断时，可以通过判断传输门两端A点和B点的电压差异，来判断输入数据在时钟低电平内是否发生跳变。
如图2所示，为图1中的10管异或门的电路图，由10个MOS管构成，完成异或逻辑。
如图3所示，为本发明跳变检测器监测的时序图，第1个周期，关键路径的延时较短，所以数据到达的时间较早，即Din在时钟高电平区发生跳变。此时，节点A和节点B之间的传输门处于导通状态。因为CMOS传输门结构，所以A和B之间的电压没有阈值损失，即A和B节点的电压值相同，通过异或门之后，输出的预警信号Pre_error始终为低电平状态。当时钟跳变成低电平之后，传输门关断，数据并未发生跳变，所以节点A和节点B电荷保持不变，Pre_error输出保持低电平。第2个周期，数据延时较长，在时钟低电平区域，数据Din发生了从高到低的跳变。在时钟高电平区域，同样由于CMOS传输门导通，所以节点A和节点B导通，Pre_error信号没有拉高。在时钟低电平区域，数据Din从高电平跳变到低电平，第一PMOS管M1导通，A节点通过第一PMOS管M1由电源充电成高电平，和B的电平值不同，这将导致异或门输出Pre_Error产生一个高电平脉冲，产生预警信号。第3个周期，与第2个周期类似，是用来验证数据Din从低电平跳变到高电平时，预警信号Pre_error能否正确产生。在时钟高电平区域，数据Din为低电平，那么，节点A和节点B均为高电平。在时钟低电平区域，数据Din从低电平跳变到高电平时，节点B的电荷通过第一NMOS管M2放电到地端，从而，A和B的值发生差异，异或门输出Pre_error产生高脉冲信号，当CLK重新进入时钟高电平区域之后，Pre_error拉回到低电平。
参考图4，一种时钟频率调节***的控制电路，包括N个跳变检测器、N输入动态或门、频率控制状态机和锁相环；所述N个跳变检测器的数据信号输入端用于接入到SOC芯片的N条关键路径末端，所述N个跳变检测器的时钟信号输入端接入到SOC芯片的***时钟，所述N个跳变检测器的预警信号输出端与N输入动态或门的输入端相连，所述N输入动态或门的输出端和频率控制状态机的输入端连接，所述频率控制状态机的输出端与锁相环的输入端连接以向锁相环传输升频信号或者降频信号，所述锁相环的一输出端用于调节时钟信号的频率且其另一个输出端与频率控制状态机连接以向频率控制状态机传输调节频率后的时钟信号。
在SOC芯片上选出N条关键路径，把N个时序线跳变检测器***到N条筛选好的关键路径末端，N个时序跳变检测器对N条关键路径的时序进行实时监测，输出时序预警信号Pre_error[1]～Pre_error[N]传输给N输入动态或门，如果监测出时序紧张，则在监测窗口内立即产生预警信号，Pre_error[1]～Pre_error[N]中一个或多个信号拉高。N输入动态或门实时采集时序跳变检测器产生的多个时序预警信号Pre_error[1]～Pre_error[N]，并进行多位“或”操作后产生的总时序预警信号Pre_error_all，总时序预警信号Pre_error_all传输给频率控制状态机。频率控制状态机根据输入信号时序预警信号Pre_error_all和PLL锁定信号PLL_lock_id以及状态机的当前状态，输出频率控制信号Freq_up_id和Freq_down_id给锁相环(PLL)。当时序紧张时，Freq_up_id为低电平和Freq_down_id为高电平，***频率降低。当时序宽裕时，Freq_up_id为高电平和Freq_down_id为低电平，***频率升高。锁相环(PLL)根据频率控制信号Freq_up_id和Freq_down_id，调节输出时钟Clk的频率，实现时序紧张时，***频率降低；时序宽裕时，***频率升高，从而自适应的调节时钟频率。
频率控制状态机根据状态机当前状态和输入总的时序预警信号Pre_error_all和PLL锁定信号PLL_lock_id来调节状态机状态和输出。频率控制状态机进入正常工作状态后，***通过判断预警信号的有无，来判断关键路径的时序紧张或宽松。如果时序宽松，则配置PLL升高工作频率。如果时序紧张，这时通过配置PLL降低频率。状态机分为Normal(00)、Frequency_up(01)和Frequency_down(10)三个状态。整个频率控制状态机***启动后，首先***进入正常工作状态Normal(00)，此时保持锁相环(PLL)的工作频率。当保持正常工作状态1000个时钟周期且无时序预警信号Pre_error_all以后，进入升频状态Frequency_up(01)，调节PLL升频，在PLL频率稳定以后进入正常工作状态Normal(00)。当在正常工作状态Normal(00)收到时序预警信号Pre_error_all，进入降频状态Frequency_down(10)，调节PLL模型降频，在PLL频率稳定以后进入正常工作状态Normal(00)。
Normal(00)状态
Normal状态是指当前***启动之后，进入正常运行状态，***工作频率为当前PLL输出频率。输出控制信号Freq_up_id和Freq_down_id同时为低电平。
(1)如果此时触发器检测到总的时序预警信号Pre_error_all拉高，说明关键路径时序紧张，***进入降频状态Frequency_down(10)。
(2)如果没有检测到时序预警信号Pre_error_all，则使用No_error_count信号来记录未发生预警的周期数，如果此时连续1000个周期没有检测到预警信号，则说明电路的时序余量较多，将进入Frequency_up(01)状态，升高电路频率。
Frequency_up (01)状态
Frequency_up状态表示***连续1000个周期没有时序预警信号，说明时序非常宽松，可以配置PLL提高工作频率，减少时序余量。输出控制信号Freq_up_id为高电平和Freq_down_id为低电平。
(1)PLL_lock信号是PLL的一个输出信号，如果PLL_lock信号仍然为低，表示PLL输出频率仍不稳定，应该保持Frequency_up(01)状态不变。
(2)如果PLL_lock为高电平，表示PLL配置结束，已输出稳定频率，此时状态机将切回Normal(00)状态，表示调频结束。
Frequency_down (10)状态
Frequency_down状态表示此时***时序紧张，PLL正在进行降频配置阶段。输出控制信号Freq_up_id为低电平和Freq_down_id为高电平。
(1)如果PLL_lock仍然为低，表示PLL仍然在配置中，则保持Frequency_down(10)状态。
(2)如果PLL_lock拉高，表示PLL配置结束，已输出稳定频率，此时状态机将切回Normal(00)状态，表示调频结束。
锁相环(PLL)根据输入信号Freq_up_id和Freq_down_id调节输出频率。锁相环(PLL)的输出时钟Clk是输入时钟Clk_id的分频结果。其主要输入信号为参考时钟信号Clk_id，升频信号Freq_up_id和降频信号Freq_down_id。其主要输出信号为Clk，Freq_show_id和PLL_lock_id。
所述的频率控制状态机，其输入时钟信号为***时钟信号，输入复位信号为***复位信号，输入信号PLL锁定信号为PLL_lock_id，数据输入信号为总时序预警信号(Pre_error_all)，数据输出为升频信号Freq_up_id和降频信号Freq_down_id。
所述的锁相环(PLL)，其输入端口包括：参考时钟Clk_id，频率控制信号Freq_up_id和Freq_down_id，和PLL初始频率Count_id。输出信号包括：输出时钟Clk，PLL_lock_id和Freq_show_id。PLL_lock_id信号显示PLL的时钟是否稳定输出。Freq_show_id信号可以将时钟频率值转化为电压形式，这样更有利于判断出当前频率的升降情况。
参考图5，所述N输入动态或门由1个PMOS管MP1、N+2个NMOS管和1个反相器INV组成，N+2个NMOS管分别是NMOS管MN1至NMOS管MNN、NMOS管M0和NMOS管M1，所述PMOS管MP1的源极接电源，并且PMOS管MP1的漏极和NMOS管MN1至NMOS管MNN的漏极、NMOS管M1的漏极以及反相器INV的输入端相连；NMOS管MN1至NMOS管MNN的栅极分别和N个跳变检测器的预警信号输出端连接，NMOS管MN1至NMOS管MNN的源极与NMOS管M0的漏极相连，NMOS管M0的源极与地端连接，NMOS管M0的栅极用于输入重置信号；NMOS管M1的源极接地端，NMOS管M1的栅极和反相器INV的输出端连接。
在图5中，当控制信号i_RESET为低电平时，PMOS管MP1导通，其漏极动态节点V0被充电至高电平，经过反相器INV反相后输出低电平，N输入动态或门的输出为低电平，同时NMOS管M0和M1也关断，时序预警信号不影响动态或门的输出，此时相当于N输入动态或门被关闭；当控制开关信号i_RESET为高电平时，PMOS管MP1关断，NMOS管M0导通，此时当时序预警信号Pre_error[1]～Pre_error[N]中任何一个信号为高电平，其对应的NMOS管将导通，使得动态节点V0上的电荷被释放至0，经过反相器INV反相后输出高电平，NMOS管M1加速动态节点V0的放电，N输入动态或门的输出在控制开关信号i_RESET置“0”以前都保持高电平，此时相当于N输入动态“或”打开，并实现了“或”的逻辑功能。
如图6所示，为本发明的基于在线时序监测的自适应频率调节***的频率调节过程。本设计基于SMIC 40nm工艺库，其工艺角为TT，以1.1V，0℃为仿真环境。为了模拟真实芯片的工作环境，本设计在电源电压上，叠加了5％的电压波动，主要验证了频率调节过程。
图6是控制***在常规电压下自适应频率调节全过程。clk是***时钟，由于时钟频率较高，不利于直接观察频率升降，因此使用Freq_show_id信号观察频率变化，Freq_show_id在波形图上对应的电压值即为当前PLL的输出频率，Freq_up_id是升频控制信号和Freq_down_id是降频控制信号，PLL_lock_id是PLL的锁定信号，当PLL_lock_id信号拉高时，说明PLL的输出频率锁定，控制***才会继续工作。Pre_error_all是总时序预警信号。Clk的输出频率的初始频率为960MHz。随后***会开始检测时序预警信号，由于最初时序余量较为宽裕，***检测不到时序预警，Freq_up_id信号每隔1000个时钟周期拉高一次，***频率也逐渐提高，压缩时序余量。随着时序余量不断减少，当时钟频率为969MHz时，开始产生时序预警，***频率不再提高，最终趋于稳定状态。整个控制***实现了在常规电压下的自适应频率调节。
图7所示的是0.66V，工艺角为SS，温度为-25摄氏度的低电压下跳变检测器及其控制电路频率自适应调节图。和与图6类似，控制***的自适应频率调节过程在0.66V下仍然完成地很好。Clk的初始频率为100MHz，时序较为宽裕，***不断升频，压缩时序余量，最终的频率为124MHz时，出现时序预警，***时钟稳定。
以上结果显示了本发明能够显著降低提升电路工作的频率，实现了频率收益。
Claims (3)
1.一种跳变检测器，其特征在于，包括第一PMOS管、第一NMOS管、一个CMOS传输门、一个反相器和一个异或门，所述第一PMOS管和第一NMOS管的栅极相接且作为跳变检测器的数据信号输入端，所述第一PMOS管的源极用于与电源相连，所述第一PMOS管的漏极与异或门的第一个输入端、CMOS传输门的第一个端口相连；所述第一NMOS管源极接地，所述第一NMOS管的漏极与异或门的第二个输入端、CMOS传输门的第二个端口相连；所述异或门的输出端作为跳变检测器的预警信号输出端；所述CMOS传输门由第二PMOS管和第二NMOS管组成，所述第二PMOS管的漏极和第二NMOS管的漏极相连且作为CMOS传输门的第一个输入端，所述第二PMOS管的源极和NMOS管的源极相连且作为CMOS传输门的第二个输入端，所述第二PMOS管的栅极与反相器的输出端连接，所述反相器的输出端与第二NMOS管的栅极连接，所述反相器的输入端用于与***时钟相连。
2.一种时钟频率调节***的控制电路，基于权利要求1所述的跳变检测器，其特征在于，包括N个跳变检测器、N输入动态或门、频率控制状态机和锁相环；所述N个跳变检测器的数据信号输入端用于接入到SOC芯片的N条关键路径末端，所述N个跳变检测器的时钟信号输入端用于接入到SOC芯片的***时钟，所述N个跳变检测器的预警信号输出端与N输入动态或门的输入端相连，所述N输入动态或门的输出端和频率控制状态机的输入端连接，所述频率控制状态机的输出端与锁相环的输入端连接以向锁相环传输升频信号或者降频信号，所述锁相环的一输出端用于调节时钟信号的频率且其另一个输出端与频率控制状态机连接以向频率控制状态机传输频率稳定后的频率锁定信号。
3.如权利要求2所述的一种时钟频率调节***的控制电路，其特征在于，所述N输入动态或门由1个PMOS管MP1、N+2个NMOS管和1个反相器INV组成，N+2个NMOS管分别是NMOS管MN1至NMOS管MNN、NMOS管M0和NMOS管M1，所述PMOS管MP1的源极接电源，并且PMOS管MP1的漏极和NMOS管MN1至NMOS管MNN的漏极、NMOS管M1的漏极以及反相器INV的输入端相连；NMOS管MN1至NMOS管MNN的栅极分别和N个跳变检测器的预警信号输出端连接，NMOS管MN1至NMOS管MNN的源极与NMOS管M0的漏极相连，NMOS管M0的源极与地端连接，NMOS管M0的栅极用于输入重置信号；NMOS管M1的源极接地端，NMOS管M1的栅极和反相器INV的输出端连接。
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2017
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