JP3319559B2 - オートクリア回路 - Google Patents
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
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- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
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Description
きに集積回路を初期化するためのリセット信号を発生す
るオートクリア回路に関する。
したときに回路を初期化する必要がある。そこで、電源
が投入されたことを検知してパルスを発生し、このパル
スを用いて集積回路の状態を所定の状態に設定するため
に、オートクリア回路が用いられている。
示す。電源電圧Vcc端子と接地端子との間に、コンデン
サC1、NチャネルトランジスタN31、ダイオードD
1のそれぞれの両端が直列に接続され、トランジスタN
31のゲートには電源電圧Vccが印加されている。電源
電圧Vcc端子と接地端子との間に、Pチャネルトランジ
スタP31とコンデンサC2のそれぞれの両端が直列に
接続されており、トランジスタP31のゲートはコンデ
ンサC1とNチャネルトランジスタN31のドレインと
を接続するノードNXに接続されている。Pチャネルト
ランジスタP31のソースとコンデンサC2の一端とを
接続するノードNYには、インバータInv31の入力
端子が接続され、インバータInv31の出力ノードN
Zは出力端子31に接続されている。
ち上がりが急峻な場合は、コンデンサC1が充電されて
接続ノードNXはNチャネルトランジスタの閾値電圧V
thnまで上昇する。この後、ノードNXの電位は徐々に
下降していき、電源電圧VccからPチャネルトランジス
タの閾値電圧Vthp の絶対値|Vthp |よりも低くなる
と、この電位をゲートに入力されるPチャネルトランジ
スタP31がオンする。これにより、ノードNYが充電
されて電位が上昇していく。インバータInv31は、
電源電圧Vccが上昇して閾値Vthp の絶対値|Vthp |
に到達してからノードNYが閾値電圧Vthp の絶対値|
Vthp |に到達するまでの間、ハイレベルの信号を出力
する。
急峻な場合は、出力端子31からは図示されたような明
瞭な矩形のパルスが出力される。このパルスが出力端子
31に接続された後段の集積回路に与えられて初期設定
が行われる。
7のように緩慢な場合は、明瞭な矩形のパルスが出力さ
れない場合があった。電源電圧Vccが徐々に上昇してい
くと、ノードNXも同様な勾配で上昇していき、閾値電
圧Vthn まで到達した後下降していき、閾値電圧Vthp
の絶対値|Vthp |分下降した時点からノードNYが上
昇していく。出力端子15の電位、即ちノードNZの電
位は、電源電圧Vccが上昇して閾値電圧Vthp の絶対値
|Vthp |に到達した時点から、ノードNYが閾値電圧
Vthn に到達した時点までの間、上昇する。電源電圧V
ccの上昇が緩慢であると、図示されたように矩形のパル
スが出力されず、場合によっては殆どパルスが出力され
ない場合もある。
のオートクリア回路には、電源電圧の立ち上がりが緩慢
な場合はパルスが得られず初期設定が不能となることが
あった。
で、電源電圧の立ち上がり速度に拘わらず、初期設定に
必要な信号を安定して発生することが可能なオートクリ
ア回路を提供することを目的とする。
路は、電源電圧端子と第1、第2のノードとの間に接続
されたスイッチ手段と、前記第1のノードと接地端子と
の間に接続され、前記第1のノードの電位を分割した第
1の電位を出力する電位分割手段と、前記第2のノード
と接地端子との間に接続され、前記電位分割手段が出力
した前記第1の電位に基づいて前記第2のノードを充電
又は放電する充放電手段と、前記第2のノードの電位を
保持してリセット信号を出力端子より出力すると共に、
前記リセット信号を前記スイッチ手段に与えて開閉動作
を制御するラッチ手段とを備えたことを特徴とする。
圧端子と第1、第2のノードとの間に接続されたスイッ
チ手段と、前記第1のノードと接地端子との間に接続さ
れ、前記第1のノードの電位を分割した第1の電位を出
力する電位分割手段と、前記第2のノードと接地端子と
の間に接続され、前記電位分割手段が出力した前記第1
の電位に基づいて前記第2のノードを充電又は放電する
充放電手段と、前記第2のノードの電位を保持して信号
を出力端子より出力すると共に、前記信号を前記スイッ
チ手段に与えて開閉動作を制御するラッチ手段とを備
え、前記ラッチ手段は、前記第2のノードに入力側を接
続され前記出力端子に出力側を接続された第1のインバ
ータと、前記出力端子に入力側を接続され前記第2のノ
ードに出力側を接続された第2のインバータとを有し、
前記第1のインバータは、電源電圧端子と接地端子との
間に直列にそれぞれ両端が接続された第1のPチャネル
トランジスタ及び第1のNチャネルトランジスタを有
し、前記第1のPチャネルトランジスタ及び前記第1の
Nチャネルトランジスタのゲートは前記第2のノードに
共通接続され、前記第1のPチャネルトランジスタのド
レインと前記第1のNチャネルトランジスタのドレイン
とは前記出力端子に共通接続され、前記第2のインバー
タは、電源電圧端子と接地端子との間に直列に両端がそ
れぞれ接続された第2のPチャネルトランジスタ及び第
2のNチャネルトランジスタを有し、前記第2のPチャ
ネルトランジスタ及び前記第2のNチャネルトランジス
タのゲートは前記出力端子に共通接続され、前記第2の
Pチャネルトランジスタのドレインと前記第2のNチャ
ネルトランジスタのドレインとは前記第2のノードに共
通接続されており、前記第2のPチャネルトランジスタ
は、前記第1のPチャネルトランジスタよりもコンダク
タンスが大きく設定されていることを特徴とする。
圧端子と第1、第2のノードとの間に接続されたスイッ
チ手段と、前記第1のノードと接地端子との間に接続さ
れ、前記第1のノードの電位を分割した第1の電位を出
力する電位分割手段と、前記第2のノードと接地端子と
の間に接続され、前記電位分割手段が出力した前記第1
の電位に基づいて制御される放電手段と、前記第2のノ
ードの電位を保持してリセット信号を出力端子より出力
すると共に、前記リセット信号を前記スイッチ手段に与
えて開閉動作を制御するラッチ手段とを備え、前記第2
のノードは、前記スイッチ手段が前記リセット信号に基
づいて閉じることで充電され、前記放電手段が前記第1
の電位に基づいて放電動作することで放電されることを
特徴とする。
源電圧端子と第1、第2のノードとの間に接続されたス
イッチ手段と、前記第1のノードと接地端子との間に接
続され、前記第1のノードの電位を分割した第1の電位
を出力する電位分割手段と、前記第2のノードと接地端
子との間に接続され、前記電位分割手段が出力した前記
第1の電位に基づいて制御される放電手段と、前記第2
のノードの電位を保持して信号を出力端子より出力する
と共に、前記信号を前記スイッチ手段に与えて開閉動作
を制御するラッチ手段とを備え、前記ラッチ手段は、前
記第2のノードに入力側を接続され前記出力端子に出力
側を接続された第1のインバータと、前記出力端子に入
力側を接続され前記第2のノードに出力側を接続された
第2のインバータとを有し、前記第1のインバータは、
電源電圧端子と接地端子との間に直列にそれぞれ両端が
接続された第1のPチャネルトランジスタ及び第1のN
チャネルトランジスタを有し、前記第1のPチャネルト
ランジスタ及び前記第1のNチャネルトランジスタのゲ
ートは前記第2のノードに共通接続され、前記第1のP
チャネルトランジスタのドレインと前記第1のNチャネ
ルトランジスタのドレインとは前記出力端子に共通接続
され、前記第2のインバータは、電源電圧端子と接地端
子との間に直列に両端がそれぞれ接続された第2のPチ
ャネルトランジスタ及び第2のNチャネルトランジスタ
を有し、前記第2のPチャネルトランジスタ及び前記第
2のNチャネルトランジスタのゲートは前記出力端子に
共通接続され、前記第2のPチャネルトランジスタのド
レインと前記第2のNチャネルトランジスタのドレイン
とは前記第2のノードに共通接続されており、前記第2
のPチャネルトランジスタは、前記第1のPチャネルト
ランジスタよりもコンダクタンスが大きく設定され、前
記第2のノードは、前記スイッチ手段が前記信号に基づ
いて閉じることで充電され、前記放電手段が前記第1の
電位に基づいて放電動作することで放電されることを特
徴とする。あるいは、本発明のオートクリア回路は、外
部から入力された信号を与えられて所定の処理を行う内
部回路と、前記内部回路から出力された前記信号を与え
られて増幅し、外部に出力する出力回路と、電源が供給
された後、リセット信号を出力するオートクリア回路と
を備え、前記オートクリア回路は、電源電圧端子と第
1、第2のノードとの間に接続されたスイッチ手段と、
前記第1のノードと接地端子との間に接続され、前記第
1のノードの電位を分割した第1の電位を出力する電位
分割手段と、前記第2のノードと接地端子との間に接続
され、前記電位分割手段が出力した前記第1の電位に基
づいてオン/オフ動作をすることにより、前記第2のノ
ードを充電又は放電する充放電手段と、前記第2のノー
ドの電位を保持して信号を出力端子より出力すると共
に、前記信号を前記スイッチ手段に与えて開閉動作を制
御するラッチ手段とを有し、前記ラッチ手段は、前記リ
セット信号を出力し、前記出力回路は、前記リセット信
号を与えられ、所定期間中ハイインピーダンスの出力状
態になり、前記スイッチ手段は、電源電圧端子と前記第
1のノードとの間に両端を接続され、前記ラッチ手段が
出力する前記信号をゲートに入力される第1のPチャネ
ルトランジスタと、電源電圧端子と前記第2のノードと
の間に両端を接続され、前記ラッチ手段が出力する前記
信号をゲートに入力される第2のPチャネルトランジス
タとを有し、前記電位分割手段は、前記第1のノードと
接地端子との間に直列に接続された複数の抵抗を有し、
前記抵抗の接続点から前記第1の電位を出力し、前記充
放電手段は、前記第2のノードと接地端子との間に両端
を接続され、前記第1の電位をゲートに入力される第1
のNチャネルトランジスタを有し、前記ラッチ手段は、
前記第2のノードに入力側を接続され前記出力端子に出
力側を接続された第1のインバータと、前記出力端子に
入力側を接続され前記第2のノードに出力側を接続され
た第2のインバータとを有することを特徴とする。ある
いはまた、本発明のオートクリア回路は、外部から入力
された信号を与えられて所定の処理を行う内部回路と、
前記内部回路から出力された前記信号を与えられて増幅
し、外部に出力する出力回路と、電源が供給された後、
リセット信号を出力するオートクリア回路とを備え、前
記オートクリア回路は、電源電圧端子と第1、第2のノ
ードとの間に接続されたスイッチ手段と、前記第1のノ
ードと接地端子との間に接続され、前記第1のノードの
電位を分割した第1の電位を出力する電位分割手段と、
前記第2のノードと接地端子との間に接続され、前記電
位分割手段が出力した前記第1の電位に基づいてオン/
オフ動作をすることにより、前記第2のノードを充電又
は放電する充放電手段と、前記第2のノードの電位を保
持して信号を出力端子より出力すると共に、前記信号を
前記スイッチ手段に与えて開閉動作を制御するラッチ手
段とを有し、前記ラッチ手段は、前記リセット信号を出
力し、前記出力回路は、前記リセット信号を与えられ、
所定期間中ハイインピーダンスの出力状態になり、前記
電位分割手段は、前記スイッチ手段が閉じている間、前
記スイッチ手段が出力した電位を前記第1のノードを介
して与えられて前記第1の電位を出力し、前記充放電手
段は、前記スイッチ手段が閉じている間であって、前記
第1の電位が第1の所定電位に到達しない間は前記第2
のノードを充電し、前記第1の電位が前記第1の所定電
位に到達すると前記第2のノードを放電し、前記ラッチ
手段は、前記第2のノードの電位が第2の所定電位を越
えるとラッチして前記信号を出力し、前記スイッチ手段
は、前記信号が第3の所定電位に到達しない間は閉じて
おり、前記信号が前記第3の所定電位に到達すると開
き、前記スイッチ手段は、電源電圧端子と前記第1のノ
ードとの間に両端を接続され、前記ラッチ手段が出力す
る前記信号をゲートに入力される第1のPチャネルトラ
ンジスタと、電源電圧端子と前記第2のノードとの間に
両端を接続され、前記ラッチ手段が出力する前記信号を
ゲートに入力される第2のPチャネルトランジスタとを
有し、前記電位分割手段は、前記第1のノードと接地端
子との間に直列に接続された複数の抵抗を有し、前記抵
抗の接続点から前記第1の電位を出力し、前記充放電手
段は、前記第2のノードと接地端子との間に両端を接続
され、前記第1の電位をゲートに入力される第1のNチ
ャネルトランジスタを有し、前記ラッチ手段は、前記第
2のノードに入力側を接続され前記出力端子に出力側を
接続された第1のインバータと、前記出力端子に入力側
を接続され前記第2のノードに出力側を接続された第2
のインバータとを有することを特徴とする。
いて図面を参照して説明する。第1の実施の形態による
オートクリア回路の構成を図1に示す。電源電圧Vcc端
子にスイッチ手段11の入力端子が接続され、一方の出
力端子と接地端子との間に電位分割手段12が接続さ
れ、他方の出力端子と接地端子との間に充放電手段13
が接続されている。充放電手段13は、電位分割手段1
2からの出力により、スイッチ手段11の他方の出力端
子を充放電する動作を制御される。このスイッチ手段1
1の出力端子の電位はラッチ手段14により保持され
て、出力端子15から信号が出力される。スイッチ手段
11は、ラッチ手段14から出力される信号により開閉
動作を制御される。
レベルにあるときはオフしているが、上昇を開始すると
オンする。電位分割手段12は、スイッチ手段11がオ
ンしたことで、電源電圧Vccを供給され、これを所定の
割合で分割した電位を充放電手段13に出力する。充放
電手段13は、スイッチ手段11がオンしている間、電
位分割手段12の出力に応じてスイッチ手段11の他方
の出力端子を充放電する。この充放電手段13の動作に
伴い変化するスイッチ手段11の他方の出力端子の電位
がラッチ手段14により保持され、リセット信号が出力
端子15より内部回路に出力されて、初期設定が行われ
る。さらに、出力端子15の電位がスイッチ手段11に
与えられ、出力端子15の電位が所定電位に到達すると
スイッチ手段11がオフする。これにより、電位分割手
段12及び充放電手段13には電源電圧Vccは供給され
なくなり、消費電力が低減される。
リア回路の構成を図2に示す。電源電圧Vcc端子と接地
端子との間に、PチャネルトランジスタP1の両端と、
抵抗RA及びRBが直列に接続されている。また、電源
電圧Vcc端子と接地端子との間に、Pチャネルトランジ
スタP2とNチャネルトランジスタN1とが直列に接続
されている。PチャネルトランジスタP1及びP2のゲ
ートは、出力端子15に接続されたノードNCに接続さ
れている。NチャネルトランジスタN1のゲートは、抵
抗RAと抵抗RBとを接続するノードNAに接続されて
いる。PチャネルトランジスタP2のドレインとNチャ
ネルトランジスタN1のドレインとを接続するノードN
BとノードNCとの間には、インバータInv1及びI
nv2から成るラッチ回路LA1が接続されている。
な構成を有している。ノードNBとノードNCとの間
に、PチャネルトランジスタP11及びNチャネルトラ
ンジスタN11から成るインバータInv1と、Pチャ
ネルトランジスタP12及びNチャネルトランジスタN
12から成るインバータInv2とが設けられている。
いて、PチャネルトランジスタP1及びP2はスイッチ
手段11、抵抗RA及びRBは電位分割手段12、Nチ
ャネルトランジスタN1は充放電手段13、ラッチ回路
LA1はラッチ手段14にそれぞれ対応している。
に伴い次のように動作する。電源電圧Vcc、ノードN
A、NB及びNCのそれぞれの電位を図4に示す。電源
電圧Vccが上昇を開始する前の期間(a)は、トランジ
スタP1及びP2は共にオフしており、ノードNAは接
地電位にある。この電位をゲートに入力されるトランジ
スタN1もオフ状態にある。ノードNBは、トランジス
タN1がオフしているためフローティング状態にある
が、トランジスタP2もオフしていて電源電圧の供給も
なく、リーク電流によって接地電位で安定する。このノ
ードNBの電位を入力されるラッチ回路LA1の出力ノ
ードNCの電位も接地電位にある。
ルトランジスタP1及びP2の閾値電圧Vthp の絶対値
|Vthp |に到達する前の期間(b)は、ノードNA、
NB及びNCの電位は全て接地電位にある。
Vthp |に到達した後の期間(c)では、ノードNBの
電位はインバータInv2により上昇しようとし、ノー
ドNCの電位はインバータInv1によって上昇しよう
とする。ここで、インバータInv2に含まれるPチャ
ネルトランジスタのコンダクタンスgmは、インバータ
Inv1に含まれるPチャネルトランジスタのコンダク
タンスgmよりも大きく設定されている。これにより、
ノードNBの電位の方が上昇していき、ノードNCは接
地電位で安定した状態になる。このノードNCの電位が
PチャネルトランジスタP1及びP2のゲートに入力さ
れて、オン状態を維持する。ノードNAには、電源電圧
が抵抗RAと抵抗RBとで抵抗分割された電位が生じ
る。ノードNAの電位がNチャネルトランジスタN1の
閾値電圧Vthn に到達すると、この電位をゲートに入力
されたNチャネルトランジスタN1がオンし、ノードN
Bが接地される。電源電圧VccがPチャネルトランジス
タの閾値電圧Vthp の絶対値|Vthp |に到達してか
ら、ノードNAの電位がNチャネルトランジスタの閾値
電圧Vthn に到達するまでの間を、期間(c)とする。
この期間(c)において、|Vthp |=Vthn 、あるい
は|Vthp |>Vthn の関係が成立する時は、出力端子
15に接続された集積回路が平常に動作する状態とな
る。よって、この期間(c)におけるノードNCの接地
電位を、オートクリアに用いられるリセット信号とみな
すことができる。そして、期間(c)をリセット期間と
する。
タの閾値電圧Vthn に到達し、ノードNBの電位とノー
ドNAの電位が共に接地電位に下降する期間(d)にな
ると、ノードNBの接地電位がインバータInv1によ
り反転されて、ノードNCが電源電圧Vccの電位まで上
昇して安定する。このノードNCの電位をゲートに入力
されたPチャネルトランジスタP1及びP2はオフし、
ノードNA及びNBには電源電圧は供給されなくなる。
これによって、リセット期間に対応する期間(c)が終
了した後は、電源電圧Vcc端子と接地端子との間に電流
経路が形成されなくなり、不要な電流の消費が防止され
る。
(e)と期間(f)とに分ける。期間(e)は、Pチャ
ネルトランジスタの閾値電圧Vthp の絶対値|Vthp |
とNチャネルトランジスタの閾値電圧Vthn が、プロセ
スの変動等によってばらついて、リセット開始電圧に変
動がある期間とする。|Vthp |>Vthn の場合は、電
源電圧が閾値電圧Vthn を越えて、|Vthp |に到達し
た時から、リセット期間に入る。|Vthp |<Vthn の
場合は、電源電圧が閾値電圧|Vthp |を越えて、Vth
n に到達した時から、リセット期間に入る。
閾値電圧Vthp とNチャネルトランジスタの閾値電圧V
thn との間に、|Vthp |<Vthn が成立する場合にお
けるリセット期間に相当する。
電源電圧Vccが、Pチャネルトランジスタの閾値電圧V
thp の絶対値|Vthp |とNチャネルトランジスタの閾
値電圧Vthn のうち、高い方に到達した時となる。
電源電圧Vccの範囲で存在し得るのかを以下に考察す
る。Pチャネルトランジスタの閾値電圧Vthp の絶対値
|Vthp |の標準値を0.8V、ばらつきを±0.2V
とし、Nチャネルトランジスタの閾値電圧Vthn の標準
値を0.8Vでばらつきを±0.2Vとする。抵抗RA
と抵抗RBの抵抗値の比率を、RA=2*RBとする。
電圧Vccの電位は、Pチャネルトランジスタの閾値電圧
Vthp の絶対値|Vthp |とNチャネルトランジスタの
閾値電圧Vthn の高い方となる。よって、リセットが開
始するときの電源電圧Vccの電位は、0.6Vから1.
0Vの範囲内にある。
源電圧Vccが、ノードNAの電位がNチャネルトランジ
スタの閾値電圧Vthn に到達した時となる。これは、電
源電圧Vccが3*Vthn に到達した時点に一致し、1.
8Vから3.0Vの範囲に対応する。
なるのは、電源電圧Vccが1.0Vに到達した時点から
リセット期間(c)が開始し、1.8Vまで上昇した時
点で終了することになるが、0.8Vの電位幅があるの
で確実なリセットが可能となる。
4に示されたように、リセット期間(c)において電源
電圧Vccの立ち上がり速度に拘わらずノードNCからは
安定した接地電位が出力される。このため、電源電圧V
ccの立ち上がりが緩慢な場合にも確実に後続の内部回路
の初期設定を行うことができる。また、リセット期間
(c)が終了した後は、PチャネルトランジスタP1及
びP2が共にオフして、電源電圧端子と接地端子との間
に不要な電流が流れることが防止され、消費電流が低減
される。
発明を限定するものではない。例えば、第2の実施の形
態では期間(c)におけるノードNCの接地電位をリセ
ットに用いる信号としているが、ノードNBの出力電位
をリセット信号として用いることもできる。電位分割手
段では、複数の抵抗素子を用いずに、ゲートをドレイン
に接続した複数のMOS型トランジスタを直列に接続し
て電位を分割してもよい。第2の実施の形態によるラッ
チ手段は、充放電手段の出力を反転して出力している
が、反転することなく同電位を出力するものであっても
よい。
リア回路は、電位分割手段が電源電圧を分割して出力し
た第1の電位に基づいて充放電手段が充放電動作を行
い、その結果出力した電位をラッチ手段が保持して信号
を出力することで、電源電圧の立ち上がり速度が遅い場
合にもこの信号を用いて内部回路を確実にリセットする
ことが可能で、またこの信号を用いてスイッチ手段の開
閉を制御することで、リセット終了後には電位分割手段
及び充放電手段には電源電圧を供給しないようにするこ
とができ、消費電流の低減が可能である。
回路の構成を示した回路図。
回路の構成を示した回路図。
おけるラッチ回路の構成を示した回路図。
おける各ノードの出力波形の変化を示したタイムチャー
ト。
図。
度が速い場合における各ノードの出力波形の変化を示し
たタイムチャート。
度が遅い場合における各ノードの出力波形の変化を示し
たタイムチャート。
Claims (15)
- 【請求項1】電源電圧端子と第1、第2のノードとの間
に接続されたスイッチ手段と、 前記第1のノードと接地端子との間に接続され、前記第
1のノードの電位を分割した第1の電位を出力する電位
分割手段と、 前記第2のノードと接地端子との間に接続され、前記電
位分割手段が出力した前記第1の電位に基づいて前記第
2のノードを充電又は放電する充放電手段と、 前記第2のノードの電位を保持してリセット信号を出力
端子より出力すると共に、前記リセット信号を前記スイ
ッチ手段に与えて開閉動作を制御するラッチ手段と、 を備えたことを特徴とするオートクリア回路。 - 【請求項2】前記電位分割手段は、前記スイッチ手段が
閉じている間、前記スイッチ手段が出力した電位を前記
第1のノードを介して与えられて前記第1の電位を出力
し、 前記充放電手段は、前記スイッチ手段が閉じている間で
あって、前記第1の電位が第1の所定電位に到達しない
間は前記第2のノードを充電し、前記第1の電位が前記
第1の所定電位に到達すると前記第2のノードを放電
し、 前記ラッチ手段は、前記第2のノードの電位が第2の所
定電位を越えるとラッチして前記リセット信号を出力
し、 前記スイッチ手段は、前記リセット信号が第3の所定電
位に到達しない間は閉じており、前記リセット信号が前
記第3の所定電位に到達すると開くことを特徴とする請
求項1記載のオートクリア回路。 - 【請求項3】前記スイッチ手段は、電源電圧端子と前記
第1のノードとの間に両端を接続され、前記ラッチ手段
が出力する前記リセット信号をゲートに入力される第1
のPチャネルトランジスタと、電源電圧端子と前記第2
のノードとの間に両端を接続され、前記ラッチ手段が出
力する前記リセット信号をゲートに入力される第2のP
チャネルトランジスタとを有し、 前記電位分割手段は、前記第1のノードと接地端子との
間に直列に接続された複数の抵抗を有し、前記抵抗の接
続点から前記第1の電位を出力し、 前記充放電手段は、前記第2のノードと接地端子との間
に両端を接続され、前記第1の電位をゲートに入力され
る第1のNチャネルトランジスタを有することを特徴と
する請求項1又は2記載のオートクリア回路。 - 【請求項4】電源電圧端子と第1、第2のノードとの間
に接続されたスイッチ手段と、 前記第1のノードと接地端子との間に接続され、前記第
1のノードの電位を分割した第1の電位を出力する電位
分割手段と、 前記第2のノードと接地端子との間に接続され、前記電
位分割手段が出力した前記第1の電位に基づいて前記第
2のノードを充電又は放電する充放電手段と、 前記第2のノードの電位を保持して信号を出力端子より
出力すると共に、前記信号を前記スイッチ手段に与えて
開閉動作を制御するラッチ手段と、 を備え、 前記ラッチ手段は、前記第2のノードに入力側を接続さ
れ前記出力端子に出力側を接続された第1のインバータ
と、前記出力端子に入力側を接続され前記第2のノード
に出力側を接続された第2のインバータとを有し、 前記第1のインバータは、電源電圧端子と接地端子との
間に直列にそれぞれ両端が接続された第1のPチャネル
トランジスタ及び第1のNチャネルトランジスタを有
し、前記第1のPチャネルトランジスタ及び前記第1の
Nチャネルトランジスタのゲートは前記第2のノードに
共通接続され、前記第1のPチャネルトランジスタのド
レインと前記第1のNチャネルトランジスタのドレイン
とは前記出力端子に共通接続され、 前記第2のインバータは、電源電圧端子と接地端子との
間に直列に両端がそれぞれ接続された第2のPチャネル
トランジスタ及び第2のNチャネルトランジスタを有
し、前記第2のPチャネルトランジスタ及び前記第2の
Nチャネルトランジスタのゲートは前記出力端子に共通
接続され、前記第2のPチャネルトランジスタのドレイ
ンと前記第2のNチャネルトランジスタのドレインとは
前記第2のノードに共通接続されており、 前記第2のPチャネルトランジスタは、前記第1のPチ
ャネルトランジスタよ りもコンダクタンスが大きく設定
されていることを特徴とするオートクリア回路。 - 【請求項5】前記電位分割手段は、前記スイッチ手段が
閉じている間、前記スイッチ手段が出力した電位を前記
第1のノードを介して与えられて前記第1の電位を出力
し、 前記充放電手段は、前記スイッチ手段が閉じている間で
あって、前記第1の電位が第1の所定電位に到達しない
間は前記第2のノードを充電し、前記第1の電位が前記
第1の所定電位に到達すると前記第2のノードを放電
し、 前記ラッチ手段は、前記第2のノードの電位が第2の所
定電位を越えるとラッチして前記信号を出力し、 前記スイッチ手段は、前記信号が第3の所定電位に到達
しない間は閉じており、前記信号が前記第3の所定電位
に到達すると開くことを特徴とする請求項4記載のオー
トクリア回路。 - 【請求項6】前記スイッチ手段は、電源電圧端子と前記
第1のノードとの間に両端を接続され、前記ラッチ手段
が出力する前記信号をゲートに入力される第3のPチャ
ネルトランジスタと、電源電圧端子と前記第2のノード
との間に両端を接続され、前記ラッチ手段が出力する前
記信号をゲートに入力される第4のPチャネルトランジ
スタとを有し、 前記電位分割手段は、前記第1のノードと接地端子との
間に直列に接続された複数の抵抗を有し、前記抵抗の接
続点から前記第1の電位を出力し、 前記充放電手段は、前記第2のノードと接地端子との間
に両端を接続され、前記第1の電位をゲートに入力され
る第3のNチャネルトランジスタを有することを特徴と
する請求項4又は5記載のオートクリア回路。 - 【請求項7】電源電圧端子と第1、第2のノードとの間
に接続されたスイッチ手段と、 前記第1のノードと接地端子との間に接続され、前記第
1のノードの電位を分割した第1の電位を出力する電位
分割手段と、 前記第2のノードと接地端子との間に接続され、前記電
位分割手段が出力した 前記第1の電位に基づいて制御さ
れる放電手段と、 前記第2のノードの電位を保持してリセット信号を出力
端子より出力すると共に、前記リセット信号を前記スイ
ッチ手段に与えて開閉動作を制御するラッチ手段と、 を備え、 前記第2のノードは、前記スイッチ手段が前記リセット
信号に基づいて閉じることで充電され、前記放電手段が
前記第1の電位に基づいて放電動作することで放電され
る ことを特徴とするオートクリア回路。 - 【請求項8】前記電位分割手段は、前記スイッチ手段が
閉じている間、前記スイッチ手段が出力した電位を前記
第1のノードを介して与えられて前記第1の電位を出力
し、 前記放電手段は、前記第1の電位が第1の所定電位に到
達すると前記第2のノードを放電し、 前記ラッチ手段は、前記第2のノードの電位が第2の所
定電位を越えるとラッチして前記リセット信号を出力
し、 前記スイッチ手段は、前記リセット信号が第3の所定電
位に到達しない間は閉じており、前記リセット信号が前
記第3の所定電位に到達すると開くことを特徴とする請
求項7記載のオートクリア回路。 - 【請求項9】前記スイッチ手段は、電源電圧端子と前記
第1のノードとの間に両端を接続され、前記ラッチ手段
が出力する前記リセット信号をゲートに入力される第1
のPチャネルトランジスタと、電源電圧端子と前記第2
のノードとの間に両端を接続され、前記ラッチ手段が出
力する前記リセット信号をゲートに入力される第2のP
チャネルトランジスタとを有し、 前記電位分割手段は、前記第1のノードと接地端子との
間に直列に接続された複数の抵抗を有し、前記抵抗の接
続点から前記第1の電位を出力し、 前記放電手段は、前記第2のノードと接地端子との間に
両端を接続され、前記第1の電位をゲートに入力される
第1のNチャネルトランジスタを有することを 特徴とす
る請求項7又は8記載のオートクリア回路。 - 【請求項10】電源電圧端子と第1、第2のノードとの
間に接続されたスイッチ手段と、 前記第1のノードと接地端子との間に接続され、前記第
1のノードの電位を分割した第1の電位を出力する電位
分割手段と、 前記第2のノードと接地端子との間に接続され、前記電
位分割手段が出力した前記第1の電位に基づいて制御さ
れる放電手段と、 前記第2のノードの電位を保持して信号を出力端子より
出力すると共に、前記信号を前記スイッチ手段に与えて
開閉動作を制御するラッチ手段と、 を備え、 前記ラッチ手段は、前記第2のノードに入力側を接続さ
れ前記出力端子に出力側を接続された第1のインバータ
と、前記出力端子に入力側を接続され前記第2のノード
に出力側を接続された第2のインバータとを有し、 前記第1のインバータは、電源電圧端子と接地端子との
間に直列にそれぞれ両端が接続された第1のPチャネル
トランジスタ及び第1のNチャネルトランジスタを有
し、前記第1のPチャネルトランジスタ及び前記第1の
Nチャネルトランジスタのゲートは前記第2のノードに
共通接続され、前記第1のPチャネルトランジスタのド
レインと前記第1のNチャネルトランジスタのドレイン
とは前記出力端子に共通接続され、 前記第2のインバータは、電源電圧端子と接地端子との
間に直列に両端がそれぞれ接続された第2のPチャネル
トランジスタ及び第2のNチャネルトランジスタを有
し、前記第2のPチャネルトランジスタ及び前記第2の
Nチャネルトランジスタのゲートは前記出力端子に共通
接続され、前記第2のPチャネルトランジスタのドレイ
ンと前記第2のNチャネルトランジスタのドレインとは
前記第2のノードに共通接続されており、 前記第2のPチャネルトランジスタは、前記第1のPチ
ャネルトランジスタよりもコンダクタンスが大きく設定
され、 前記第2のノードは、前記スイッチ手段が前記信号に基
づいて閉じることで充電され、前記放電手段が前記第1
の電位に基づいて放電動作することで放電され る ことを
特徴とするオートクリア回路。 - 【請求項11】前記電位分割手段は、前記スイッチ手段
が閉じている間、前記スイッチ手段が出力した電位を前
記第1のノードを介して与えられて前記第1の電位を出
力し、 前記放電手段は、前記第1の電位が第1の所定電位に到
達すると前記第2のノードを放電し、 前記ラッチ手段は、前記第2のノードの電位が第2の所
定電位を越えるとラッチして前記信号を出力し、 前記スイッチ手段は、前記信号が第3の所定電位に到達
しない間は閉じており、前記信号が前記第3の所定電位
に到達すると開くことを特徴とする請求項10記載のオ
ートクリア回路。 - 【請求項12】前記スイッチ手段は、電源電圧端子と前
記第1のノードとの間に両端を接続され、前記ラッチ手
段が出力する前記信号をゲートに入力される第3のPチ
ャネルトランジスタと、電源電圧端子と前記第2のノー
ドとの間に両端を接続され、前記ラッチ手段が出力する
前記信号をゲートに入力される第4のPチャネルトラン
ジスタとを有し、 前記電位分割手段は、前記第1のノードと接地端子との
間に直列に接続された複数の抵抗を有し、前記抵抗の接
続点から前記第1の電位を出力し、 前記放電手段は、前記第2のノードと接地端子との間に
両端を接続され、前記第1の電位をゲートに入力される
第3のNチャネルトランジスタを有することを特徴とす
る請求項10又は11記載のオートクリア回路。 - 【請求項13】外部から入力された信号を与えられて所
定の処理を行う内部回路と、 前記内部回路から出力された前記信号を与えられて増幅
し、外部に出力する出力回路と、 電源が供給された後、リセット信号を出力するオートク
リア回路とを備え、 前記オートクリア回路は、 電源電圧端子と第1、第2のノードとの間に接続された
スイッチ手段と、 前記第1のノードと接地端子との間に接続され、前記第
1のノードの電位を分割した第1の電位を出力する電位
分割手段と、 前記第2のノードと接地端子との間に接続され、前記電
位分割手段が出力した前記第1の電位に基づいてオン/
オフ動作をすることにより、前記第2のノードを充電又
は放電する充放電手段と、 前記第2のノードの電位を保持して信号を出力端子より
出力すると共に、前記信号を前記スイッチ手段に与えて
開閉動作を制御するラッチ手段とを有し、 前記ラッチ手段は、前記リセット信号を出力し、 前記出力回路は、前記リセット信号を与えられ、所定期
間中ハイインピーダンスの出力状態になり、 前記スイッチ手段は、電源電圧端子と前記第1のノード
との間に両端を接続され、前記ラッチ手段が出力する前
記信号をゲートに入力される第1のPチャネルトランジ
スタと、電源電圧端子と前記第2のノードとの間に両端
を接続され、前記ラッチ手段が出力する前記信号をゲー
トに入力される第2のPチャネルトランジスタとを有
し、 前記電位分割手段は、前記第1のノードと接地端子との
間に直列に接続された複数の抵抗を有し、前記抵抗の接
続点から前記第1の電位を出力し、 前記充放電手段は、前記第2のノードと接地端子との間
に両端を接続され、前記第1の電位をゲートに入力され
る第1のNチャネルトランジスタを有し、 前記ラッチ手段は、前記第2のノードに入力側を接続さ
れ前記出力端子に出力側を接続された第1のインバータ
と、前記出力端子に入力側を接続され前記第2のノード
に出力側を接続された第2のインバータとを有すること
を特徴とする集積回路。 - 【請求項14】外部から入力された信号を与えられて所
定の処理を行う内部回路と、 前記内部回路から出力された前記信号を与えられて増幅
し、外部に出力する出力回路と、 電源が供給された後、リセット信号を出力するオートク
リア回路とを備え、 前記オートクリア回路は、 電源電圧端子と第1、第2のノードとの間に接続された
スイッチ手段と、 前記第1のノードと接地端子との間に接続され、前記第
1のノードの電位を分割した第1の電位を出力する電位
分割手段と、 前記第2のノードと接地端子との間に接続され、前記電
位分割手段が出力した前記第1の電位に基づいてオン/
オフ動作をすることにより、前記第2のノードを充電又
は放電する充放電手段と、 前記第2のノードの電位を保持して信号を出力端子より
出力すると共に、前記信号を前記スイッチ手段に与えて
開閉動作を制御するラッチ手段とを有し、 前記ラッチ手段は、前記リセット信号を出力し、 前記出力回路は、前記リセット信号を与えられ、所定期
間中ハイインピーダンスの出力状態になり、 前記電位分割手段は、前記スイッチ手段が閉じている
間、前記スイッチ手段が出力した電位を前記第1のノー
ドを介して与えられて前記第1の電位を出力し、 前記充放電手段は、前記スイッチ手段が閉じている間で
あって、前記第1の電位が第1の所定電位に到達しない
間は前記第2のノードを充電し、前記第1の電位が前記
第1の所定電位に到達すると前記第2のノードを放電
し、 前記ラッチ手段は、前記第2のノードの電位が第2の所
定電位を越えるとラッチして前記信号を出力し、 前記スイッチ手段は、前記信号が第3の所定電位に到達
しない間は閉じており、前記信号が前記第3の所定電位
に到達すると開き、 前記スイッチ手段は、電源電圧端子と前記第1のノード
との間に両端を接続され、前記ラッチ手段が出力する前
記信号をゲートに入力される第1のPチャネルトランジ
スタと、電源電圧端子と前記第2のノードとの間に両端
を接続され、前記ラッチ手段が出力する前記信号をゲー
トに入力される第2のPチャネルトランジスタとを有
し、 前記電位分割手段は、前記第1のノードと接地端子との
間に直列に接続された複数の抵抗を有し、前記抵抗の接
続点から前記第1の電位を出力し、 前記充放電手段は、前記第2のノードと接地端子との間
に両端を接続され、前記第1の電位をゲートに入力され
る第1のNチャネルトランジスタを有し、 前記ラッチ手段は、前記第2のノードに入力側を接続さ
れ前記出力端子に出力側を接続された第1のインバータ
と、前記出力端子に入力側を接続され前記第2のノード
に出力側を接続された第2のインバータとを有すること
を特徴とする集積回路。 - 【請求項15】前記第1のインバータは、電源電圧端子
と接地端子との間に直列にそれぞれ両端が接続された第
3のPチャネルトランジスタ及び第2のNチャネルトラ
ンジスタを有し、前記第3のPチャネルトランジスタ及
び前記第2のNチャネルトランジスタのゲートは前記第
2のノードに共通接続され、前記第3のPチャネルトラ
ンジスタのドレインと前記第2のNチャネルトランジス
タのドレインとは前記出力端子に共通接続され、 前記第2のインバータは、電源電圧端子と接地端子との
間に直列に両端がそれぞれ接続された第4のPチャネル
トランジスタ及び第3のNチャネルトランジスタを有
し、前記第4のPチャネルトランジスタ及び前記第3の
Nチャネルトランジスタのゲートは前記出力端子に共通
接続され、前記第4のPチャネルトランジスタのドレイ
ンと前記第3のNチャネルトランジスタのドレインとは
前記第2のノードに共通接続されており、 前記第4のPチャネルトランジスタは、前記第3のPチ
ャネルトランジスタよりもコンダクタンスが大きく設定
されていることを特徴とする請求項13又は14記載の
集積回路。
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