CN108063610B - 上电复位脉冲产生电路 - Google Patents

Abstract

本发明涉及一种上电复位脉冲产生电路，包括延迟产生电路模块和脉冲产生电路模块，延迟产生电路模块由一个电源驱动两个开关，通过两个开关打开的时间差，给电容先充电后放电，产生延迟信号；脉冲产生电路模块包含延迟电路单元，施密特触发器和反相器，延迟电路单元采用耗尽型NMOS管和PMOS管组成，对进一步延迟所述的延迟产生电路模块产生的延迟信号，当信号达到施密特触发器的逻辑电平翻转点，使施密特触发器产生一定脉冲宽度的脉冲信号。该结构用于产生一个延迟的具有一定宽度的脉冲，避免上电时由于模拟电路的内部节点与芯片引脚可能为高，为低或者处在中间电平而造成的电路上电时间、过程暂时被中断或干扰而带来电路启动的问题。

Description

上电复位脉冲产生电路

技术领域

本发明涉及集成电路领域，特别涉及数模信号集成电路领域，具体是指一种上电复位脉冲产生电路。

背景技术

数模信号集成电路包含模拟电路(例如稳压电路和带隙基准电路)，这些电路的内部节点与芯片引脚并没有通路，这就导致了电路上电后，内部节点有可能为高，为低或者处在中间电平，因此电路的上电时间和状态具有不可预测性。而上电复位脉冲产生电路(下文简称POR-PG，power-on reset-pule generator的简称)能够根据电源上电时间产生一个延迟的具有一定宽度的脉冲，避免上电过程暂时被中断或干扰所带来的所有电路启动的问题。

当电源电压升至最终值，为了让SoC(System on Chip，片上***)芯片中不同的模块都建立初始状态，POR-PG的输出首先会延迟足够时间的低电平。延迟过后，POR-PG输出切换为一个固定时间的高电平脉冲，复位SoC芯片，直到芯片能够正常工作。如果电路在正常过程中遇到电源电压突然掉电或者被其他毛刺电平干扰时，POR-PG同样也会产生复位信号，目的也是为了确保芯片中的寄存器不会因为电源掉电而失效。

而现有的POR-PG电路有如下几个问题：芯片外增加外设，占用芯片引脚；芯片内部使用大电容和大电阻，面积大，成本高；静态功耗要大；对工艺和电源电压敏感。

如图1所示，传统的POR-PG由延迟产生电路和脉冲产生电路两部分组成。当电源电压从0升至VDD过程中，电容充电，A点电压缓慢上升，A点的摆率由RC(ResistanceCapacitance的简称)乘积决定。当A点电压超过反相器的逻辑反转点时，POR-PG的脉冲产生电路会产生一个脉冲。

但这个电路有很多缺陷，第一是无法限制电容的充电电压；第二是如果上电时间过长，POR-PG产生的复位脉冲的幅度处于中间电平，从而导致电路无法正常复位。第三，RC电路在VLSI(Very Large Scale Integration，超大规模集成电路)集成电路中会占据较大的芯片面积，增加了成本。

现有POR-PG电路存在下列问题：

(1)如果上电时间过长，POR-PG产生的复位脉冲的幅度处于中间电平，从而导致电路无法正常复位；

(2)电路结构中的RC网络，需要较长的延迟时间，则需要增加R1电阻的阻值(通常为兆欧姆级)，不免造成了模块面积的增加，导致成本增加；

(3)逻辑翻转电压依赖于电源电压的摆率，且不能调整逻辑的阈值电压，依赖于工艺的一致。

发明内容

本发明的目的是克服了上述现有技术中的缺点，提供一种能够有效减小芯片面积、无需估计电源电压摆率、能够屏蔽电源上毛刺、工作性能稳定可靠、适用范围较为广泛的上电复位脉冲产生电路。

为了实现上述的目的，本发明的上电复位脉冲产生电路具有如下构成：

所述上电复位脉冲产生电路，包括依次串接的延迟产生电路模块和脉冲产生电路模块，所述的延迟产生电路模块中具有第一反相器，其主要特点是，所述的延迟产生电路模块还包括电流源、延迟开关组电路和电容元件，所述的延迟开关组电路中具有第一开关和第二开关，所述的电流源、第一开关和第二开关依次串接于电源V_DD和地之间，所述的电容元件的一端接地，所述电容元件的另一端和所述的第一反相器的输入端均接于所述的电流源和第一开关之间；所述的第一反相器的输出端与所述的脉冲产生电路模块的输入端相连接，且所述脉冲产生电路模块的输出端为所述上电复位脉冲产生电路的输出端；所述的第二开关的导通时刻比所述的第一开关的导通时刻延迟滞后一***预设的时间差。

所述上电复位脉冲产生电路中的延迟开关组电路中还包括第二反相器、依次级联的第三反相器电路和第四反相器电路，所述的第一开关为第一NOMS管，所述的第二开关为第二NMOS管，所述的第一NMOS管和第二NMOS管依次串接于所述的电流源和地之间；一第一PMOS管、第一电阻和第三NMOS管依次串接于电源和地之间，所述的第一PMOS管的栅极接地，且所述第一PMOS管的栅极通过所述的第二反相器连接于所述的第一NMOS管的栅极，所述的第三NMOS管的栅极与源极相连接，且所述第三NMOS管的栅极通过所述的依次级联的第三反相器电路和第四反相器电路连接于所述的第二NMOS管的栅极。

所述上电复位脉冲产生电路中的第三反相器电路包括依次串接于电源和地之间的第二电阻、第二PMOS管、第四NMOS管和第三电阻，所述的第三NMOS管的栅极分别与所述的第二PMOS管的栅极、第四NMOS管的栅极均相连接，且所述的第四反相器电路的输入端接于所述的第二PMOS管的漏极、第四NMOS管的源极之间。

所述上电复位脉冲产生电路中的第四反相器电路包括依次串接于电源和地之间的第三PMOS管和第五NMOS管，所述的第三反相器电路的输出端分别与所述的第三PMOS管的栅极、第五NMOS管的栅极均相连接，且所述的第二NMOS管的栅极接于所述的第三PMOS管的漏极、第五NMOS管的源极之间。

所述上电复位脉冲产生电路中的第三反相器电路的输出端与地之间还可以接有一电平钳位电路。

所述上电复位脉冲产生电路中的电平钳位电路包括依次串接的第六NMOS管和第七NMOS管，所述的第三反相器电路的输出端接于所述的第六NMOS管的源极，所述的第四反相器电路的输出端接于所述的第六NMOS管的栅极；所述的第七NMOS管的栅极接于所述的第三反相器电路的输入端。

所述上电复位脉冲产生电路中的脉冲产生电路模块包括依次串接的延迟电路单元、施密特触发器和第五反相器，所述的第一反相器的输出端与所述的延迟电路单元的输入端相连接，所述的第五反相器的输出端为所述上电复位脉冲产生电路的输出端。

所述上电复位脉冲产生电路中的延迟电路单元中包括第八NMOS管和第四PMOS管，所述的第八NMOS管接于所述的第一反相器的输出端和所述的施密特触发器的输入端之间，且所述第八NMOS管的栅极接地；所述的第四PMOS管的栅极与所述的施密特触发器的输入端相连接，且所述第四PMOS管的源极和漏极均与电源相连接。

所述上电复位脉冲产生电路中的第八NMOS管可以为耗尽型NMOS管。

所述上电复位脉冲产生电路中的电容元件为第九NMOS管，所述的第九NMOS管的栅极接于所述的第一反相器的输入端，且所述第九NMOS管的源极和漏极均接地。

所述上电复位脉冲产生电路中的电流源为一自偏置电流源。

采用了所述发明的上电复位脉冲产生电路，由于其使用MOS管代替充放电电容，使电路面积大大减小，并且一个电源驱动两个开关NMOS管不同时启动，不会出现上电时间过长导致无法复位脉冲的幅度处于中间电平而无法复位的问题，又使用“RC”延迟网络，且又利用了所述“RC”延迟网络中的耗尽型NMOS管导通时等效为电阻、关闭时等效为断路的特性，在减小电路面积、版次的同时，将电源上的毛刺滤除，工作性能稳定可靠，适用范围较为广泛，从而具有十分广阔的应用前景和市场前景。

附图说明

图1为现有技术中的上电复位脉冲产生电路示意图。

图2为本发明的上电复位脉冲产生电路的整体原理示意图。

图3为本发明的上电复位脉冲产生电路的第一种实施方式的电路结构示意图。

图4为本发明的上电复位脉冲产生电路的工作原理图。

图5为本发明的上电复位脉冲产生电路的工作过程中的波形信号示意图。

图6为本发明的上电复位脉冲产生电路的第二种实施方式的电路结构示意图。

附图标记：

1 延迟开关组电路

2 “RC”网络

具体实施方式

为了能够更清楚地理解本发明的技术内容，特举以下实施例详细说明。

在本文中，诸如第一和第二之类的关系术语仅仅用来区分一个实体或动作与另一个实体或动作，而不一定要求或暗示这种实体或动作之间的任何实际的这种关系或顺序。术语“包括”、“包含”或任何其他变体旨在涵盖非排他性的包含，由此使得包括一系列要素的过程、方法、物品或者设备不仅包含这些要素，而且还包含没有明确列出的其他要素，或者为这种过程、方法、物品或者设备所固有的要素。请参阅图2所示，其为本发明的上电复位脉冲产生电路的整体原理示意图，所述的上电复位脉冲产生电路包括依次串接的延迟产生电路模块和脉冲产生电路模块，所述的延迟产生模块用以产生延迟信号，而所述的脉冲产生电路模块则用于进一步延迟其接收到的延迟信号，并生成一个具有一定宽度的脉冲信号。

延迟产生电路模块，包括第一反相器、电流源、延迟开关组电路和电容元件，所述的电流源为一自偏置电流源，所述的延迟开关组电路中具有第一开关和第二开关，所述的电流源、第一开关和第二开关依次串接于电源V_DD和地之间，所述的第二开关的导通时刻比所述的第一开关的导通时刻延迟滞后一***预设的时间差Δt，所述的电容元件的一端接地，所述电容元件的另一端和所述的第一反相器的输入端均接于所述的电流源和第一开关之间，且该延迟产生电路模块通过所述的第一反相器的输出端与所述的脉冲产生电路模块相连接。

请参阅图3所示，其为本发明的第一种实施方式，其中，所述的延迟开关组电路中还包括第二反相器、依次级联的第三反相器电路和第四反相器电路，所述的第一开关和第二开关均为NOMS管，所述的第一开关即为第一NMOS管，所述的第二开关即为第二NMOS管，且所述的第一开关和第二开关依次串接于所述的电流源和地之间，该延迟开关组电路中还包括一依次串接于电源与地之间的第一PMOS管、第一电阻和第三NMOS管，所述的第一PMOS管的栅极接地，且所述第一PMOS管的栅极通过所述的第二反相器连接于所述的第一NMOS管的栅极，所述的第三NMOS管的栅极与源极相连接，且所述第三NMOS管的栅极通过所述的依次级联的第三反相器电路和第四反相器电路连接于所述的第二NMOS管的栅极。

所述的第三反相器电路包括依次串接于电源和地之间的第二电阻、第二PMOS管、第四NMOS管和第三电阻，所述的第三NMOS管的栅极分别与所述的第二PMOS管的栅极、第四NMOS管的栅极均相连接，且所述的第四反相器电路的输入端接于所述的第二PMOS管的漏极、第四NMOS管的源极之间。

所述的第四反相器电路包括依次串接于电源和地之间的第三PMOS管和第五NMOS管，所述的第三反相器电路的输出端分别与所述的第三PMOS管的栅极、第五NMOS管的栅极均相连接，且所述的第二NMOS管的栅极接于所述的第三PMOS管的漏极、第五NMOS管的源极之间。

所述的第一NMOS管和第二NMOS管的先后开启过程具体如下：

调整所述的第一电阻，使所述的第三NMOS管的栅极的电压高于所述的第三反相器电路的翻转电平，所述的第三反相器电路输出低电平，所述的第四反相器电路输出高电平，所述的第三反相器电路的第四NMOS管的源衬电压拉高所述的第四NMOS管的阈值电压，所述的第二开关导通所需的时间较第一开关导通所需的时间更长，具体表现为所述的第一开关先开启，所述的第二开关后开启。

不仅如此，所述的第三反相器电路的输出端与地之间还接有所述的延迟产生电路中还包括一电平钳位电路，该电平钳位电路位于所述的第三反相器电路的输出端与地之间，包括依次串接的第六NMOS管和第七NMOS管，所述的第三反相器电路的输出端接于所述的第六NMOS管的源极，所述的第四反相器电路的输出端接于所述的第六NMOS管的栅极；所述的第七NMOS管的栅极接于所述的第三反相器电路的输入端。所述的电平钳位电路对所述的第三反相器输出的电平钳位，使其处于低电平。

所述的电容元件为第九NMOS管，所述的第九NMOS管的栅极接于所述的第一反相器的输入端，且所述第九NMOS管的源极和漏极均接地。

所述的脉冲产生电路模块包括依次串接的延迟电路单元、施密特触发器和第五反相器，所述的第一反相器的输出端与所述的延迟电路单元的输入端相连接，所述的第五反相器的输出端为所述上电复位脉冲产生电路的输出端，即所述脉冲产生电路模块的输出端为所述上电复位脉冲产生电路的输出端。

所述的延迟电路单元中包括第八NMOS管和第四PMOS管，所述的第八NMOS管接于所述的第一反相器的输出端和所述的施密特触发器的输入端之间，且所述第八NMOS管的栅极接地，且所述的第八NMOS管为耗尽型NMOS管，所述的第四PMOS管的栅极与所述的施密特触发器的输入端相连接，且所述第四PMOS管的源极和漏极均与电源相连接。

所述的脉冲产生电路通过第八NMOS管、第四PMOS管和施密特触发器对所述的延迟电路模块产生的延迟信号进行进一步的延迟，这其中利用了第八NMOS管为耗尽管的特性：第八NMOS管前端的反相器输出低电平时，所述的第八NMOS管导通，第四PMOS管、第八NMOS管与地之间形成通路，所述的第四PMOS管放电，所述的第四PMOS管栅极电压降低；第八NMOS管前端的反相器输出高电平时，所述的第八NMOS管不导通，所述的第四PMOS管的栅极电压不变。

而所述的施密特触发器，由于其具有高电平翻转电压和低电平翻转电压，当所述施密特触发器与前端的延时电路单元组合时，由于该延时电路单元的输出电压经历了降低-不变-降低的过程，因而该施密特触发器也经历了两次翻转，其电平由高到低再到高，经第五反相器反相后，输出该上电复位脉冲产生电路所需要产生的具有一定宽度的脉冲复位信号。

该上电复位脉冲产生电路的的具体工作过程具体如下：

(1)所述的第一开关开启，所述的上电复位脉冲产生电路上电，所述的施密特触发器输出高电平，所述的第五反相器输出低电平，所述的第二开关关闭；

(2)所述的电容充电，所述的电容两端的电压增大，所述的第一反相器输出低电平，直至所述的电容两端电压增大至所述的第一反相器的翻转电压，所述的第一反相器输出高电平，且所述的施密特触发器在所述的电容两端的电压增大到一定值时进行翻转，所述的施密特触发器输出低电平，所述的第二反相器输出高电平；

(3)所述的第二开关开启，所述的电容放电，所述电容两端的电压减小至所述的第一反相器的翻转电压，所述的第一反相器翻转输出低电平，所述的第四PMOS管栅极电压下降，所述的第四PMOS管栅极电压降低至所述的施密特触发器的低电平翻转点，所述的施密特触发器输出高电平，所述的第五反相器输出低电平，所述的第五反相器输出具有一定宽度的脉冲信号。

其中，所述的步骤(2)中的所述的施密特触发器的输出状态为低电平具体步骤为：

(2.1)***上电，所述的第四PMOS管的栅极电压为所述的电源电压，所述的电源电压高于所述的施密特触发器的高电平翻转电压，所述的施密特触发器输出低电平；

(2.2)所述的电容充电，由于所述的第八NMOS管为耗尽型NMOS管，其在低电平时导通，所述的第一反相器输出低电平时，所述的第八NMOS管导通，所述的第四PMOS管与所述的第八NMOS管到地之间通路，所述的第四PMOS管的栅极电压逐渐降低，所述的施密特触发器继续输出低电平；

(2.3)所述的延迟产生电路中的电容继续充电，所述电容两端的电压升高至所述的第一反相器的翻转电压，所述的第一反相器输出高电平，所述的第八NMOS管不导通，所述的第四PMOS管的栅极电压不变，所述的施密特触发器继续输出低电平。

所述的步骤(3)中的所述的施密特触发器的输出高电平的具体步骤为：

所述的电容放电，所述的电容两端电压下降到所述的第一反相器的反转电压，所述的第一反相器翻转输出低电平，所述的第八NMOS管导通，所述的第四PMOS管与所述的第八NMOS管栅极所接的地之间再次形成通路，所述的第四PMOS管放电，且所述的第四PMOS管向所述的施密特触发器中输入的电压逐渐降低，所述的第四PMOS管的栅极的电压降低至所述的施密特触发器的低电平翻转点，所述的施密特触发器翻转，输出高电平。

在一种具体的实施方式中，如图2所示，所述的延迟产生电路模块包含电流源和两个开关，通过两个开关打开的时间差，给电容(NMOS管)先充电后放电，产生延迟信号，延迟产生电路模块的特点是用一根信号使能两个开关，且能产生使能时间差为Δt，目的是为了反相器前端的电容先充电后放电，使反相器输出一个脉冲，电流源采用自偏置结构。

脉冲产生电路包含延迟电路单元、施密特触发器和第五反相器，利用延迟产生电路模块产生的延迟信号，对其进行进一步延迟，信号达到施密特触发器的逻辑电平翻转点，产生一定宽度的脉冲信号，其特点是延迟电路单元采用第八NMOS管(耗尽型NMOS管)和第四PMOS管组成的“RC网络”，使得施密特触发器产生一定脉冲宽度的脉冲信号。

如图3所示，作为本发明的第一种具体实施方式，其中的虚线框1中要求同一个使能信号，控制两个NMOS管开关导通产生时间差Δt，使能信号另一根信号控制线多加一级反相器，且其翻转速率比单个反相器速度提高很多，第一PMOS管的栅极接地，适当调整电阻的阻值，使图5中的A点电压高于其后连接的第三反相器的翻转电平，则B点为低，C点则为高。由于A为高，即A点后的带有“源极电阻”的第三反相器中的第四NMOS管必须导通，所述的第四NMOS管由于存在源衬电压，其阈值电压略高于同宽长比的其他NMOS增强管。通过此结构，使得两个NMOS开关不能同时导通，会有一个时间差Δt。此外，电平钳位电路中的MS1、MS2两个NMOS管的栅极分别接的A、C点都为高电平导通，漏极为低电平，起到钳位B点电平的作用。

虚线框2中，为起延迟作用的“RC”网络，其中电阻R用第八NMOS管来替代，第八NMOS管使用耗尽型NMOS管，利用的是其导通时等效为电阻，关闭时等效为断路的原理。由于该第八NMOS管的阈值电压为－0.4V，因此在VGS＝0V时，仍能够导通，且与电阻特性相近，因此给虚线框2中的“RC”网络提供了放电的通路。此外，可以通过调整该第八NMOS管的宽长比，来调整放电的时间，产生不同的时间的延迟脉冲信号。

再请参阅图4、5所示，本发明电路的工作原理如下所述：

(1)使能两个开关NMOS管，而使能的时间差为Δt，反相器前端的电容(MOS管)先充电后放电，反相器输出一个脉冲；

(2)刚上电时所述的第四PMOS电容栅极电压，即c点为电源电压VDD，高于施密特触发器的高电平翻转点，故施密特触发器翻转为低电平，即d点为低电平，所述的第五反相器输出高电平；

(3)接GND的第八NMOS管为耗尽型NMOS管，b点为低电平时导通，故与前缓冲器导通的第八NMOS管到地形成通路，所述的第四PMOS放电，所述的第四PMOS管栅极电压降低，但未降低到所述的施密特触发器的低电平翻转点，所述的施密特触发器仍输出低电平，所述的第二反相器输出高电平；

(4)当b点为高电平时，第八NMOS管不导通，此时由于后面为施密特触发器，输入为高阻，第四PMOS管的栅极(c点)电平保持不变，所述的施密特触发器仍输出低电平，所述的第五反相器输出高电平；

(5)当b点信号又变为低电平时，所述的第四PMOS管放电，所述的第四PMOS管的栅极电压直至降至施密特触发器的低电平翻转点，所述的施密特触发器输出一个高电平，自此形成一个低电压脉冲。脉冲的宽度与所述的第八NMOS管的导通电阻有关，电阻越大，放电时间越长，脉冲宽度越长，所述的第五反相器输出低电平。

再请参阅图6所示，其为本发明的第二种具体实施方式，其中所述的第八NMOS管被替换成一个电阻，且将所述的延迟开关组电路中的电平钳位电路去除，即得结构更为简单的上电复位脉冲产生电路，同时可以使得整个上电复位脉冲产生电路产生宽度相对较窄的脉冲，同样可以解决现有技术中的相应技术问题，并达到本发明所要达到的效果。

采用本发明的该种结构的上电复位脉冲产生电路，由于其使用MOS管代替充放电电容，使电路面积大大减小，并且一个电源驱动两个开关NMOS管不同时启动，不会出现上电时间过长导致无法复位脉冲的幅度处于中间电平而无法复位的问题，又使用“RC”延迟网络，且又利用了所述“RC”延迟网络中的耗尽型NMOS管导通时等效为电阻、关闭时等效为断路的特性，在减小电路面积、版次的同时，将电源上的毛刺滤除，因而所述的发明具有十分广阔的应用前景和市场前景。

在此说明书中，本发明已参照其特定的实施例作了描述。但是，很显然仍可以作出各种修改和变换而不背离本发明的精神和范围。因此，说明书和附图应被认为是说明性的而非限制性的。

Claims (10)

1.一种上电复位脉冲产生电路，包括依次串接的延迟产生电路模块和脉冲产生电路模块，所述的延迟产生电路模块中具有第一反相器，其特征在于，所述的延迟产生电路模块还包括电流源、延迟开关组电路和电容元件，所述的延迟开关组电路中具有第一开关和第二开关，所述的电流源、第一开关和第二开关依次串接于电源V_DD和地之间，所述的电容元件的一端接地，所述电容元件的另一端和所述的第一反相器的输入端均接于所述的电流源和第一开关之间；所述的第一反相器的输出端与所述的脉冲产生电路模块的输入端相连接，且所述脉冲产生电路模块的输出端为所述上电复位脉冲产生电路的输出端；所述的第二开关的导通时刻比所述的第一开关的导通时刻延迟滞后一***预设的时间差；

所述的延迟开关组电路中还包括第二反相器、依次级联的第三反相器电路和第四反相器电路，所述的第一开关为第一NMOS管，所述的第二开关为第二NMOS管，所述的第一NMOS管和第二NMOS管依次串接于所述的电流源和地之间；一第一PMOS管、第一电阻和第三NMOS管依次串接于电源和地之间，所述的第一PMOS管的栅极接地，且所述第一PMOS管的栅极通过所述的第二反相器连接于所述的第一NMOS管的栅极，所述的第三NMOS管的栅极与源极相连接，且所述第三NMOS管的栅极通过所述的依次级联的第三反相器电路和第四反相器电路连接于所述的第二NMOS管的栅极。

2.根据权利要求1中所述的上电复位脉冲产生电路，其特征在于，所述的第三反相器电路包括依次串接于电源和地之间的第二电阻、第二PMOS管、第四NMOS管和第三电阻，所述的第三NMOS管的栅极分别与所述的第二PMOS管的栅极、第四NMOS管的栅极均相连接，且所述的第四反相器电路的输入端接于所述的第二PMOS管的漏极、第四NMOS管的源极之间。

3.根据权利要求1中所述的上电复位脉冲产生电路，其特征在于，所述的第四反相器电路包括依次串接于电源和地之间的第三PMOS管和第五NMOS管，所述的第三反相器电路的输出端分别与所述的第三PMOS管的栅极、第五NMOS管的栅极均相连接，且所述的第二NMOS管的栅极接于所述的第三PMOS管的漏极、第五NMOS管的源极之间。

4.根据权利要求1中所述的上电复位脉冲产生电路，其特征在于，所述的第三反相器电路的输出端与地之间还接有一电平钳位电路。

5.根据权利要求4中所述的上电复位脉冲产生电路，其特征在于，所述的电平钳位电路包括依次串接的第六NMOS管和第七NMOS管，所述的第三反相器电路的输出端接于所述的第六NMOS管的源极，所述的第四反相器电路的输出端接于所述的第六NMOS管的栅极；所述的第七NMOS管的栅极接于所述的第三反相器电路的输入端。

6.根据权利要求1中所述的上电复位脉冲产生电路，其特征在于，所述的脉冲产生电路模块包括依次串接的延迟电路单元、施密特触发器和第五反相器，所述的第一反相器的输出端与所述的延迟电路单元的输入端相连接，所述的第五反相器的输出端为所述上电复位脉冲产生电路的输出端。

7.根据权利要求6中所述的上电复位脉冲产生电路，其特征在于，所述的延迟电路单元中包括第八NMOS管和第四PMOS管，所述的第八NMOS管接于所述的第一反相器的输出端和所述的施密特触发器的输入端之间，且所述第八NMOS管的栅极接地；所述的第四PMOS管的栅极与所述的施密特触发器的输入端相连接，且所述第四PMOS管的源极和漏极均与电源相连接。

8.根据权利要求7中所述的上电复位脉冲产生电路，其特征在于，所述的第八NMOS管为耗尽型NMOS管。

9.根据权利要求1至8中任一项所述的上电复位脉冲产生电路，其特征在于，所述的电容元件为第九NMOS管，所述的第九NMOS管的栅极接于所述的第一反相器的输入端，且所述第九NMOS管的源极和漏极均接地。

10.根据权利要求1至8中任一项所述的上电复位脉冲产生电路，其特征在于，所述的电流源为一自偏置电流源。

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