CN105634465B - 锁存器和分频器 - Google Patents

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Abstract

一种锁存器和分频器，所述锁存器包括：包括耦接于电源和地线之间的第一逻辑单元、与所述第一逻辑单元结构对称的第二逻辑单元，以及输入前馈控制单元，其中：所述第一逻辑单元具有第一控制端、第一输入端和第一输出端；所述第二逻辑单元具有第二控制端、第二输入端和第二输出端；所述输入前馈控制单元，适于根据输入所述第一输入端和第二输入端的输入信号，控制所述第一逻辑单元或者所述第二逻辑单元中电流通路的关闭。上述的方案可以消除锁存器在静态工作条件下的功耗，并同时降低动态工作条件下的动态功耗。

Description

锁存器和分频器
技术领域
本发明涉及半导体技术领域，特别是涉及一种锁存器和分频器。
背景技术
随着通信技术的发展，基于razavi结构锁存器实现的高速分频器，由于其具有速度快和带宽宽的优点，得到了广泛的应用。
二分频的高速分频器电路由两级锁存器构成，其中任一锁存器均为另一锁存器的后级单元。
但是，现有技术中的高速二分频器电路的锁存器在控制端输入的控制信号为低电平时，不论是在静态工作条件下，还是在动态工作条件下，均存在着电源到地线之间的电流通路。由上可知，现有技术中应用于高速分频器电路的锁存器存在着功耗较大的问题。
发明内容
本发明实施例解决的是如何降低高速二分频器电路的锁存器在静态和动态工作条件下的功耗。
为解决上述问题，本发明实施例提供了一种锁存器，所述锁存器包括：
包括耦接于电源和地线之间的第一逻辑单元、与所述第一逻辑单元结构对称的第二逻辑单元，以及输入前馈控制单元，其中：
所述第一逻辑单元具有第一控制端、第一输入端和第一输出端；
所述第二逻辑单元具有第二控制端、第二输入端和第二输出端；
所述输入前馈控制单元，适于根据输入所述第一输入端和第二输入端的输入信号，控制所述第一逻辑单元或者所述第二逻辑单元中电流通路的关闭。
可选地，所述输入前馈控制单元包括第一控制子单元、第二控制子单元、第三控制子单元和第四控制子单元中至少一种，其中：
所述第一控制子单元，适于当所述第一输入端和所述第二输入端输入的信号分别为低电平和高电平时，关闭所述第一逻辑单元中的电流通路；
所述第二控制子单元，适于当所述第一输入端和所述第二输入端输入的信号分别为高电平和低电平时，关闭所述第二逻辑单元中的电流通路。
可选地，所述第一逻辑单元包括第一晶体管、第三晶体管和第五晶体管；所述第二逻辑单元包括第二晶体管、第四晶体管和第六晶体管；其中：
所述第一晶体管和所述第二晶体管的源端分别与地线耦接，所述第一晶体管和所述第二晶体管的栅端分别与所述第一控制端和所述第二控制端耦接，所述第一晶体管的漏端分别与所述第三晶体管和所述第五晶体管的漏端，以及所述第一输出端和所述第四晶体管的栅端耦接，所述第二晶体管的漏端分别与所述第四晶体管和所述第六晶体管的漏端，以及所述第二输出端和所述第三晶体管的栅端耦接，所述第三晶体管、所述第四晶体管、第五晶体管和所述第六晶体管的源端与电源耦接。
可选地，所述第一控制子单元包括第七晶体管，所述第七晶体管为NMOS管，其中：
所述第七晶体管的源端与所述第一晶体管的漏端耦接，栅端与所述第一输入端耦接，漏端与所述第三晶体管和所述第五晶体管的漏端、所述第四晶体管的栅端和所述第一输出端耦接。
可选地，所述第一控制子单元还包括第八晶体管，所述第八晶体管均为NMOS管，其中：
所述第八晶体管的源端与所述第二晶体管的漏端耦接，栅端与所述第二输入端耦接，漏端与所述第四晶体管和所述第六晶体管的漏端、所述第三晶体管的栅端和所述第二输出端耦接。
可选地，所述第七晶体管和所述第八晶体管的源端耦接在一起。
可选地，所述第一控制子单元包括第七晶体管，所述第七晶体管为NMOS管，其中：
所述第七晶体管的源端与所述地线耦接，栅端与所述第一输入端耦接，漏端与所述第一晶体管的源端耦接。
可选地，所述第一控制子单元还包括第八晶体管，所述第八晶体管均为NMOS管，其中：
所述第八晶体管的源端与所述地线耦接，栅端与所述第二输入端耦接，漏端与所述第二晶体管的源端耦接。
可选地，所述第一控制子单元包括第七晶体管，所述第七晶体管为PMOS管，其中：
所述第七晶体管的漏端与所述第一晶体管的漏端耦接，栅端与所述第二输入端耦接，源端与所述第三晶体管和所述第五晶体管的漏端、所述第四晶体管的栅端和所述第一输出端耦接。
可选地，所述第二控制子单元还包括第八晶体管，所述第八晶体管为PMOS管，其中：
所述第八晶体管的漏端与所述第二晶体管的漏端耦接，栅端与所述第一输入端耦接，源端与所述第四晶体管和所述第六晶体管的漏端、所述第三晶体管的栅端和所述第一输出端耦接。
可选地，所述第七晶体管和所述第八晶体管的漏端耦接在一起。
可选地，所述第二控制子单元包括第七晶体管，所述第七晶体管为PMOS管，其中：
所述第七晶体管的漏端与所述地线耦接，栅端与所述第二输入端耦接，源端与所述第一晶体管的源端耦接。
可选地，所述第二控制子单元还包括第八晶体管，所述第八晶体管为PMOS管，其中：
所述第八晶体管的漏端与所述地线耦接，栅端与所述第一输入端耦接，源端与所述第二晶体管的源端耦接。
可选地，所述第二控制子单元包括第九晶体管，所述第九晶体管为NMOS管，其中：
所述第九晶体管的源端与所述第二晶体管的漏端耦接，栅端与所述第一输入端耦接，漏端与所述第四晶体管和所述第六晶体管的漏端、所述第三晶体管的栅端和所述第二输出端耦接。
可选地，所述第一控制子单元还包括第十晶体管，所述第十晶体管均为NMOS管，其中：
所述第十晶体管的源端与所述第一晶体管的漏端耦接，栅端与所述第一输入端耦接，漏端与所述第三晶体管和所述第五晶体管的漏端、所述第四晶体管的栅端和所述第一输出端耦接。
可选地，所述第九晶体管和所述第十晶体管的源端耦接在一起。
可选地，所述第一控制子单元包括第九晶体管，所述第九晶体管为NMOS管，其中：
所述第九晶体管的源端与所述地线耦接，栅端与所述第二输入端耦接，漏端与所述第二晶体管的源端耦接。
可选地，所述第二控制子单元还包括第十晶体管，所述第十晶体管均为NMOS管，其中：
所述第十晶体管的源端与所述地线耦接，栅端与所述第一输入端耦接，漏端与所述第一晶体管的源端耦接。
可选地，所述第二控制子单元包括第九晶体管，所述第九晶体管为PMOS管，其中：
所述第九晶体管的漏端与所述第二晶体管的漏端耦接，栅端与所述第一输入端耦接，源端与所述第四晶体管和所述第六晶体管的漏端、所述第三晶体管的栅端和所述第二输出端耦接。
可选地，所述第二控制子单元还包括第十晶体管，所述第十晶体管为PMOS管，其中：
所述第十晶体管的漏端与所述第一晶体管的漏端耦接，栅端与所述第二输入端耦接，源端与所述第三晶体管和所述第五晶体管的漏端、所述第四晶体管的栅端和所述第二输出端耦接。
可选地，所述第九晶体管和所述第十晶体管的漏端耦接在一起。
可选地，所述第二控制子单元包括第九晶体管，所述第九晶体管为PMOS管，其中：
所述第九晶体管的漏端与所述地线耦接，栅端与所述第一输入端耦接，源端与所述第二晶体管的源端耦接。
可选地，所述第二控制子单元还包括第十晶体管，所述第十晶体管为PMOS管，其中：
所述第十晶体管的漏端与所述地线耦接，栅端与所述第二输入端耦接，源端与所述第一晶体管的源端耦接。
本发明实施例还提供了一种分频器，其特征在于，包括上述的锁存器，其中，所述两个锁存器中任一锁存器的第一输入端和第二输入端分别与另一锁存器的第一输出端和第二输出端。
与现有技术相比，本发明的技术方案具有以下的优点：
由于采用输入前馈控制单元根据第一输入端和第二输入端输入的差分信号控制耦接在电源的地线之间的电流通路的关闭，因此，可以消除锁存器在静态工作条件下的功耗，并同时降低动态工作条件下的动态功耗。
附图说明
图1是现有技术中的一种分频器的结构示意图；
图2是图1所示的分频器中的一种锁存器的结构示意图；
图3是本发明实施例中的一种锁存器的框架结构示意图；
图4是本发明实施例中的一种输入前馈控制单元的结构示意图；
图5是本发明实施例中的一种锁存器的电路结构示意图；
图6是本发明实施例中的又一种锁存器的电路结构示意图；
图7是本发明实施例中的又一种锁存器的电路结构示意图；
图8是本发明实施例中的又一种锁存器的电路结构示意图；
图9是本发明实施例中的又一种锁存器的电路结构示意图；
图10是本发明实施例中的又一种锁存器的电路结构示意图；
图11是本发明实施例中的又一种锁存器的电路结构示意图；
图12是本发明实施例中的又一种锁存器的电路结构示意图；
图13是本发明实施例中的又一种锁存器的电路结构示意图；
图14是本发明实施例中的又一种锁存器的电路结构示意图；
图15是本发明实施例中的又一种锁存器的电路结构示意图；
图16是本发明实施例中的又一种锁存器的电路结构示意图；
图17是本发明实施例中的又一种锁存器的电路结构示意图；
图18是本发明实施例中的又一种锁存器的电路结构示意图；
图19是本发明实施例中的又一种锁存器的电路结构示意图；
图20是本发明实施例中的又一种锁存器的电路结构示意图；
图21是本发明实施例中的又一种锁存器的电路结构示意图；
图22是本发明实施例中的又一种锁存器的电路结构示意图；
图23是本发明实施例中的又一种锁存器的电路结构示意图；
图24是本发明实施例中的又一种锁存器的电路结构示意图。
具体实施方式
请参见图1所示，现有技术中的高速二分频器可以包括锁存器101和102，其中，锁存器101和102互为后级单元。
高速二分频器的输出信号频率是输入信号频率的1/2，能够实现25％或75％占空比的正交分频信号的输出。
图2示出了实现占空比为75％的分频信号的高速二分频器中的锁存器的电路结构示意图。请参见图2所示。所述锁存器200包括耦接于电源和地线之间的第一逻辑单元201和第二逻辑单元202。
第一逻辑单元201具有第一控制端CLK1、第一信号输入端D和第一信号输出端Qn，第二逻辑单元具有第二控制端CLK2、第二信号输入端Dn和第二信号输出端Q。
第一逻辑单元201包括第一晶体管M1、第三晶体管M3和第五晶体管M5。第二逻辑单元202包括第二晶体管M2、第四晶体管M4和第六晶体管M6。第一晶体管M1和第二晶体管M2为NMOS管，第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6均为PMOS管，其中：
第一晶体管M1和第二晶体管M2的源端分别与地线VREF_2耦接，第一晶体管M1和第二晶体管M2的栅端分别与第一控制端CLK1和第二控制端CLK2耦接，第一晶体管M1的漏端分别与第三晶体管M3和所述第五晶体管M5的漏端，以及第一输出端Qn和第四晶体管M4的栅端耦接，第二晶体管M2的漏端分别与第四晶体管M4和第六晶体管M6的漏端，以及第二输出端Q和第三晶体管M3的栅端耦接，第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6的源端与电源VREF_1耦接。
当第一控制端CLK1和第二控制端CLK2均为高电平(VREF_3)时，第一晶体管M1和第二晶体管M2导通。此时，若当向第一输入端D输入低电平，并向第二输入端Dn输入高电平时，第五晶体管M5导通，而第六晶体管M6截止，同时使得第三晶体管M3导通，第四晶体管M4截止。此时，存在着从电源VREF_1、第三晶体管M3/第五晶体管M5、第一晶体管M1直至VREF_2之间的直流通路，锁存器存在直流功耗。
当第一控制端CLK1和第二控制端CLK2均为为低电平(VREF_4)时，第一晶体管M1和第二晶体管M2截止，锁存器的第二输出端Q和第一输出端Qn分别通过第五晶体管M5和第六晶体管M6充电，使得第二输出端Q和第一输出端Qn接近电源VREF_1的电平。
而动态条件下当CLK为时，对应锁存器也存在电源VREF_1到地线VREF_2的电流通路，增加了锁存器的动态功耗。
因此，现有技术中应用于高速二分频器中的锁存器在静态工作条件下和动态工作条件下分别存在静态功耗和动态功耗，严重制约了高速二分频器的应用。
为解决现有技术中存在的上述问题，本发明实施例采用的技术方案通过采用输入前馈控制单元根据第一输入端和第二输入端输入的差分信号控制耦接在电源的地线之间的电流通路的关闭，因此，可以消除锁存器在静态工作条件下的功耗，并同时降低动态工作条件下的动态功耗。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3示出了本发明实施例一种锁存器的结构示意图。如图3所示的锁存器300，可以包括耦接于电源VREF_1和地线VREF_2之间的第一逻辑单元301、与所述第一逻辑单元301结构对称的第二逻辑单元302，以及输入前馈控制单元303，其中：
第一逻辑单元301具有第一控制端CLK1、第一输入端D和第一输出端Qn；所述第二逻辑单元302具有第二控制端CLK2、第二输入端Dn和第二输出端Q。
输入前馈控制单元303，适于根据输入所述第一输入端D和第二输入端的输入信号Dn，控制所述第一逻辑单元301或者所述第二逻辑单元302中电流通路的关闭。
图4示出了本发明实施例中的一种输入前馈控制单元的结构示意图。如图4所示的输入前馈控制单元400，可以包括第一控制子单元401和第二控制子单元402中至少一种，其中：
所述第一控制子单元401，适于当所述第一输入端D和所述第二输入端Dn输入的信号分别为低电平和高电平时，关闭所述第一逻辑单元101中的电流通路。
所述第二控制子单元402，适于当所述第一输入端D和所述第二输入端Dn输入的信号分别为高电平和低电平时，关闭所述第二逻辑单元102中的电流通路。
图5示出了本发明实施例中的一种锁存器的结构示意图。如图5所示的锁存器，可以包括第一逻辑单元和第二逻辑单元以及第一控制子单元，其中，第一控制子单元可以包括第七晶体管M7。
请继续参见图2所示，图5所示的锁存器的结构在图2中所示的锁存器的结构的基础上增加了第七晶体管M7，第七晶体管M7为NMOS管，其中：
第七晶体管M7的源端与第一晶体管M1的漏端耦接，栅端与第一输入端D耦接，漏端与所述第三晶体管M3和第五晶体管M5的漏端、第四晶体管M4的栅端和第一输出端Qn耦接。
当第一控制端CLK1和第二控制端CLK2均为高电平时，第一晶体管M1和第二晶体管M2导通，在第一输入端D和第二输入端Dn输入分别输入低电平和高电平时，使得第三晶体管M3和第五晶体管M5导通，而第七晶体管M7截止，第四晶体管M4和第六晶体管M6截止，从而将第一逻辑单元中电源VREF_1、第三晶体管M3/第五晶体管M5、第一晶体管M1直至VREF_2之间的直流通路关闭，因此，可以在第一控制端CLK1和第二控制端CLK2均为高电平时，消除锁存器的静态功耗，并大幅降低动态功耗。
图6示出了本发明实施例中的一种锁存器的结构示意图。如图6所示的锁存器，可以包括第一逻辑单元和第二逻辑单元以及第一控制子单元，其中，第一控制子单元可以包括第七晶体管M7和第八晶体管M8，第七晶体管M7和第八晶体管M8均为NMOS管。
请继续参见图5所示，图6所示的锁存器在图5所示的锁存器的基础上增加了第八晶体管M8，其中：
第八晶体管M8的源端与第二晶体管M2的漏端耦接，栅端与第二输入端Dn耦接，漏端与第四晶体管M4和第六晶体管M6的漏端、第三晶体管M3的栅端和第二输出端Q耦接。
当第一控制端CLK1和第二控制端CLK2均为高电平时，第一晶体管M1和第二晶体管M2导通，在第一输入端D和第二输入端Dn输入分别输入低电平和高电平时，使得第三晶体管M3和第五晶体管M5导通，而第七晶体管M7截止，第四晶体管M4和第六晶体管M6截止，第八晶体管M8导通，从而将第一逻辑单元中电源VREF_1、第三晶体管M3/第五晶体管M5、第一晶体管M1直至VREF_2之间的直流通路关闭，因此，可以在第一控制端CLK1和第二控制端CLK2均为高电平时，消除锁存器的静态功耗，并大幅降低动态功耗。
图7示出了本发明实施例中的一种锁存器的结构示意图。如图7所示的锁存器，可以包括第一逻辑单元和第二逻辑单元以及第一控制子单元，其中，第一控制子单元可以包括第七晶体管M7和第八晶体管M8，第七晶体管M7和第八晶体管M8均为NMOS管。
请继续参见图6所示，图7所示的锁存器的结构在图6中所示的锁存器的结构的基础上将第七晶体管M7和第八晶体管M8的源端耦接在一起。
同理，当第一控制端CLK1和第二控制端CLK2均为高电平时，第一晶体管M1和第二晶体管M2导通，在第一输入端D和第二输入端Dn输入分别输入低电平和高电平时，使得第三晶体管M3和第五晶体管M5导通，而第七晶体管M7截止，第四晶体管M4和第六晶体管M6截止，第八晶体管M8导通，从而将第一逻辑单元中电源VREF_1、第三晶体管M3/第五晶体管M5、第一晶体管M1直至VREF_2之间的直流通路关闭，因此，可以在第一控制端CLK1和第二控制端CLK2均为高电平时，消除锁存器的静态功耗，并大幅降低动态功耗。
图8示出了本发明实施例中的又一种锁存器的结构示意图。如图8所示的锁存器，可以包括第一逻辑单元和第二逻辑单元以及第一控制子单元，其中，第一控制子单元可以包括第七晶体管M7，第七晶体管M7为NMOS管。
请继续参见图2所示，图8所示的锁存器在图2所示的锁存器的基础上增加了第七晶体管M7，其中：
第七晶体管M7的源端与地线VREF_2耦接，栅端与第一输入端D耦接，漏端与第一晶体管M1的源端耦接。
当第一控制端CLK1和第二控制端CLK2均为高电平时，第一晶体管M1和第二晶体管M2导通，在第一输入端D和第二输入端Dn的输入分别输入低电平和高电平时，使得第三晶体管M3和第五晶体管M5导通，而第七晶体管M7截止，第四晶体管M4和第六晶体管M6截止，从而将第一逻辑单元中电源VREF_1、第三晶体管M3/第五晶体管M5、第一晶体管M1直至VREF_2之间的直流通路关闭，因此，可以在第一控制端CLK1和第二控制端CLK2均为高电平时，消除锁存器的静态功耗，并大幅降低动态功耗。
图9示出了本发明实施例中的又一种锁存器的结构示意图。如图9所示的锁存器，可以包括第一逻辑单元和第二逻辑单元以及第一控制子单元，其中，第一控制子单元可以包括第七晶体管M7和第八晶体管M8，第七晶体管M7和第八晶体管M8均为NMOS管。
请继续参见图8所示，图9所述的锁存器在图8所示的锁存器的基础上增加了第八晶体管M8，其中：
第八晶体管M8的源端与地线VREF_2耦接，栅端与第二输入端D耦接，漏端与第二晶体管M2的源端耦接。
当第一控制端CLK1和第二控制端CLK2均为高电平时，第一晶体管M1和第二晶体管M2导通，在第一输入端D和第二输入端Dn输入分别输入低电平和高电平时，使得第三晶体管M3和第五晶体管M5导通，而第七晶体管M7截止，第四晶体管M4和第六晶体管M6截止，第八晶体管M8导通，从而将第一逻辑单元中电源VREF_1、第三晶体管M3/第五晶体管M5、第一晶体管M1直至VREF_2之间的直流通路关闭，因此，可以在第一控制端CLK1和第二控制端CLK2均为高电平时，消除锁存器的静态功耗，并大幅降低动态功耗。
图10示出了本发明实施例中的又一种锁存器的结构示意图。如图10所示的锁存器，可以包括第一逻辑单元和第二逻辑单元以及第一控制子单元，其中，第一控制子单元可以包括第七晶体管M7。
请继续参见图2所示，图10所示的锁存器的结构在图2中所示的锁存器的结构的基础上增加了第七晶体管M7，第七晶体管M7为PMOS管，其中：
第七晶体管M7的漏端与第一晶体管M1的漏端耦接，栅端与第二输入端Dn耦接，源端与第三晶体管M3和第五晶体管M5的漏端、第四晶体管M4的栅端和第一输出端Qn耦接。
当第一控制端CLK1和第二控制端CLK2均为高电平时，第一晶体管M1和第二晶体管M2导通，在第一输入端D和第二输入端Dn输入分别输入低电平和高电平时，使得第三晶体管M3和第五晶体管M5导通，而第七晶体管M7截止，第四晶体管M4和第六晶体管M6截止，从而将第一逻辑单元中电源VREF_1、第三晶体管M3/第五晶体管M5、第一晶体管M1直至VREF_2之间的直流通路关闭，因此，可以在第一控制端CLK1和第二控制端CLK2均为高电平时，消除锁存器的静态功耗，并大幅降低动态功耗。
图11示出了本发明实施例中的又一种锁存器的结构示意图。如图11所示的锁存器，可以包括第一逻辑单元和第二逻辑单元以及第一控制子单元，其中，第一控制子单元可以包括第七晶体管和第八晶体管，第七晶体管M7和第八晶体管M8均为PMOS管。
请继续参见图10所示，图11所示的锁存器的结构在图10中所示的锁存器的结构的基础上增加了第八晶体管M8，其中：
第八晶体管M8的漏端与第二晶体管M2的漏端耦接，栅端与第一输入端D耦接，源端与第四晶体管M4和第六晶体管M6的漏端、第三晶体管M3的栅端和第二输出端Q耦接。
当第一控制端CLK1和第二控制端CLK2均为高电平时，第一晶体管M1和第二晶体管M2导通，在第一输入端D和第二输入端Dn输入分别输入低电平和高电平时，使得第三晶体管M3和第五晶体管M5导通，而第七晶体管M7截止，第四晶体管M4和第六晶体管M6截止，第八晶体管M8导通，从而将第一逻辑单元中电源VREF_1、第三晶体管M3/第五晶体管M5、第一晶体管M1直至VREF_2之间的直流通路关闭，因此，可以在第一控制端CLK1和第二控制端CLK2均为高电平时，消除锁存器的静态功耗，并大幅降低动态功耗。
图12示出了本发明实施例中的又一种锁存器的结构示意图。如图12所示的锁存器，可以包括第一逻辑单元和第二逻辑单元以及第一控制子单元，其中，第一控制子单元可以包括第七晶体管M7和第八晶体管M8，第七晶体管M7和第八晶体管M8均为PMOS管。
请继续参见图11所示，图12所示的锁存器的结构在图11中所示的锁存器的结构的基础上将第七晶体管M7和第八晶体管M8的漏端耦接在一起。
当第一控制端CLK1和第二控制端CLK2均为高电平时，第一晶体管M1和第二晶体管M2导通，在第一输入端D和第二输入端Dn分别输入低电平和高电平时，使得第三晶体管M3和第五晶体管M5导通，而第七晶体管M7截止，第四晶体管M4和第六晶体管M6截止，第八晶体管M8导通，从而将第一逻辑单元中电源VREF_1、第三晶体管M3/第五晶体管M5、第一晶体管M1直至VREF_2之间的直流通路关闭，因此，可以在第一控制端CLK1和第二控制端CLK2均为高电平时，消除锁存器的静态功耗，并大幅降低动态功耗。
图13示出了本发明实施例中的又一种锁存器的结构示意图。如图12所示的锁存器，可以包括第一逻辑单元和第二逻辑单元以及第一控制子单元，其中，第一控制子单元可以包括第七晶体管M7，第七晶体管M7为PMOS管。
请继续参见图2所示，图13所示的锁存器的结构在图2中所示的锁存器的结构的基础上增加了第七晶体管M7，其中：
第七晶体管M7的漏端与地线VREF_2耦接，栅端与第二输入端Dn耦接，源端与第一晶体管M1的源端耦接。
当第一控制端CLK1和第二控制端CLK2均为高电平时，第一晶体管M1和第二晶体管M2导通，在第一输入端D和第二输入端Dn输入分别输入低电平和高电平时，使得第三晶体管M3和第五晶体管M5导通，而第七晶体管M7截止，第四晶体管M4和第六晶体管M6截止，从而将第一逻辑单元中电源VREF_1、第三晶体管M3/第五晶体管M5、第一晶体管M1直至VREF_2之间的直流通路关闭，因此，可以在第一控制端CLK1和第二控制端CLK2均为高电平时，消除锁存器的静态功耗，并大幅降低动态功耗。
图14示出了本发明实施例中的又一种锁存器的结构示意图。如图14所示的锁存器，可以包括第一逻辑单元和第二逻辑单元以及第一控制子单元，其中，第二控制子单元可以包括第七晶体管M7和第八晶体管M8，第七晶体管M7和第八晶体管M8均为PMOS管。
请继续参见图13所示，图14所示的锁存器的结构在图13中所示的锁存器的结构的基础上增加了第八晶体管M8，其中：
第八晶体管M8的漏端与地线VREF_2耦接，栅端与第一输入端D耦接，源端与第二晶体管M2的源端耦接。
当第一控制端CLK1和第二控制端CLK2均为高电平时，第一晶体管M1和第二晶体管M2导通，在第一输入端D和第二输入端Dn输入分别输入低电平和高电平时，使得第三晶体管M3和第五晶体管M5导通，而第七晶体管M7截止，第四晶体管M4和第六晶体管M6截止，第八晶体管M8导通，从而将第一逻辑单元中电源VREF_1、第三晶体管M3/第五晶体管M5、第一晶体管M1直至VREF_2之间的直流通路关闭，因此，可以在第一控制端CLK1和第二控制端CLK2均为高电平时，消除锁存器的静态功耗，并大幅降低动态功耗。
图15示出了本发明实施例中的又一种锁存器的结构示意图。如图15所示的锁存器，可以包括第一逻辑单元和第二逻辑单元以及第二控制子单元，其中，第三控制子单元可以包括第九晶体管M9，第九晶体管M9为NMOS管。
请继续参见图2所示，图15所示的锁存器的结构在图2中所示的锁存器的结构的基础上增加了第九晶体管M9，其中：
第九晶体管M9的源端与第二晶体管M2的漏端耦接，栅端与第二输入端Dn耦接，漏端与第四晶体管M4和第六晶体管M6的漏端、第三晶体管M3的栅端和第二输出端Q耦接。
当第一控制端CLK1和第二控制端CLK2均为高电平时，第一晶体管M1和第二晶体管M2导通，在第一输入端D和第二输入端Dn输入分别输入高电平和低电平时，使得第四晶体管M4和第六晶体管M6导通，而第九晶体管M9截止，第三晶体管M3和第五晶体管M5截止，从而将第二逻辑单元中电源VREF_1、第四晶体管M4/第六晶体管M6、第二晶体管M2直至VREF_2之间的直流通路关闭，因此，可以在第一控制端CLK1和第二控制端CLK2均为高电平时，消除锁存器的静态功耗，并大幅降低动态功耗。
图16示出了本发明实施例中的又一种锁存器的结构示意图。如图16所示的锁存器，可以包括第一逻辑单元和第二逻辑单元以及第二控制子单元，其中，第二控制子单元可以包括第九晶体管M9和第十晶体管M10，第九晶体管M9和第十晶体管M10均为NMOS管。
请继续参见图15所示，图16所示的锁存器的结构在图15中所示的锁存器的结构的基础上增加了第十晶体管M10，其中：
第十晶体管M10的源端与第一晶体管M1的漏端耦接，栅端与第一输入端D耦接，漏端与第三晶体管M3和第五晶体管M5的漏端、第四晶体管M3的栅端和第一输出端Qn耦接。
当第一控制端CLK1和第二控制端CLK2均为高电平时，第一晶体管M1和第二晶体管M2导通，在第一输入端D和第二输入端Dn输入分别输入高电平和低电平时，使得第四晶体管M4和第六晶体管M6导通，而第九晶体管M9截止，第三晶体管M3和第五晶体管M5截止，第十晶体管M10导通，从而将第二逻辑单元中电源VREF_1、第四晶体管M4/第六晶体管M6、第二晶体管M2直至VREF_2之间的直流通路关闭，因此，可以在第一控制端CLK1和第二控制端CLK2均为高电平时，消除锁存器的静态功耗，并大幅降低动态功耗。
图17示出了本发明实施例中的又一种锁存器的结构示意图。如图17所示的锁存器，可以包括第一逻辑单元和第二逻辑单元以及第二控制子单元，其中，第二控制子单元可以包括第九晶体管M9和第十晶体管M10，第九晶体管M9和第十晶体管M10均为NMOS管。
请继续参见图16所示，图17所示的锁存器的结构在图16的锁存器的基础上将第九晶体管M9和第十晶体管M10的漏端耦接在一起。
当第一控制端CLK1和第二控制端CLK2均为高电平时，第一晶体管M1和第二晶体管M2导通，在第一输入端D和第二输入端Dn输入分别输入高电平和低电平时，使得第四晶体管M4和第六晶体管M6导通，而第九晶体管M9截止，第三晶体管M3和第五晶体管M5截止，第十晶体管M10导通，从而将第二逻辑单元中电源VREF_1、第四晶体管M4/第六晶体管M6、第二晶体管M2直至VREF_2之间的直流通路关闭，因此，可以在第一控制端CLK1和第二控制端CLK2均为高电平时，消除锁存器的静态功耗，并大幅降低动态功耗。
图18示出了本发明实施例中的又一种锁存器的结构示意图。如图18所示的锁存器，可以包括第一逻辑单元和第二逻辑单元以及第二控制子单元，其中，第二控制子单元可以包括第九晶体管M9，第九晶体管M9为PMOS管。
请继续参见图2所示，图18所示的锁存器的结构在图2中所示的锁存器的结构的基础上增加了九晶体管M9，其中：
第九晶体管M9的源端与地线VREF_2耦接，栅端与所述第二输入端Dn耦接，漏端与第二晶体管M2的源端耦接。
当第一控制端CLK1和第二控制端CLK2均为高电平时，第一晶体管M1和第二晶体管M2导通，在第一输入端D和第二输入端Dn输入分别输入高电平和低电平时，使得第四晶体管M4和第六晶体管M6导通，而第九晶体管M9截止，第三晶体管M3和第五晶体管M5截止，从而将第二逻辑单元中电源VREF_1、第四晶体管M4/第六晶体管M6、第二晶体管M2直至VREF_2之间的直流通路关闭，因此，可以在第一控制端CLK1和第二控制端CLK2均为高电平时，消除锁存器的静态功耗，并大幅降低动态功耗。
图19示出了本发明实施例中的又一种锁存器的结构示意图。如图19所示的锁存器，可以包括第一逻辑单元和第二逻辑单元以及第二控制子单元，其中，第二控制子单元可以包括第九晶体管M9和第十晶体管M10，第九晶体管M9和第十晶体管M10均为NMOS管。
请继续参见图19所示，图19所示的锁存器的结构在图18中所示的锁存器的结构的基础上增加了第十晶体管M10，其中：
第十晶体管M10的源端与地线VREF_2耦接，栅端与第一输入端D耦接，漏端与第一晶体管M1的源端耦接。
当第一控制端CLK1和第二控制端CLK2均为高电平时，第一晶体管M1和第二晶体管M2导通，在第一输入端D和第二输入端Dn输入分别输入高电平和低电平时，使得第四晶体管M4和第六晶体管M6导通，而第九晶体管M9截止，第三晶体管M3和第五晶体管M5截止，第十晶体管M10导通，从而将第二逻辑单元中电源VREF_1、第四晶体管M4/第六晶体管M6、第二晶体管M2直至VREF_2之间的直流通路关闭，因此，可以在第一控制端CLK1和第二控制端CLK2均为高电平时，消除锁存器的静态功耗，并大幅降低动态功耗。
图20示出了本发明实施例中的一种锁存器的结构示意图。如图20所示的锁存器，可以包括第一逻辑单元和第二逻辑单元以及第二控制子单元，其中，第二控制子单元可以包括第九晶体管M9。
请继续参见图2所示，图20所示的锁存器的结构在图2中所示的锁存器的结构的基础上增加了第九晶体管M9，第九晶体管M9为PMOS管，其中：
第九晶体管M9的漏端与第二晶体管M2的漏端耦接，栅端与第一输入端D耦接，漏端与第四晶体管M4和第六晶体管M6的漏端、第三晶体管M3的栅端和第二输出端Q耦接。
当第一控制端CLK1和第二控制端CLK2均为高电平时，第一晶体管M1和第二晶体管M2导通，在第一输入端D和第二输入端Dn输入分别输入高电平和低电平时，使得第四晶体管M4和第六晶体管M6导通，而第九晶体管M9截止，第三晶体管M3和第五晶体管M5截止，从而将第二逻辑单元中电源VREF_1、第四晶体管M4/第六晶体管M6、第二晶体管M2直至VREF_2之间的直流通路关闭，因此，可以在第一控制端CLK1和第二控制端CLK2均为高电平时，消除锁存器的静态功耗，并大幅降低动态功耗。
图21示出了本发明实施例中的一种锁存器的结构示意图。如图21所示的锁存器，可以包括第一逻辑单元和第二逻辑单元以及第二控制子单元，其中，第二控制子单元可以包括第九晶体管M9和第十晶体管M10，第九晶体管M9和第十晶体管M10均为PMOS管。
请继续参见图20所示，图21所示的锁存器的结构在图20中所示的锁存器的结构的基础上增加了第十晶体管M10，其中：
第十晶体管M10的漏端与第一晶体管M1的漏端耦接，栅端与第二输入端Dn耦接，源端与第三晶体管M3和第五晶体管M5的漏端、第四晶体管M4的栅端和第一输出端Qn耦接。
当第一控制端CLK1和第二控制端CLK2均为高电平时，第一晶体管M1和第二晶体管M2导通，在第一输入端D和第二输入端Dn输入分别输入高电平和低电平时，使得第四晶体管M4和第六晶体管M6导通，而第九晶体管M9截止，第三晶体管M3和第五晶体管M5截止，第十晶体管M10导通，从而将第二逻辑单元中电源VREF_1、第四晶体管M4/第六晶体管M6、第二晶体管M2直至VREF_2之间的直流通路关闭，因此，可以在第一控制端CLK1和第二控制端CLK2均为高电平时，消除锁存器的静态功耗，并大幅降低动态功耗。
图22示出了本发明实施例中的一种锁存器的结构示意图。如图22所示的锁存器，可以包括第一逻辑单元和第二逻辑单元以及第四控制子单元，其中，第四控制子单元可以包括第十三晶体管M13和第十四晶体管M14。
请继续参见图21所示，图22所示的锁存器的结构在图21中所示的锁存器的结构的基础上将第九晶体管M9和第十晶体管M10的源端耦接在一起。
当第一控制端CLK1和第二控制端CLK2均为高电平时，第一晶体管M1和第二晶体管M2导通，在第一输入端D和第二输入端Dn输入分别输入高电平和低电平时，使得第四晶体管M4和第六晶体管M6导通，而第九晶体管M9截止，第三晶体管M3和第五晶体管M5截止，第十晶体管M10导通，从而将第二逻辑单元中电源VREF_1、第四晶体管M4/第六晶体管M6、第二晶体管M2直至VREF_2之间的直流通路关闭，因此，可以在第一控制端CLK1和第二控制端CLK2均为高电平时，消除锁存器的静态功耗，并大幅降低动态功耗。
图23示出了本发明实施例中的一种锁存器的结构示意图。如图23所示的锁存器，可以包括第一逻辑单元和第二逻辑单元以及第二控制子单元，其中，第二控制子单元可以包括第九晶体管M9。
请继续参见图2所示，图23所示的锁存器的结构在图2中所示的锁存器的结构的基础上增加了第九晶体管M9，第九晶体管M9为PMOS管，其中：
第九晶体管M9的源端与地线VREF_2耦接，栅端与第一输入端D耦接，漏端与第二晶体管M2的源端耦接。
当第一控制端CLK1和第二控制端CLK2均为高电平时，第一晶体管M1和第二晶体管M2导通，在第一输入端D和第二输入端Dn输入分别输入高电平和低电平时，使得第四晶体管M4和第六晶体管M6导通，而第九晶体管M9截止，第三晶体管M3和第五晶体管M5截止，从而将第二逻辑单元中电源VREF_1、第四晶体管M4/第六晶体管M6、第二晶体管M2直至VREF_2之间的直流通路关闭，因此，可以在第一控制端CLK1和第二控制端CLK2均为高电平时，消除锁存器的静态功耗，并大幅降低动态功耗。
图24示出了本发明实施例中的一种锁存器的结构示意图。如图24所示的锁存器，可以包括第一逻辑单元和第二逻辑单元以及第二控制子单元，其中，第二控制子单元可以包括第九晶体管M9和第十晶体管M10，第九晶体管M9和第十晶体管M10均为PMOS管。
请继续参见图23所示，图24所示的锁存器的结构在图23中所示的锁存器的结构的基础上增加了第十四晶体管M14，其中：
第十晶体管M10的漏端与地线VREF_2耦接，栅端与第二输入端Dn耦接，源端与第一晶体管M1的源端耦接。
当第一控制端CLK1和第二控制端CLK2均为高电平时，第一晶体管M1和第二晶体管M2导通，在第一输入端D和第二输入端Dn输入分别输入高电平和低电平时，使得第四晶体管M4和第六晶体管M6导通，而第九晶体管M9截止，第三晶体管M3和第五晶体管M5截止，第十晶体管M10导通，从而将第二逻辑单元中电源VREF_1、第四晶体管M4/第六晶体管M6、第二晶体管M2直至VREF_2之间的直流通路关闭，因此，可以在第一控制端CLK1和第二控制端CLK2均为高电平时，消除锁存器的静态功耗，并大幅降低动态功耗。
本发明实施例还提供了一种分频器，包括至少两个上述的锁存器，其中，所述两个锁存器中任一锁存器的第一输入端和第二输入端与另一锁存器的第一输出端和第二输出端分别耦接。
以上对本发明实施例的方法及***做了详细的介绍，本发明并不限于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (22)

1.一种锁存器，其特征在于，包括耦接于电源和地线之间的第一逻辑单元、与所述第一逻辑单元结构对称的第二逻辑单元，以及输入前馈控制单元，其中：
所述第一逻辑单元具有第一控制端、第一输入端和第一输出端；
所述第二逻辑单元具有第二控制端、第二输入端和第二输出端；
所述输入前馈控制单元，适于根据输入所述第一输入端和第二输入端的输入信号，控制所述第一逻辑单元或者所述第二逻辑单元中电流通路的关闭；所述输入前馈控制单元包括第一控制子单元和第二控制子单元中至少一种，其中：所述第一控制子单元，适于当所述第一输入端和所述第二输入端输入的信号分别为低电平和高电平时，关闭所述第一逻辑单元中的电流通路；所述第二控制子单元，适于当所述第一输入端和所述第二输入端输入的信号分别为高电平和低电平时，关闭所述第二逻辑单元中的电流通路。
2.根据权利要求1所述的锁存器，其特征在于，所述第一逻辑单元包括第一晶体管、第三晶体管和第五晶体管；所述第二逻辑单元包括第二晶体管、第四晶体管和第六晶体管；所述输入前馈控制单元包括：所述第一控制子单元；所述第一控制子单元包括第七晶体管，所述第七晶体管为NMOS管，其中：
所述第一晶体管和所述第二晶体管的源端分别与地线耦接；所述第一晶体管和所述第二晶体管的栅端分别与所述第一控制端和所述第二控制端耦接；所述第一晶体管的漏端与所述第七晶体管的源端耦接；所述第七晶体管的漏端与所述第三晶体管和所述第五晶体管的漏端，以及所述第一输出端和所述第四晶体管的栅端耦接；所述第七晶体管的栅端与所述第一输入端耦接；所述第二晶体管的漏端分别与所述第四晶体管和所述第六晶体管的漏端，以及所述第二输出端和所述第三晶体管的栅端耦接，所述第三晶体管、所述第四晶体管、第五晶体管和所述第六晶体管的源端与电源耦接。
3.根据权利要求1所述的锁存器，其特征在于，所述第一逻辑单元包括第一晶体管、第三晶体管和第五晶体管；所述第二逻辑单元包括第二晶体管、第四晶体管和第六晶体管；所述输入前馈控制单元包括：所述第一控制子单元；所述第一控制子单元包括第七晶体管及第八晶体管，所述第七晶体管及第八晶体管均为NMOS管，其中：
所述第一晶体管和所述第二晶体管的源端分别与地线耦接；所述第一晶体管和所述第二晶体管的栅端分别与所述第一控制端和所述第二控制端耦接；所述第一晶体管的漏端与所述第七晶体管的源端耦接；所述第七晶体管的漏端与所述第三晶体管和所述第五晶体管的漏端，以及所述第一输出端和所述第四晶体管的栅端耦接；所述第七晶体管的栅端与所述第一输入端耦接；所述第八晶体管的漏端分别与所述第四晶体管和所述第六晶体管的漏端，以及所述第二输出端和所述第三晶体管的栅端耦接；所述第八晶体管的源端与所述第二晶体管的漏端耦接，栅端与所述第二输入端耦接；所述第三晶体管、所述第四晶体管、第五晶体管和所述第六晶体管的源端与电源耦接。
4.根据权利要求3所述的锁存器，其特征在于，所述第七晶体管和所述第八晶体管的源端耦接在一起。
5.根据权利要求1所述的锁存器，其特征在于，所述第一逻辑单元包括第一晶体管、第三晶体管和第五晶体管；所述第二逻辑单元包括第二晶体管、第四晶体管和第六晶体管；所述输入前馈控制单元包括：所述第一控制子单元；所述第一控制子单元包括第七晶体管，所述第七晶体管为NMOS管，其中：
所述第七晶体管的源端与所述地线耦接，栅端与所述第一输入端耦接，漏端与所述第一晶体管的源端耦接；
所述第一晶体管和所述第二晶体管的栅端分别与所述第一控制端和所述第二控制端耦接；所述第一晶体管的漏端与所述第三晶体管和所述第五晶体管的漏端，以及所述第一输出端和所述第四晶体管的栅端耦接；
所述第二晶体管的漏端分别与所述第四晶体管和所述第六晶体管的漏端，以及所述第二输出端和所述第三晶体管的栅端耦接；
所述第二晶体管的源端与地线耦接。
6.根据权利要求1所述的锁存器，其特征在于，所述第一逻辑单元包括第一晶体管、第三晶体管和第五晶体管；所述第二逻辑单元包括第二晶体管、第四晶体管和第六晶体管；所述输入前馈控制单元包括：所述第一控制子单元；所述第一控制子单元包括第七晶体管及第八晶体管，所述第七晶体管及第八晶体管均为NMOS管，其中：
所述第七晶体管及第八晶体管的源端均与所述地线耦接；所述第七晶体管栅端与所述第一输入端耦接，漏端与所述第一晶体管的源端耦接；
所述第一晶体管和所述第二晶体管的栅端分别与所述第一控制端和所述第二控制端耦接；所述第一晶体管的漏端与所述第三晶体管和所述第五晶体管的漏端，以及所述第一输出端和所述第四晶体管的栅端耦接；
所述第二晶体管的漏端分别与所述第四晶体管和所述第六晶体管的漏端，以及所述第二输出端和所述第三晶体管的栅端耦接；
所述第八晶体管的栅端与所述第二输入端耦接，漏端与所述第二晶体管的源端耦接。
7.根据权利要求1所述的锁存器，其特征在于，所述第一逻辑单元包括第一晶体管、第三晶体管和第五晶体管；所述第二逻辑单元包括第二晶体管、第四晶体管和第六晶体管；所述输入前馈控制单元包括：所述第一控制子单元；所述第一控制子单元包括第七晶体管，所述第七晶体管为PMOS管，其中：
所述第七晶体管的漏端与所述第一晶体管的漏端耦接，栅端与所述第二输入端耦接，源端与所述第三晶体管和所述第五晶体管的漏端、所述第四晶体管的栅端和所述第一输出端耦接；所述第二晶体管的漏端分别与所述第四晶体管和所述第六晶体管的漏端，以及所述第二输出端和所述第三晶体管的栅端耦接；所述第一晶体管和所述第二晶体管的栅端分别与所述第一控制端和所述第二控制端耦接；所述第一晶体管和所述第二晶体管的源端分别与地线耦接。
8.根据权利要求1所述的锁存器，其特征在于，所述第一逻辑单元包括第一晶体管、第三晶体管和第五晶体管；所述第二逻辑单元包括第二晶体管、第四晶体管和第六晶体管；所述输入前馈控制单元包括所述第一控制子单元；所述第一控制子单元包括第七晶体管及第八晶体管，所述第七晶体管及第八晶体管均为PMOS管，其中：
所述第七晶体管的漏端与所述第一晶体管的漏端耦接，栅端与所述第二输入端耦接，源端与所述第三晶体管和所述第五晶体管的漏端、所述第四晶体管的栅端和所述第一输出端耦接；所述第八晶体管的漏端与所述第二晶体管的漏端耦接，栅端与所述第一输入端耦接，源端与所述第四晶体管和所述第六晶体管的漏端、所述第三晶体管的栅端和所述第二输出端耦接；所述第一晶体管和所述第二晶体管的栅端分别与所述第一控制端和所述第二控制端耦接；所述第一晶体管和所述第二晶体管的源端分别与地线耦接。
9.根据权利要求8所述的锁存器，其特征在于，所述第七晶体管和所述第八晶体管的漏端耦接在一起。
10.根据权利要求1所述的锁存器，其特征在于，所述第一逻辑单元包括第一晶体管、第三晶体管和第五晶体管；所述第二逻辑单元包括第二晶体管、第四晶体管和第六晶体管；所述输入前馈控制单元包括所述第一控制子单元；所述第一控制子单元包括第七晶体管，所述第七晶体管为PMOS管，其中：
所述第七晶体管的漏端与所述地线耦接，栅端与所述第二输入端耦接，源端与所述第一晶体管的源端耦接；所述第一晶体管的漏端与所述第三晶体管和所述第五晶体管的漏端，以及所述第一输出端和所述第四晶体管的栅端耦接；所述第二晶体管的漏端分别与所述第四晶体管和所述第六晶体管的漏端，以及所述第二输出端和所述第三晶体管的栅端耦接；所述第一晶体管和所述第二晶体管的栅端分别与所述第一控制端和所述第二控制端耦接。
11.根据权利要求1所述的锁存器，其特征在于，所述第一逻辑单元包括第一晶体管、第三晶体管和第五晶体管；所述第二逻辑单元包括第二晶体管、第四晶体管和第六晶体管；所述输入前馈控制单元包括所述第一控制子单元；所述第一控制子单元包括第七晶体管及第八晶体管，所述第七晶体管及第八晶体管均为PMOS管，其中：
所述第七晶体管的漏端与所述地线耦接，栅端与所述第二输入端耦接，源端与所述第一晶体管的源端耦接；第八晶体管的漏端与所述地线耦接，栅端与所述第一输入端耦接，源端与所述第二晶体管的源端耦接；所述第一晶体管的漏端与所述第三晶体管和所述第五晶体管的漏端，以及所述第一输出端和所述第四晶体管的栅端耦接；所述第二晶体管的漏端分别与所述第四晶体管和所述第六晶体管的漏端，以及所述第二输出端和所述第三晶体管的栅端耦接；所述第一晶体管和所述第二晶体管的栅端分别与所述第一控制端和所述第二控制端耦接。
12.根据权利要求1所述的锁存器，其特征在于，所述第一逻辑单元包括第一晶体管、第三晶体管和第五晶体管；所述第二逻辑单元包括第二晶体管、第四晶体管和第六晶体管；所述输入前馈控制单元包括所述第二控制子单元；所述第二控制子单元包括第九晶体管，所述第九晶体管为NMOS管，其中：
所述第一晶体管的漏端与所述第三晶体管和所述第五晶体管的漏端，以及所述第一输出端和所述第四晶体管的栅端耦接；所述第九晶体管的源端与所述第二晶体管的漏端耦接，栅端与所述第二输入端耦接，漏端与所述第四晶体管和所述第六晶体管的漏端、所述第三晶体管的栅端和所述第二输出端耦接；所述第一晶体管和所述第二晶体管的源端分别与地线耦接；所述第一晶体管和所述第二晶体管的栅端分别与所述第一控制端和所述第二控制端耦接。
13.根据权利要求1所述的锁存器，其特征在于，所述第一逻辑单元包括第一晶体管、第三晶体管和第五晶体管；所述第二逻辑单元包括第二晶体管、第四晶体管和第六晶体管；所述输入前馈控制单元包括所述第二控制子单元；所述第二控制子单元包括第九晶体管及第十晶体管，所述第九晶体管及第十晶体管均为NMOS管，其中：
所述第十晶体管的源端与所述第一晶体管的漏端耦接，栅端与所述第一输入端耦接，漏端与所述第三晶体管和所述第五晶体管的漏端、所述第四晶体管的栅端和所述第一输出端耦接；所述第九晶体管的源端与所述第二晶体管的漏端耦接，栅端与所述第二输入端耦接，漏端与所述第四晶体管和所述第六晶体管的漏端、所述第三晶体管的栅端和所述第二输出端耦接；所述第一晶体管和所述第二晶体管的源端分别与地线耦接；所述第一晶体管和所述第二晶体管的栅端分别与所述第一控制端和所述第二控制端耦接。
14.根据权利要求13所述的锁存器，其特征在于，所述第九晶体管和所述第十晶体管的源端耦接在一起。
15.根据权利要求1所述的锁存器，其特征在于，所述第一逻辑单元包括第一晶体管、第三晶体管和第五晶体管；所述第二逻辑单元包括第二晶体管、第四晶体管和第六晶体管；所述输入前馈控制单元包括所述第二控制子单元；所述第二控制子单元包括第九晶体管，所述第九晶体管为NMOS管，其中：
所述第九晶体管及所述第一晶体管的源端与所述地线耦接；所述第九晶体管的栅端与所述第二输入端耦接，漏端与所述第二晶体管的源端耦接；所述第二晶体管的漏端与所述第四晶体管和所述第六晶体管的漏端、所述第三晶体管的栅端和所述第二输出端耦接，所述第一晶体管的漏端与所述第三晶体管和所述第五晶体管的漏端、所述第四晶体管的栅端和所述第一输出端耦接；所述第一晶体管和所述第二晶体管的栅端分别与所述第一控制端和所述第二控制端耦接。
16.根据权利要求1所述的锁存器，其特征在于，所述第一逻辑单元包括第一晶体管、第三晶体管和第五晶体管；所述第二逻辑单元包括第二晶体管、第四晶体管和第六晶体管；所述输入前馈控制单元包括所述第二控制子单元；所述第二控制子单元包括第九晶体管及第十晶体管，所述第九晶体管及第十晶体管均为NMOS管，其中：
所述第九晶体管及第十晶体管的源端与所述地线耦接；所述第十晶体管的栅端与所述第一输入端耦接，漏端与所述第一晶体管的源端耦接；所述第九晶体管的栅端与所述第二输入端耦接，漏端与所述第二晶体管的源端耦接；所述第二晶体管的漏端与所述第四晶体管和所述第六晶体管的漏端、所述第三晶体管的栅端和所述第二输出端耦接，所述第一晶体管的漏端与所述第三晶体管和所述第五晶体管的漏端、所述第四晶体管的栅端和所述第一输出端耦接；所述第一晶体管和所述第二晶体管的栅端分别与所述第一控制端和所述第二控制端耦接。
17.根据权利要求1所述的锁存器，其特征在于，所述第一逻辑单元包括第一晶体管、第三晶体管和第五晶体管；所述第二逻辑单元包括第二晶体管、第四晶体管和第六晶体管；所述输入前馈控制单元包括所述第二控制子单元；所述第二控制子单元包括第九晶体管，所述第九晶体管为PMOS管，其中：
所述第一晶体管的漏端与所述第三晶体管和所述第五晶体管的漏端、所述第四晶体管的栅端和所述第一输出端耦接；所述第九晶体管的漏端与所述第二晶体管的漏端耦接，栅端与所述第一输入端耦接，源端与所述第四晶体管和所述第六晶体管的漏端、所述第三晶体管的栅端和所述第二输出端耦接；所述第一晶体管和所述第二晶体管的栅端分别与所述第一控制端和所述第二控制端耦接；所述第一晶体管和所述第二晶体管的源端与所述地线耦接。
18.根据权利要求1所述的锁存器，其特征在于，所述第一逻辑单元包括第一晶体管、第三晶体管和第五晶体管；所述第二逻辑单元包括第二晶体管、第四晶体管和第六晶体管；所述输入前馈控制单元包括所述第二控制子单元；所述第二控制子单元包括第九晶体管及第十晶体管，所述第九晶体管及第十晶体管均为PMOS管，其中：
所述第十晶体管的漏端与所述第一晶体管的漏端耦接，栅端与所述第二输入端耦接，源端与所述第三晶体管和所述第五晶体管的漏端、所述第四晶体管的栅端和所述第二输出端耦接；所述第九晶体管的漏端与所述第二晶体管的漏端耦接，栅端与所述第一输入端耦接，源端与所述第四晶体管和所述第六晶体管的漏端、所述第三晶体管的栅端和所述第二输出端耦接；所述第一晶体管和所述第二晶体管的栅端分别与所述第一控制端和所述第二控制端耦接；所述第一晶体管和所述第二晶体管的源端与所述地线耦接。
19.根据权利要求18所述的锁存器，其特征在于，所述第九晶体管和所述第十晶体管的漏端耦接在一起。
20.根据权利要求1所述的锁存器，其特征在于，所述第一逻辑单元包括第一晶体管、第三晶体管和第五晶体管；所述第二逻辑单元包括第二晶体管、第四晶体管和第六晶体管；所述输入前馈控制单元包括所述第二控制子单元；所述第二控制子单元包括第九晶体管，所述第九晶体管为PMOS管，其中：
所述第一晶体管的漏端与所述第三晶体管和所述第五晶体管的漏端、所述第四晶体管的栅端和所述第一输出端耦接；所述第二晶体管的漏端与所述第四晶体管和所述第六晶体管的漏端、所述第三晶体管的栅端和所述第二输出端耦接；所述第九晶体管的漏端与所述地线耦接，栅端与所述第一输入端耦接，源端与所述第二晶体管的源端耦接；所述第一晶体管的源端与所述地线耦接；所述第一晶体管和所述第二晶体管的栅端分别与所述第一控制端和所述第二控制端耦接。
21.根据权利要求1所述的锁存器，其特征在于，所述第一逻辑单元包括第一晶体管、第三晶体管和第五晶体管；所述第二逻辑单元包括第二晶体管、第四晶体管和第六晶体管；所述输入前馈控制单元包括所述第二控制子单元；所述第二控制子单元包括第九晶体管及第十晶体管，所述第九晶体管及第十晶体管均为PMOS管，其中：
所述第一晶体管的漏端与所述第三晶体管和所述第五晶体管的漏端、所述第四晶体管的栅端和所述第一输出端耦接；所述第二晶体管的漏端与所述第四晶体管和所述第六晶体管的漏端、所述第三晶体管的栅端和所述第二输出端耦接；所述第九晶体管的漏端与所述地线耦接，栅端与所述第一输入端耦接，源端与所述第二晶体管的源端耦接；所述第一晶体管的源端与所述第十晶体管的源端耦接；所述第十晶体管的漏端与所述地线耦接，栅端与所述第二输入端耦接，源端与所述第一晶体管的源端耦接。
22.一种分频器，其特征在于，包括至少两个根据权利要求1-21任一项所述的锁存器，其中，所述两个锁存器中任一锁存器的第一输入端和第二输入端分别与另一锁存器的第一输出端和第二输出端耦接。
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