CN204465489U - 一种新型低压上电复位电路 - Google Patents

Abstract

本实用新型涉及集成电路技术领域，尤其是一种新型低压上电复位电路。它包括第一电阻、第二电阻、第一PMOS管、第二PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九NMOS管、第十PMOS管、反相器、缓冲器和施密特触发器。第一PMOS管、第二PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六PMOS管、第七PMOS管、第八PMOS管构成电源电压检测电路；其中第一PMOS管、第二PMOS管、第三NMOS管、第四NMOS管和第一电阻、第二电阻用来产生偏置电流；反相器和第七PMOS管、第八PMOS管构成迟滞比较器；反相器用来产生时间延迟，施密特触发器用来产生复位信号。本实用新型大大提高了对噪声的免疫能力，同时增加了延迟时间且适用于更小尺寸CMOS工艺，电路简单可靠。

Description

一种新型低压上电复位电路

技术领域

本实用新型涉及集成电路技术领域，尤其是一种新型低压上电复位电路。

背景技术

在电子***上电时，电源通常需要经过比较长的时间才能达到稳定状态。在这个过程中，数字集成电路或数模混合集成电路中的寄存器、控制器等单元的状态是不确定的，这可能会导致芯片不能正常工作。因此需要一种电路在电源上电时对那些不确定的状态进行初始化，我们通常使用上电复位(POR)电路来实现这种功能。然而，随着集成电路工艺的进步，芯片的工作电压越来越低，对POR的性能要求也更高。

目前大多使用的有片上集成POR电路，其检测电压由NMOS管和PMOS管的阀值电压决定，当电源电压高于检测电压时，电流镜对电容充电，当充电电压高于触发器阀值时电路复位，这种电压电路的缺点是在电源电压低于阀值电压时，电路也有充电电流存在，会减小电路的延迟时间；其次，管子的阀值电压受工艺、温度影响较大，再计入电源电压的影响，这种电路延迟时间的离散度会非常大。虽然也有主流使用的由带隙基准电压做参考电压的POR电路，其检测电压值很精确，同时其延迟时间受工艺、温度、电压的影响也较小，但是在集成电路的器件特征尺寸越来越小、电源电压甚至低于带隙基准的时候，这种结构显然不利于片上集成。因此，传统的POR电路越来越难以满足如今的需求。

实用新型内容

针对上述现有技术中存在的不足，本实用新型的目的在于提供一种能大大提高对噪声的免疫能力，同时增加了延迟时间并能适用于更小尺寸CMOS工艺的新型低压上电复位电路。

为了实现上述目的，本实用新型采用如下技术方案：

一种新型低压上电复位电路，它包括第一PMOS管、第二PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九NMOS管、第十PMOS管、反相器、缓冲器以及施密特触发器；

所述第一PMOS管的漏极连接所述第二PMOS管的栅极和第三NMOS管的漏极、源极连接所述第六PMOS管的源极并通过第一电阻连接所述第二PMOS管的源极、栅极连接所述第二PMOS管的源极和第六PMOS管的栅极；

所述第二PMOS管的漏极连接所述第四NMOS管的漏极和栅极；

所述第三NMOS管的漏极与源极之间连接有第二电阻、源极还连接所述第四NMOS管的源极和电源电压、栅极连接所述第四NMOS管的栅极；

所述第四NMOS管的源极连接所述第五NMOS管的源极和电源电压、栅极连接所述第五NMOS管的栅极；

所述第五NMOS管的源极连接所述第九NMOS管的源极、栅极连接所述第九NMOS管的栅极、漏极连接所述第六PMOS管的漏极和反相器的输入端；

所述第六PMOS管的栅极连接所述第七PMOS管的栅极、源极连接所述第七PMOS管的源极；

所述第七PMOS管的漏极连接所述第八PMOS管的源极；

所述第八PMOS管的漏极连接所述反相器的输入端、栅极连接所述反相器的输出端和缓冲器的a端；

所述第九NMOS管的源极连接所述施密特触发器的c端、漏极连接所述施密特触发器的b端；

所述第十PMOS管的栅极连接所述缓冲器的b端和施密特触发器的a端、漏极连接所述缓冲器的d端和第十PMOS管的源极、源极还连接所述施密特触发器的d端；

所述缓冲器的a端连接反相器的输出端、b端连接施密特触发器的a端；

由于采用了上述方案，本实用新型具有电源上电和掉电检测能力，对电源的上电速度和噪声不敏感，故可通过使用迟滞比较器实现对电源噪声的免疫，同时增加了延迟时间并能适用于更小尺寸CMOS工艺；与传统POR电路相比，该电路工作电压低、性能可靠、结构简单。

附图说明

图1是本实用新型实施例的电路结构图。

具体实施方式

以下结合附图对本实用新型的实施例进行详细说明，但是本实用新型可以由权利要求限定和覆盖的多种不同方式实施。

如图1所示，本实施例的一种新型低压上电复位电路，它包括第一PMOS管M1、第二PMOS管M2、第三NMOS管M3、第四NMOS管M4、第五NMOS管M5、第六PMOS管M6、第七PMOS管M7、第八PMOS管M8、第九NMOS管M9、第十PMOS管M10、反相器INV、缓冲器BUF以及施密特触发器T。

第一PMOS管M1的漏极连接第二PMOS管M2的栅极和第三NMOS管M3的漏极、源极连接第六PMOS管M6的源极并通过第一电阻R1连接第二PMOS管M2的源极、栅极连接第二PMOS管M2的源极和第六PMOS管M6的栅极。

第二PMOS管M2的漏极连接第四NMOS管M4的漏极和栅极。

第三NMOS管M3的漏极与源极之间连接有第二电阻R2、源极还连接第四NMOS管M4的源极和电源电压VDD、栅极连接第四NMOS管M4的栅极。

第四NMOS管M4的源极连接第五NMOS管M5的源极和电源电压VDD、栅极连接第五NMOS管M5的栅极。

第五NMOS管M5的源极连接第九NMOS管M9的源极、栅极连接第九NMOS管M9的栅极、漏极连接第六PMOS管M6的漏极和反相器I NV的输入端。

第六PMOS管M6的栅极连接第七PMOS管M7的栅极、源极连接第七PMOS管M7的源极。

第七PMOS管M7的漏极连接第八PMOS管M8的源极。

第八PMOS管M8的漏极连接反相器INV的输入端、栅极连接反相器INV的输出端和缓冲器BUF的a端。

第九NMOS管M9的源极连接施密特触发器T的c端、漏极连接施密特触发器T的b端。

第十PMOS管M10的栅极连接缓冲器BUF的b端和施密特触发器T的a端、漏极连接缓冲器BUF的d端和第十PMOS管M10的源极、源极还连接施密特触发器T的d端。

缓冲器BUF的a端连接反相器I NV的输出端、b端连接施密特触发器T的a端。

本实施例的第一PMOS管M1、第二PMOS管M2、第三NMOS管M3、第四NMOS管M4、第五NMOS管M5、第六PMOS管M6、第七PMOS管M7和第八PMOS管M8构成了电源电压检测电路；其中第一PMOS管M1、第二PMOS管M2、第三NMOS管M3、第四NMOS管M4和第一电阻R1、第二电阻R2用来产生偏置电流；反相器INV和第七PMOS管M7、第八PMOS管M8构成迟滞比较器；反相器INV用来产生时间延迟，施密特触发器T用来产生复位信号。与传统的POR电路相比，该电路大大提高了对噪声的免疫能力，同时增加了延迟时间并能适用于更小尺寸CMOS工艺，提高了电路可靠性。

进一步地，当电路启动时，所有节点电压的初始状态为0,在电源电压VDD大于MOS管的阀值电压Vth时，睡着电源电压VDD的升高，电路对第二PMOS管M2的栅极和Vb节点充电，Vb节点充电跟谁电源电压，Vs和Vc保持低电平，施密特触发器T输出端OUT节点跟随电源电压VDD；当Vth≤VDD<2Vth,第二PMOS管M2导通，开始有电流流过第一电阻R1，第三NMOS管M3、第四NMOS管M4、第五NMOS管M5、第六PMOS管M6、第七PMOS管M7、第八PMOS管M8和第九NMOS管M9的栅极电压被拉低，第三NMOS管M3、第五NMOS管M5、第九NMOS管镜像第四NMOS管的电流，Vb和OUT节点继续跟随电源电压，Vs和Vc仍然保持低电平；当2Vth≤VDD时，第一PMOS管M1开始导通，流过第一PMOS管M1的电流随着VDD的增加逐渐变大，同时第六PMOS管M6镜像第一PMOS管M1的电流，可以得到电源的检测电压。

进一步地，在VDD超过电源检测电压时，Vb迅速拉低，缓冲器BUF打开，第九NMOS管M9开始对第十PMOS管M10充电，当Vc大于施密特触发器T的阀值电压时，施密特触发器T输出复位信号，从VDD达到电源检测电压到施密特触发器T输出复位信号的时间延迟由第十PMOS管M10和施密特触发器T阀值电压决定。

在电路下电时，POR的工作过程是上电时的逆过程，由反相器I NV和第七PMOS管M7、第八PMOS管M8构成的迟滞比较器使得下电检测电压低于上电检测值，其回差电压的大小可以通过改变第七PMOS管M7的尺寸调整。当电源电压VDD小于下电检测值时，Vs变为低电平，Vc节点通过缓冲器BUF迅速放电到0。由于Vc放电速度远高于充电速度，该POR在上电的时候，即使出现由电源噪声导致检测电路反复触发的现象，Vc依然会保持低电平，这极大的提高了电路对噪声的抗干扰能力。

以上所述仅为本实用新型的优选实施例，并非因此限制本实用新型的专利范围，凡是利用本实用新型说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本实用新型的专利保护范围内。

Claims (1)

1.一种新型低压上电复位电路，其特征在于：它包括第一PMOS管、第二PMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九NMOS管、第十PMOS管、反相器、缓冲器以及施密特触发器；

所述第一PMOS管的漏极连接所述第二PMOS管的栅极和第三NMOS管的漏极、源极连接所述第六PMOS管的源极并通过第一电阻连接所述第二PMOS管的源极、栅极连接所述第二PMOS管的源极和第六PMOS管的栅极；

所述第二PMOS管的漏极连接所述第四NMOS管的漏极和栅极；

所述第三NMOS管的漏极与源极之间连接有第二电阻、源极还连接所述第四NMOS管的源极和电源电压、栅极连接所述第四NMOS管的栅极；

所述第四NMOS管的源极连接所述第五NMOS管的源极和电源电压、栅极连接所述第五NMOS管的栅极；

所述第五NMOS管的源极连接所述第九NMOS管的源极、栅极连接所述第九NMOS管的栅极、漏极连接所述第六PMOS管的漏极和反相器的输入端；

所述第六PMOS管的栅极连接所述第七PMOS管的栅极、源极连接所述第七PMOS管的源极；

所述第七PMOS管的漏极连接所述第八PMOS管的源极；

所述第八PMOS管的漏极连接所述反相器的输入端、栅极连接所述反相器的输出端和缓冲器的a端；

所述第九NMOS管的源极连接所述施密特触发器的c端、漏极连接所述施密特触发器的b端；

所述第十PMOS管的栅极连接所述缓冲器的b端和施密特触发器的a端、漏极连接所述缓冲器的d端和第十PMOS管的源极、源极还连接所述施密特触发器的d端；

所述缓冲器的a端连接反相器的输出端、b端连接施密特触发器的a端。