CN105096902A - 一种移位寄存器、其驱动方法、栅极驱动电路及显示装置 - Google Patents

Abstract

本发明公开了一种移位寄存器、其驱动方法、栅极驱动电路及显示装置，输入模块控制第一节点的电位；第一复位模块控制第一节点的电位；第二复位模块控制驱动信号输出端的电位；第一输出模块在第一节点的控制下控制驱动信号输出端的电位；第二输出模块在第二节点的控制下控制驱动信号输出端的电位；下拉驱动模块在第一节点和第二节点的电位。由于节点控制信号端的节点控制信号可以消除由第一时钟信号变化引起的第一节点上的噪声，因此可以提高该移位寄存器的输出稳定性。

Description

一种移位寄存器、其驱动方法、栅极驱动电路及显示装置

技术领域

本发明涉及显示技术领域，尤指一种移位寄存器、其驱动方法、栅极驱动电路及显示装置。

背景技术

在科技发展日新月异的现今时代中，液晶显示器已经广泛地应用在电子显示产品上，如电视机、计算机、手机及个人数字助理等。液晶显示器包括数据驱动器(SourceDriver)、栅极驱动装置(GateDriver)及液晶显示面板等。其中，液晶显示面板中具有像素阵列，而栅极驱动装置用以依序开启像素阵列中对应的像素行，以将数据驱动器输出的像素数据传输至像素，进而显示待显图像。

目前，栅极驱动装置一般通过阵列工艺形成在液晶显示器的阵列基板上，即阵列基板行驱动(GateDriveronArray,GOA)工艺，这种集成工艺不仅节省了成本，而且可以做到液晶面板(Panel)两边对称的美观设计，同时，也省去了栅极集成电路(IC，IntegratedCircuit)的绑定(Bonding)区域以及扇出(Fan-out)的布线空间，从而可以实现窄边框的设计；并且，这种集成工艺还可以省去栅极扫描线方向的Bonding工艺，从而提高了产能和良率。

现有的栅极驱动装置通常由多个级联的移位寄存器构成。其中各级移位寄存器的驱动信号输出端所输出信号一般是由上拉节点和时钟信号控制的，但是在现有的移位寄存器中，在时钟信号上升沿时会对上拉节点以及驱动信号输出端产生噪声，从而可能导致输出错误。

发明内容

本发明实施例提供一种移位寄存器、其驱动方法、栅极驱动电路及显示装置，用以消除由时钟信号所产生的噪声。

本发明实施例提供的一种移位寄存器，包括：输入模块、第一复位模块、第二复位模块、第一输出模块、第二输出模块和下拉驱动模块；其中，

所述输入模块的第一端与输入信号端相连，第二端与第一节点相连；所述输入模块用于在所述输入信号端的控制下，控制所述第一节点的电位；

所述第一复位模块的第一端与参考信号端相连，第二端与第一复位控制信号端相连，第三端与所述第一节点相连；所述第一复位模块用于在所述第一复位控制信号端的控制下，将所述参考信号端的参考信号提供给所述第一节点；

所述第二复位模块的第一端与第二复位控制信号端相连，第二端与所述参考信号端相连，第三端与驱动信号输出端相连；所述第二复位模块用于在所述第二复位控制信号端的控制下，将所述参考信号提供给所述驱动信号输出端；

所述第一输出模块的第一端与第一时钟信号端相连，第二端与所述第一节点相连，第三端与所述驱动信号输出端相连；所述第一输出模块用于在所述第一节点的控制下，将所述第一时钟信号端的第一时钟信号提供给所述驱动信号输出端；

所述第二输出模块的第一端与所述参考信号端相连，第二端与第二节点相连，第三端与所述驱动信号输出端相连；所述第二输出模块用于在所述第二节点的控制下，将所述参考信号提供给所述驱动信号输出端；

所述下拉驱动模块的第一端与节点控制信号端相连，第二端与所述参考信号端相连，第三端与所述第一节点相连，第四端与所述第二节点相连；所述下拉驱动模块用于在所述第一节点的电位为第一电位时，控制所述第二节点的电位为第二电位，在所述第二节点的电位为第一电位时，控制所述第一节点的电位为第二电位；

当所述输入信号端的有效脉冲信号为高电位信号时，所述第一电位为高电位，所述第二电位为低电位；当所述输入信号端的有效脉冲信号为低电位信号时，所述第一电位为低电位，所述第二电位为高电位；所述节点控制信号端的节点控制信号用于消除由所述第一时钟信号变化引起的所述第一节点上的噪声。

较佳地，在本发明实施例提供的上述移位寄存器中，当所述输入信号端的有效脉冲信号为高电位信号时，所述节点控制信号至少在所述第一时钟信号为上升沿时为高电位信号。

较佳地，在本发明实施例提供的上述移位寄存器中，当所述输入信号端的有效脉冲信号为低电位信号时，所述节点控制信号至少在所述第一时钟信号为下降沿时为低电位信号。

较佳地，在本发明实施例提供的上述移位寄存器中，所述节点控制信号为第二时钟信号。

较佳地，在本发明实施例提供的上述移位寄存器中，所述节点控制信号为直流信号。

较佳地，在本发明实施例提供的上述移位寄存器中，所述第二时钟信号的占空比为2％～50％。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述输入模块，具体包括：第一开关晶体管；其中，

所述第一开关晶体管，其栅极和源极均与所述输入信号端相连，漏极与所述第一节点相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第一复位模块，具体包括：第二开关晶体管；其中，

所述第二开关晶体管，其栅极与所述第一复位控制信号端相连，源极与所述第一节点相连，漏极与所述参考信号端相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第一输出模块，具体包括：第三开关晶体管和电容；其中，

所述第三开关晶体管，其栅极与所述第一节点相连，源极与所述第一时钟信号端相连，漏极与所述驱动信号输出端相连；

所述电容连接于所述第三开关晶体管的栅极与漏极之间。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第二输出模块，具体包括：第四开关晶体管；其中，

所述第四开关晶体管，其栅极与所述第二节点相连，源极与所述驱动信号输出端相连，漏极与所述参考信号端相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述第二复位模块，具体包括：第五开关晶体管；其中，

所述第五开关晶体管，其栅极与所述第二复位控制信号端相连，源极与所述驱动信号输出端相连，漏极与所述参考信号端相连。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述下拉驱动模块，具体包括：第六开关晶体管、第七开关晶体管、第八开关晶体管、第九开关晶体管和第十开关晶体管；其中，

所述第六开关晶体管，其栅极和源极均与所述节点控制信号端相连，漏极分别与所述第七开关晶体管的栅极和所述第九开关晶体管的源极相连；

所述第七开关晶体管，其源极与所述节点控制信号端相连，漏极与所述第二节点相连；

所述第八开关晶体管，其栅极与所述第二节点相连，源极与所述第一节点相连，漏极与所述参考信号端相连；

所述第九开关晶体管，其栅极与所述第一节点相连，漏极与所述参考信号端相连；

所述第十开关晶体管，其栅极与所述第一节点相连，源极与所述第二节点相连，漏极与所述参考信号端相连。

较佳地，在本发明实施例提供的上述移位寄存器中，所述下拉驱动模块还包括：与所述输入信号端相连的第五端，与所述驱动信号输出端相连的第六端，以及与第三时钟信号端相连的第七端。

在一种可能的实施方式中，在本发明实施例提供的上述移位寄存器中，所述下拉驱动模块，具体包括：第六开关晶体管、第七开关晶体管、第八开关晶体管、第十一开关晶体管、第十二开关晶体管、第十三开关晶体管、第十四开关晶体管和第十五开关晶体管；其中，

所述第六开关晶体管，其栅极和源极均与所述节点控制信号端相连，漏极分别与所述第七开关晶体管的栅极、所述第十一开关晶体管的源极和所述第十二开关晶体管的源极相连；

所述第七开关晶体管，其源极与所述节点控制信号端相连，漏极与所述第二节点相连；

所述第八开关晶体管，其栅极与所述第二节点相连，源极所述第一节点相连，漏极与所述参考信号端相连；

所述第十一开关晶体管，其栅极与所述驱动信号输出端相连，漏极与所述参考信号端相连；

所述第十二开关晶体管，其栅极与所述输入信号端相连，漏极与所述参考信号端相连；

所述第十三开关晶体管，其栅极与所述输入信号端相连，源极所述第二节点相连，漏极与所述参考信号端相连；

所述第十四开关晶体管，其栅极与所述驱动信号输出端相连，源极与所述第二节点相连，漏极与所述参考信号端相连；

所述第十五开关晶体管，其栅极与所述第三时钟信号端相连，源极所述驱动信号输出端相连，漏极与所述参考信号端相连。

较佳地，在本发明实施例提供的上述移位寄存器中，所述第一复位控制信号端与所述第二复位控制信号端为同一信号端。

较佳地，在本发明实施例提供的上述移位寄存器中，所述第一复位控制信号端的信号比所述第二复位控制信号端的信号延迟大于0且小于1个脉冲宽度。

相应地，本发明实施例提供了上述任一种移位寄存器的驱动方法，包括：输入阶段、输出阶段、复位阶段和复位保持阶段；其中，

在复位保持阶段，所述下拉驱动模块在所述节点控制信号端的控制下消除由所述第一时钟信号变化引起的所述第一节点上的噪声。

较佳地，在本发明实施例提供的上述驱动方法中，当所述输入信号端的有效脉冲信号为高电位信号时，所述节点控制信号至少在所述第一时钟信号为上升沿时为高电位信号。

较佳地，在本发明实施例提供的上述驱动方法中，当所述输入信号端的有效脉冲信号为低电位信号时，所述节点控制信号至少在所述第一时钟信号为下降沿时为低电位信号。

相应地，本发明实施例提供了一种栅极驱动电路，包括级联的多个本发明实施例提供的上述任一种移位寄存器；其中，

除第一级移位寄存器之外，其余每一级移位寄存器的驱动信号输出端分别与相邻的上一级移位寄存器的第一复位控制信号端和第二复位控制信号端相连；

除最后一级移位寄存器之外，其余每一级移位寄存器的驱动信号输出端分别与相邻的下一级移位寄存器的输入信号端相连；

第一级移位寄存器的输入信号端与帧起始信号端相连。

较佳地，在本发明实施例提供的上述栅极驱动电路中，除第一级移位寄存器之外，其余每一级移位寄存器还包括：帧初始化模块；其中，

所述帧初始化模块的输入端与所述帧起始信号端相连；输出端与所述第二节点相连；

所述帧初始化模块用于在所述帧起始信号端的控制下，对移位寄存器的驱动信号输出端进行初始化。

较佳地，在本发明实施例提供的上述栅极驱动电路中，所述帧初始化模块，具体包括：第十六开关晶体管，其中，

所述第十六开关晶体管，其栅极和源极均与所述帧起始信号端相连，漏极与所述第二节点相连。

相应地，本发明实施例提供了一种栅极驱动电路，包括级联的多个本发明实施例提供的上述任一种移位寄存器；其中，除第一级移位寄存器和第二级移位寄存器之外，其余每一级移位寄存器的驱动信号输出端分别与相邻的上两级移位寄存器的第二复位控制信号端相连；

除第一级移位寄存器之外，其余每一级移位寄存器的第二复位控制信号端分别与相邻的上一级移位寄存器的第一复位控制信号端相连；

除最后两级移位寄存器之外，其余每一级移位寄存器的驱动信号输出端分别与相邻的下两级移位寄存器的输入信号端相连；

第一级移位寄存器和第二级移位寄存器的输入信号端与帧起始信号端相连。

较佳地，在本发明实施例提供的上述栅极驱动电路中，除第一级移位寄存器之外，其余每一级移位寄存器还包括：帧初始化模块；其中，

所述帧初始化模块的输入端与所述帧起始信号端相连；输出端与所述第二节点相连；

所述帧初始化模块用于在所述帧起始信号端的控制下，对移位寄存器的驱动信号输出端进行初始化。

较佳地，在本发明实施例提供的上述栅极驱动电路中，所述帧初始化模块，包括：第十六开关晶体管，其中，

所述第十六开关晶体管，其栅极和源极均与所述帧起始信号端相连，漏极与所述第二节点相连。

相应地，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述任一种栅极驱动电路。

本发明实施例提供的上述移位寄存器、其驱动方法、栅极驱动电路及显示装置，包括：输入模块、第一复位模块、第二复位模块、下拉驱动模块、第一输出模块和第二输出模块。其中，输入模块用于在输入信号端的控制下，控制第一节点的电位；第一复位模块用于在第一复位控制信号端的控制下，将参考信号端的参考信号提供给第一节点；第二复位模块用于在第二复位控制信号端的控制下，将参考信号提供给驱动信号输出端；第一输出模块用于在第一节点的控制下，将第一时钟信号端的第一时钟信号提供给驱动信号输出端；第二输出模块用于在第二节点的控制下，将参考信号提供给驱动信号输出端；下拉驱动模块用于在第一节点的电位为第一电位时，控制第二节点的电位为第二电位，在第二节点的电位为第一电位时，控制第一节点的电位为第二电位，以及在节点控制信号端的电位为第一电位、且第一节点的电位为第二电位时，控制第二节点的电位为第一电位。由于节点控制信号端的节点控制信号可以消除由第一时钟信号变化引起的第一节点上的噪声，因此可以提高该移位寄存器的输出稳定性。

附图说明

图1a为本发明实施例提供的移位寄存器的一种结构示意图；

图1b为本发明实施例提供的移位寄存器的另一种结构示意图；

图2a为本发明实施例提供的移位寄存器的具体结构示意图之一；

图2b为本发明实施例提供的移位寄存器的具体结构示意图之二；

图3a为本发明实施例提供的移位寄存器的具体结构示意图之三；

图3b为本发明实施例提供的移位寄存器的具体结构示意图之四；

图4a为本发明实施例一对应的移位寄存器的电路时序图；

图4b为本发明实施例二对应的移位寄存器的电路时序图；

图4c为本发明实施例三对应的移位寄存器的电路时序图；

图4d为本发明实施例四对应的移位寄存器的电路时序图；

图5a为本发明实施例五对应的移位寄存器的电路时序图；

图5b为本发明实施例六对应的移位寄存器的电路时序图；

图6为本发明实施例提供的栅极驱动电路的结构示意图之一；

图7为本发明实施例提供的包含有帧初始化模块的移位寄存器的结构示意图；

图8a和图8b分别为本发明实施例提供的包含有帧初始化模块的移位寄存器的具体结构示意图；

图9为本发明实施例提供的栅极驱动电路的结构示意图之二。

具体实施方式

下面结合附图，对本发明实施例提供的移位寄存器、其驱动方法、栅极驱动电路及显示装置的具体实施方式进行详细地说明。

本发明实施例提供的一种移位寄存器，如图1a所示，包括：输入模块1、第一复位模块2、第二复位模块3、下拉驱动模块4、第一输出模块5和第二输出模块6；其中，

输入模块1的第一端与输入信号端Input相连，第二端与第一节点A相连；输入模块1用于在输入信号端Input的控制下，控制第一节点A的电位；

第一复位模块2的第一端与参考信号端Vref相连，第二端与第一复位控制信号端Rst1相连，第三端与第一节点A相连；第一复位模块2用于在第一复位控制信号端Rst1的控制下，将参考信号端Vref的参考信号提供给第一节点A；

第二复位模块3的第一端与第二复位控制信号端Rst2相连，第二端与参考信号端Vref相连，第三端与驱动信号输出端Output相连；第二复位模块3用于在第二复位控制信号端Rst2的控制下，将参考信号提供给驱动信号输出端Output；

第一输出模块5的第一端与第一时钟信号端CK1相连，第二端与第一节点A相连，第三端与驱动信号输出端Output相连；第一输出模块5用于在第一节点A的控制下，将第一时钟信号端CK1的第一时钟信号提供给驱动信号输出端Output；

第二输出模块6的第一端与参考信号端Vref相连，控制端与第二节点B相连，输出端与驱动信号输出端Output相连；第二输出模块6用于在第二节点B的控制下，将参考信号提供给驱动信号输出端Output；

下拉驱动模块4的第一端与节点控制信号端VHD相连，第二端与参考信号端Vref端相连，第三端与第一节点A相连，第四端与第二节点B相连；下拉驱动模块4用于在第一节点A的电位为第一电位时，控制第二节点B的电位为第二电位，在第二节点B的电位为第一电位时，控制第一节点A的电位为第二电位；

当输入信号端Input的有效脉冲信号为高电位信号时，第一电位为高电位，第二电位为低电位；当输入信号端Input的有效脉冲信号为低电位信号时，第一电位为低电位，第二电位为高电位；节点控制信号端VHD的节点控制信号用于消除由第一时钟信号变化引起的第一节点上的噪声。

本发明实施例提供的上述移位寄存器，包括：输入模块、第一复位模块、第二复位模块、下拉驱动模块、第一输出模块和第二输出模块。其中，输入模块用于在输入信号端的控制下，控制第一节点的电位；第一复位模块用于在第一复位控制信号端的控制下，将参考信号端的参考信号提供给第一节点，实现对第一节点的复位；第二复位模块用于在第二复位控制信号端的控制下，将参考信号提供给驱动信号输出端，实现对驱动信号输出端的复位；第一输出模块用于在第一节点的控制下，将第一时钟信号端的第一时钟信号提供给驱动信号输出端；第二输出模块用于在第二节点的控制下，将参考信号提供给驱动信号输出端；下拉驱动模块用于在第一节点的电位为第一电位时，控制第二节点的电位为第二电位，在第二节点的电位为第一电位时，控制第一节点的电位为第二电位，以及在节点控制信号端的电位为第一电位、且第一节点的电位为第二电位时，控制第二节点的电位为第一电位。由于节点控制信号端的节点控制信号可以消除由第一时钟信号变化引起的第一节点上的噪声，因此可以提高该移位寄存器的输出稳定性。

在具体实施时，在本发明实施例提供的上述移位寄存器中，当输入信号端的有效脉冲信号为高电位信号时，节点控制信号至少在第一时钟信号为上升沿时为高电位信号。从而保证在第一时钟信号为上升沿时、且第一节点的电位为低电位时，控制第二节点的电位为高电位，从而在第二节点的控制下，第二输出模块将参考信号提供给驱动信号输出端，进而消除当第一时钟信号上升沿时在第一节点和驱动信号输出端所耦合产生的噪声。

在具体实施时，在本发明实施例提供的上述移位寄存器中，当输入信号端的有效脉冲信号为低电位信号时，节点控制信号至少在第一时钟信号为下降沿时为低电位信号。从而保证在第一时钟信号为下降沿时、且第一节点的电位为高电位时，控制第二节点的电位为低电位，从而在第二节点的控制下，第二输出模块将参考信号提供给驱动信号输出端，进而消除当第一时钟信号下降沿时在第一节点和驱动信号输出端所耦合产生的噪声。

在具体实施时，在本发明实施例提供的上述移位寄存器中，节点控制信号可以为交流信号，也可以直流信号，在此不作限定。

较佳地，在本发明实施例提供的上述移位寄存器中，节点控制信号为交流信号，该交流信号为第二时钟信号，这样可以降低下拉驱动电路的偏置作用，从而延长下拉驱动模块的寿命。

较佳地，在具体实施时，在本发明实施例提供的上述移位寄存器中，当节点控制信号为第二时钟信号时，节点控制信号在每一周期内为高电位信号(当输入信号端的有效脉冲信号为高电位信号时)或低电位信号(当输入信号端的有效脉冲信号为低电位信号时)的时间控制在0.5us以上。

进一步地，在本发明实施例提供的上述移位寄存器中，第二时钟信号的占空比控制在2％～50％之间效果较佳。这样可以进一步降低下拉驱动模块的偏置作用，从而延长下拉驱动模块的寿命。

进一步地，在具体实施时，在本发明实施例提供的上述移位寄存器中，第一时钟信号的周期宽度是第二时钟信号的周期宽度的整数倍，从而可以保证消除由第一时钟信号变化引起的第一节点上的噪声。

需要说明的是，在本发明实施例提供的上述移位寄存器中，当输入信号端的有效脉冲信号为高电位信号时，参考信号端的参考信号为低电位；当输入信号端的有效脉冲信号为低电位信号时，参考信号端的参考信号为高电位。

在具体实施时，在本发明实施例提供的上述移位寄存器中，第一复位控制信号端与第二复位控制信号端为同一信号端，即第一复位控制端的第一复位控制信号与第二复位控制端的第二复位控制信号为同一信号。

或者，在具体实施时，在本发明实施例提供的上述移位寄存器中，第一复位控制信号端的信号比第二复位控制信号端的信号延迟大于0且小于1个脉冲宽度。

下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。

较佳地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2a至图3b所示，输入模块1，具体包括：第一开关晶体管T1；其中，

第一开关晶体管T1，其栅极和源极均与输入信号端Input相连，漏极与第一节点A相连。

具体地，在本发明实施例提供的上述移位寄存器中，如图2a和图3a所示，第一晶体管T1可以为N型晶体管，或者，如图2b和图3b所示，第一晶体管T1也可以为P型晶体管，在此不作限定。

以上仅是举例说明移位寄存器中输入模块的具体结构，在具体实施时，输入模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2a至图3b所示，第一复位模块2，具体包括：第二开关晶体管T2；其中，

第二开关晶体管T2，其栅极与第一复位控制信号端Rst1相连，源极与第一节点A相连，漏极与参考信号端Vref相连。

具体地，在本发明实施例提供的上述移位寄存器中，如图2a和图3a所示，第二开关晶体管T2可以为N型晶体管，或者，如图2b和图3b所示，第二开关晶体管T2也可以为P型晶体管，在此不作限定。

以上仅是举例说明移位寄存器中第一复位模块的具体结构，在具体实施时，第一复位模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2a至图3b所示，第一输出模块5，具体包括：第三开关晶体管T3和电容C1；其中，

第三开关晶体管T3，其栅极与第一节点A相连，源极与第一时钟信号端CK1相连，漏极与驱动信号输出端Output相连；

电容C1连接于第三开关晶体管T3的栅极与漏极之间。

这里电容C1是为了在第一节点A处于浮接状态时，通过电容C1的自举作用进一步拉高或进一步拉低第一节点A的电位，从而保证移位寄存器的输出正确。

具体地，在本发明实施例提供的上述移位寄存器中，如图2a和图3a所示，第三开关晶体管T3可以为N型晶体管，或者，如图2b和图3b所示，第三开关晶体管T3也可以为P型晶体管，在此不作限定。

以上仅是举例说明移位寄存器中第一输出模块的具体结构，在具体实施时，第一输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2a至图3b所示，第二输出模块6，具体包括：第四开关晶体管T4；其中，

第四开关晶体管T4，其栅极与第二节点B相连，漏极与参考信号端Vref相连，源极与驱动信号输出端Output相连。

具体地，在本发明实施例提供的上述移位寄存器中，如图2a和图3a所示，第四开关晶体管T4可以为N型晶体管，或者，如图2b和图3b所示，第四开关晶体管T4也可以为P型晶体管，在此不作限定。

以上仅是举例说明移位寄存器中第二输出模块的具体结构，在具体实施时，第二输出模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2a至图3b所示，第二复位模块3，具体包括：第五开关晶体管T5；其中，

第五开关晶体管T5，其栅极与第二复位控制信号端Rst2相连，漏极与参考信号端Vref相连，源极与驱动信号输出端Output相连。

具体地，在本发明实施例提供的上述移位寄存器中，如图2a和图3a所示，第五开关晶体管T5可以为N型晶体管，或者，如图2b和图3b所示，第五开关晶体管T5也可以为P型晶体管，在此不作限定。

以上仅是举例说明移位寄存器中第二复位模块的具体结构，在具体实施时，第二复位模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图2a和图2b所示，下拉驱动模块4，具体包括：第六开关晶体管T6、第七开关晶体管T7、第八开关晶体管T8、第九开关晶体管T9和第十开关晶体管T10；其中，

第六开关晶体管T6，其栅极和源极均与节点控制信号端VHD相连，漏极分别与第七开关晶体管T7的栅极和第九开关晶体管T9的源极相连；

第七开关晶体管T7，其源极与节点控制信号端VHD相连，漏极与第二节点B相连；

第八开关晶体管T8，其栅极与第二节点B相连，源极与第一节点A相连，漏极与参考信号端Vref相连；

第九开关晶体管T9，其栅极与第一节点A相连，漏极与参考信号端Vref相连；

第十开关晶体管T10，其栅极与第一节点A相连，源极与第二节点B相连，漏极与参考信号端Vref相连。

具体地，在本发明实施例提供的上述移位寄存器中，如图2a所示，第六开关晶体管T6、第七开关晶体管T7、第八开关晶体管T8、第九开关晶体管T9和第十开关晶体管T10可以为N型晶体管，或者，如图2b所示，第六开关晶体管T6、第七开关晶体管T7、第八开关晶体管T8、第九开关晶体管T9和第十开关晶体管T10也可以为P型晶体管，在此不作限定。

在具体实施时，在本发明实施例提供的上述移位寄存器中，如图1b所示，下拉驱动模块4还包括：与输入信号端Input相连的第五端，与驱动信号输出端Output相连的第六端，以及与第三时钟信号端CKB1相连的第七端。

较佳地，在具体实施时，在本发明实施例提供的上述移位寄存器中，如图3a和图3b所示，下拉驱动模块4，具体包括：第六开关晶体管T6、第七开关晶体管T7、第八开关晶体管T8、第十一开关晶体管T11、第十二开关晶体管T12、第十三开关晶体管T13、第十四开关晶体管T14和第十五开关晶体管T15；其中，

第六开关晶体管T6，其栅极和源极均与节点控制信号端VHD相连，漏极分别与第七开关晶体管T7的栅极、第十一开关晶体管T11的源极和第十二开关晶体管T12的源极相连；

第七开关晶体管T7，其源极与节点控制信号端VHD相连，漏极与第二节点B相连；

第八开关晶体管T8，其栅极与第二节点B相连，源极与第一节点A相连，，漏极与参考信号端Vref相连；

第十一开关晶体管T11，其栅极与驱动信号输出端Output相连，漏极与参考信号端Vref相连；

第十二开关晶体管T12，其栅极与输入信号端Input相连，漏极与参考信号端Vref相连；

第十三开关晶体管T13，其栅极与输入信号端Input相连，源极与第二节点B相连，漏极与参考信号端Vref相连；

第十四开关晶体管T14，其栅极与驱动信号输出端相连Output，源极与第二节点B相连，漏极与参考信号端Vref相连；

第十五开关晶体管T15，其栅极与第三时钟信号端CKB1相连，源极与驱动信号输出端Output相连，漏极与参考信号端Vref相连；其中第三时钟信号端CKB1的第三时钟信号与第一时钟信号相位相反。

具体地，在本发明实施例提供的上述移位寄存器中，如图3a所示，第六开关晶体管T6、第七开关晶体管T7、第八开关晶体管T8、第十一开关晶体管T11、第十二开关晶体管T12、第十三开关晶体管T13、第十四开关晶体管T14和第十五开关晶体管T15可以为N型晶体管，或者，如图3b所示，第六开关晶体管T6、第七开关晶体管T7、第八开关晶体管T8、第十一开关晶体管T11、第十二开关晶体管T12、第十三开关晶体管T13、第十四开关晶体管T14和第十五开关晶体管T15也可以为P型晶体管，在此不作限定。

以上仅是举例说明移位寄存器中下拉驱动模块的具体结构，在具体实施时，下拉驱动模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

较佳地，在本发明实施例提供的上述移位寄存器中，开关晶体管一般均采用相同材质的晶体管，在具体实施时，为了简化制作工艺，上述第一至第十五开关晶体管均采用P型晶体管或N型晶体管。

且当输入信号端的有效脉冲信号为高电位信号时，第一至第十五开关晶体管均为N型晶体管；当输入信号端的有效脉冲信号为低电位信号时，第一至第十五开关晶体管均为P型晶体管。

需要说明的是本发明上述实施例中提到的开关晶体管可以是薄膜晶体管(TFT，ThinFilmTransistor)，也可以是金属氧化物半导体场效应管(MOS，MetalOxideScmiconductor)，在此不做限定。在具体实施中，这些开关晶体管的源极和漏极根据晶体管类型以及输入信号的不同，其功能可以互换，在此不做具体区分。

下面以N型晶体管为例，对本发明实施例移位寄存器的工作过程作以描述。下述描述中以1表示高电位，0表示低电位。

具体地，实施例一至实施例四是以图2a所示的移位寄存器的结构为例对其工作过程作以描述，实施例五和实施例六是以图3a所示的移位寄存器的结构为例对其工作过程作以描述。为了描述方便，均取第七开关晶体管T7栅极处为第三节点C，其中在图2a和图3a所示的移位寄存器中，所有开关晶体管均为N型晶体管，各N型开关晶体管在高电位作用下导通，在低电位作用下截止；输入信号端Input的有效脉冲信号为高电位信号，参考信号端Vref的参考信号为低电位信号。

实施例一：

第一复位控制信号端Rst1与第二复位控制信号端Rst2为同一信号端，节点控制信号端VHD的节点控制信号为直流信号，对应的输入输出时序图如图4a所示。具体地，选取如图4a所示的输入输出时序图中的T1、T2、T3和T4四个阶段。

在第一阶段T1，Input＝1，Rst1＝Rst2＝0，CK1＝0，VHD＝1。

在T1阶段，由于Rst1和Rst2为低电位，第二开关晶体管T2和第五开关晶体管T5截止；由于Input为高电位，第一开关晶体管T1导通，由于VHD为高电位，第六开关晶体管T6导通，节点控制信号通过第六开关晶体管T6传输至第三节点C，Input的输入信号通过第一开关晶体管T1传输至第一节点A，第一节点A的电位为高电位，电容C1处于充电状态，并且第三开关晶体管T3、第九开关晶体管T9和第十开关晶体管T10导通，参考信号通过第九开关晶体管T9传输至第三节点C，由于第六开关晶体管T6和第九开关晶体管T9的宽长比的设置，C点的电位为低电位，因此第七开关晶体管T7截止。参考信号通过第十开关晶体管T10传输至第二节点B，第二节点B的电位为低电位，因此第四开关晶体管T4和第八开关晶体管T8截止；第一时钟信号通过第三开关晶体管T3传输至驱动信号输出端Output，驱动信号输出端Output的电位为低电位。

在第二阶段T2，Input＝0，Rst1＝Rst2＝0，CK1＝1，VHD＝1。

在T2阶段，由于Rst1和Rst2保持低电位，第二开关晶体管T2和第五开关晶体管T5保持截止；由于Input变为低电位，第一开关晶体管T1变为截止；由于VHD保持高电位，因此第六开关晶体管T6保持导通，节点控制信号通过第六开关晶体管T6传输至第三节点C；由于CK1变为高电位，根据电容C1的自举作用，第一节点A的电位被进一步拉高，第三开关晶体管T3、第九开关晶体管T9和第十开关晶体管T10保持导通，参考信号通过第九开关晶体管T9传输至第三节点C，由于第六开关晶体管T6和第九开关晶体管T9的宽长比的设置，C点的电位为低电位，因此第七开关晶体管T7保持截止。参考信号通过第十开关晶体管T10传输至第二节点B，第二节点B的电位保持低电位，因此第四开关晶体管T4和第八开关晶体管T8保持截止；第一时钟信号通过第三开关晶体管T3传输至驱动信号输出端Output，驱动信号输出端Output的电位变为高电位。

在第三阶段T3，Input＝0，Rst1＝Rst2＝1，CK1＝0，VHD＝1。

在T3阶段，由于Rst1和Rst2变为高电位，第二开关晶体管T2和第五开关晶体管T5变为导通；由于Input保持低电位，第一开关晶体管T1保持截止；由于VHD保持高电位，因此第六开关晶体管T6保持导通，参考信号通过第二开关晶体管T2传输至第一节点A，第一节点A的电位变为低电位，电容C1处于放电状态，并且第三开关晶体管T3、第九开关晶体管T9和第十开关晶体管T10变为截止，节点控制信号通过第六开关晶体管T6传输至第三节点C，第三节点C的电位变为高电位，第七开关晶体管T7变为导通，第二节点B的电位变为高电位，第二节点B控制第八开关晶体管T8和第四开关晶体管变为导通，参考信号通过第八开关晶体管T8传输至第一节点A，进一步保证第一节点A的电位为低电位，参考信号通过第四开关晶体管T4传输至驱动信号输出端Output，并且参考信号通过第五开关晶体管T5传输至驱动信号输出端Output，使驱动信号输出端Output的电位变为低电位。

在第四阶段T4，Input＝0，Rst1＝Rst2＝0，CK1＝1或0，VHD＝1。

在T4阶段，由于Rst1和Rst2变为低电位，第二开关晶体管T2和第五开关晶体管T5变为截止；由于Input保持低电位，第一开关晶体管T1保持截止，由于VHD保持高电位，第六开关晶体管T6保持导通，节点控制信号通过第六开关晶体管T6传输至第三节点C，第三节点C的电位保持高电位，第七开关晶体管T7保持导通，第二节点B的电位保持高电位，第二节点B控制第八开关晶体管T8和第四开关晶体管T4保持导通，参考信号通过第八开关晶体管T8传输至第一节点A，使第一节点A的电位保持为低电位，电容C1处于放电状态，并且第三开关晶体管T3、第九开关晶体管T9和第十开关晶体管T10保持截止，由于第三开关晶体管T3截止，无论CK1为高电位还是低电位，对驱动信号输出端Output均无影响；参考信号通过第四开关晶体管T4传输至驱动信号输出端Output，使驱动信号输出端Output的电位保持低电位。

之后，移位寄存器一直重复上述第四阶段的工作状态，直至移位寄存器开始接收到下一帧的输入信号为止。这样，在一帧时间中，从第四阶段至下一帧开始的时间段内，在第一时钟信号为上升沿时，会对第一节点A和驱动信号输出端Output产生噪声，但是由于在第一时钟信号为上升沿时节点控制信号为高电位信号，节点控制信号通过第六开关晶体管T6和第七开关晶体管T7控制第二节点B的电位为高电位，而第二节点B又通过第八开关晶体管T8控制第一节点的电位为低电位，第二节点B又通过第四开关晶体管T4控制驱动信号输出端Output输出低电位信号，从而有效的消除了第一时钟信号端CK1会对第一节点A和驱动信号输出端Output产生噪声。

实施例二：

第一复位控制信号端Rst1与第二复位控制信号端Rst2为同一信号端，节点控制信号端VHD的节点控制信号为第二时钟信号，第一时钟信号的周期宽度与第二时钟信号的周期宽度相等，对应的输入输出时序图如图4b所示。具体地，选取如图4b所示的输入输出时序图中的T1、T2、T3和T4四个阶段。

在第一阶段T1，Input＝1，Rst1＝Rst2＝0，CK1＝0，VHD＝0或1。

在T1阶段，由于Rst1和Rst2为低电位，第二开关晶体管T2和第五开关晶体管T5截止；由于Input为高电位，第一开关晶体管T1导通，输入信号通过第一开关晶体管传输至第一节点A，第一节点A的电位为高电位，电容C1处于充电状态，并且第三开关晶体管T3、第九开关晶体管T9和第十开关晶体管T10导通，参考信号通过第九开关晶体管T9传输至第三节点C；当VHD为低电位时，第六开关晶体管T6截止，第三节点C的电位为低电位；当VHD为高电位时，第六开关晶体管T6导通，由于第六开关晶体管T6和第九开关晶体管T9的宽长比的设置，第三节点C的电位为低电位；因此不管节点控制信号端VHD是否控制第六开关晶体管T6导通，第三节点C的电位均为低电位，第七开关晶体管T7截止。参考信号通过第十开关晶体管T10传输至第二节点B，第二节点B的电位为低电位，因此第四开关晶体管T4和第八开关晶体管T8截止；第一时钟信号通过第三开关晶体管T3传输至驱动信号输出端Output，驱动信号输出端Output的电位为低电位。

在第二阶段T2，Input＝0，Rst1＝Rst2＝0，CK1＝1，VHD＝1或0。

在T2阶段，由于Rst1和Rst2保持为低电位，第二开关晶体管T2和第五开关晶体管T5保持截止；由于Input变为低电位，第一开关晶体管T1变为截止；由于CK1变为高电位，根据电容C1的自举作用，第一节点A的电位被进一步拉高，第三开关晶体管T3、第九开关晶体管T9和第十开关晶体管T10保持导通，参考信号通过第九开关晶体管T9传输至第三节点C；当VHD为低电位时，第六开关晶体管T6截止，第三节点C的电位为低电位；当VHD为高电位时，第六开关晶体管T6导通，由于第六开关晶体管T6和第九开关晶体管T9的宽长比的设置，第三节点C的电位为低电位；因此不管节点控制信号端VHD是否控制第六开关晶体管T6导通，第三节点C的电位均为低电位，第七开关晶体管T7截止。参考信号通过第十开关晶体管T10传输至第二节点B，第二节点B的电位保持低电位，第一时钟信号通过第三开关晶体管T3传输至驱动信号输出端Output，驱动信号输出端Output的电位变为高电位。

在第三阶段T3，Input＝0，Rst1＝Rst2＝1，CK1＝0，VHD＝0或1。

在T3阶段，由于Rst1和Rst2变为高电位，第二开关晶体管T2和第五开关晶体管T5变为导通；由于Input保持低电位，第一开关晶体管T1保持截止；参考信号通过第二开关晶体管T2传输至第一节点A，第一节点A的电位变为低电位，电容C1处于放电状态，并且第三开关晶体管T3、第九开关晶体管T9和第十开关晶体管T10变为截止。在VHD为低电位时第六开关晶体管T6截止，第三节点C的电位为低电位，第七开关晶体管T7截止，第二节点B的电位保持为低电位；第八开关晶体管T8和第四开关晶体管保持截止，参考信号通过第五开关晶体管T5传输至驱动信号输出端Output，驱动信号输出端的电位变为低电位。在VHD为高电位时，第六开关晶体管T6导通，节点控制信号通过第六开关晶体管T6传输至第三节点C，第三节点C的电位变为高电位，第七开关晶体管T7变为导通，第二节点B的电位变为高电位，第二节点B控制第八开关晶体管T8和第四开关晶体管变为导通，参考信号通过第八开关晶体管T8传输至第一节点，进一步保证第一节点A的电位为低电位，参考信号通过第四开关晶体管T4传输至驱动信号输出端Output，并且参考信号通过第五开关晶体管T5传输至驱动信号输出端Output，驱动信号输出端Output的电位变为低电位。

在第四阶段T4，Input＝0，Rst1＝Rst2＝0，CK1＝1或0，VHD＝1或0。

在T4阶段，由于Rst1和Rst2变为低电位，第二开关晶体管T2和第五开关晶体管T5变为截止；由于Input保持低电位，第一开关晶体管T1保持截止；在VHD为高电位时，第六开关晶体管T6导通，节点控制信号通过第六开关晶体管T6传输至第三节点C，第三节点C的电位为高电位，第七开关晶体管T7导通，第二节点B的电位为高电位，第二节点B控制第八开关晶体管T8和第四开关晶体管T4导通，参考信号通过第八开关晶体管T8传输至第一节点A，使第一节点A的电位为低电位，电容C1处于放电状态，并且第三开关晶体管T3、第九开关晶体管T9和第十开关晶体管T10保持截止；由于第三开关晶体管T3截止，无论CK1为高电位还是低电位，对驱动信号输出端Output均无影响，参考信号通过第四开关晶体管T4传输至驱动信号输出端Output，使驱动信号输出端Output的电位保持为低电位。在VHD为低电位时，第六开关晶体管T6变为截止，第三节点C的电位变为低电位，第七开关晶体管T7变为截止，第二节点B的电位变为低电位；第八开关晶体管T8和第四开关晶体管T4变为截止，第一节点A的电位保持为低电位，第三开关晶体管T3、第九开关晶体管T9和第十开关晶体管T10保持截止，由于第三开关晶体管T3截止，无论CK1为高电位还是低电位，对驱动信号输出端Output均无影响；驱动信号输出端Output处于浮接状态，电位保持为低电位。

并且，在此阶段，在第一时钟信号为上升沿时，会对第一节点A和驱动信号输出端Output产生噪声，但是由于在第一时钟信号为上升沿时节点控制信号为高电位信号，节点控制信号通过第六开关晶体管T6和第七开关晶体管T7控制第二节点B的电位为高电位，而第二节点B又通过第八开关晶体管T8控制第一节点A的电位为低电位，第二节点B又通过第四开关晶体管T4控制驱动信号输出端Output输出低电位信号，从而有效的消除了第一时钟信号变化会对第一节点A和驱动信号输出端Output产生噪声。

之后，移位寄存器一直重复上述第四阶段的工作状态，直至移位寄存器开始接收到下一帧的输入信号为止。这样，在一帧时间中，从第四阶段至下一帧开始的时间段内，由于节点控制信号端VHD为时钟信号，因此只有在点控制信号位高电位的时候，第六开关晶体管T6、第七开关晶体管T7、第八开关晶体管T8和第四开关晶体管T4处于导通状态，从而避免上述4个开关晶体管在第四阶段一直处于导通状态，进而可以延长其使用寿命。

实施例三：

第一复位控制信号端Rst1的第一复位控制信号比第二复位控制信号端Rst2的第二复位控制信号延迟0.5个脉冲宽度，节点控制信号端VHD的节点控制信号为直流信号，对应的输入输出时序图如图4c所示。具体地，选取如图4c所示的输入输出时序图中的T1、T2、T3和T4四个阶段。

在第一阶段T1，Input＝1，Rst1＝0，Rst2＝0，CK1＝0，VHD＝1。

在T1阶段，具体工作过程与实施例一中的T1阶段相同，在此不作赘述。

在第二阶段T2，Input＝0，Rst1＝0，Rst2＝0，CK1＝1，VHD＝1。

在T2阶段，具体工作过程与实施例一中的T2阶段相同，在此不作赘述。

在第三阶段T3，Input＝0，Rst1＝0或1，Rst2＝1，CK1＝0，VHD＝1。

在T3阶段，由于Rst2变为高电位，第五开关晶体管T5变为导通，参考信号通过第五开关晶体管T5传输至驱动信号输出端Output，驱动信号输出端Output的电位变为低电位；由于Input保持低电位，第一开关晶体管T1保持截止；由于VHD保持高电位，因此第六开关晶体管T6保持导通；在Rst1保持为低电位时，第二开关晶体管T2保持截止，由于CK1变为低电位，以及电容C1的自举作用，第一节点A的电位被拉低，但是仍为高电位，第三开关晶体管T3、第九开关晶体管T9和第十开关晶体管T10保持导通；参考信号通过第九开关晶体管T9传输至第三节点C；当VHD为低电位时，第六开关晶体管T6截止，第三节点C的电位为低电位；当VHD为高电位时，第六开关晶体管T6导通，由于第六开关晶体管T6和第九开关晶体管T9的宽长比的设置，第三节点C的电位为低电位；因此不管节点控制信号端VHD是否控制第六开关晶体管T6导通，第三节点C的电位均为低电位，第七开关晶体管T7截止。参考信号通过第十开关晶体管T10传输至第二节点B，第二节点B的电位为低电位，因此第四开关晶体管T4和第八开关晶体管保持T8截止；第一时钟信号通过第三开关晶体管T3传输至驱动信号输出端Output，进一步保证驱动信号输出端Output的电位为低电位。在Rst1变为高电位时，第二开关晶体管T2变为导通，参考信号通过第二开关晶体管T2传输至第一节点A，第一节点A的电位变为低电位，电容C1处于放电状态，第三开关晶体管T3、第九开关晶体管T9和第十开关晶体管T10变为截止；节点控制信号通过第六开关晶体管T6传输至第三节点C，第三节点C的电位变为高电位，第七开关晶体管T7变为导通，第二节点B的电位变为高电位，第二节点B控制第八开关晶体管T8和第四开关晶体管变为导通，参考信号通过第八开关晶体管T8传输至第一节点，进一步保证第一节点A的电位为低电位，参考信号通过第四开关晶体管T4传输至驱动信号输出端Output，进一步保证驱动信号输出端Output的电位为低电位。

在第四阶段T4，Input＝0，Rst1＝1或0，Rst2＝0，CK1＝1或0，VHD＝1。

在T4阶段，由于Input保持为低电位，第一开关晶体管T1保持导通，由于Rst2变为低电位，第五开关晶体管T5变为截止；由于VHD保持高电位，第六开关晶体管T6保持导通；在Rst1保持为高电位时，第二开关晶体管T2保持导通，参考信号通过第二开关晶体管T2传输至第一节点A，第一节点A的电位保持低电位；电容C1保持放电状态，并且第三开关晶体管T3、第九开关晶体管T9和第十开关晶体管T10保持截止，因此由于第三开关晶体管T3截止，无论CK1为高电位还是低电位，对驱动信号输出端Output均无影响；节点控制信号通过第六开关晶体管T6传输至第三节点C，第三节点C的电位保持为高电位，第七开关晶体管T7保持导通，第二节点B的电位保持为高电位，第二节点B控制第八开关晶体管T8和第四开关晶体管导通，参考信号端通过第八开关晶体管T8传输至第一节点A，进一步使第一节点A的电位为低电位，参考信号通过第四开关晶体管T4传输至驱动信号输出端Output，使驱动信号输出端Output的电位为低电位。在Rst1变为低电位时，第二开关晶体管T2变为截止；节点控制信号通过第六开关晶体管T6传输至第三节点C，第三节点C的电位保持为高电位，第七开关晶体管T7保持导通，第二节点B的电位保持为高电位，第二节点B控制第八开关晶体管T8和第四开关晶体管T4保持导通，参考信号通过第八开关晶体管T8传输至第一节点A，使第一节点A的电位保持低电位，电容C1保持放电状态，并且第三开关晶体管T3、第九开关晶体管T9和第十开关晶体管T10保持截止；由于第三开关晶体管T3截止，无论CK1为高电位还是低电位，对驱动信号输出端Output均无影响；参考信号通过第四开关晶体管T4传输至驱动信号输出端Output，使驱动信号输出端Output的电位保持为低电位。

之后，移位寄存器一直重复上述第四阶段的工作状态，直至移位寄存器开始接收到下一帧的输入信号为止。这样，在一帧时间中，从第四阶段至下一帧开始的时间段内，在第一时钟信号为上升沿时，会对第一节点A和驱动信号输出端Output产生噪声，但是由于在第一时钟信号为上升沿时节点控制信号为高电位信号，节点控制信号通过第六开关晶体管T6和第七开关晶体管T7控制第二节点B的电位为高电位，而第二节点B又通过第八开关晶体管T8控制第一节点A的电位为低电位，第二节点B又通过第四开关晶体管T4控制驱动信号输出端Output输出低电位信号，从而有效的消除了第一时钟信号端CK1会对第一节点A和驱动信号输出端Output产生噪声。

实施例四：

第一复位控制信号端Rst1的第一复位控制信号比第二复位控制信号端Rst2的第二复位控制信号延迟0.5个脉冲宽度，节点控制信号端VHD的节点控制信号为第二时钟信号，第一时钟信号的周期宽度与第二时钟信号的周期宽度相等，对应的输入输出时序图如图4d所示。具体地，选取如图4d所示的输入输出时序图中的T1、T2、T3和T4四个阶段。

在第一阶段T1，Input＝1，Rst1＝0，Rst2＝0，CK1＝0，VHD＝0或1。

在T1阶段，具体工作过程与实施例二中的T1阶段相同，在此不作赘述。

在第二阶段T2，Input＝0，Rst1＝0，Rst2＝0，CK1＝1，VHD＝1或0。

在T2阶段，具体工作过程与实施例二中的T2阶段相同，在此不作赘述。

在第三阶段T3，Input＝0，Rst1＝0或1，Rst2＝1，CK1＝0，VHD＝0或1。

在T3阶段，由于Input保持为低电位，第一开关晶体管T1保持截止；由于Rst2变为高电位，第五开关晶体管T5变为导通，参考信号通过第五开关晶体管T5传输至驱动信号输出端Output，驱动信号输出端Output的电位变为低电位；在Rst1保持低电位时，第二开关晶体管T2截止，由于第一时钟信号变为低电位，以及电容C1的作用，第一节点A的电位被拉低，但是仍为高电位，第三开关晶体管T3、第九开关晶体管T9和第十开关晶体管T10导通，参考信号通过第九开关晶体管T9传输至第三节点C，由于VHD保持为低电位，第六开关晶体管T6保持截止，第三节点C的电位保持为低电位，因此第七开关晶体管T7保持截止。参考信号通过第十开关晶体管T10传输至第二节点B，第二节点B的电位为低电位，因此第四开关晶体管T4和第八开关晶体管保持T8截止；第一时钟信号通过第三开关晶体管T3传输至驱动信号输出端Output，进一步保证驱动信号输出端Output的电位为低电位。在Rst1变为高电位时，第二开关晶体管T2变为导通，参考信号通过第二开关晶体管T2传输至第一节点A，第一节点A的电位变为低电位，电容C1处于放电状态，第三开关晶体管T3、第九开关晶体管T9和第十开关晶体管T10变为截止，由于VHD变为高电位，第六开关晶体管T6导通，节点控制信号通过第六开关晶体管T6传输至第三节点C，第三节点C的电位变为高电位，第七开关晶体管T7变为导通，第二节点B的电位变为高电位，第二节点B控制第八开关晶体管T8和第四开关晶体管变为导通，参考信号通过第八开关晶体管T8传输至第一节点A，使第一节点A的电位变为低电位，电容C1处于放电状态，第三开关晶体管T3、第九开关晶体管T9和第十开关晶体管T10变为截止；参考信号通过第四开关晶体管T4传输至驱动信号输出端Output，进一步保证驱动信号输出端Output的电位为低电位。

在第四阶段T4，Input＝0，Rst1＝1或0，Rst2＝0，CK1＝1或0，VHD＝1或0。

在T4阶段，由于Input保持为低电位，第一开关晶体管T1保持导通，由于Rst2变为低电位，第五开关晶体管T5变为截止；在Rst1保持为高电位时，第二开关晶体管T2导通，参考信号通过第二开关晶体管T2传输至第一节点A，第一节点A的电位保持低电位；电容C1保持放电状态，并且第三开关晶体管T3、第九开关晶体管T9和第十开关晶体管T10保持截止；由于第三开关晶体管T3截止，无论CK1为高电位还是低电位，对驱动信号输出端Output均无影响；由于VHD为高电位，第六开关晶体管T6导通，节点控制信号通过第六开关晶体管T6传输至第三节点C，第三节点C的电位为高电位，第七开关晶体管T7导通，第二节点B的电位为高电位，第二节点B控制第八开关晶体管T8和第四开关晶体管T4导通，参考信号通过第八开关晶体管T8传输至第一节点，使第一节点A的电位保持为低电位，电容C1保持放电状态，并且第三开关晶体管T3、第九开关晶体管T9和第十开关晶体管T10保持截止，因此由于第三开关晶体管T3截止，无论CK1为高电位还是低电位，对驱动信号输出端Output均无影响；参考信号通过第四开关晶体管T4传输至驱动信号输出端Output，使驱动信号输出端Output的电位为低电位。在Rst1变为低电位时，第二开关晶体管T2截止，第一节点A的电位变为低电位；在VHD变为低电位时，第六开关晶体管T6截止，第三节点C的电位为低电位，第七开关晶体管T7截止，第二节点B的电位为低电位；第八开关晶体管T8和第四开关晶体管变为截止；第一节点A的电位保持为低电位，第三开关晶体管T3、第九开关晶体管T9和第十开关晶体管T10保持截止，由于第三开关晶体管T3截止，无论CK1为高电位还是低电位，对驱动信号输出端Output均无影响，驱动信号输出端Output处于浮接状态，电位保持为低电位。在VHD为高电位时，第六开关晶体管T6导通，节点控制信号通过第六开关晶体管T6传输至第三节点C，第三节点C的电位为高电位，第七开关晶体管T7导通，第二节点B的电位为高电位，第二节点B控制第八开关晶体管T8和第四开关晶体管T4导通，参考信号通过第八开关晶体管T8传输至第一节点，使第一节点A的电位为低电位，电容C1保持放电状态，第三开关晶体管T3、第九开关晶体管T9和第十开关晶体管T10保持截止，由于第三开关晶体管T3截止，无论CK1为高电位还是低电位，对驱动信号输出端Output均无影响，参考信号通过第四开关晶体管T4传输至驱动信号输出端Output，使驱动信号输出端Output的电位为低电位。

之后，移位寄存器一直重复上述第四阶段的工作状态，直至移位寄存器开始接收到下一帧的输入信号为止。这样，在一帧时间中，从第四阶段至下一帧开始的时间段内，在第一时钟信号为上升沿时，会对第一节点A和驱动信号输出端Output产生噪声，但是由于在第一时钟信号为上升沿时节点控制信号为高电位信号，节点控制信号通过第六开关晶体管T6和第七开关晶体管T7控制第二节点B的电位为高电位，而第二节点B又通过第八开关晶体管T8控制第一节点A的电位为低电位，第二节点B又通过第四开关晶体管T4控制驱动信号输出端Output输出低电位信号，从而有效的消除了第一时钟信号端CK1会对第一节点A和驱动信号输出端Output产生噪声。

另外，在此阶段，由于节点控制信号为时钟信号，因此只有在点控制信号为高电位的时候，第六开关晶体管T6、第七开关晶体管T7、第八开关晶体管T8和第四开关晶体管T4处于导通状态，从而避免上述4个开关晶体管在第四阶段一直处于导通状态，进而可以延长其使用寿命。

实施例五：

第一复位控制信号端Rst1与第二复位控制信号端Rst2为同一信号端，节点控制信号端VHD的节点控制信号为第二时钟信号，第一时钟信号的周期宽度与第二时钟信号的周期宽度相等，对应的输入输出时序图如图5a所示。具体地，选取如图5a所示的输入输出时序图中的T1、T2、T3和T4四个阶段。

在第一阶段T1，Input＝1，Rst1＝Rst2＝0，CK1＝0，CKB1＝1，VHD＝0或1。

在T1阶段，由于Rst1和Rst2为低电位，第二开关晶体管T2和第五开关晶体管T5截止；由于Input为高电位，第一开关晶体管T1、第十二开关晶体管T12和第十三开关晶体管T13导通；由于CKB1为高电位，第十五开关晶体管T15导通，参考信号通过第十五开关晶体管T15传输至驱动信号输出端Output，驱动信号输出端Output的电位为低电位；驱动信号输出端Output控制第十一开关晶体管T11和第十四开关晶体管T14截止；输入信号通过第一开关晶体管T1传输至第一节点A，第一节点A的电位为高电位，电容C1处于充电状态，第三开关晶体管T3导通；参考信号通过第十二开关晶体管T12传输至第三节点C；当VHD为低电位时，第六开关晶体管T6截止，第三节点C的电位为低电位；当VHD为高电位时，第六开关晶体管T6导通，由于第六开关晶体管T6和第十一开关晶体管T11的宽长比的设置，第三节点C的电位为低电位；因此不管节点控制信号端VHD是否控制第六开关晶体管T6导通，第三节点C的电位均为低电位，第七开关晶体管T7截止。参考信号通过第十三开关晶体管T13传输至第二节点B，第二节点B的电位为低电位，因此第四开关晶体管T4和第八开关晶体管T8截止；第一时钟信号通过第三开关晶体管T3传输至驱动信号输出端Output，进一步保证驱动信号输出端Output的电位为低电位。

在第二阶段T2，Input＝0，Rst1＝Rst2＝0，CK1＝1，CKB1＝0，VHD＝1或0。

在T2阶段，由于Rst1和Rst2保持为低电位，第二开关晶体管T2和第五开关晶体管T5保持截止；由于Input变为低电位，第一开关晶体管T1、第十二开关晶体管T12和第十三开关晶体管T13变为截止；由于CKB1变为低电位，第十五开关晶体管T15变为截止；由于CK1变为高电位，根据电容C1的自举作用，第一节点A的电位被进一步拉高，第三开关晶体管T3导通，第一时钟信号通过第三开关晶体管T3传输至驱动信号输出端Output，驱动信号输出端Output的电位为高电位；驱动信号输出端Output控制第十一开关晶体管T11和第十四开关晶体管T14导通，参考信号通过第十一开关晶体管T11传输至第三节点C；当VHD为低电位时，第六开关晶体管T6截止，第三节点C的电位为低电位；当VHD为高电位时，第六开关晶体管T6导通，由于第六开关晶体管T6和第十一开关晶体管T11的宽长比的设置，第三节点C的电位为低电位；因此不管节点控制信号端VHD是否控制第六开关晶体管T6导通，第三节点C的电位均为低电位，第七开关晶体管T7截止。参考信号通过第十四开关晶体管T14传输至第二节点B，第二节点B的电位为低电位，因此第四开关晶体管T4和第八开关晶体管T8截止。

在第三阶段T3，Input＝0，Rst1＝Rst2＝1，CK1＝0，CKB1＝1，VHD＝0或1。

在T3阶段，由于Input保持低电位，第一开关晶体管T1、第十二开关晶体管T12和第十三开关晶体管T13保持截止；由于Rst1和Rst2变为高电位，第二开关晶体管T2和第五开关晶体管T5变为导通；由于CKB1变为高电位，第十五开关晶体管T15变为导通，参考信号通过第五开关晶体管T5传输至驱动信号输出端Output，驱动信号输出端Output的电位为低电位；同时考信号通过第十五开关晶体管T15传输至驱动信号输出端Output，进一步保证驱动信号输出端Output的电位为低电位；参考信号通过第二开关晶体管T2传输至第一节点A，第一节点A的电位变为低电位，电容C1处于放电状态，第三开关晶体管T3变为截止；在VHD保持为低电位时，第六开关晶体管T6截止，第三节点C的电位为低电位，第七开关晶体管T7截止，第二节点B的电位为低电位，因此第四开关晶体管T4和第八开关晶体管T8截止。在VHD变为高电位时第六开关晶体管T6导通，节点控制信号通过第六开关晶体管T6传输至第三节点C，第三节点C的电位变为高电位，第七开关晶体管T7导通，第二节点B的电位变为高电位，第二节点B控制第八开关晶体管T8和第四开关晶体管导通，参考信号通过第八开关晶体管T8传输至第一节点，使第一节点A的电位为低电位，电容C1保持放电状态，第三开关晶体管T3变为截止；参考信号通过第四开关晶体管T4传输至驱动信号输出端Output，进一步保证驱动信号输出端Output的电位为低电位。同时驱动信号输出端Output控制第十一开关晶体管T11和第十四开关晶体管T14变为截止。

在第四阶段T4，Input＝0，Rst1＝Rst2＝0，CK1＝1或0，CKB1＝0或1，VHD＝1或0。

在T4阶段，由于Input保持低电位，第一开关晶体管T1、第十二开关晶体管T12和第十三开关晶体管T13保持截止；由于Rst1和Rst2保持为低电位，第二开关晶体管T2和第五开关晶体管T5保持截止；在CKB1为低电位时：第十五开关晶体管T15截止，在节点控制信号端VHD为高电位时第六开关晶体管T6导通，节点控制信号通过第六开关晶体管T6传输至第三节点C，第三节点C的电位为高电位，第七开关晶体管T7导通，第二节点B的电位为高电位，第二节点B控制第八开关晶体管T8和第四开关晶体管T4导通，参考信号通过第八开关晶体管T8传输至第一节点A，使第一节点A的电位为低电位，电容C1处于放电状态，第三开关晶体管T3变为截止；由于第三开关晶体管T3截止，因此无论CK1为高电位还是低电位，对驱动信号输出端Output均无影响；参考信号通过第四开关晶体管T4传输至驱动信号输出端Output，使驱动信号输出端Output的电位为低电位；在节点控制信号端VHD为低电位时第六开关晶体管T6截止，第三节点C的电位为低电位，第七开关晶体管T7截止，第二节点B的电位为低电位，因此第四开关晶体管T4和第八开关晶体管T8截止；驱动信号输出端Output处于浮接状态，驱动信号输出端Output的电位为低电位，驱动信号输出端Output控制第十一开关晶体管T11和第十四开关晶体管T14变为截止。在CKB1为高电位时：第十五开关晶体管T15导通，参考信号通过第十五开关晶体管T15传输至驱动信号输出端Output，驱动信号输出端Output的电位为低电位，驱动信号输出端Output控制第十一开关晶体管T11和第十四开关晶体管T14变为截止。在节点控制信号端VHD为高电位时第六开关晶体管T6导通，节点控制信号通过第六开关晶体管T6传输至第三节点C，第三节点C的电位为高电位，第七开关晶体管T7导通，第二节点B的电位为高电位，第二节点B控制第八开关晶体管T8和第四开关晶体管T4导通，参考信号通过第八开关晶体管T8传输至第一节点A，使第一节点A的电位为低电位，电容C1保持放电状态，第三开关晶体管T3变为截止；由于第三开关晶体管T3截止，因此无论CK1为高电位还是低电位，对驱动信号输出端Output均无影响；参考信号通过第四开关晶体管T4传输至驱动信号输出端Output，使驱动信号输出端Output的电位为低电位，驱动信号输出端Output控制第十一开关晶体管T11和第十四开关晶体管T14变为截止。在节点控制信号端VHD为低电位时，第六开关晶体管T6截止，第三节点C的电位为低电位，第七开关晶体管T7截止，第二节点B的电位为低电位，因此第四开关晶体管T4和第八开关晶体管T8截止；驱动信号输出端Output处于浮接状态，驱动信号输出端Output的电位为低电位，驱动信号输出端Output控制第十一开关晶体管T11和第十四开关晶体管T14变为截止。

之后，移位寄存器一直重复上述第四阶段的工作状态，直至移位寄存器开始接收到下一帧的输入信号为止。这样，在一帧时间中，从第四阶段至下一帧开始的时间段内，在第一时钟信号为上升沿时，会对第一节点A和驱动信号输出端Output产生噪声，但是由于在第一时钟信号为上升沿时节点控制信号为高电位信号，节点控制信号通过第六开关晶体管T6和第七开关晶体管T7控制第二节点B的电位为高电位，而第二节点B又通过第八开关晶体管T8控制第一节点的电位为低电位，第二节点B又通过第四开关晶体管T4控制驱动信号输出端Output输出低电位信号，从而有效的消除了第一时钟信号会对第一节点A和驱动信号输出端Output产生噪声。

另外，在此阶段，由于节点控制信号为时钟信号，因此只有在点控制信号为高电位的时候，第六开关晶体管T6、第七开关晶体管T7、第八开关晶体管T8和第四开关晶体管T4处于导通状态，从而避免上述4个开关晶体管在第四阶段一直处于导通状态，进而可以延长其使用寿命。

实施例六：

第一复位控制信号端Rst1的第一复位控制信号比第二复位控制信号端Rst2的第二复位控制信号延迟0.5个脉冲宽度，节点控制信号端VHD的节点控制信号为第二时钟信号，第一时钟信号的周期宽度与第二时钟信号的周期宽度相等，对应的输入输出时序图如图5b所示。具体地，选取如图5b所示的输入输出时序图中的T1、T2、T3和T4四个阶段。

在第一阶段T1，Input＝1，Rst1＝0，Rst2＝0，CK1＝0，CKB1＝1，VHD＝0或1。

在T1阶段，具体工作过程与实施例五中的T1阶段相同，在此不作赘述。

在第二阶段T2，Input＝0，Rst1＝0，Rst2＝0，CK1＝1，CKB＝0，VHD＝1或0。

在T2阶段，具体工作过程与实施例五中的T2阶段相同，在此不作赘述。

在第三阶段T3，Input＝0，Rst1＝0或1，Rst2＝1，CK1＝0，CKB＝1，VHD＝0或1。

在T3阶段，由于Input保持低电位，第一开关晶体管T1、第十二开关晶体管T12和第十三开关晶体管T13保持截止；由于CKB1变为高电位，第十五开关晶体管T15变为导通，参考信号通过第十五开关晶体管T15传输至驱动信号输出端Output，驱动信号输出端Output的电位变为低电位，驱动信号输出端Output控制第十一开关晶体管T11和第十四开关晶体管T14变为截止。由于Rst2变为高电位，第五开关晶体管T5导通，参考信号通过第五开关晶体管T5传输至驱动信号输出端Output，进一步保证了驱动信号输出端Output的电位为低电位。在Rst1为低电位时，第二开关晶体管T2截止，由于CK1变为低电位，以及电容C1的作用，第一节点A的电位被拉低，但是仍为高电位，第三开关晶体管T3保持导通，第一时钟信号通过第三开关晶体管T3传输至驱动信号输出端Output，进一步保证驱动信号输出端Output的电位为低电位；此时，在节点控制信号端VHD为低电位时，第二节点B和第三节点C均为低电位，第七开关晶体管T7、第四开关晶体管T4和第八开关晶体管T8截止；在节点控制信号端VHD为高电位时，第六开关晶体管T6导通，节点控制信号通过第六开关晶体管T6传输至第三节点C，第三节点C的电位为高电位，第七开关晶体管T7导通，第二节点B的电位为高电位，第二节点B控制第八开关晶体管T8和第四开关晶体管导通，参考信号通过第八开关晶体管T8传输至第一节点A，使第一节点A的电位为低电位，电容C1处于放电状态，第三开关晶体管T3变为截止；参考信号通过第四开关晶体管T4传输至驱动信号输出端Output，进一步保证驱动信号输出端Output的电位为低电位。在Rst1为高电位时，第二开关晶体管T2导通，参考信号通过第二开关晶体管T2传输至第一节点A，第一节点A的电位变为低电位，电容C1处于放电状态，第三开关晶体管T3变为截止；此时，在节点控制信号端VHD为低电位时，第二节点B和第三节点C均为低电位，第七开关晶体管T7、第四开关晶体管T4和第八开关晶体管T8截止；在节点控制信号端VHD为高电位时，第六开关晶体管T6导通，节点控制信号通过第六开关晶体管T6传输至第三节点C，第三节点C的电位为高电位，第七开关晶体管T7导通，第二节点B的电位为高电位，第二节点B控制第八开关晶体管T8和第四开关晶体管导通，参考信号通过第八开关晶体管T8传输至第一节点A，进一步保证第一节点A的电位为低电位；参考信号Vref通过第四开关晶体管T4传输至驱动信号输出端Output，进一步保证驱动信号输出端Output的电位为低电位。

在第四阶段T4，Input＝0，Rst1＝1或0，Rst2＝0，CK1＝1或0，CKB1＝0或1，VHD＝1或0。

在T4阶段，由于Input保持低电位，第一开关晶体管T1、第十二开关晶体管T12和第十三开关晶体管T13保持截止；由于Rst2变为低电位，第五开关晶体管T5变截止；在Rst1为高电位时，第二开关晶体管T2导通，参考信号通过第二开关晶体管T2传输至第一节点A，第一节点A的电位为低电位，电容C1保持放电状态，第三开关晶体管T3保持截止；因此由于第三开关晶体管T3截止，无论CK1为高电位还是低电位，对驱动信号输出端Output均无影响；由于节点控制信号端VHD为高电位时，第六开关晶体管T6导通，节点控制信号通过第六开关晶体管T6传输至第三节点C，第三节点C的电位为高电位，第七开关晶体管T7导通，第二节点B的电位为高电位，第二节点B控制第八开关晶体管T8和第四开关晶体管导通，参考信号通过第八开关晶体管T8传输至第一节点A，进一步保证第一节点A的电位为低电位，参考信号通过第四开关晶体管T4传输至驱动信号输出端Output，驱动信号输出端Output的电位为低电位，驱动信号输出端Output控制第十一开关晶体管T11和第十四开关晶体管T14变为截止。由于CKB为低电位，因此第十五开关晶体管截止。在Rst1变为低电位时，第二开关晶体管T2变为截止，在CKB1为低电位时：第十五开关晶体管T15截止，在节点控制信号端VHD为高电位时第六开关晶体管T6导通，节点控制信号通过第六开关晶体管T6传输至第三节点C，第三节点C的电位为高电位，第七开关晶体管T7导通，第二节点B的电位为高电位，第二节点B控制第八开关晶体管T8和第四开关晶体管T4导通，参考信号通过第八开关晶体管T8传输至第一节点A，使第一节点A的电位为低电位，电容C1处于放电状态，第三开关晶体管T3变为截止；由于第三开关晶体管T3截止，因此无论CK1为高电位还是低电位，对驱动信号输出端Output均无影响；参考信号通过第四开关晶体管T4传输至驱动信号输出端Output，使驱动信号输出端Output的电位为低电位；在节点控制信号端VHD为低电位时第六开关晶体管T6截止，第三节点C的电位为低电位，第七开关晶体管T7截止，第二节点B的电位为低电位，因此第四开关晶体管T4和第八开关晶体管T8截止；驱动信号输出端Output处于浮接状态，驱动信号输出端Output的电位为低电位，驱动信号输出端Output控制第十一开关晶体管T11和第十四开关晶体管T14变为截止。在CKB1为高电位时：第十五开关晶体管T15导通，参考信号通过第十五开关晶体管T15传输至驱动信号输出端Output，驱动信号输出端Output的电位为低电位，驱动信号输出端Output控制第十一开关晶体管T11和第十四开关晶体管T14变为截止。在节点控制信号端VHD为高电位时第六开关晶体管T6导通，节点控制信号通过第六开关晶体管T6传输至第三节点C，第三节点C的电位为高电位，第七开关晶体管T7导通，第二节点B的电位为高电位，第二节点B控制第八开关晶体管T8和第四开关晶体管T4导通，参考信号通过第八开关晶体管T8传输至第一节点A，使第一节点A的电位为低电位，电容C1保持放电状态，第三开关晶体管T3变为截止；由于第三开关晶体管T3截止，因此无论CK1为高电位还是低电位，对驱动信号输出端Output均无影响；参考信号通过第四开关晶体管T4传输至驱动信号输出端Output，使驱动信号输出端Output的电位为低电位，驱动信号输出端Output控制第十一开关晶体管T11和第十四开关晶体管T14变为截止。在节点控制信号端VHD为低电位时，第六开关晶体管T6截止，第三节点C的电位为低电位，第七开关晶体管T7截止，第二节点B的电位为低电位，因此第四开关晶体管T4和第八开关晶体管T8截止；驱动信号输出端Output处于浮接状态，驱动信号输出端Output的电位为低电位，驱动信号输出端Output控制第十一开关晶体管T11和第十四开关晶体管T14变为截止。

之后，移位寄存器一直重复上述第四阶段的工作状态，直至移位寄存器开始接收到下一帧的输入信号为止。这样，在一帧时间中，从第四阶段至下一帧开始的时间段内，在第一时钟信号为上升沿时，会对第一节点A和驱动信号输出端Output产生噪声，但是由于在第一时钟信号为上升沿时节点控制信号为高电位信号，节点控制信号通过第六开关晶体管T6和第七开关晶体管T7控制第二节点B的电位为高电位，而第二节点B又通过第八开关晶体管T8控制第一节点的电位为低电位，第二节点B又通过第四开关晶体管T4控制驱动信号输出端Output输出低电位信号，从而有效的消除了第一时钟信号CK1会对第一节点A和驱动信号输出端Output产生噪声。

另外，在此阶段，由于节点控制信号为时钟信号，因此只有在点控制信号端VHD为高电位的时候，第六开关晶体管T6、第七开关晶体管T7、第八开关晶体管T8和第四开关晶体管T4处于导通状态，从而避免上述4个开关晶体管在第四阶段一直处于导通状态，进而可以延长其使用寿命。

上述六个实施例均是以N型开关晶体管为例进行说明，具体对于P型开关晶体管的工作原理与上述N型开关晶体管的工作原理相似，区别仅在于P型开关晶体管是低电平导通，在此不再赘述。

基于同一发明构思，本发明实施例还提供了一种栅极驱动电路，如图6所示，包括级联的多个移位寄存器：SR(1)、SR(2)…SR(n)…SR(N-1)、SR(N)(共N个移位寄存器，1≤n≤N)，其中，针对各级移位寄存器，当第一复位控制信号端Rst1与第二复位控制信号端Rst2为同一信号端时：

除第一级移位寄存器SR(1)之外，其余每一级移位寄存器SR(n)的驱动信号输出端Output_n分别与相邻的上一级移位寄存器SR(n-1)的第一复位控制信号端Rst1和第二复位控制信号端Rst2相连；

除最后一级移位寄存器SR(N)之外，其余每一级移位寄存器SR(n)的驱动信号输出端Output_n分别与相邻的下一级移位寄存器SR(n+1)的输入信号端Input相连；

第一级移位寄存器SR(1)的输入信号端Input与帧起始信号端STV相连。

进一步地，最后一级移位寄存器SR(N)的第一复位控制信号端Rst1和第二复位控制信号端Rst2均与复位控制端Reset相连，用于在最后一级移位寄存器SR(N)输出扫描信号之后使最后一级移位寄存器SR(N)的第一节点和驱动信号输出端复位。本实施例中的复位控制端Reset可以单独设置，也可以根据情况与其他端共用，只要满足能够保证最后一级移位寄存器SR(N)正常复位即可。

具体地，上述栅极驱动电路中的每个移位寄存器的具体结构与本发明上述移位寄存器在功能和结构上均相同，重复之处不再赘述。

具体地，在本发明实施例提供的上述移位寄存器中，如图6所示，各级移位寄存器的参考信号端Verf均连接同一参考信号端Verf；奇数级移位寄存器的第一时钟信号端CK1与偶数级移位寄存器的第三时钟信号端CKB1均连接同一时钟信号端CLK；奇数级移位寄存器的第三时钟信号端CKB1与偶数级移位寄存器的第一时钟信号端CK1均连接同一时钟信号端当节点控制信号端CLKB；当节点控制信号端VHD的节点控制信号为直流信号时，各级移位寄存器的节点控制信号端VHD均连接同一节点控制信号端VHD。

较佳地，在本发明实施例提供的上述栅极驱动电路中，除第一级移位寄存器之外，其余每一级移位寄存器还包括：帧初始化模块7；其中，

如图7所示，帧初始化模块7的输入端与帧起始信号端STV相连；输出端与第二节点B相连；

帧初始化模块7用于在帧起始信号端STV的控制下，对移位寄存器的驱动信号输出端进行初始化。这样当第一级移位寄存器和第二级移位寄存器接收到输入信号时，通过其它级移位寄存器的帧初始化模块控制其它级移位寄存器的第二节点B的电位复位，从而对移位寄存器的驱动信号输出端进行初始化。

较佳地，在本发明实施例提供的上述栅极驱动电路中，如图8a和图8b所示，帧初始化模块7，具体包括：第十六开关晶体管T16，其中，

第十六开关晶体管T16，其栅极和源极均与帧起始信号端STV相连，漏极与第二节点B相连。

在具体实施时，第十六开关晶体管T16可以为N型晶体管，也可以为P型晶体管，在此不作限定。

以上仅是举例说明移位寄存器中帧初始化模块的具体结构，在具体实施时，帧初始化模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

基于同一发明构思，本发明实施例还提供了一种栅极驱动电路，如图9所示，包括级联的多个移位寄存器：SR(1)、SR(2)…SR(n)…SR(N-1)、SR(N)(共N个移位寄存器，1≤n≤N)，图9中仅示出SR(1)、SR(2)、SR(3)和SR(4)的连接关系，其中，针对各级移位寄存器，当第一复位控制信号端Rst1的信号比第二复位控制信号端Rst2的信号延迟大于0且小于1个脉冲宽度时：

除第一级移位寄存器SR(1)和第二级移位寄存器SR(2)之外，其余每一级移位寄存器SR(n)的驱动信号输出端Output_n分别与相邻的上两级移位寄存器SR(n-2)的第二复位控制信号端Rst2相连；

除第一级移位寄存器SR(1)之外，其余每一级移位寄存器SR(n)的第二复位控制信号端Rst2分别与相邻的上一级移位寄存器SR(n-1)的第一复位控制信号端Rst1相连；

除最后两级移位寄存器之外，其余每一级移位寄存器SR(n)的驱动信号输出端Output_n分别与相邻的下两级移位寄存器SR(n+2)的输入信号端Input相连；

第一级移位寄存器SR(1)和第二级移位寄存器SR(2)的输入信号端Input与帧起始信号端STV相连。

进一步地，如图9所示，倒数第二级移位寄存器SR(N-1)的第二复位控制信号端Rst2与第一复位控制端Reset1相连，倒数第二级移位寄存器SR(N-1)的第一复位控制信号端与第二复位控制端Reset2相连；用于在倒数第二级移位寄存器SR(N-1)输出扫描信号之后使最后一级移位寄存器SR(N)的第一节点和驱动信号输出端复位。最后一级移位寄存器SR(N)的第一复位控制信号端Rst1与第三复位控制端Reset3相连，最后一级移位寄存器SR(N)的第二复位控制信号端Rst2与第二复位控制端Reset2相连；用于在最后一级移位寄存器SR(N)输出扫描信号之后使最后一级移位寄存器SR(N)的第一节点和驱动信号输出端复位。

具体地，上述栅极驱动电路中的每个移位寄存器的具体结构与本发明上述移位寄存器在功能和结构上均相同，重复之处不再赘述。

具体地，在本发明实施例提供的上述移位寄存器中，如图9所示，各级移位寄存器的参考信号端Verf均连接同一参考信号端Verf；第4n+1级(n＝0,1,2，3……)移位寄存器的第一时钟信号端CK1与第4n+3级移位寄存器的第三时钟信号端CKB1均连接同一时钟信号端CLK1；第4n+1级移位寄存器的第三时钟信号端CKB1与第4n+3级移位寄存器的第一时钟信号端CK1均连接同一时钟信号端CLKB1；第4n+2级移位寄存器的第一时钟信号端CK1与第4n+4级移位寄存器的第三时钟信号端CKB1均连接同一时钟信号端CLK2；第4n+2级移位寄存器的第三时钟信号端CKB1与第4n+4级移位寄存器的第一时钟信号端CK1均连接同一时钟信号端CLKB2；当节点控制信号端VHD的节点控制信号为直流信号时，各级移位寄存器的节点控制信号端VHD均连接同一节点控制信号端VHD。

较佳地，在本发明实施例提供的上述栅极驱动电路中，除第一级移位寄存器和第二级移位寄存器之外，其余每一级移位寄存器还包括：帧初始化模块7；其中，

如图7所示，帧初始化模块7的输入端与帧起始信号端STV相连；输出端与第二节点B相连；

帧初始化模块7用于在帧起始信号端STV的控制下，对移位寄存器的驱动信号输出端进行初始化。这样当第一级移位寄存器和第二级移位寄存器接收到输入信号时，通过其它级移位寄存器的帧初始化模块控制其它级移位寄存器的第二节点B的电位复位，从而对移位寄存器的驱动信号输出端进行初始化。

较佳地，在本发明实施例提供的上述栅极驱动电路中，如图8a和图8b所示，帧初始化模块7，具体包括：第十六开关晶体管T16，其中，

第十六开关晶体管T16，其栅极和源极均与帧起始信号端STV相连，漏极与第二节点B相连。

在具体实施时，第十六开关晶体管T16可以为N型晶体管，也可以为P型晶体管，在此不作限定。

以上仅是举例说明移位寄存器中帧初始化模块的具体结构，在具体实施时，帧初始化模块的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。

基于同一发明构思，本发明实施例还提供了一种显示装置，包括上述的栅极驱动电路，通过该栅极驱动电路为显示装置中阵列基板上的各栅线提供扫描信号，其具体实施可参见上述栅极驱动电路的描述，相同之处不再赘述。

基于同一发明构思，本发明实施例还提供了一种任一种移位寄存器的驱动方法，包括：输入阶段、输出阶段、复位阶段和复位保持阶段；其中，

在复位保持阶段，下拉驱动模块在节点控制信号端的控制下消除由第一时钟信号变化引起的第一节点上的噪声。

具体地，在本发明实施例提供的上述驱动方法中，输入阶段对应上述实施例一至六中的T1阶段，输出阶段对应上述实施例一至六中的T2阶段，复位阶段对应上述实施例一至六中的T3阶段，复位保持阶段对应上述实施例一至六中的T4阶段，具体过程不再详述。

较佳地，在本发明实施例提供的上述驱动方法中，当输入信号端的有效脉冲信号为高电位信号时，节点控制信号至少在第一时钟信号为上升沿时为高电位信号。

较佳地，在本发明实施例提供的上述驱动方法中，当输入信号端的有效脉冲信号为低电位信号时，节点控制信号至少在第一时钟信号为下降沿时为低电位信号。

本发明实施例提供的一种移位寄存器、其驱动方法、栅极驱动电路及显示装置，输入模块、第一复位模块、第二复位模块、下拉驱动模块、第一输出模块和第二输出模块。其中，输入模块用于在输入信号端的控制下，控制第一节点的电位；第一复位模块用于在第一复位控制信号端的控制下，将参考信号端的参考信号提供给第一节点；第二复位模块用于在第二复位控制信号端的控制下，将参考信号提供给驱动信号输出端；第一输出模块用于在第一节点的控制下，将第一时钟信号端的第一时钟信号提供给驱动信号输出端；第二输出模块用于在第二节点的控制下，将参考信号提供给驱动信号输出端；下拉驱动模块用于在第一节点的电位为第一电位时，控制第二节点的电位为第二电位，在第二节点的电位为第一电位时，控制第一节点的电位为第二电位，以及在节点控制信号端的电位为第一电位、且第一节点的电位为第二电位时，控制第二节点的电位为第一电位。由于节点控制信号端的节点控制信号可以消除由第一时钟信号变化引起的第一节点上的噪声，因此可以提高该移位寄存器的输出稳定性。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (26)

1.一种移位寄存器，其特征在于，包括：输入模块、第一复位模块、第二复位模块、第一输出模块、第二输出模块和下拉驱动模块；其中，

所述输入模块的第一端与输入信号端相连，第二端与第一节点相连；所述输入模块用于在所述输入信号端的控制下，控制所述第一节点的电位；

所述第一复位模块的第一端与参考信号端相连，第二端与第一复位控制信号端相连，第三端与所述第一节点相连；所述第一复位模块用于在所述第一复位控制信号端的控制下，将所述参考信号端的参考信号提供给所述第一节点；

所述第二复位模块的第一端与第二复位控制信号端相连，第二端与所述参考信号端相连，第三端与驱动信号输出端相连；所述第二复位模块用于在所述第二复位控制信号端的控制下，将所述参考信号提供给所述驱动信号输出端；

所述第一输出模块的第一端与第一时钟信号端相连，第二端与所述第一节点相连，第三端与所述驱动信号输出端相连；所述第一输出模块用于在所述第一节点的控制下，将所述第一时钟信号端的第一时钟信号提供给所述驱动信号输出端；

所述第二输出模块的第一端与所述参考信号端相连，第二端与第二节点相连，第三端与所述驱动信号输出端相连；所述第二输出模块用于在所述第二节点的控制下，将所述参考信号提供给所述驱动信号输出端；

所述下拉驱动模块的第一端与节点控制信号端相连，第二端与所述参考信号端相连，第三端与所述第一节点相连，第四端与所述第二节点相连；所述下拉驱动模块用于在所述第一节点的电位为第一电位时，控制所述第二节点的电位为第二电位，在所述第二节点的电位为第一电位时，控制所述第一节点的电位为第二电位；

当所述输入信号端的有效脉冲信号为高电位信号时，所述第一电位为高电位，所述第二电位为低电位；当所述输入信号端的有效脉冲信号为低电位信号时，所述第一电位为低电位，所述第二电位为高电位；所述节点控制信号端的节点控制信号用于消除由所述第一时钟信号变化引起的所述第一节点上的噪声。

2.如权利要求1所述的移位寄存器，其特征在于，当所述输入信号端的有效脉冲信号为高电位信号时，所述节点控制信号至少在所述第一时钟信号为上升沿时为高电位信号。

3.如权利要求1所述的移位寄存器，其特征在于，当所述输入信号端的有效脉冲信号为低电位信号时，所述节点控制信号至少在所述第一时钟信号为下降沿时为低电位信号。

4.如权利要求1所述的移位寄存器，其特征在于，所述节点控制信号为第二时钟信号。

5.如权利要求1所述的移位寄存器，其特征在于，所述节点控制信号为直流信号。

6.如权利要求4所述的移位寄存器，其特征在于，所述第二时钟信号的占空比为2％～50％。

7.如权利要求1所述的移位寄存器，其特征在于，所述输入模块，包括：第一开关晶体管；其中，

所述第一开关晶体管，其栅极和源极均与所述输入信号端相连，漏极与所述第一节点相连。

8.如权利要求1所述的移位寄存器，其特征在于，所述第一复位模块，包括：第二开关晶体管；其中，

所述第二开关晶体管，其栅极与所述第一复位控制信号端相连，源极与所述第一节点相连，漏极与所述参考信号端相连。

9.如权利要求1所述的移位寄存器，其特征在于，所述第一输出模块，包括：第三开关晶体管和电容；其中，

所述第三开关晶体管，其栅极与所述第一节点相连，源极与所述第一时钟信号端相连，漏极与所述驱动信号输出端相连；

所述电容连接于所述第三开关晶体管的栅极与漏极之间。

10.如权利要求1所述移位寄存器，其特征在于，所述第二输出模块，包括：第四开关晶体管；其中，

所述第四开关晶体管，其栅极与所述第二节点相连，源极与所述驱动信号输出端相连，漏极与所述参考信号端相连。

11.如权利要求1所述移位寄存器，其特征在于，所述第二复位模块，包括：第五开关晶体管；其中，

所述第五开关晶体管，其栅极与所述第二复位控制信号端相连，源极与所述驱动信号输出端相连，漏极与所述参考信号端相连。

12.如权利要求1所述的移位寄存器，其特征在于，所述下拉驱动模块，包括：第六开关晶体管、第七开关晶体管、第八开关晶体管、第九开关晶体管和第十开关晶体管；其中，

所述第六开关晶体管，其栅极和源极均与所述节点控制信号端相连，漏极分别与所述第七开关晶体管的栅极和所述第九开关晶体管的源极相连；

所述第七开关晶体管，其源极与所述节点控制信号端相连，漏极与所述第二节点相连；

所述第八开关晶体管，其栅极与所述第二节点相连，源极与所述第一节点相连，漏极与所述参考信号端相连；

所述第九开关晶体管，其栅极与所述第一节点相连，漏极与所述参考信号端相连；

所述第十开关晶体管，其栅极与所述第一节点相连，源极与所述第二节点相连，漏极与所述参考信号端相连。

13.如权利要求1所述的移位寄存器，其特征在于，所述下拉驱动模块还包括：与所述输入信号端相连的第五端，与所述驱动信号输出端相连的第六端，以及与第三时钟信号端相连的第七端。

14.如权利要求13所述的移位寄存器，其特征在于，所述下拉驱动模块，包括：第六开关晶体管、第七开关晶体管、第八开关晶体管、第十一开关晶体管、第十二开关晶体管、第十三开关晶体管、第十四开关晶体管和第十五开关晶体管；其中，

所述第六开关晶体管，其栅极和源极均与所述节点控制信号端相连，漏极分别与所述第七开关晶体管的栅极、所述第十一开关晶体管的源极和所述第十二开关晶体管的源极相连；

所述第七开关晶体管，其源极与所述节点控制信号端相连，漏极与所述第二节点相连；

所述第八开关晶体管，其栅极与所述第二节点相连，源极所述第一节点相连，漏极与所述参考信号端相连；

所述第十一开关晶体管，其栅极与所述驱动信号输出端相连，漏极与所述参考信号端相连；

所述第十二开关晶体管，其栅极与所述输入信号端相连，漏极与所述参考信号端相连；

所述第十三开关晶体管，其栅极与所述输入信号端相连，源极所述第二节点相连，漏极与所述参考信号端相连；

所述第十四开关晶体管，其栅极与所述驱动信号输出端相连，源极与所述第二节点相连，漏极与所述参考信号端相连；

所述第十五开关晶体管，其栅极与所述第三时钟信号端相连，源极所述驱动信号输出端相连，漏极与所述参考信号端相连。

15.如权利要求1-14任一项所述的移位寄存器，其特征在于，所述第一复位控制信号端与所述第二复位控制信号端为同一信号端。

16.如权利要求1-14任一项所述的移位寄存器，其特征在于，所述第一复位控制信号端的信号比所述第二复位控制信号端的信号延迟大于0且小于1个脉冲宽度。

17.一种如权利要求1-16任一项所述的移位寄存器的驱动方法，其特征在于，包括：输入阶段、输出阶段、复位阶段和复位保持阶段；其中，

在复位保持阶段，所述下拉驱动模块在所述节点控制信号端的控制下消除由所述第一时钟信号变化引起的所述第一节点上的噪声。

18.如权利要求17所述的驱动方法，其特征在于，当所述输入信号端的有效脉冲信号为高电位信号时，所述节点控制信号至少在所述第一时钟信号为上升沿时为高电位信号。

19.如权利要求17所述的驱动方法，其特征在于，当所述输入信号端的有效脉冲信号为低电位信号时，所述节点控制信号至少在所述第一时钟信号为下降沿时为低电位信号。

20.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求15所述的移位寄存器；其中，

除第一级移位寄存器之外，其余每一级移位寄存器的驱动信号输出端分别与相邻的上一级移位寄存器的第一复位控制信号端和第二复位控制信号端相连；

除最后一级移位寄存器之外，其余每一级移位寄存器的驱动信号输出端分别与相邻的下一级移位寄存器的输入信号端相连；

第一级移位寄存器的输入信号端与帧起始信号端相连。

21.如权利要求20所述的栅极驱动电路，其特征在于，除第一级移位寄存器之外，其余每一级移位寄存器还包括：帧初始化模块；其中，

所述帧初始化模块的输入端与所述帧起始信号端相连；输出端与所述第二节点相连；

所述帧初始化模块用于在所述帧起始信号端的控制下，对移位寄存器的驱动信号输出端进行初始化。

22.如权利要求21所述的栅极驱动电路，其特征在于，所述帧初始化模块，包括：第十六开关晶体管，其中，

所述第十六开关晶体管，其栅极和源极均与所述帧起始信号端相连，漏极与所述第二节点相连。

23.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求16所述的移位寄存器；其中，

除第一级移位寄存器和第二级移位寄存器之外，其余每一级移位寄存器的驱动信号输出端分别与相邻的上两级移位寄存器的第二复位控制信号端相连；

除第一级移位寄存器之外，其余每一级移位寄存器的第二复位控制信号端分别与相邻的上一级移位寄存器的第一复位控制信号端相连；

除最后两级移位寄存器之外，其余每一级移位寄存器的驱动信号输出端分别与相邻的下两级移位寄存器的输入信号端相连；

第一级移位寄存器和第二级移位寄存器的输入信号端与帧起始信号端相连。

24.如权利要求23所述的栅极驱动电路，其特征在于，除第一级移位寄存器之外，其余每一级移位寄存器还包括：帧初始化模块；其中，

所述帧初始化模块的输入端与所述帧起始信号端相连；输出端与所述第二节点相连；

所述帧初始化模块用于在所述帧起始信号端的控制下，对移位寄存器的驱动信号输出端进行初始化。

25.如权利要求24所述的栅极驱动电路，其特征在于，所述帧初始化模块，包括：第十六开关晶体管，其中，

所述第十六开关晶体管，其栅极和源极均与所述帧起始信号端相连，漏极与所述第二节点相连。

26.一种显示装置，其特征在于，包括如权利要求20-25任一项所述的栅极驱动电路。