CN108053794A - 一种移位寄存器及其驱动方法、栅极驱动电路 - Google Patents

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Abstract

本发明实施例提供一种移位寄存器及其驱动方法、栅极驱动电路，该移位寄存器包括：上拉子电路，与信号输入端和上拉节点连接，用于在信号输入端的控制下，向上拉节点提供信号输入端的信号；输出子电路，与上拉节点、信号输出端和时钟信号端连接，用于在上拉节点的控制下，向信号输出端提供时钟信号端的时钟信号；输出控制子电路，与时钟信号端、信号输出端和电源端连接，用于在时钟信号端的控制下，向信号输出端提供电源端的信号，本发明通过设置输出控制子电路使得时钟信号端的时钟信号电位一降低，就瞬间拉低信号输出端的输出信号，减小了输出信号的下降沿，避免了由于下降沿导致的误输出，保证了显示面板的工作稳定性、使用可靠性和显示效果。

Description

一种移位寄存器及其驱动方法、栅极驱动电路
技术领域
本发明实施例涉及显示技术领域，具体涉及一种移位寄存器及其驱动方法、栅极驱动电路。
背景技术
近年来，平板显示器，如薄膜晶体管液晶显示面板(Thin Film Transistor-Liquid Crystal Display，TFT-LCD)和有源矩阵有机发光二极管显示面板(Active MatrixOrganic Light Emitting Diode，AMOLED)，由于具有重量轻，厚度薄以及低功耗等优点，因而被广泛应用于电视、手机等电子产品中。
随着科技的进步，高分辨率、窄边框的显示面板成为发展的趋势，为此出现了阵列基板栅极驱动(Gate Driver on Array，GOA)技术，GOA技术是指将用于驱动栅线的GOA电路设置在显示面板中阵列基板的有效显示区域两侧的技术，其中，GOA电路中，包括多个移位寄存器。
经发明人研究发现，目前的GOA电路中，由于栅极线的负载过大、晶体管无法做大等其他因素的影响，GOA的输出信号的波形往往不是一个完美的方波而有一个下降沿，当下降沿较大时，下一行输出时，上一行没有关闭而产生输出的话，就会导致误输出，使得显示面板异常显示，降低了显示面板的工作稳定性、使用可靠性和显示效果。
发明内容
为了解决上述技术问题，本发明实施例提供了一种移位寄存器及其驱动方法、栅极驱动电路，能够避免由于下降沿导致的误输出，保证了显示面板的工作稳定性、使用可靠性和显示效果。
一个方面，本发明实施例提供了一种移位寄存器，包括：上拉子电路、输出子电路和输出控制子电路；
所述上拉子电路，与信号输入端和上拉节点连接，用于在信号输入端的控制下，向上拉节点提供信号输入端的信号；
所述输出子电路，与上拉节点、信号输出端和时钟信号端连接，用于在上拉节点的控制下，向信号输出端提供时钟信号端的时钟信号；
所述输出控制子电路，与时钟信号端、信号输出端和电源端连接，用于在时钟信号端的控制下，向信号输出端提供电源端的信号。
可选地，所述移位寄存器还包括：复位子电路；
所述复位子电路，与上拉节点、复位信号端、信号输出端和电源端连接，用于在复位信号端的控制下，向上拉节点和信号输出端提供电源端的信号。
可选地，所述上拉子电路包括：第一晶体管；
所述第一晶体管的控制极和第一极与信号输入端连接，第二极与上拉节点连接。
可选地，所述输出子电路包括：电容和第二晶体管；
所述电容的第一端与上拉节点连接，第二端与信号输出端连接；
所述第二晶体管的控制极与上拉节点连接，第一极与时钟信号端连接，第二极与信号输出端连接。
可选地，所述输出控制子电路包括：第三晶体管；
所述第三晶体管的控制极与时钟信号端连接，第一极与电源端连接，第二极与信号输出端连接。
可选地，所述复位子电路包括：第四晶体管和第五晶体管；
所述第四晶体管的控制极与复位信号端连接，第一极与上拉节点连接，第二极与电源端连接；
所述第五晶体管的控制极与复位信号端连接，第一极与信号输出端连接，第二极与电源端连接。
可选地，所述第三晶体管为P型薄膜晶体管。
另一方面，本发明实施例还提供一种栅极驱动电路，包括多个级联的上述的移位寄存器。
另一方面，本发明实施例还提供一种移位寄存器的驱动方法，应用于上述移位寄存器中，包括：
在输入阶段，上拉子电路在信号输入端的控制下，向上拉节点提供信号输入端的信号；
在输出阶段，输出子电路在上拉节点的控制下，向信号输出端提供时钟信号端的时钟信号；输出控制子电路在时钟信号端的控制下，向信号输出端提供电源端的信号。
可选地，所述方法还包括：
在复位阶段，复位子电路在复位信号端的控制下，向上拉节点和信号输出端提供电源端的信号。
本发明实施例提供一种移位寄存器及其驱动方法、栅极驱动电路，其中，移位寄存器包括：上拉子电路，与信号输入端和上拉节点连接，用于在信号输入端的控制下，向上拉节点提供信号输入端的信号；输出子电路，与上拉节点、信号输出端和时钟信号端连接，用于在上拉节点的控制下，向信号输出端提供时钟信号端的时钟信号；输出控制子电路，与时钟信号端、信号输出端和电源端连接，用于在时钟信号端的控制下，向信号输出端提供电源端的信号，本发明实施例通过设置输出控制子电路使得时钟信号端的时钟信号电位一降低，就瞬间拉低信号输出端的输出信号，减小了输出信号的下降沿，避免了由于下降沿导致的误输出，保证了显示面板的工作稳定性、使用可靠性和显示效果。
当然，实施本发明的任一产品或方法并不一定需要同时达到以上所述的所有优点。本发明的其它特征和优点将在随后的说明书实施例中阐述，并且，部分地从说明书实施例中变得显而易见，或者通过实施本发明而了解。本发明实施例的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明实施例技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明实施例的技术方案，并不构成对本发明实施例技术方案的限制。
图1为本发明实施例提供的移位寄存器的结构示意图一；
图2为本发明实施例提供的移位寄存器的结构示意图二；
图3为本发明实施例提供的移位寄存器的等效电路图；
图4为本发明实施例提供的移位寄存器的工作时序图；
图5为本发明实施例提供的移位寄存器的驱动方法的流程图一；
图6为本发明实施例提供的移位寄存器的驱动方法的流程图二；
图7为本发明实施例提供的栅极驱动电路的结构示意图。
附图标记说明：
INPUT：信号输入端；
OUTPUT：信号输出端；
CLK、CLKB：时钟信号端；
RESET：复位信号端；
C：电容；
VGL：电源端；
PU：上拉节点；
M1～M5：晶体管；
STV：初始信号端。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明实施例的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
除非另外定义，本发明实施例公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语一直出该词前面的元件或误检涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
本领域技术人员可以理解，本申请所有实施例中采用的开关晶体管和驱动晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。优选地，本发明实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本发明实施例中，控制极为栅极，为区分开关晶体管除栅极之外的两极，将其中一个电极称为第一极，另一电极称为第二极，第一极可以为源极或者漏极，第二极可以为漏极或源极。
实施例一
图1为本发明实施例提供的移位寄存器的结构示意图一，如图1所示，本发明实施例提供的移位寄存器包括：上拉子电路、输出子电路和输出控制子电路；
在本实施例中，上拉子电路，与信号输入端INPUT和上拉节点PU连接，用于在信号输入端INPUT的控制下，向上拉节点PU提供信号输入端INPUT的信号。
输出子电路，与上拉节点PU、信号输出端OUTPUT和时钟信号端CLK连接，用于在上拉节点PU的控制下，向信号输出端OUTPUT提供时钟信号端CLK的时钟信号。
输出控制子电路，与时钟信号端CLK、信号输出端OUTPUT和电源端VGL连接，用于在时钟信号端CLK的控制下，向信号输出端OUTPUT提供电源端VGL的信号。
具体的，信号输出端OUTPUT为本级移位寄存器提供栅极驱动信号，并与下一级移位寄存器的信号输入端连接。
在本实施例中，电源端VGL持续提供低电平信号。
本发明实施例提供的移位寄存器包括：上拉子电路，与信号输入端和上拉节点连接，用于在信号输入端的控制下，向上拉节点提供信号输入端的信号；输出子电路，与上拉节点、信号输出端和时钟信号端连接，用于在上拉节点的控制下，向信号输出端提供时钟信号端的时钟信号；输出控制子电路，与时钟信号端、信号输出端和电源端连接，用于在时钟信号端的控制下，向信号输出端提供电源端的信号，本发明实施例通过设置输出控制子电路使得时钟信号端的时钟信号电位一降低，就瞬间拉低信号输出端的输出信号，减小了输出信号的下降沿，避免了由于下降沿导致的误输出，保证了显示面板的工作稳定性、使用可靠性和显示效果。
可选地，图2为本发明实施例提供的移位寄存器的结构示意图二，如图2所示，本发明实施例提供的移位寄存器还包括：复位子电路。
复位子电路，与上拉节点PU、复位信号端RESET、信号输出端OUTPUT和电源端VGL连接，用于在复位信号端RESET的控制下，向上拉节点PU和信号输出端OUTPUT提供电源端VGL的信号。
在本发明实施例中，在移位寄存器中增加复位子电路，能够降低移位寄存器中的噪声。
本实施例中，复位信号端RESET与下一级移位寄存器的信号输出端OUTNPUT连接。
图3为本发明实施例提供的移位寄存器的等效电路图，图3中具体示出了上拉子电路、输出子电路、输出控制子电路和复位子电路的示例性结构。本领域技术人员容易理解是，以上各子电路的实现方式不限于此，只要能够实现其各自的功能即可。
可选地，上拉子电路包括：第一晶体管M1。
具体的，第一晶体管M1的控制极和第一极与信号输入端连接，第二极与上拉节点PU连接。
可选地，输出子电路包括：电容C和第二晶体管M2。
具体的，电容C的第一端与上拉节点PU连接，第二端与信号输出端OUTPUT连接；第二晶体管M2的控制极与上拉节点PU连接，第一极与时钟信号端CLK连接，第二极与信号输出端OUTPUT连接。
可选地，输出控制子电路包括：第三晶体管M3。
具体的，第三晶体管M3的控制极与时钟信号端CLK连接，第一极与电源端VGL连接，第二极与信号输出端OUTPUT连接。
具体的，第三晶体管M3用于在时钟信号端的时钟信号由高电位变成低电位时瞬间开启，将信号输出端的输出信号瞬间拉低至电源端的低电位。
本实施例中，第三晶体管为P型薄膜晶体管。
可选地，复位子电路包括：第四晶体管M4和第五晶体管M5。
具体的，第四晶体管M4的控制极与复位信号端RESET连接，第一极与上拉节点PU连接，第二极与电源端VGL连接；第五晶体管M5的控制极与复位信号端RESET连接，第一极与信号输出端OUTPUT连接，第二极与电源端VGL连接。
在本实施例中，第三晶体管M3为P型薄膜晶体管，第一晶体管M1、第二晶体管M2、第四晶体管M4和第五晶体管M5均可以为N型薄膜晶体管或P型薄膜晶体管，可以统一工艺流程，能够减少工艺制程，有助于提高产品的良率。需要说明的是，考虑到低温多晶硅薄膜晶体管的漏电流较小，因此，本发明实施例优选所有晶体管为低温多晶硅薄膜晶体管，薄膜晶体管具体可以选择底栅结构的薄膜晶体管或者顶栅结构的薄膜晶体管，只要能够实现开关功能即可。
需要说明的是，电容C可以是由像素电极与公共电极构成的液晶电容，也可以是由像素电极与公共电极构成的液晶电容以及存储电容构成的等效电容，本发明对此不作限定。
下面通过移位寄存器的工作过程进一步说明本发明实施例的技术方案。
以本发明实施例提供的移位寄存器中的晶体管M1、M2、M4和M5均为N型薄膜晶体管为例，图4为本发明实施例提供的移位寄存器的工作时序图，如图3和图4所示，本发明实施例提供的移位寄存器包括5个晶体管单元(M1～M5)、1个电容(C)、3个信号输入端(INPUT、RESET和CLK)、1个信号输出端(OUTPUT)和1个电源端(VGL)。
需要说明的是，电源端VGL持续提供低电平信号。
具体地：
第一阶段T1，即输入阶段，信号输入端INPUT的信号为高电平，第一晶体管M1开启，将上拉节点PU的电位拉高，对电容C进行充电。
本阶段中，输入端中的信号输入端INPUT的信号为高电平，复位信号端RESET和时钟信号端CLK的信号均为低电平，信号输出端OUTPUT的输出信号为低电平。
第二阶段T2，即输出阶段，信号输入端INPUT的信号为低电平，第一晶体管M1关断，而时钟信号端CLK的信号变为高电平，由于电容C的自举效应，使得上拉节点PU的电位继续被拉高，上拉节点PU的高电平使第二晶体管M2开启，信号输出端OUTPUT输出时钟信号端CLK的信号，即本级栅极驱动信号，另外，上拉节点PU电位的升高，提高了第二晶体管M2导通能力，保证了像素充电，当时钟信号端CLK的时钟信号由高电位变成低电位时，第三晶体管M3瞬间被打开，信号输出端OUTPUT与电源端VGL连通，信号输出端OUTPUT的输出信号瞬间被拉低。
本阶段中，输入端中的时钟信号端CLK的信号为高电平，信号输入端INPUT和复位信号端RESET的信号为低电平，信号输出端OUTPUT的输出信号为高电平。
第三阶段T3，即复位阶段，复位信号端RESET的信号为高电平，第四晶体管M4开启，将上拉节点PU的电位拉低至电源端VGL的低电平，以降低噪声，第五晶体管M5开启，将信号输出端OUTPUT的电位拉低至电源端VGL的低电平，以降低噪声。
本阶段中，输入端中的复位信号端RESET为高电平，时钟信号端CLK和信号输入端INPUT的信号均为低电平，信号输出端OUTPUT的输出信号为低电平。
第四阶段T4，时钟信号端CLK的信号为高电平，此时，由于上拉节点PU为低电平，第二晶体管M2为关断状态，时钟信号端CLK的高电平无法输出到信号输出端OUTPUT，信号输出端OUTPUT保持上阶段的低电平输出。
本阶段中，输入端中的时钟信号端CLK为高电平，复位信号端RESET和信号输入端INPUT的信号均为低电平，信号输出端OUTPUT的输出信号为低电平。
第五阶段T5，时钟信号端的信号为低电平，此时，由于上拉节点PU为低电平，第二晶体管M2为关断状态，信号输出端OUTPUT保持上阶段的低电平输出。
本阶段中，输入端中的时钟信号端CLK、复位信号端RESET和信号输入端INPUT的信号均为低电平，信号输出端OUTPUT的输出信号为低电平。
在所有阶段中，电源端VGL的信号持续为低电平。
在复位阶段T3之后，移位寄存器持续执行第四阶段T4和第五阶段T5，直至信号输入端INPUT再次接收到高电平信号。
在本实施例中，信号输入端INPUT的信号为脉冲信号，只在输入阶段为高电平；信号输出端OUTPUT的输出信号为脉冲信号，只在输出阶段为高电平；复位信号端RESET的信号为脉冲信号，只在复位阶段为高电平。
实施例二
基于上述实施例的发明构思，本发明实施例还提供了一种移位寄存器的驱动方法，应用于实施例一提供的移位寄存器中，图5为本发明实施例提供的移位寄存器的驱动方法的流程图一，其中，移位寄存器包括：信号输入端INPUT、复位信号端RESET、时钟信号端CLK、信号输出端OUTPUT和电源端VGL、上拉子电路、输出子电路、输出控制子电路，如图5所示，本发明实施例提供的移位寄存器的驱动方法包括：
步骤100、在输入阶段，上拉子电路在信号输入端的控制下，向上拉节点提供信号输入端的信号。
具体的，信号输入端的信号为脉冲信号，在步骤100中，信号输入端的信号为高电平，上拉子电路拉高了上拉节点的电位。
步骤200、在输出阶段，输出子电路在上拉节点的控制下，向信号输出端提供时钟信号端的时钟信号；输出控制子电路在时钟信号端的控制下，向信号输出端提供电源端的信号。
具体的，上拉节点在电容的自举作用下，上拉节点的电位进一步升高，时钟信号为高电平，信号输出端的输出信号为高电平，当时钟信号由高电位变成低电位时输出控制子电路将信号输出端的输出信号瞬间拉低至电源端的低电位。
本发明实施例提供的移位寄存器的驱动方法包括：在输入阶段，上拉子电路在信号输入端的控制下，向上拉节点提供信号输入端的信号，在输出阶段，输出子电路在上拉节点的控制下，向信号输出端提供时钟信号端的时钟信号；输出控制子电路在时钟信号端的控制下，向信号输出端提供电源端的信号，本发明实施例通过输出控制子电路在时钟信号端的控制下，向信号输出端提供电源端的信号使得时钟信号端的时钟信号电位一降低，就瞬间拉低信号输出端的输出信号，减小了输出信号的下降沿，避免了由于下降沿导致的误输出，保证了显示面板的工作稳定性、使用可靠性和显示效果。
可选地，图6为本发明实施例提供的移位寄存器的驱动方法的流程图二，如图6所示，本发明实施例提供的移位寄存器的驱动方法还包括：
步骤300、在复位阶段，复位子电路在复位信号端的控制下，向上拉节点和信号输出端提供电源端的信号。
具体的，复位信号端的信号为脉冲信号，复位子电路将上拉节点信号和信号输出端的电位拉低，以避免噪声。
具体的，以本发明实施例提供的移位寄存器中的晶体管M1、M2、M4和M5均为N型薄膜晶体管为例，电源端的信号为低电平；在输入阶段，信号输入端的信号为高电平；在输出阶段，时钟信号端和信号输出端的信号为高电平；在复位阶段，复位信号端的信号为高电平。
实施例三
基于上述实施例的发明构思，本发明实施例还提供一种栅极驱动电路，图7为本发明实施例提供的栅极驱动电路的结构示意图，如图7所示，本发明实施例提供的栅极驱动电路，包括多个级联的移位寄存器。
具体的，如图7所示，第N级移位寄存器的信号输出端与第N+1级移位寄存器的信号输入端连接，第N级移位寄存器的复位信号端与第N+1级移位寄存器的信号输出端连接。
如图7所示，第N-1级移位寄存器的信号输入端INPUT与初始信号端STV连接，第N-1级移位寄存器的信号输出端OUTPUT与第N级移位寄存器的信号输入端INPUT连接，第N-1级移位寄存器的复位信号端RESET与第N级的信号输出端OUTPUT连接。
需要说明的是，相邻的移位寄存器的时钟信号端连接的信号为反向信号。
其中，移位寄存器为实施例一提供的移位寄存器，其实现原理和实现效果类似，在此不再赘述。
有以下几点需要说明：
本发明实施例附图只涉及本发明实施例涉及到的结构，其他结构可参考通常设计。
在不冲突的情况下，本发明的实施例即实施例中的特征可以相互组合以得到新的实施例。
虽然本发明实施例所揭露的实施方式如上，但所述的内容仅为便于理解本发明实施例而采用的实施方式，并非用以限定本发明实施例。任何本发明实施例所属领域内的技术人员，在不脱离本发明实施例所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明实施例的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (10)

1.一种移位寄存器，其特征在于，包括：上拉子电路、输出子电路和输出控制子电路；
所述上拉子电路，与信号输入端和上拉节点连接，用于在信号输入端的控制下，向上拉节点提供信号输入端的信号；
所述输出子电路，与上拉节点、信号输出端和时钟信号端连接，用于在上拉节点的控制下，向信号输出端提供时钟信号端的时钟信号；
所述输出控制子电路，与时钟信号端、信号输出端和电源端连接，用于在时钟信号端的控制下，向信号输出端提供电源端的信号。
2.根据权利要求1所述的移位寄存器，其特征在于，所述移位寄存器还包括：复位子电路；
所述复位子电路，与上拉节点、复位信号端、信号输出端和电源端连接，用于在复位信号端的控制下，向上拉节点和信号输出端提供电源端的信号。
3.根据权利要求1所述的移位寄存器，其特征在于，所述上拉子电路包括：第一晶体管；
所述第一晶体管的控制极和第一极与信号输入端连接，第二极与上拉节点连接。
4.根据权利要求1所述的移位寄存器，其特征在于，所述输出子电路包括：电容和第二晶体管；
所述电容的第一端与上拉节点连接，第二端与信号输出端连接；
所述第二晶体管的控制极与上拉节点连接，第一极与时钟信号端连接，第二极与信号输出端连接。
5.根据权利要求1所述的移位寄存器，其特征在于，所述输出控制子电路包括：第三晶体管；
所述第三晶体管的控制极与时钟信号端连接，第一极与电源端连接，第二极与信号输出端连接。
6.根据权利要求2所述的移位寄存器，其特征在于，所述复位子电路包括：第四晶体管和第五晶体管；
所述第四晶体管的控制极与复位信号端连接，第一极与上拉节点连接，第二极与电源端连接；
所述第五晶体管的控制极与复位信号端连接，第一极与信号输出端连接，第二极与电源端连接。
7.根据权利要求5所述的移位寄存器，其特征在于，所述第三晶体管为P型薄膜晶体管。
8.一种栅极驱动电路，其特征在于，包括多个级联的如权利要求1-7任一所述的移位寄存器。
9.一种移位寄存器的驱动方法，其特征在于，应用于权利要求1-7任一所述的移位寄存器中，包括：
在输入阶段，上拉子电路在信号输入端的控制下，向上拉节点提供信号输入端的信号；
在输出阶段，输出子电路在上拉节点的控制下，向信号输出端提供时钟信号端的时钟信号；输出控制子电路在时钟信号端的控制下，向信号输出端提供电源端的信号。
10.根据权利要求9所述的方法，其特征在于，所述方法还包括：
在复位阶段，复位子电路在复位信号端的控制下，向上拉节点和信号输出端提供电源端的信号。
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