JP2002197885A - シフトレジスタ回路及びその駆動制御方法並びに表示駆動装置、読取駆動装置 - Google Patents

Abstract

(57)【要約】 【課題】 電界効果トランジスタを用いて構成されるシ
フトレジスタ回路において、ゲート電極に印加される信
号レベルの時間積分値に起因するトランジスタ特性の変
動を抑制して、誤動作や動作特性の改善を図ることがで
きるシフトレジスタ回路及びその駆動制御方法並びに表
示駆動装置、読取駆動装置を提供する。 【解決手段】 シフトレジスタ回路を構成する各信号保
持ブロックＲＳＡ_ｋは、入力信号ＯＴ_ｋ−１を接点ＮＡ
側に取り込むＭＯＳトランジスタＴ１１と、接点ＮＡの
電位に基づいて、接続接点ＮＢの電位を放電するＭＯＳ
トランジスタＴ１２と、ＮＡの電位に基づいて、パルス
信号ＣＫ１に基づく出力信号ＯＴ_ｋを出力するＭＯＳト
ランジスタＴ１３と、接続接点ＮＢの電位に基づいて、
出力制御信号ＳＥＴに基づく出力信号ＯＴ_ｋを出力する
ＭＯＳトランジスタＴ１４と、接点ＮＡの電位を放電す
るＭＯＳトランジスタＴ１５と、を有している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シフトレジスタ回
路及びその駆動制御方法に関し、特に、液晶表示装置又
は画像読取装置の駆動回路に適用して良好なシフトレジ
スタ回路及びその駆動制御方法並びに表示駆動装置、読
取駆動装置に関する。

【０００２】

【従来の技術】近年、コンピュータや携帯電話、携帯情
報端末等の情報機器や、デジタルビデオカメラやデジタ
ルスチルカメラ、スキャナ等の画像処理関連機器の普及
が著しい。このような機器においては、表示手段として
液晶表示装置（Liquid CrystalDisplay；ＬＣＤ）が、
また、画像読取手段又は撮像手段としてフォトセンサア
レイを備えた画像読取装置が多用されるようになってい
る。

【０００３】例えば、アクティブマトリクス液晶表示装
置においては、薄膜トランジスタ等の画素トランジスタ
を備えた表示画素（液晶画素）がマトリクス状に配列さ
れ、各表示画素を行方向に接続する走査ラインと列方向
に接続するデータラインとを備えた表示パネルに対し
て、走査ドライバにより各走査ラインを順次選択状態と
し、データドライバにより各データラインに所定の信号
電圧を印加して、選択状態にある表示画素に対して画像
情報に応じた信号電圧を書き込むことにより、各表示画
素における液晶の配向状態を制御して所望の画像情報を
所定のコントラストで表示するように構成されている。
ここで、走査ドライバには、各走査ラインを選択状態に
するための走査信号を順次出力する構成としてシフトレ
ジスタ回路が設けられている。

【０００４】また、フォトセンサ（読取画素）をマトリ
クス状に配列して構成されたフォトセンサアレイを備え
た画像読取装置においても、フォトセンサのリセット動
作や画像読取動作の際に、各行のフォトセンサを順次選
択状態にするための走査ドライバが備えられており、上
記液晶表示装置の走査ドライバと同様に、シフトレジス
タ回路が設けられている。

【０００５】このようなシフトレジスタ回路は、概略的
には、図２４に示すように、複数個（複数段）のフリッ
プフロップ回路・・・ＲＰ_ｋ−１、ＲＰ_ｋ、Ｒ
Ｐ_ｋ＋１、ＲＰ_ｋ＋２・・・が、直列に配置され、相互
の出力端子ＯＵＴと入力端子ＩＮが順次接続された構成
を有し、図２５に示すように、クロック信号ＣＫＰの印
加タイミングに同期して、入力端子ＩＮから取り込まれ
た信号が各フリップフロップ回路・・・ＲＰ_ｋ−１、Ｒ
Ｐ_ｋ、ＲＰ_ｋ＋１、ＲＰ_ｋ＋２・・・を介して、順次、
転送（シフト）されるとともに、各フリップフロップ回
路・・・ＲＰ_ｋ−１、ＲＰ_ｋ、ＲＰ_ｋ＋１、ＲＰ_ｋ＋２
・・・から出力される出力信号・・・ＯＵＴ_{ｋ− １}、Ｏ
ＵＴ_ｋ、ＯＵＴ_ｋ＋１、ＯＵＴ_ｋ＋２・・・に基づく走
査信号が上記液晶表示装置や画像読取装置の走査ライン
に順次印加される。これにより、各走査ラインに接続さ
れた表示画素やフォトセンサが行毎に選択状態となる線
順次選択動作が行われる。

【０００６】

【発明が解決しようとする課題】しかしながら、上述し
たような従来のシフトレジスタ回路にあっては、次に示
すような問題を有していた。 （１）すなわち、シフトレジスタ回路を含む走査ドライ
バは、近年の表示画像や読取画像の高精細化や微細化加
工技術の進展、搭載機器の小型軽量化、あるいは、表示
パネルやフォトセンサアレイと同一の基板上への形成に
よるモジュール化等に伴って、大幅な微細化が可能であ
り、かつ、ＯＮ−ＯＦＦ動作特性に優れた電界効果トラ
ンジスタを用いた回路構成が適用されるようになってい
る。

【０００７】ところで、電界効果トランジスタにおいて
は、ゲート電極、ソース電極、ドレイン電極間の相対的
な電位の関係によって、ゲート電極に制御信号（ゲート
信号）を繰り返し印加することにより、しきい値特性が
変動することが実験的に知られている。

【０００８】具体的には、例えば、ｎチャネル型の電界
効果トランジスタにおいては、図２６に示すように、ド
レイン電圧Ｖｄに対するゲート電圧Ｖｇ（ゲート−ドレ
イン電圧Ｖgd）の関係を、ゲート電圧Ｖｇが相対的に小
さくなるように設定（条件Ｖｇ＜Ｖｄ）して、ゲート電
極に制御信号を継続的に印加した場合、ドレイン電流Ｉ
ｄの変化を示すＶｇ−Ｉｄ特性曲線ＳＰ_１が、初期の特
性曲線ＳＰ_０に比較して、ゲート電圧Ｖｇの負方向（図
面左方向）に変化する現象が観測される。このようなＶ
ｇ−Ｉｄ特性曲線の変化が生じると、薄膜トランジスタ
のゲート電極に印加されるゲート電圧Ｖｇを０Ｖに設定
した場合であっても、ドレイン電流Ｉｄ _０が流下する現
象が生じる。

【０００９】また、ゲート−ドレイン電圧Ｖgdの関係
を、ゲート電圧Ｖｇが相対的に大きくなるように設定
（条件Ｖｇ＞Ｖｄ）して、ゲート電極に継続的に印加し
た場合、Ｖｇ−Ｉｄ特性曲線ＳＰ_２が、初期の特性曲線
ＳＰ_０に比較して、ゲート電圧Ｖｇの正方向（図面右方
向）に変化する現象が観測される。このようなＶｇ−Ｉ
ｄ特性曲線の変化が生じると、高いゲート電圧Ｖｇ_１を
印加した場合であっても、所望のドレイン電流Ｉｄ_１が
流下せず、電流量が低くなる（ドレイン電流Ｉｄ_２）現
象が生じる。

【００１０】すなわち、このような現象は、換言すれ
ば、電界効果トランジスタのゲート電極に印加される信
号レベルの時間積分値（又は、積算電圧）の正負極性の
偏りに起因して、電界効果トランジスタのしきい値特性
が変動することを意味している。そのため、このような
電界効果トランジスタを用いてシフトレジスタ回路を構
成した場合、出力信号（ドレイン電流Ｉｄ）の信号レベ
ルが経時的に変化して、電界効果トランジスタの良好な
スイッチング動作が行われなくなるため、シフトレジス
タ回路の誤動作や動作特性の劣化を生じるおそれがある
という問題を有していた。

【００１１】（２）また、画像読取装置においては、フ
ォトセンサアレイを構成するフォトセンサとして電界効
果トランジスタ（薄膜トランジスタ）構造を有するもの
があり、このようなフォトセンサ（すなわち、電界効果
トランジスタのゲート電極に相当）に対して、リセット
パルスや読み出しパルスを順次印加（走査）することに
より２次元画像を読み取る駆動制御が行われている。

【００１２】ここで、フォトセンサに印加される各パル
スは、特定の行のフォトセンサのみを選択してリセット
動作や読み出し動作等を行うものであるため、例えば、
図２７に示すように、各パルスφＧ１、φＧ２、φＧ
３、φＧ４・・・の電圧波形は、ゲート電極に対して極
めて短い期間Ｔｇだけ比較的高い信号レベルＶgh（例え
ば、＋１５Ｖ）が印加され、他の期間は比較的低い信号
レベルＶgl（例えば、−１５Ｖ）が印加される。フォト
センサ（電界効果トランジスタ）に対して、このような
大きな電位差（信号振幅；概ね２５〜３０Ｖ程度）を有
するパルスを印加することにより、ＯＮ−ＯＦＦ動作が
瞬時に行われてデジタル的な駆動が可能となる。

【００１３】そのため、図２７に示すように、所定の動
作期間（走査期間）に着目した場合、フォトセンサに印
加される各パルスφＧ１、φＧ２、φＧ３、φＧ４・・
・の電圧波形は、０Ｖ（ＧＮＤレベル）に対して対称で
はなく、その時間積分値（積算電圧）の平均値Ｖｐは、
負電圧側に大きく偏っていた。このような時間積分値の
平均値Ｖｐの極性の偏りは、図２６に示した場合と同様
に、電界効果トランジスタのしきい値特性の変動を生じ
ることになるため、画像読取装置の誤動作や読取感度特
性の劣化等を生じるおそれがあるという問題を有してい
た。なお、画像読取装置及びフォトセンサの具体的な構
成については、後述する。

【００１４】そこで、本発明は、上記問題点に鑑み、電
界効果トランジスタを用いて構成されるシフトレジスタ
回路や画像読取装置において、ゲート電極に印加される
信号レベルの時間積分値の極性の偏りに起因するトラン
ジスタ特性の変動を抑制して、誤動作や動作特性の改善
を図ることができるシフトレジスタ回路及びその駆動制
御方法並びに表示駆動装置、読取駆動装置を提供するこ
とを目的とする。

【００１５】

【課題を解決するための手段】請求項１記載の発明は、
直列に接続された複数の信号保持手段を備えたシフトレ
ジスタ回路において、前記シフトレジスタ回路は、前記
複数の信号保持手段を介して、初段の前記信号保持手段
に入力された入力信号を、順次、次段以降の前記信号保
持手段にシフトしつつ、前記信号保持手段の各々から第
１の出力信号を順次出力する第１の信号出力動作と、所
定の出力制御信号を入力することにより、前記複数の信
号保持手段の各々から、前記第１の信号出力動作によっ
て出力された前記第１の出力信号の信号レベルの時間積
分値の極性の偏りを調整する所定の信号レべル及び信号
幅を有する第２の出力信号を同時に出力する第２の信号
出力動作と、を選択的に実行することを特徴としてい
る。

【００１６】すなわち、第１の信号出力動作において
は、各段の信号保持手段から所定の信号レベルを有する
第１の出力信号（シフト信号）が順次出力されて、通常
のシフト動作が実現される。一方、第２の信号出力動作
においては、出力制御信号の入力をトリガーとして、各
段の信号保持手段から所定の信号波形（信号レべル及び
信号幅）を有する第２の出力信号（調整信号）が同時に
出力されて、第１の信号出力動作における第１の出力信
号の時間積分値の極性の偏りを調整する積算電圧調整動
作が実行される。

【００１７】このような第１及び第２の信号出力動作を
選択的に繰り返し実行することにより、シフト動作（第
１の信号出力動作）において、各段の信号保持手段を構
成する電界効果トランジスタのゲート電極に、正負極性
の偏ったゲート信号（第１の出力信号）が印加されるこ
とに起因して、電界効果トランジスタのしきい値特性の
変動が生じた場合であっても、積算電圧調整動作（第２
の信号出力動作）において、所定の信号波形を有する調
整信号（第２の出力信号）が、各段の信号保持手段の電
界効果トランジスタのゲート電極に同時に印加されるの
で、シフト動作における上記ゲート信号の信号レベルの
時間積分値（積算電圧）の正又は負極性への偏りを相殺
又は調整することができ、上記電界効果トランジスタの
しきい値特性の変動に起因するシフトレジスタ回路の誤
動作や動作特性の劣化を抑制して、信頼性の高いシフト
レジスタ回路を提供することができる。

【００１８】また、このような構成を有するシフトレジ
スタ回路を、電界効果トランジスタ構造を有するフォト
センサを画像読取手段に用いた画像読取装置の読取駆動
装置に適用した場合、上記第１及び第２の信号出力動作
を選択的に繰り返し実行することにより、画像読取動作
（第１の信号出力動作）において、各フォトセンサを走
査する際に、各フォトセンサに正負極性の偏った走査信
号（第１の出力信号）が印加されることに起因して、フ
ォトセンサの素子特性の変動が生じた場合であっても、
積算電圧調整動作（第２の信号出力動作）において、所
定の信号波形を有する調整信号（第２の出力信号）が、
各フォトセンサに同時に印加されるので、画像読取動作
における上記走査信号の信号レベルの時間積分値（積算
電圧）の正又は負極性への偏りを相殺又は調整すること
ができ、上記フォトセンサの素子特性の変動に起因する
画像読取装置の誤動作や読取感度の劣化を抑制して、信
頼性の高い画像読取装置を提供することができる。

【００１９】また、上記シフトレジスタ回路において、
複数の信号保持手段の各々は、第１の信号タイミングで
前記入力信号を取り込み、該入力信号に基づく信号レベ
ルを保持する入力制御部と、前記保持された信号レベル
に基づいて、所定の信号レベルを有する前記第１又は第
２の出力信号を出力する出力制御部と、第２の信号タイ
ミングで前記保持された信号レベルを放電する放電制御
部と、を備えた構成を適用することができる。

【００２０】このような構成によれば、入力制御部及び
出力制御部により、所定のタイミングで入力信号の取り
込み、出力が行われて、第１の出力信号を順次次段の信
号保持手段にシフトさせることができるとともに、放電
制御部により、上記第１又は第２の出力信号の出力後に
保持されている入力信号の信号レベルを良好に放電し
て、各段の信号保持手段を初期化（リセット）すること
ができる。

【００２１】また、上記シフトレジスタ回路において、
信号保持手段は、第１の信号出力動作の際、入力制御部
に印加される入力制御信号の印加タイミング、又は、入
力信号の入力タイミングに基づいて、入力信号を取り込
むように構成することができる。

【００２２】このような構成によれば、前者において
は、第１又は第２の信号出力動作に応じて、入力信号の
取り込みを制御することができ、第２の信号出力動作に
おいて、入力信号の信号レベルに影響されることがない
ので、各段の信号保持手段の設計自由度を向上させるこ
とができる。また、後者においては、入力信号の入力タ
イミングのみに依存して入力信号が取り込まれるので、
入力信号の入力制御が簡素化されるとともに、入力制御
部を構成する電界効果トランジスタへのゲート信号の印
加を極力少なくして、電界効果トランジスタのしきい値
特性の変動を抑制することができる。

【００２３】また、上記シフトレジスタ回路において、
前記信号保持手段は、周期的に所定の高い信号レベルを
有する第１の電圧信号と、少なくとも信号レベルの変更
が可能な第２の電圧信号が、前記出力制御部に供給さ
れ、前記第１の信号出力動作の際、前記第１の電圧信号
に基づく信号レベルを有する前記第１の出力信号を出力
し、前記第２の信号出力動作の際、前記第２の電圧信号
を前記出力制御信号として入力することにより、前記第
２の電圧信号に基づく任意の信号レベルを有する前記第
２の出力信号を出力するように構成することができる。
ここで、前記第１の信号出力動作の際に、前記出力制御
部に供給される前記第２の電圧信号は、所定の低い信号
レベルを有するように設定される。

【００２４】このような構成によれば、第１の信号出力
動作（シフト動作）においては、予め設定された高い信
号レベルを有する第１の電圧信号と所定の低い信号レベ
ルに設定された第２の電圧信号に基づいて、所定の信号
レベルを有する第１の出力信号（シフト信号）が順次出
力され、第２の信号出力動作（積算電圧調整動作）にお
いては、任意に設定された信号レベル及び信号幅を有す
る第２の電圧信号に基づいて、任意の信号波形を有する
第２の出力信号（調整信号）が同時に出力されるので、
第１の出力信号の時間積分値に応じた信号レベル及び信
号幅を有する調整信号を適宜生成、出力して、上記時間
積分値の極性の偏りを相殺又は調整することができ、電
界効果トランジスタのしきい値特性の変動を良好に抑制
することができる。

【００２５】また、上記シフトレジスタ回路において、
前記信号保持手段は、少なくとも信号幅の変更が可能な
第３の電圧信号と、少なくとも信号レベルの変更が可能
な第２の電圧信号が、前記出力制御部に供給され、前記
第２の信号出力動作の際、前記第２の電圧信号を前記出
力制御信号として入力することにより、前記第２の電圧
信号に基づいて前記第２の出力信号を出力する第１の出
力状態と、前記第３の電圧信号に基づいて前記第２の出
力信号を出力する第２の出力状態と、を切り換えて、任
意の信号レベル及び信号幅を有する前記第２の出力信号
を出力するように構成することができる。ここで、前記
第１の信号出力動作の際に、前記出力制御部に供給され
る前記第２の電圧信号は、所定の低い信号レベルを有す
るように設定される。

【００２６】このような構成によれば、第１の信号出力
動作（シフト動作）においては、所定の高い信号レベル
に設定された第３の電圧信号と所定の低い信号レベルに
設定された第２の電圧信号に基づいて、所定の信号レベ
ルを有する第１の出力信号（シフト信号）が順次出力さ
れ、第２の信号出力動作（積算電圧調整動作）において
は、所定の高い信号レベルに設定された第２の電圧信号
をトリガーとして、実質的に任意に設定された信号レベ
ル及び信号幅を有する第３の電圧信号に基づいて、任意
の信号波形を有する第２の出力信号（調整信号）が同時
に出力されるので、第１の出力信号の時間積分値の極性
の偏りを相殺又は調整することができ、電界効果トラン
ジスタのしきい値特性の変動を良好に抑制することがで
きる。

【００２７】また、上記シフトレジスタ回路において、
前記信号保持手段は、少なくとも信号幅の変更が可能な
第３の電圧信号と、所定の低い信号レベルを有する第４
の電圧信号が、前記出力制御部に供給され、前記第１の
信号出力動作の際、前記第３の電圧信号に基づく第１の
信号幅を有する前記第１の出力信号を出力し、前記第２
の信号出力動作の際、前記第３の電圧信号に基づく第２
の信号幅を有する前記第２の出力信号を出力するように
構成することができる。

【００２８】このような構成によれば、第１の信号出力
動作（シフト動作）においては、所定の信号幅に設定さ
れた第３の電圧信号に基づいて、第１の信号幅を有する
第１の出力信号（シフト信号）が順次出力され、第２の
信号出力動作（積算電圧調整動作）においては、任意に
変更設定された信号幅を有する第３の電圧信号に基づい
て、任意の信号波形を有する第２の出力信号（調整信
号）が同時に出力されるので、第３の電圧信号の信号幅
を調整する簡易な制御方法により、第１の出力信号の時
間積分値の極性の偏りを相殺又は調整することができ、
電界効果トランジスタのしきい値特性の変動を良好に抑
制することができる。

【００２９】また、上記シフトレジスタ回路において、
前記第１の信号出力動作の際、前記第１の電圧信号又は
前記第３の電圧信号は、前記信号保持手段のうち、奇数
段目の信号保持手段に対しては、第１の周期で供給さ
れ、偶数段目の信号保持手段に対しては、前記第１の周
期とは反転関係を有する第２の周期で供給されるように
設定される。これにより、直列に接続された複数の信号
保持手段において、奇数段及び偶数段毎に、入力信号の
取り込み、保持動作、出力信号（第１の出力信号）の出
力動作が交互に行われるので、入力信号の次段以降の信
号保持手段へのシフト動作が良好に実行される。

【００３０】そして、本発明に係るシフトレジスタ回路
は、複数の信号保持手段の各々において、前記入力制御
部が、前記入力制御信号が印加される前記第１の信号タ
イミングでオン動作し、前記入力信号を電圧保持接点側
に取り込む第１のトランジスタを備え、前記出力制御部
が、前記電圧保持接点側に取り込まれた前記入力信号の
信号レベルに基づいてオン動作し、所定の負荷を介し
て、所定の高い信号レベルを有する第５の電圧信号から
供給される信号レベルを放電する第２のトランジスタ
と、前記電圧保持接点側に取り込まれた前記入力信号の
信号レベルに基づいてオン動作し、前記第１の電圧信号
に基づいて前記第１の出力信号を出力する第３のトラン
ジスタと、前記第２のトランジスタのオフ動作時に、前
記負荷を介して、前記第５の電圧信号から供給される高
い信号レベルに基づいてオン動作し、前記第２の電圧信
号に基づいて第１又は第２の出力信号を出力する第４の
トランジスタと、を備え、前記放電制御部が、次段の前
記信号保持手段から出力される前記第１又は第２の出力
信号の信号レベルに基づいてオン動作し、前記電圧保持
接点側の信号レベルを放電する第５のトランジスタを備
えた構成を適用することができる。

【００３１】また、本発明に係るシフトレジスタ回路
は、複数の信号保持手段の各々において、前記入力制御
部が、前記入力信号が印加される前記第１の信号タイミ
ングでオン動作し、前記入力信号を電圧保持接点側に取
り込む第１のトランジスタを備え、前記出力制御部が、
前記電圧保持接点側に取り込まれた前記入力信号の信号
レベルに基づいてオン動作し、所定の負荷を介して、所
定の高い信号レベルを有する第５の電圧信号から供給さ
れる信号レベルを放電する第２のトランジスタと、前記
電圧保持接点側に取り込まれた前記入力信号の信号レベ
ルに基づいてオン動作し、前記第３の電圧信号に基づい
て前記第１又は第２の出力信号を出力する第３のトラン
ジスタと、前記第２のトランジスタのオフ動作時に、前
記負荷を介して、前記第５の電圧信号から供給される高
い信号レベルに基づいてオン動作し、前記第２の電圧信
号に基づいて第１又は第２の出力信号を出力する第４の
トランジスタと、を備え、前記放電制御部が、次段の前
記信号保持手段から出力される前記第１又は第２の出力
信号の信号レベルに基づいてオン動作し、前記電圧保持
接点側の信号レベルを放電可能とする第５のトランジス
タと、前記第５のトランジスタに直列に接続され、少な
くとも信号レベルの変更が可能な第６の電圧信号に基づ
いてオン動作し、前記電圧保持接点側の信号レベルを放
電する第６のトランジスタと、を備えた構成を適用する
ことができる。

【００３２】また、本発明に係るシフトレジスタ回路
は、複数の信号保持手段の各々において、前記入力制御
部が、前記入力信号が印加される前記第１の信号タイミ
ングでオン動作し、前記入力信号を電圧保持接点側に取
り込む第１のトランジスタを備え、前記出力制御部が、
前記電圧保持接点側の信号レベルに基づいてオン動作
し、所定の負荷を介して、所定の高い信号レベルを有す
る第５の電圧信号から供給される信号レベルを放電する
第２のトランジスタと、前記電圧保持接点側の信号レベ
ルに基づいてオン動作し、前記第３の電圧信号に基づい
て前記第１又は第２の出力信号を出力する第３のトラン
ジスタと、前記第２のトランジスタのオフ動作時に、前
記負荷を介して、前記第５の電圧信号から供給される高
い信号レベルに基づいてオン動作し、前記第４の電圧信
号に基づいて第１の出力信号を出力する第４のトランジ
スタと、前記第２の電圧信号の信号レベルに基づいてオ
ン動作し、前記第５の電圧信号に基づく高い信号レベル
を前記電圧保持接点側に供給する第７のトランジスタ
と、を備え、前記放電制御部が、次段の前記信号保持手
段から出力される前記第１又は第２の出力信号の信号レ
ベルに基づいてオン動作し、前記電圧保持接点側の信号
レベルを放電可能とする第５のトランジスタと、前記第
５のトランジスタに直列に接続され、少なくとも信号レ
ベルの変更が可能な第６の電圧信号に基づいてオン動作
し、前記電圧保持接点側の信号レベルを放電する第６の
トランジスタと、を備えた構成を適用することができ
る。

【００３３】また、本発明に係るシフトレジスタ回路
は、複数の信号保持手段の各々において、前記入力制御
部が、前記入力信号が印加される前記第１の信号タイミ
ングでオン動作し、前記入力信号を電圧保持接点側に取
り込む第１のトランジスタを備え、前記出力制御部が、
前記電圧保持接点側の信号レベルに基づいてオン動作
し、所定の負荷を介して、所定の高い信号レベルを有す
る第５の電圧信号から供給される信号レベルを放電する
第２のトランジスタと、前記電圧保持接点側の信号レベ
ルに基づいてオン動作し、前記第３の電圧信号に基づい
て前記第１又は第２の出力信号を出力する第３のトラン
ジスタと、前記第２のトランジスタのオフ動作時に、前
記負荷を介して、前記第５の電圧信号から供給される高
い信号レベルに基づいてオン動作し、前記第４の電圧信
号に基づいて第１の出力信号を出力する第４のトランジ
スタと、前記第２の電圧信号の信号レベルに基づいてオ
ン動作し、前記第２の電圧信号に基づく信号レベルを前
記電圧保持接点側に供給する第８のトランジスタと、を
備え、前記放電制御部が、次段の前記信号保持手段から
出力される前記第１又は第２の出力信号の信号レベルに
基づいてオン動作し、前記電圧保持接点側の信号レベル
を放電可能とする第５のトランジスタと、前記第５のト
ランジスタに直列に接続され、少なくとも信号レベルの
変更が可能な第６の電圧信号に基づいてオン動作し、前
記電圧保持接点側の信号レベルを放電する第６のトラン
ジスタと、を備えた構成を適用することができる。

【００３４】また、上記シフトレジスタ回路において、
前記第６の電圧信号は、前記第２の電圧信号と反転関係
を有するように設定することができる。これにより、第
２の信号出力動作のトリガーとなる第２の電圧信号を出
力制御部に印加するタイミングに同期して、電圧保持接
点の信号レベルの放電状態を制御することができるの
で、第２の信号出力動作における第２の出力信号を所定
の信号レベルに保持することができる。

【００３５】また、上記シフトレジスタ回路において、
前記信号保持手段を構成する前記各トランジスタは、同
一のチャネル型の電界効果トランジスタを適用すること
ができる。このような構成によれば、ｐチャネル型及び
ｎチャネル型の両方の電界効果トランジスタを混在させ
た回路構成に比較して、回路設計上の効率化、製造プロ
セスの簡略化及び効率化を図ることができるので、製品
コストを低減することができる。

【００３６】なお、上述したシフトレジスタ回路の構成
及び駆動制御方法は、液晶表示装置や画像読取装置のド
ライバ（表示駆動装置、読取駆動装置）に良好に適用す
ることができる。このような構成によれば、シフトレジ
スタ回路の誤動作や、各信号保持手段から出力されるシ
フト信号（第１の出力信号）の信号レベルが変動するこ
とがなくなるので、ドライバから表示手段や読取手段に
出力される駆動信号の異常等に伴う誤動作や表示画質、
読取感度の劣化を抑制して、信頼性の高い液晶表示装置
や画像読取装置を提供することができる。

【００３７】また、特に、電界効果トランジスタ構造を
有するフォトセンサ（読取画素）を用いた読取手段を備
えた画像読取装置においては、画像読取動作（第１の信
号出力動作）の際にフォトセンサに印加される走査信号
の時間積分値の極性の偏りに起因してフォトセンサの動
作特性の劣化が生じるが、積算電圧調整動作（第２の信
号出力動作）により、所定の信号レベル及び信号幅を有
する調整信号を印加することにより、上記時間積分値の
極性の偏りを相殺又は調整することができるので、画像
読取装置の誤動作や感度特性の劣化を防止することがで
きる。

【００３８】

【発明の実施の形態】以下、本発明に係るシフトレジス
タ回路及びその駆動制御方法の実施の形態について、図
面を参照しながら説明する。 ＜第１の実施形態＞図１は、本発明に係るシフトレジス
タ回路の第１の実施形態を示す概略構成図である。

【００３９】まず、シフトレジスタの全体構成につい
て、図１を参照して説明する。ここでは、説明の都合
上、シフトレジスタ回路を構成するｎ段（ｎは２以上の
整数）の信号保持ブロック（信号保持手段）のうち、便
宜的に＜ｋ−１＞段目〜＜ｋ＋２＞段目（１≦ｋ−１〜
ｋ＋２≦ｎ）の４段のみを示して説明する。

【００４０】図１に示すように、本実施形態に係るシフ
トレジスタ回路は、フリップフロップ回路と同等の信号
保持機能を有する各信号保持ブロックＲＳＡ_ｋ−１〜Ｒ
ＳＡ _ｋ＋２が直列に配置され、各信号保持ブロックＲＳ
Ａ_ｋ−１〜ＲＳＡ_ｋ＋２の入力端子ＩＮと出力端子ＯＵ
Ｔが順次接続された構成を有し、各出力信号ＯＴ_{ｋ− １}
〜ＯＴ_ｋ＋２が、各々の次段の信号保持ブロックＲＳＡ
_ｋ〜ＲＳＡ_ｋ＋３の入力信号として供給される。

【００４１】各信号保持ブロックＲＳＡ_ｋ−１〜ＲＳＡ
_ｋ＋２の出力端子ＯＵＴは、各々の前段の信号保持ブロ
ックＲＳＡ_ｋ−２〜ＲＳＡ_ｋ＋１のリセット端子ＲＳＴ
に接続され、各出力信号ＯＴ_ｋ−１〜ＯＴ_ｋ＋２が、各
々の前段の信号保持ブロックＲＳＡ_ｋ−２〜ＲＳＡ
_ｋ＋１のリセット信号として供給される。また、各信号
保持ブロックＲＳＡ_ｋ−１〜ＲＳＡ_ｋ＋２には、高電位
側の動作電圧として高電位電源Ｖdd、及び、低電位側の
動作電圧として低電位電源Ｖssが共通に供給されてい
る。

【００４２】また、複数の信号保持ブロックＲＳＡ
_ｋ−１〜ＲＳＡ_ｋ＋２のうち、奇数段目の信号保持ブロ
ック（例えば、ＲＳＡ_ｋ、ＲＳＡ_ｋ＋２）には、所定の
周期を有するパルス信号ＣＫ１が、また、偶数段目の信
号保持ブロック（例えば、ＲＳＡ _ｋ−１、ＲＳ
Ａ_ｋ＋１）には、パルス信号ＣＫ１の反転波形を有する
パルス信号ＣＫ２が、各々出力信号を出力する際の周期
を規定する信号として供給される。

【００４３】また、奇数段目の信号保持ブロック（例え
ば、ＲＳＡ_ｋ、ＲＳＡ_ｋ＋２）には、パルス信号ＣＫ２
の印加タイミングに対応する所定の周期を有するパルス
信号φ１（入力制御信号）が、また、偶数段目の信号保
持ブロック（例えば、ＲＳＡ _ｋ−１、ＲＳＡ_ｋ＋１）に
は、パルス信号ＣＫ１の印加タイミングに対応する所定
の周期を有するパルス信号φ２（入力制御信号）が、各
々入力信号を取り込む際の周期を規定する信号として供
給される。

【００４４】さらに、各信号保持ブロックＲＳＡ_ｋ−１
〜ＲＳＡ_ｋ＋２の制御端子ＣＴＬには、各信号保持ブロ
ックＲＳＡ_ｋ−１〜ＲＳＡ_ｋ＋２から出力信号ＯＴ
_ｋ−１〜ＯＴ_ｋ＋２（第１の出力信号）を順次出力する
シフト動作（第１の信号出力動作；詳しくは、後述す
る）と、各信号保持ブロックＲＳＡ_ｋ−１〜ＲＳＡ
_ｋ＋２から、任意の信号レベル及び信号幅を有する出力
信号ＯＴ_ｋ−１〜ＯＴ_ｋ＋２（第２の出力信号）を同時
に出力する積算電圧調整動作（第２の信号出力動作；詳
しくは、後述する）と、を切り換え制御する出力制御信
号ＳＥＴが共通に供給される。

【００４５】なお、図示を省略したが、本実施形態に係
るシフトレジスタ回路を構成する信号保持ブロックのう
ち、シフトレジスタとしての出力信号を出力する最終段
の信号保持ブロックＲＳＡ_ｎの次段には、例えば、各信
号保持ブロックＲＳＡ_ｋ−１〜ＲＳＡ_ｋ＋２の少なくと
も１つと同等の回路構成を有するダミーの信号保持ブロ
ックが設けられ、このダミーの信号保持ブロックからの
出力信号が、最終段の信号保持ブロックＲＳＡ_ｎのリセ
ット端子ＲＳＴにリセット信号として供給される。ここ
で、最終段の信号保持ブロックＲＳＡ_ｎのリセット端子
ＲＳＴにリセット信号を供給する方法は、上記ダミーの
信号保持ブロックによる構成に限定されるものではな
く、後述するシフト動作及び積算電圧調整動作におい
て、所定のタイミングで各信号保持ブロックＲＳＡ
_ｋ−１〜ＲＳＡ_ｋ＋２をリセットするものであれば、他
の構成を有するものであってもよい。

【００４６】次いで、本実施形態に係るシフトレジスタ
に適用される各信号保持ブロックの具体的な回路構成に
ついて、図面を参照して説明する。図２は、本実施形態
に係るシフトレジスタ回路に適用される信号保持ブロッ
クの具体的な構成を示す回路構成図である。なお、ここ
では、図１に示したシフトレジスタ回路の構成と対応さ
せるため、＜ｋ＞段目（１≦ｋ≦ｎ）の信号保持ブロッ
クの回路構成を示して説明する。

【００４７】図２に示すように、信号保持ブロックＲＳ
Ａ_ｋは、基本構成として、６個の電界効果トランジスタ
（以下、「ＭＯＳトランジスタ」と記す）Ｔ１１〜Ｔ１
６を有して構成されている。具体的には、前段の出力信
号保持ブロックＲＳＡ_ｋ−１からの出力信号ＯＴ_{ｋ −１}
（初段の信号保持ブロックの場合は、スタート信号；以
下、「入力信号」と総称する）が供給される入力端子Ｉ
Ｎと接点ＮＡ（電圧保持接点）との間にソース、ドレイ
ン端子が接続され、ゲート端子に所定のパルス信号φ１
（又はφ２；入力制御信号）が印加されるＭＯＳトラン
ジスタＴ１１（第１のトランジスタ）と、接点ＮＡと一
定の低電位電源Ｖss（第４の電圧信号）との間にソー
ス、ドレイン端子が接続され、ゲート端子に次段の出力
信号保持ブロックＲＳＡ_ｋ＋１からの出力信号ＯＴ
_ｋ＋１が印加されるＭＯＳトランジスタＴ１５（第５の
トランジスタ）と、一定の高電位電源Ｖdd（第５の電圧
信号）と低電位電源Ｖss（第４の電圧信号）との間に直
列に接続され、ダイオード接続され、負荷として機能す
るＭＯＳトランジスタＴ１６（負荷）、及び、接点ＮＡ
にゲート端子が接続されたＭＯＳトランジスタＴ１２
（第２のトランジスタ）と、所定のパルス信号ＣＫ１
（又はＣＫ２；第１の電圧信号）が印加される入力端子
ＣＬＫと出力制御信号ＳＥＴ（第２の電圧信号）が印加
される制御端子ＣＴＬとの間に直列に接続され、接点Ｎ
Ａにゲート端子が接続されたＭＯＳトランジスタＴ１３
（第３のトランジスタ）、及び、ＭＯＳトランジスタＴ
１２とＴ１６の接続接点ＮＢにゲート端子が接続された
ＭＯＳトランジスタＴ１４（第４のトランジスタ）と、
ＭＯＳトランジスタＴ１３とＴ１４の接続接点に設けら
れた出力接点Ｎout（出力端子ＯＵＴ）と、を有して構
成されている。

【００４８】すなわち、本発明に係る入力制御部は、Ｍ
ＯＳトランジスタＴ１１により構成され、本発明に係る
出力制御部は、ＭＯＳトランジスタＴ１２、Ｔ１３、Ｔ
１４、Ｔ１６により構成され、本発明に係る放電制御部
は、ＭＯＳトランジスタＴ１５により構成されている。
ここで、上述した信号保持ブロックの回路を構成するＭ
ＯＳトランジスタＴ１１〜Ｔ１６は、全てｎチャネル型
の薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）
により構成されており、そのゲート電圧−ドレイン電流
特性は、初期状態において、図２６に示した特性曲線Ｓ
Ｐ_０（実線）と同等であるものとする。

【００４９】次いで、上述したような信号保持ブロック
を構成する各ＭＯＳトランジスタ（Ｔ１１〜Ｔ１６）の
動作と、各端子及び接点（ＩＮ、φ、ＣＬＫ、ＮＡ、Ｎ
Ｂ、ＣＬＴ、ＯＵＴ、ＲＳＴ）の電位の関係について、
図面を参照して説明する。図３は、本実施形態に適用さ
れる信号保持ブロックの各端子及び接点の電位の変化を
示すタイミングチャートである。ここでは、上述した信
号保持ブロックの構成（図２）を適宜参照しながら説明
する。

【００５０】上述したような構成を有する信号保持ブロ
ックＲＳＡ_ｋにおいて、ＭＯＳトランジスタＴ１１は、
ハイレベルＶ_Ｈ（≒Ｖdd）のパルス信号φ１（又はφ
２）が供給されたときにオン動作するので、図３に示す
ように、このパルス信号φ１の印加タイミングに基づい
て、入力端子ＩＮに供給されるハイレベルＶ_Ｈの入力信
号（前段の信号保持ブロックＲＳＡ_ｋ−１の出力信号Ｏ
Ｔ_ｋ−１）が取り込まれ、接点ＮＡの電位が該入力信号
の信号レベルに応じて上昇する。

【００５１】一方、ＭＯＳトランジスタＴ１２は、ＭＯ
ＳトランジスタＴ１１を介してハイレベルＶ_Ｈの入力信
号が取り込まれ、接点ＮＡの電位が高い状態になるとオ
ン動作するので、ＭＯＳトランジスタＴ１２に接続され
た低電位電源Ｖssにより、接続接点ＮＢの電位は低い状
態となる。なお、接点ＮＡの電位が低い状態Ｖ_Ｌ（≒Ｖ
ss）では、ＭＯＳトランジスタＴ１２はオフ状態とな
り、ＭＯＳトランジスタＴ１６を介して供給される高電
位電源Ｖddにより、接続接点ＮＢの電位は高い状態とな
る。

【００５２】また、ＭＯＳトランジスタＴ１３は、ＭＯ
ＳトランジスタＴ１１を介してハイレベルＶ_Ｈの入力信
号が取り込まれ、接点ＮＡの電位が高い状態になるとオ
ン動作する。このとき、上記ＭＯＳトランジスタＴ１２
はオン状態にあって、接続接点ＮＢの電位が低い状態に
あり、ＭＯＳトランジスタＴ１４がオフ状態となるの
で、ＭＯＳトランジスタＴ１３に接続された入力端子Ｃ
ＬＫを介して供給されるパルス信号ＣＫ１の信号レベル
（Ｖ_Ｌ→Ｖ_Ｈ）に応じて、出力接点Ｎout（出力端子Ｏ
ＵＴ）の電位が上昇する。なお、接点ＮＡの電位が低い
状態では、ＭＯＳトランジスタＴ１３はオフ状態とな
り、出力接点Ｎoutへのパルス信号ＣＫ１の供給が遮断
される。

【００５３】ここで、ＭＯＳトランジスタＴ１３は、接
点ＮＡの電位が高い状態となってオン状態にあるとき、
ハイレベルＶ_Ｈのパルス信号ＣＫ１が供給されることに
より、ゲート電極とソース電極間の寄生容量への電荷の
蓄積（チャージアップ）が生じてゲート−ソース間電圧
が上昇し、ゲート電圧、すなわち、接点ＮＡの電位が相
対的にさらに上昇するブートストラップ現象が生じる。
これにより、ゲート電圧が飽和電圧にまで達すると、ソ
ース−ドレイン電流が飽和して、出力接点Ｎoutの電位
（出力信号ＯＴ_ｋの信号レベル）は、迅速且つ実質的に
パルス信号ＣＫ１（又はＣＫ２）の信号レベル（ハイレ
ベルＶ_Ｈ）と略同等となる。

【００５４】なお、パルス信号ＣＫ１に設定されるハイ
レベル側の信号レベルＶ_Ｈは、シフトレジスタ回路に接
続され、出力信号ＯＴ_ｋにより駆動される装置側の回路
設計に基づいて適宜設定することができる。具体的に
は、本実施形態に係るシフトレジスタ回路を、後述する
液晶表示装置や画像読取装置の走査ドライバに適用する
場合には、例えば、Ｖ_Ｈ＝＋１５Ｖ程度になるように設
定される。

【００５５】また、ＭＯＳトランジスタＴ１４は、接続
接点ＮＢの電位が高い状態ではオン状態となり、このと
き、接点ＮＡの電位が低い状態にあって、ＭＯＳトラン
ジスタＴ１３がオフ状態にあるので、制御端子ＣＴＬを
介して供給される出力制御信号ＳＥＴに応じた信号レベ
ルを有する出力信号ＯＴ_ｋが出力される。ここで、出力
制御信号ＳＥＴは、後述するシフト動作においては、低
電位電源Ｖssと同等のローレベルに設定され、積算電圧
調整動作においては、所定のハイレベルを有する信号波
形に設定される。詳しくは、後述する。

【００５６】なお、出力制御信号ＳＥＴに設定されるロ
ーレベル側の信号レベルＶ_Ｌについても、シフトレジス
タ回路に接続され、出力信号ＯＴ_ｋにより駆動される装
置側の回路設計に基づいて適宜設定することができ、具
体的には、本実施形態に係るシフトレジスタ回路を後述
する液晶表示装置や画像読取装置の走査ドライバに適用
する場合には、例えば、Ｖ_Ｌ＝−５Ｖ〜−１５Ｖ程度に
設定される。

【００５７】また、ＭＯＳトランジスタＴ１５は、次段
の信号保持ブロックＲＳＡ_ｋ＋１からハイレベルＶ_Ｈの
出力信号ＯＴ_ｋ＋１が出力されたときにオン動作し、接
点ＮＡの電位（蓄積された電荷）を低電位電源Ｖssに放
電する。これにより、上記ＭＯＳトランジスタＴ１２、
Ｔ１３がオフ動作するとともに、ＭＯＳトランジスタＴ
１４がオン動作して、出力制御信号ＳＥＴに設定された
信号レベルが出力信号ＯＴ_ｋとして出力される。したが
って、出力制御信号ＳＥＴがローレベルに設定されるシ
フト動作においては、ＭＯＳトランジスタＴ１５がオン
動作することにより、出力信号ＯＴ_ｋの信号レベルがハ
イレベルＶ_ＨからローレベルＶ_Ｌに切り替わる。なお、
積算電圧調整動作における出力信号ＯＴ_ｋの信号レベル
については、後述する。

【００５８】次に、上述した信号保持ブロックを適用し
たシフトレジスタ回路の駆動制御方法について、図面を
参照して説明する。図４は、本実施形態に係るシフトレ
ジスタ回路の動作を示すタイミングチャートである。こ
こでは、上述したシフトレジスタ回路（図１）及び信号
保持ブロックの構成、動作（図２、図３）を適宜参照し
ながら説明する。

【００５９】（シフト動作）まず、本実施形態に係るシ
フトレジスタ回路によるシフト動作について説明する。
まず、図４に示すように、シフト動作の開始に先立っ
て、制御端子ＣＴＬを介して供給される出力制御信号Ｓ
ＥＴをローレベルＶssに設定する。

【００６０】次いで、図示を省略した初段（１段目）又
は＜ｋ＞段目の信号保持ブロックＲＳＡ_ｋの入力端子Ｉ
Ｎに、スタート信号又は前段（＜ｋ−１＞段目）の信号
保持ブロックＲＳＡ_ｋ−１の出力信号ＯＴ_ｋ−１が供給
された状態で、所定のタイミングで入力制御信号φ１が
印加されると、図３に示した場合と同様に、入力信号の
信号レベルに応じて接点ＮＡの電位が上昇する。これに
より、ＭＯＳトランジスタＴ１２及びＴ１３がオン動作
し、ＭＯＳトランジスタＴ１４がオフ動作する。

【００６１】次いで、入力端子ＣＬＫに供給されるパル
ス信号ＣＫ１の信号レベルがローレベルＶ_Ｌからハイレ
ベルＶ_Ｈに切り替わると、ブートストラップ効果により
接点ＮＡの電位がさらに上昇するため、ＭＯＳトランジ
スタＴ１３を流下するドレイン−ソース電流が飽和し
て、入力端子ＣＬＫに供給されるパルス信号ＣＫ１と略
同等の信号レベル（ハイレベルＶ_Ｈ）を有する出力信号
ＯＴ_ｋが出力端子ＯＵＴを介して、次段の信号保持ブロ
ックＲＳＡ_ｋ＋１に出力される。

【００６２】次いで、次段の信号保持ブロックＲＳＡ
_ｋ＋１において、所定のタイミングで入力制御信号φ２
が入力されると、上記出力信号ＯＴ_ｋが入力信号として
取り込まれ、上記信号保持ブロックＲＳＡ_ｋにおける動
作と同様に、パルス信号ＣＫ２の信号レベルがローレベ
ルＶ_ＬからハイレベルＶ_Ｈに切り替わるタイミングで、
パルス信号ＣＫ２と略同等の信号レベル（ハイレベルＶ
_Ｈ）を有する出力信号ＯＴ_ｋ＋１が出力端子ＯＵＴを介
して、次段の信号保持ブロックＲＳＡ_ｋ＋２に出力され
る（信号シフト動作）。

【００６３】ここで、信号保持ブロックＲＳＡ_ｋ＋１か
ら出力される出力信号ＯＴ_ｋ＋１は、前段の信号保持ブ
ロックＲＳＡ_ｋにリセット信号として供給され、信号保
持ブロックＲＳＡ_ｋにおけるＭＯＳトランジスタＴ１５
をオン動作させて、接点ＮＡに蓄積された電荷を低電位
電源Ｖssに放出して接点ＮＡの電位をローレベルＶssに
する。これにより、ＭＯＳトランジスタＴ１２及びＴ１
３がオフ動作し、ＭＯＳトランジスタＴ１４がオン動作
するので、信号保持ブロックＲＳＡ_ｋの出力端子ＯＵＴ
からは制御端子ＣＴＬに供給される出力制御信号ＳＥＴ
の信号レベル（ローレベルＶss）に応じたローレベルＶ
_Ｌの出力信号ＯＴ_ｋが出力される（リセット動作）。

【００６４】以下、同様の信号シフト動作及びリセット
動作を、パルス信号ＣＫ１及びＣＫ２の印加タイミング
に同期して、各信号保持ブロック毎に順次繰り返すこと
により、各段の信号保持ブロックから所定の信号レベル
（ハイレベルＶ_Ｈ）を有する出力信号が順次出力され、
シフトレジスタ回路の外部に設けられた特定の構成（例
えば、後述する液晶表示パネルやフォトセンサアレイ）
に走査信号として供給される。

【００６５】なお、図示を省略したが、最終段の信号保
持ブロックＲＳＡ_ｎの出力端子ＯＵＴから出力された出
力信号ＯＴ_ｎは、次段に設けられたダミーの信号保持ブ
ロックＲＳＡ_ｄに入力される。そして、パルス信号ＣＫ
１（又はＣＫ２）の印加タイミングでダミーの信号保持
ブロックＲＳＡ_ｄから出力される出力信号ＯＴ_ｄが、最
終段の信号保持ブロックＲＳＡ_ｎのリセット信号として
供給されて、ローレベルＶssの出力信号ＯＴ_ｎを出力す
るリセット動作が行われる。

【００６６】（積算電圧調整動作）次いで、本実施形態
に係るシフトレジスタ回路による積算電圧調整動作につ
いて説明する。まず、積算電圧調整動作の開始に先立っ
て、図４に示すように、入力制御信号φ１及びφ２をロ
ーレベルＶ_Ｌに設定することにより、各段の信号保持ブ
ロック・・・ＲＳＡ_ｋ−１、ＲＳＡ_ｋ、ＲＳＡ_ｋ＋１、
ＲＳＡ_ｋ＋２・・・の入力制御部を構成するＭＯＳトラ
ンジスタＴ１１をオフ状態に保持する。また、上述した
一連のシフト動作の終了により、各段の信号保持ブロッ
ク・・・ＲＳＡ_ｋ−１、ＲＳＡ_ｋ、ＲＳＡ_ｋ＋１、ＲＳ
Ａ_ｋ＋２・・・はリセットされて、接点ＮＡの電位がロ
ーレベルＶssに設定されているので、ＭＯＳトランジス
タＴ１２及びＴ１３はオフ状態に保持され、また、接続
接点ＮＢの電位がハイレベルＶddに設定されるので、Ｍ
ＯＳトランジスタＴ１４はオン状態に保持される。

【００６７】このとき、各信号保持ブロック・・・ＲＳ
Ａ_ｋ−１、ＲＳＡ_ｋ、ＲＳＡ_ｋ＋１、ＲＳＡ_ｋ＋２・・
・の出力接点Ｎoutには出力制御信号ＳＥＴの信号レベ
ル（ローレベルＶss）に応じた電位が印加されるので、
出力端子ＯＵＴからは、ローレベルＶ_Ｌの出力信号・・
・ＯＴ_ｋ−１、ＯＴ_ｋ、ＯＴ_ｋ＋１、ＯＴ_ｋ＋２・・・
が出力される。

【００６８】このような初期状態において、出力制御信
号ＳＥＴの信号波形を制御して、任意の信号レベルＶａ
（例えば、Ｖａ≒Ｖddとなるハイレベル）及び任意の信
号幅Ｔｗ（積算電圧調整動作期間に相当）を有する信号
波形を、任意のタイミングで全ての各信号保持ブロック
・・・ＲＳＡ_ｋ−１、ＲＳＡ_ｋ、ＲＳＡ_ｋ＋１、ＲＳＡ
_ｋ＋２・・・の制御端子ＣＴＬに印加する。

【００６９】これにより、信号レベルＶａを有する出力
制御信号ＳＥＴが印加されている期間（信号幅Ｔｗ）の
み、各信号保持ブロック・・・ＲＳＡ_ｋ−１、ＲＳ
Ａ_ｋ、ＲＳＡ_ｋ＋１、ＲＳＡ_ｋ＋２・・・の出力端子Ｏ
ＵＴからは、制御端子ＣＴＬに印加された制御信号ＳＥ
Ｔの信号レベルＶａ及び信号幅Ｔｗに対応した信号波形
を有する出力信号・・・ＯＴ_ｋ−１、ＯＴ_ｋ、ＯＴ
_ｋ＋１、ＯＴ_ｋ＋２・・・が同時に出力され、シフトレ
ジスタ回路の外部に設けられた特定の構成（例えば、後
述するフォトセンサアレイ）に調整信号として供給され
る。

【００７０】ここで、積算電圧調整動作において、各信
号保持ブロック・・・ＲＳＡ_ｋ−１、ＲＳＡ_ｋ、ＲＳＡ
_ｋ＋１、ＲＳＡ_ｋ＋２・・・から出力される出力信号の
信号波形について、図面を参照して具体的に説明する。
図５は、本実施形態に係るシフトレジスタ回路のシフト
動作及び積算電圧調整動作における出力信号の信号波形
の関係を示す図である。なお、ここでは、＜ｋ＞段目の
信号保持ブロックから出力される出力信号ＯＴ_ｋの信号
波形を例として示す。

【００７１】図５に示すように、上述したシフト動作に
おいて、＜ｋ＞段目の信号保持ブロックからハイレベル
Ｖ_Ｈの出力信号ＯＴ_ｋが出力される時間（出力時間）Ｔ
ｆは、シフト動作期間全体の時間（すなわち、全ｎ段の
信号保持ブロックにおいて順次出力信号が出力される際
の合計時間）Ｔtotalに対して短い時間（Ｔtotal／ｎ以
下）になる。ここで、シフトレジスタ回路を、例えば、
高精度の画像読取装置の走査ドライバに適用した場合、
シフトレジスタ回路からの出力信号数（信号保持ブロッ
クの段数ｎ）は膨大な数になるため、極めて短い時間Ｔ
ｆ（＝Ｔtotal／ｎ以下）のみ、信号保持ブロックＳＲ
Ａ_ｋからハイレベルＶ_Ｈの出力信号が出力され、この出
力動作時（出力時間Ｔｆ）以外のシフト動作期間のほと
んどの時間（Ｔtotal−Ｔｆ）は、ローレベルＶ_Ｌの出
力信号ＯＴ_ｋが出力されることになる。

【００７２】これにより、信号保持ブロックＳＲＡ_ｋに
おけるシフト動作期間中の出力信号ＯＴ_ｋの時間積分値
の平均値Ｖｅは、次式のように表される。 Ｖｅ＝｛Ｖ_Ｈ×Ｔｆ＋Ｖ_Ｌ×（Ｔtotal−Ｔｆ）｝／Ｔtotal・・・（１） ここで、Ｔtotal≫Ｔｆであり、かつ、Ｖ_Ｌは、負の信
号レベルであるので、シフト動作期間における時間積分
値｛Ｖ_Ｈ×Ｔｆ＋Ｖ_Ｌ×（Ｔtotal−Ｔｆ）｝は、負電
圧側に大きく偏っていることになる。

【００７３】そのため、このような特定の極性に偏った
出力信号ＯＴ_ｋが印加される状態が継続することによ
り、例えば、シフトレジスタ回路を画像読取装置の走査
ドライバに適用した場合にあっては、画像読取装置のフ
ォトセンサを構成する電界効果トランジスタのゲート電
極に電荷（正孔または電子）がトラップされることにな
り、フォトセンサの誤動作や素子特性の劣化が生じる。

【００７４】同様に、ＭＯＳトランジスタＴ１５のゲー
トやＭＯＳトランジスタＴ１１のドレインにも、トータ
ルとして極性の偏った出力信号ＯＴ_ｋ＋１、ＯＴ_ｋ−１
が印加される状態が継続するので、ＭＯＳトランジスタ
Ｔ１１、１５のしきい値等の素子特性も経時変化してい
た。

【００７５】特に、ＭＯＳトランジスタＴ１１では、シ
フト動作一度につき、ゲートにはハイレベルＶ_Ｈの入力
制御信号φ１、φ２が頻繁に入力されるにもかかわら
ず、ドレインには前段の信号保持ブロックから入力され
る出力信号ＯＴ_ｋ−１が一度だけハイレベルＶ_Ｈになる
だけでその前後は常にローレベルＶ_Ｌとなってしまうた
め、図２６に示すように、しきい値が正方向にシフトし
てしまい、ゲートにハイレベルＶ_Ｈの入力制御信号φ１
（φ２）が入力されてもＭＯＳトランジスタＴ１１がオ
ン状態になりにくくなるといった問題を抱えていた。

【００７６】そして、ＭＯＳトランジスタＴ１４では、
シフト動作中、そのゲートがほぼハイレベルＶddに近い
電位が続くのに対し、そのドレイン（制御端子ＣＴＬ
側）はローレベルＶssが続くため、図２６に示すＶｇ−
Ｉｄ特性曲線ＳＰ_２になる傾向があった。

【００７７】そこで、本実施形態においては、シフト動
作期間における時間積分値に対して、積算電圧調整期間
に、例えば、ＧＮＤレベル（０Ｖ）を基準にして、上記
時間積分値の極性の偏り（又は、時間積分値の平均値Ｖ
ｅ）を相殺する信号波形、すなわち、次式に示すような
関係を有する信号レベルＶａ及び信号幅Ｔｗの任意の組
合せを有する出力信号を調整信号として生成して出力信
号ＯＴ_ｋとして出力し、上記電界効果トランジスタのゲ
ート電極に印加する。 ｛Ｖ_Ｈ×Ｔｆ＋Ｖ_Ｌ×（Ｔtotal−Ｔｆ）｝＋Ｖａ×Ｔｗ＝０・・・（２） ここで、調整信号の信号レベルＶａとして、例えば、シ
フトレジスタ回路に供給される一定の高電位電源Ｖddを
用いる場合（Ｖａ＝Ｖdd）には、調整信号の信号波形
は、信号幅Ｔｗのみを任意の長さ（時間）に調整して、
上記（２）式の関係を満たす、或いは、近づくように設
定すればよい。

【００７８】このように、本実施形態に係るシフトレジ
スタ回路及びその駆動制御方法においては、シフト動作
期間及び積算電圧調整期間からなるシフトレジスタ回路
の全体の出力動作において、各信号保持ブロックから出
力される各出力信号並びに出力制御信号ＳＥＴの時間積
分値が、正負いずれの極性への偏りを緩和するように、
調整信号が所定の信号波形を有するように設定されてい
る。したがって、例えば、当該出力信号を走査信号とし
て利用する画像読取装置において、フォトセンサを構成
する電界効果トランジスタやＭＯＳトランジスタＴ１
１、Ｔ１４、Ｔ１５のしきい値特性の変動（図２６参
照）を抑制することができるので、フォトセンサやＭＯ
ＳトランジスタＴ１１、Ｔ１４、Ｔ１５の素子特性の劣
化や画像読取装置の誤動作、読取感度の劣化を抑制する
ことができ、信頼性の高い画像読取装置を提供すること
ができる。

【００７９】なお、上述した実施形態においては、上記
（２）式に示したように、ＧＮＤレベル（０Ｖ）を基準
にして、上記時間積分値Ｖｅの極性の偏りを相殺又は調
整することができる信号波形を有する調整信号を、積算
電圧調整期間に印加する例について説明したが、本発明
はこの構成に限定されるものではない。すなわち、図２
６に示したしきい値特性の変動を抑制することができる
ものであれば、ＧＮＤレベルを基準にする必要はなく、
調整の対象となる電界効果トランジスタのしきい値特性
に対応した特性の基準レベルを用いるものであってもよ
い。

【００８０】また、上述した実施形態においては、上記
（２）式に示すような関係を有する信号波形（信号レベ
ルＶａ及び信号幅Ｔｗ）を有する調整信号を印加する積
算電圧調整動作（積算電圧調整期間）を、一連のシフト
動作（シフト動作期間）の直後に設けた場合について説
明したが、本発明はこれに限定されるものではなく、例
えば、積算電圧調整動作をシフト動作の直前に実行する
ものであってもよいし、所定の時間間隔で定期的にシフ
ト動作を実行するものであってもよい。

【００８１】＜第２の実施形態＞次に、本発明に係るシ
フトレジスタ回路の第２の実施形態について、図面を参
照して説明する。図６は、本発明に係るシフトレジスタ
回路の第２の実施形態を示す概略構成図である。ここで
は、説明の都合上、シフトレジスタ回路を構成するｎ段
（ｎは２以上の整数）の信号保持ブロックのうち、便宜
的に＜ｋ−１＞段目〜＜ｋ＋２＞段目（１≦ｋ−１〜ｋ
＋２≦ｎ）の４段のみを示して説明する。また、上述し
たシフトレジスタ回路（図１）と同等の構成について
は、同一の符号を付して、その説明を簡略化又は省略す
る。

【００８２】図６に示すように、本実施形態に係るシフ
トレジスタ回路は、各信号保持ブロックＲＳＢ_ｋ−１〜
ＲＳＢ_ｋ＋２が直列に接続され、各信号保持ブロックＲ
ＳＢ _ｋ−１〜ＲＳＢ_ｋ＋２の出力信号ＯＴ_ｋ−１〜ＯＴ
_ｋ＋２が、各々の次段の信号保持ブロックＲＳＢ_ｋ〜Ｒ
ＳＢ_ｋ＋３の入力信号として供給される構成を有してい
る。また、各信号保持ブロックＲＳＢ_ｋ−１〜ＲＳＢ
_ｋ＋２からの出力信号ＯＴ_{ｋ −１}〜ＯＴ_ｋ＋２は、各々
の前段の信号保持ブロックＲＳＢ_ｋ−２〜ＲＳＢ_{ｋ＋ １}
のリセット信号として供給される。

【００８３】また、複数の信号保持ブロックＲＳＢ
_ｋ−１〜ＲＳＢ_ｋ＋２のうち、奇数段目の信号保持ブロ
ック（例えば、ＲＳＢ_ｋ、ＲＳＢ_ｋ＋２）には、所定の
周期を有するパルス信号ＣＫ１が、また、偶数段目の信
号保持ブロック（例えば、ＲＳＢ _ｋ−１、ＲＳ
Ｂ_ｋ＋１）には、パルス信号ＣＫ１の反転波形を有する
パルス信号ＣＫ２が、各々出力信号を出力する際の周期
を規定する信号として供給される。

【００８４】さらに、各信号保持ブロックＲＳＢ_ｋ−１
〜ＲＳＢ_ｋ＋２の制御端子ＣＴＬＡ、ＣＴＬＢには、各
信号保持ブロックＲＳＢ_ｋ−１〜ＲＳＢ_ｋ＋２から出力
信号ＯＴ_ｋ−１〜ＯＴ_ｋ＋２（第１の出力信号）を順次
出力するシフト動作（第１の信号出力動作）と、各信号
保持ブロックＲＳＢ_ｋ−１〜ＲＳＢ_ｋ＋２から、任意の
信号レベル及び信号幅を有する出力信号ＯＴ_ｋ−１〜Ｏ
Ｔ_ｋ＋２（第２の出力信号）を同時に出力する積算電圧
調整動作（第２の信号出力動作；詳しくは、後述する）
と、を切り換え制御する出力制御信号ＳＥＴＡ、ＳＥＴ
Ｂが供給される。ここで、出力制御信号ＳＥＴＡと出力
制御信号ＳＥＴＢとは、互いに反転信号の関係にある。

【００８５】なお、図示を省略したが、上述した第１の
実施形態と同様に、最終段の信号保持ブロックＲＳＢ_ｎ
の次段には、例えば、ダミーの信号保持ブロックが設け
られ、このダミーの信号保持ブロックからの出力信号
が、最終段の信号保持ブロックＲＳＢ_ｎのリセット端子
ＲＳＴにリセット信号として供給される。

【００８６】次いで、本実施形態に係るシフトレジスタ
に適用される各信号保持ブロックの具体的な回路構成に
ついて、図面を参照して説明する。図７は、本実施形態
に係るシフトレジスタ回路に適用される信号保持ブロッ
クの具体的な構成を示す回路構成図である。なお、ここ
では、＜ｋ＞段目（１≦ｋ≦ｎ）の信号保持ブロックの
回路構成のみを示して説明する。図７に示すように、信
号保持ブロックＲＳＢ_ｋは、基本構成として、７個のＭ
ＯＳトランジスタＴ２１〜Ｔ２７を有して構成されてい
る。

【００８７】具体的には、前段の出力信号保持ブロック
ＲＳＢ_ｋ−１からの入力信号（出力信号ＯＴ_ｋ−１、又
は、スタート信号）が供給される入力端子ＩＮと接点Ｎ
Ｃ（電圧保持接点）との間にソース、ドレイン端子が接
続され、かつ、ゲート端子が入力端子ＩＮに接続された
ＭＯＳトランジスタＴ２１（第１のトランジスタ）と、
接点ＮＣと低電位電源Ｖss（第４の電圧信号）との間に
直列に接続され、ゲート端子に次段の出力信号保持ブロ
ックＲＳＢ_ｋ＋１からの出力信号ＯＴ_ｋ＋１が印加され
るＭＯＳトランジスタＴ２５（第５のトランジスタ）、
及び、出力制御信号ＳＥＴＢ（第６の電圧信号）が印加
される制御端子ＣＴＬＢに、ゲート端子が接続されたＭ
ＯＳトランジスタＴ２６（第６のトランジスタ）と、高
電位電源Ｖdd（第５の電圧信号）と低電位電源Ｖss（第
４の電圧信号）との間に直列に接続され、ダイオード接
続されたＭＯＳトランジスタＴ２７（負荷）、及び、接
点ＮＣにゲート端子が接続されたＭＯＳトランジスタＴ
２２（第２のトランジスタ）と、信号波形の変更が可能
なパルス信号ＣＫ１（又はＣＫ２；第３の電圧信号）が
印加される入力端子ＣＬＫと出力制御信号ＳＥＴＡ（第
２の電圧信号）が印加される制御端子ＣＴＬＡとの間に
直列に接続され、接点ＮＣにゲート端子が接続されたＭ
ＯＳトランジスタＴ２３（第３のトランジスタ）、及
び、ＭＯＳトランジスタＴ２２とＴ２７の接続接点ＮＤ
にゲート端子が接続されたＭＯＳトランジスタＴ２４
（第４のトランジスタ）と、ＭＯＳトランジスタＴ２３
とＴ２４の接続接点に設けられた出力接点Ｎoutと、を
有して構成されている。

【００８８】すなわち、本発明に係る入力制御部は、Ｍ
ＯＳトランジスタＴ２１により構成され、本発明に係る
出力制御部は、ＭＯＳトランジスタＴ２２、Ｔ２３、Ｔ
２４、Ｔ２７により構成され、本発明に係る放電制御部
は、ＭＯＳトランジスタＴ２５、Ｔ２６により構成され
ている。ここで、上述した信号保持ブロックの回路を構
成するＭＯＳトランジスタＴ２１〜Ｔ２７は、上述した
第１の実施形態と同様に、全てｎチャネル型の薄膜トラ
ンジスタにより構成されており、そのゲート電圧−ドレ
イン電流特性は、初期状態において、図２６に示した特
性曲線ＳＰ_０（実線）と同等であるものとする。

【００８９】次いで、上述したような信号保持ブロック
を構成する各ＭＯＳトランジスタ（Ｔ２１〜Ｔ２７）の
動作と各端子及び接点（ＩＮ、ＣＬＫ、ＮＣ、ＮＤ、Ｃ
ＬＴＡ、ＣＴＬＢ、ＯＵＴ、ＲＳＴ）の電位の関係につ
いて、図面を参照して説明する。図８は、本実施形態に
適用される信号保持ブロックの各端子及び接点の電位の
変化を示すタイミングチャートである。ここでは、上述
した信号保持ブロックの構成（図７）を適宜参照しなが
ら説明する。

【００９０】上述したような構成を有する信号保持ブロ
ックＲＳＢ_ｋにおいて、図８に示すように、ＭＯＳトラ
ンジスタＴ２１は、入力端子ＩＮを介してハイレベルＶ
_Ｈの入力信号（前段の信号保持ブロックＲＳＢ_ｋ−１の
出力信号ＯＴ_ｋ−１）が供給されるとオン動作して、こ
のハイレベルＶ_Ｈの入力信号が取り込まれ、接点ＮＣの
電位が該入力信号の信号レベルに応じて上昇する。

【００９１】一方、ＭＯＳトランジスタＴ２２〜Ｔ２５
は、上述した実施形態に示した信号保持ブロックＲＳＡ
_ｋにおけるＭＯＳトランジスタＴ１２〜Ｔ１５と同等の
動作を行う。すなわち、ＭＯＳトランジスタＴ２２は、
ＭＯＳトランジスタＴ２１を介して入力信号が取り込ま
れ、接点ＮＣの電位が高い状態になるとオン動作して、
接点ＮＢの電位を低電位電源Ｖssに基づく低い状態にす
る。なお、接点ＮＣの電位が低い状態では、ＭＯＳトラ
ンジスタＴ２２はオフ状態となり、接続接点ＮＤの電位
はＭＯＳトランジスタＴ２７を介して供給される高電位
電源Ｖddに基づいて高い状態となる。

【００９２】また、ＭＯＳトランジスタＴ２３は、ＭＯ
ＳトランジスタＴ２１を介して入力信号が取り込まれ、
接点ＮＣの電位が高い状態になるとオン動作する。この
とき、接続接点ＮＤの電位は低い状態にあって、ＭＯＳ
トランジスタＴ２４はオフ状態になるので、ＭＯＳトラ
ンジスタＴ２３を介して供給されるパルス信号ＣＫ１の
信号レベルに応じて、出力接点Ｎout（出力端子ＯＵ
Ｔ）の電位が変化する。なお、接点ＮＣの電位が低い状
態では、ＭＯＳトランジスタＴ２３はオフ状態となり、
出力接点Ｎoutへのパルス信号ＣＫ１の供給が遮断され
る。

【００９３】ここで、ＭＯＳトランジスタＴ２３は、上
述したＭＯＳトランジスタＴ１３における場合と同様
に、接点ＮＣの電位が高い状態となってオン状態にある
とき、ハイレベルＶ_Ｈのパルス信号ＣＫ１が供給される
ことにより、ゲート電圧（接点ＮＡの電位）が相対的に
さらに上昇するブートストラップ現象を生じ、これによ
り、出力接点Ｎoutの電位（出力信号ＯＴ_ｋの信号レベ
ル）は、迅速且つ実質的にパルス信号ＣＫ１（又はＣＫ
２）の信号レベル（ハイレベルＶ_Ｈ）と略同等となる。

【００９４】また、ＭＯＳトランジスタＴ２４は、接続
接点ＮＤの電位が高い状態になるとオン動作する。この
とき、接点ＮＣの電位が低い状態にあって、ＭＯＳトラ
ンジスタＴ２３はオフ状態になるので、出力制御信号Ｓ
ＥＴＡに応じた信号レベルを有する出力信号ＯＴ_ｋが出
力される。ここで、出力制御信号ＳＥＴＡは、後述する
シフト動作においては、ローレベルＶ_Ｌ（＝Ｖss）に設
定され、積算電圧調整動作においては、所定のハイレベ
ルＶ_Ｈを有する信号波形に設定される。

【００９５】また、ＭＯＳトランジスタＴ２５は、次段
の信号保持ブロックＲＳＢ_ｋ＋１からハイレベルＶ_Ｈの
出力信号ＯＴ_ｋ＋１が出力されるとオン動作し、接点Ｎ
Ｃの電位を放電可能状態とする。このとき、出力制御信
号ＳＥＴＢに応じてＭＯＳトランジスタＴ２６がオン動
作すると、接点ＮＣの電位が放電される。これにより、
上記ＭＯＳトランジスタＴ２２、Ｔ２３がオフ動作する
とともに、ＭＯＳトランジスタＴ２４がオン動作するの
で、出力制御信号ＳＥＴＡに設定された信号レベルが出
力信号ＯＴ_ｋとして出力される。

【００９６】ここで、出力制御信号ＳＥＴＢは、後述す
るシフト動作においては、ハイレベルＶddに設定され、
積算電圧調整動作においては、ローレベルＶssを有する
信号波形に設定される。したがって、出力制御信号ＳＥ
ＴＢがハイレベルＶddに設定されるシフト動作において
は、ＭＯＳトランジスタＴ２５及びＴ２６がオン動作す
ることにより、出力信号ＯＴ_ｋの信号レベルがハイレベ
ルＶ_ＨからローレベルＶ_Ｌに切り替わる。また、出力制
御信号ＳＥＴＢがローレベルＶssに設定される積算電圧
調整動作においては、ＭＯＳトランジスタＴ２６がオフ
動作することにより、出力信号ＯＴ_ｋの信号レベルが接
点ＮＣの電位に応じて所定の信号レベルを有する出力信
号ＯＴ_ｋが出力される。なお、積算電圧調整動作におけ
る出力信号ＯＴ_ｋの信号レベルについては、後述する。

【００９７】次に、上述した信号保持ブロックを適用し
たシフトレジスタ回路の駆動制御方法について、図面を
参照して説明する。図９は、本実施形態に係るシフトレ
ジスタ回路の動作を示すタイミングチャートである。こ
こでは、上述したシフトレジスタ回路（図６）及び信号
保持ブロックの構成、動作（図７、図８）を適宜参照し
ながら説明する。

【００９８】（シフト動作）まず、本実施形態に係るシ
フトレジスタ回路によるシフト動作について説明する。
まず、図９に示すように、シフト動作の開始に先立っ
て、制御端子ＣＴＬＡを介して供給される出力制御信号
ＳＥＴＡをローレベルＶssに設定するとともに、制御端
子ＣＴＬＢを介して供給される出力制御信号ＳＥＴＢを
ハイレベルＶddに設定する。

【００９９】次いで、図示を省略した初段（１段目）又
は＜ｋ＞段目の信号保持ブロックＲＳＢ_ｋの入力端子Ｉ
Ｎに、ハイレベルの入力信号（スタート信号又は前段の
信号保持ブロックＲＳＢ_ｋ−１の出力信号ＯＴ_ｋ−１）
が印加されると、図８に示した場合と同様に、ＭＯＳト
ランジスタＴ２１がオン動作して、入力信号の信号レベ
ルに応じて接点ＮＣの電位が上昇する。これにより、Ｍ
ＯＳトランジスタＴ２２及びＴ２３がオン動作し、ＭＯ
ＳトランジスタＴ２４がオフ動作する。

【０１００】次いで、入力端子ＣＬＫに供給されるパル
ス信号ＣＫ１の信号レベルがローレベルＶ_Ｌからハイレ
ベルＶ_Ｈに切り替わると、ブートストラップ効果により
接点ＮＣの電位がさらに上昇するため、ＭＯＳトランジ
スタＴ２３を流下するドレイン−ソース電流が飽和し
て、入力端子ＣＬＫに供給されるパルス信号ＣＫ１と略
同等の信号レベル（ハイレベルＶ_Ｈ）を有する出力信号
ＯＴ_ｋが出力端子ＯＵＴを介して、次段の信号保持ブロ
ックＲＳＢ_ｋ＋１に出力される。

【０１０１】次いで、次段の信号保持ブロックＲＳＢ
_ｋ＋１において、入力端子ＩＮにハイレベルの出力信号
ＯＴ_ｋが印加されると、該出力信号ＯＴ_ｋが入力信号と
して取り込まれ、上記信号保持ブロックＲＳＢ_ｋにおけ
る動作と同様に、パルス信号ＣＫ２の信号レベルがロー
レベルＶ_ＬからハイレベルＶ_Ｈに切り替わるタイミング
で、パルス信号ＣＫ２と略同等の信号レベル（ハイレベ
ルＶ_Ｈ）を有する出力信号ＯＴ_ｋ＋１が出力端子ＯＵＴ
を介して、次段の信号保持ブロックＲＳＢ_ｋ＋２に出力
される（信号シフト動作）。

【０１０２】ここで、信号保持ブロックＲＳＢ_ｋ＋１か
ら出力される出力信号ＯＴ_ｋ＋１は、前段の信号保持ブ
ロックＲＳＢ_ｋにリセット信号として供給され、ＭＯＳ
トランジスタＴ２５をオン動作させる。このとき、ＭＯ
ＳトランジスタＴ２５に直列に接続されされたＭＯＳト
ランジスタＴ２６は、ゲート端子にハイレベルＶddの出
力制御信号ＳＥＴＢが印加されて、シフト動作期間中、
常時オン状態にあるので、接点ＮＣの電位は低電位電源
Ｖssに放電されてローレベルＶssになる。これにより、
ＭＯＳトランジスタＴ２２及びＴ２３がオフ動作し、Ｍ
ＯＳトランジスタＴ２４がオン動作するので、信号保持
ブロックＲＳＢ_ｋの出力端子ＯＵＴからは制御端子ＣＴ
ＬＡに供給される出力制御信号ＳＥＴＡの信号レベル
（ローレベルＶss）に応じたローレベルＶ_Ｌの出力信号
ＯＴ_ｋが出力される（リセット動作）。

【０１０３】以下、同様の信号シフト動作及びリセット
動作を、パルス信号ＣＫ１及びＣＫ２の印加タイミング
に同期して、各信号保持ブロック毎に順次繰り返すこと
により、各段の信号保持ブロックから所定の信号レベル
（ハイレベルＶ_Ｈ）を有する出力信号が順次出力され
る。

【０１０４】なお、図示を省略したが、上述した第１の
実施形態と同様に、最終段の信号保持ブロックＲＳＡ_ｎ
の出力端子ＯＵＴから出力された出力信号ＯＴ_ｎは、次
段に設けられたダミーの信号保持ブロックＲＳＡ_ｄに入
力され、パルス信号ＣＫ１（又はＣＫ２）の印加タイミ
ングでダミーの信号保持ブロックＲＳＡ_ｄから出力され
る出力信号ＯＴ_ｄにより、最終段の信号保持ブロックＲ
ＳＡ_ｎがリセットされる。

【０１０５】（積算電圧調整動作）次いで、本実施形態
に係るシフトレジスタ回路による積算電圧調整動作につ
いて説明する。まず、積算電圧調整動作の開始に先立っ
て、図９に示すように、上述した一連のシフト動作の終
了により、各段の信号保持ブロック・・・ＲＳ
Ｂ_ｋ−１、ＲＳＢ_ｋ、ＲＳＢ_ｋ＋１、ＲＳＢ_ｋ＋２・・
・はリセットされた状態を保持する。すなわち、接点Ｎ
Ｃの電位がローレベルＶssに設定されるので、ＭＯＳト
ランジスタＴ２２及びＴ２３はオフ状態に保持され、ま
た、接続接点ＮＤの電位がハイレベルＶddに設定される
ので、ＭＯＳトランジスタＴ２４はオン状態に保持され
る。また、パルス信号ＣＫ１及びＣＫ２をともにローレ
ベルＶ_Ｌに設定する。

【０１０６】このとき、各信号保持ブロック・・・ＲＳ
Ｂ_ｋ−１、ＲＳＢ_ｋ、ＲＳＢ_ｋ＋１、ＲＳＢ_ｋ＋２・・
・の出力接点Ｎoutには出力制御信号ＳＥＴＡの信号レ
ベル（ローレベルＶ_Ｌ）に応じた電位が印加されるの
で、出力端子ＯＵＴからは、ローレベルＶ_Ｌの出力信号
・・・ＯＴ_ｋ−１、ＯＴ_ｋ、ＯＴ_ｋ＋１、ＯＴ_ｋ＋２・
・・が出力される。

【０１０７】次いで、出力制御信号ＳＥＴＡ及びＳＥＴ
Ｂを制御して、出力制御信号ＳＥＴＡを任意のハイレベ
ルＶａ（例えば、Ｖａ≒Ｖddとなるハイレベル）及び任
意の信号幅Ｔｗ（積算電圧調整動作期間に相当）を有す
る信号波形に設定するとともに、出力制御信号ＳＥＴＢ
を、出力制御信号ＳＥＴＡと反転関係となる信号レベル
（ローレベルＶss）及び信号幅Ｔｗを有する信号波形に
設定する。また、パルス信号ＣＫ１、ＣＫ２を制御し
て、いずれのパルス信号も、上記出力制御信号ＳＥＴＡ
及びＳＥＴＢに対応した信号幅Ｔｗ及び任意のハイレベ
ルＶｂ（例えば、Ｖｂ≒Ｖddとなるハイレベル）を有す
る同一の信号波形に設定する。

【０１０８】そして、上述したような信号波形に設定さ
れた出力制御信号ＳＥＴＡ、ＳＥＴＢ、及び、パルス信
号ＣＫ１、ＣＫ２を、積算電圧調整動作を開始する任意
のタイミングで、全ての各信号保持ブロック・・・ＲＳ
Ｂ_ｋ−１、ＲＳＢ_ｋ、ＲＳＢ _ｋ＋１、ＲＳＢ_ｋ＋２・・
・の制御端子ＣＴＬＡ、ＣＴＬＢ、及び、入力端子ＣＬ
Ｋに同時に印加する。

【０１０９】これにより、各信号保持ブロック・・・Ｒ
ＳＢ_ｋ−１、ＲＳＢ_ｋ、ＲＳＢ_{ｋ＋ １}、ＲＳＢ_ｋ＋２・
・・の出力端子ＯＵＴからは、上記印加タイミング直後
においては、制御端子ＣＴＬＡに印加された制御信号Ｓ
ＥＴＡの信号レベルに対応した出力信号・・・ＯＴ
_ｋ−１、ＯＴ_ｋ、ＯＴ_ｋ＋１、ＯＴ_ｋ＋２・・・が出力
された（第１の出力状態）後、入力端子ＣＬＫに印加さ
れたパルス信号ＣＫ１又はＣＫ２の信号レベル及び信号
幅に対応した信号波形を有する出力信号・・・ＯＴ
_ｋ−１、ＯＴ_ｋ、ＯＴ_ｋ＋１、ＯＴ_ｋ＋２・・・が同時
に出力される（第２の出力状態）。

【０１１０】ここで、各信号保持ブロックにおける上記
第１及び第２の出力状態の切り換え制御について、図面
を参照して詳しく説明する。図１０は、本実施形態に係
るシフトレジスタ回路の積算電圧調整動作の詳細な電圧
変化を示すタイミングチャートである。ここでは、説明
の都合上、＜ｋ＞段目の信号保持ブロックの回路構成の
みを示して説明する。

【０１１１】上述したように、積算電圧調整動作の開始
前の初期状態においては、接点ＮＣの電位がローレベル
Ｖssにあって、ＭＯＳトランジスタＴ２２及びＴ２３は
オフ状態に保持され、また、接続接点ＮＤの電位がハイ
レベルＶddにあって、ＭＯＳトランジスタＴ２４はオン
状態に保持されている。

【０１１２】そして、図１０に示すように、積算電圧調
整動作を開始する任意のタイミングで、各信号保持ブロ
ック・・・ＲＳＢ_ｋ−１、ＲＳＢ_ｋ、ＲＳＢ_ｋ＋１、Ｒ
ＳＢ _ｋ＋２・・・の制御端子ＣＴＬＡを介してハイレベ
ルＶａを有する出力制御信号ＳＥＴＡ、制御端子ＣＴＬ
Ｂを介してローレベルＶssを有する出力制御信号ＳＥＴ
Ｂ、及び、入力端子ＣＬＫを介してハイレベルＶｂを有
するパルス信号ＣＫ１（又はＣＫ２）を同時に印加する
と、積算電圧調整動作の開始直後においては、ＭＯＳト
ランジスタＴ２４がオン状態にあるので、制御端子ＣＴ
ＬＡのハイレベルＶａに応じた信号レベルが出力接点Ｎ
outに印加され、ハイレベルＶ_Ｈの出力信号・・・ＯＴ
_ｋ−１、ＯＴ_ｋ、ＯＴ_ｋ＋１、ＯＴ_ｋ＋２・・・が同時
に出力される。また、このとき、ＭＯＳトランジスタＴ
２６がオフ動作することにより、接点ＮＣの電位は放電
されることなく保持される。

【０１１３】これにより、各信号保持ブロック・・・Ｒ
ＳＢ_ｋ−１、ＲＳＢ_ｋ、ＲＳＢ_{ｋ＋ １}、ＲＳＢ_ｋ＋２・
・・の前段の出力信号（ハイレベルＶ_Ｈ）が入力端子Ｉ
Ｎに供給されて、ＭＯＳトランジスタＴ２１がオン動作
し、接点ＮＣの電位が上昇する。ここで、図１０におい
ては、接点ＮＣの電位変化について、説明の都合上、緩
やかな曲線で示しているが、実際には瞬時に電位が所定
のハイレベルに達する。

【０１１４】このような接点ＮＣの電位の上昇過程にお
いて、当該電位がＭＯＳトランジスタＴ２２、Ｔ２３の
しきい値電圧Ｖ_ｔ１に達すると、ＭＯＳトランジスタＴ
２２、Ｔ２３がオン動作することにより、接続接点ＮＤ
の電位がＭＯＳトランジスタＴ２２を介して低電位電源
Ｖssに放電されて下降を始めるとともに、パルス信号Ｃ
Ｋ１の信号レベルがＭＯＳトランジスタＴ２３を介して
出力接点Ｎoutに供給される。

【０１１５】そして、接続接点ＮＤの電位の下降過程に
おいて、当該電位がＭＯＳトランジスタＴ２４のしきい
値電圧Ｖ_ｔ２以下に達すると、ＭＯＳトランジスタＴ２
４がオフ動作することにより、出力制御信号ＳＥＴＡの
出力接点Ｎoutへの供給が遮断される。ここで、図１０
においては、接点ＮＤの電位変化について、説明の都合
上、緩やかな曲線で示しているが、実際には瞬時に電位
が所定のローレベルに達する。

【０１１６】すなわち、積算電圧調整動作の開始直後の
ＭＯＳトランジスタＴ２２〜Ｔ２４の動作状態が切り替
わるまでの極短い期間Ｔthにおいては、制御端子ＣＴＬ
Ａを介して供給されるハイレベルＶａの出力制御信号Ｓ
ＥＴＡに応じた信号レベル（ハイレベルＶ_Ｈ）を有する
出力信号・・・ＯＴ_ｋ−１、ＯＴ_ｋ、ＯＴ_ｋ＋１、ＯＴ
_ｋ＋２・・・が各信号保持ブロック・・・ＲＳ
Ｂ_ｋ−１、ＲＳＢ_ｋ、ＲＳＢ_{ｋ ＋１}、ＲＳＢ_ｋ＋２・・
・の出力端子ＯＵＴから出力される（第１の出力状
態）。

【０１１７】一方、上述した期間Ｔthの経過後において
は、接点ＮＣの電位がハイレベルに、また、接続接点Ｎ
Ｄの電位がローレベルに保持されることにより、ＭＯＳ
トランジスタＴ２２、Ｔ２３がオン状態を保持するとと
もに、ＭＯＳトランジスタＴ２４がオフ状態を保持する
ので、ＭＯＳトランジスタＴ２３を介して供給されるハ
イレベルＶｂのパルス信号ＣＫ１に応じた信号レベル
（ハイレベルＶ_Ｈ）を有する出力信号・・・Ｏ
Ｔ_ｋ−１、ＯＴ_ｋ、ＯＴ_ｋ＋１、ＯＴ_ｋ＋２・・・が各
信号保持ブロック・・・ＲＳＢ_ｋ−１、ＲＳＢ_ｋ、ＲＳ
Ｂ_ｋ＋１、ＲＳＢ_ｋ＋２・・・の出力端子ＯＵＴから出
力される（第２の出力状態）。

【０１１８】これにより、積算電圧調整動作期間におけ
る各信号保持ブロック・・・ＲＳＢ _ｋ−１、ＲＳＢ_ｋ、
ＲＳＢ_ｋ＋１、ＲＳＢ_ｋ＋２・・・からの出力信号・・
・ＯＴ_ｋ−１、ＯＴ_ｋ、ＯＴ_ｋ＋１、ＯＴ_ｋ＋２・・・
は、出力制御信号ＳＥＴＡ及びパルス信号ＣＫ１（又は
ＣＫ１）が瞬時的に切り替わって供給される。

【０１１９】そして、積算電圧調整動作の終了時には、
出力制御信号ＳＥＴＡがハイレベルＶａからローレベル
Ｖ_Ｌに、出力制御信号ＳＥＴＢがローレベルＶssからハ
イレベルＶddに、また、パルス信号ＣＫ１（又はＣＫ
２）がハイレベルＶｂからローレベルＶ_Ｌに同時に切り
替わることにより、各信号保持ブロック・・・ＲＳＢ_ｋ
−１、ＲＳＢ_ｋ、ＲＳＢ_ｋ＋１、ＲＳＢ_ｋ＋２・・・の
出力端子ＯＵＴからは、パルス信号ＣＫ１（又はＣＫ
２）の信号レベルに基づくローレベルＶ_Ｌを有する出力
信号・・・ＯＴ_ｋ−１、ＯＴ_ｋ、ＯＴ_ｋ＋１、ＯＴ
_ｋ＋２・・・が出力される。

【０１２０】これにより、各信号保持ブロック・・・Ｒ
ＳＢ_ｋ−１、ＲＳＢ_ｋ、ＲＳＢ_{ｋ＋ １}、ＲＳＢ_ｋ＋２・
・・において、接点ＮＣの電極が下降してＭＯＳトラン
ジスタＴ２２、Ｔ２３がオフ動作し、接続接点ＮＤの電
極が上昇してＭＯＳトランジスタＴ２４がオン動作する
と、パルス信号ＣＫ１の出力接点Ｎoutへの供給が遮断
されるとともに、出力制御信号ＳＥＴＡが出力接点Ｎou
tに供給されるので、各信号保持ブロック・・・ＲＳＢ
_ｋ−１、ＲＳＢ_ｋ、ＲＳＢ_ｋ＋１、ＲＳＢ_{ｋ＋ ２}・・・
の出力端子ＯＵＴからは、出力制御信号ＳＥＴＡの信号
レベル（ローレベルＶss）に基づくローレベルを有する
出力信号・・・ＯＴ_ｋ−１、ＯＴ_ｋ、ＯＴ_ｋ＋１、ＯＴ
_ｋ＋２・・・が出力される。

【０１２１】なお、本実施形態においても、上述した第
１の実施形態（図５参照）と同様に、積算電圧調整期間
に出力される出力信号（調整信号）は、シフト動作期間
に印加される出力信号の時間積分値の極性の偏りを相殺
又は調整することができる信号波形（信号レベルＶ_Ｈ及
び信号幅Ｔｗ）を有するように設定される。ここで、調
整信号の信号レベルＶ_Ｈを実質的に規定するパルス信号
ＣＫ１、ＣＫ２の信号レベルとして、シフト動作におい
て通常用いられるハイレベルＶddを適用する場合には、
パルス信号ＣＫ１、ＣＫ２の信号幅Ｔｗ（積算電圧調整
期間）を制御することにより、上記時間積分値の極性の
偏りを相殺又は調整することができる信号波形を設定す
るものであってもよい。

【０１２２】このように、本実施形態に係るシフトレジ
スタ回路の駆動制御方法によれば、各段の信号保持ブロ
ックに対してハイレベルの入力信号が印加されることに
より、該信号レベルを取り込んで、シフト動作を実行す
ることができる。また、このようなシフトレジスタ回路
（入力制御部）の構成によれば、シフト動作において各
信号保持ブロックに入力信号が印加されるタイミングで
のみ、入力制御部を構成するＭＯＳトランジスタのゲー
ト電極にハイレベルの電圧（ゲート信号）が印加される
ので、ゲート電極にゲート信号が繰り返し印加されるこ
とを回避して、ＭＯＳトランジスタのしきい値特性の変
動を抑制することができる。

【０１２３】さらに、積算電圧調整動作により、所定の
信号波形（信号レベルＶ_Ｈ及び信号幅Ｔｗ）を有する調
整信号を、各信号保持ブロックを構成するＭＯＳトラン
ジスタのゲート電極、又は、シフトレジスタ回路からの
出力信号により駆動する装置（例えば、フォトセンサア
レイ）を構成するＭＯＳトランジスタのゲート電極に対
して印加することにより、シフト動作期間に印加される
ゲート信号の時間積分値の極性の偏りを相殺又は緩和す
る方向に調整することができる。

【０１２４】特に、ＭＯＳトランジスタＴ２６では、シ
フト動作中、そのゲートがほぼハイレベルＶddが続くの
に対し、そのドレインは常にローレベルＶssであるた
め、図２６に示すＶｇ−Ｉｄ特性曲線ＳＰ_２になる傾向
があったが積算電圧調整動作中にゲート電位をローレベ
ルＶssとすることにより特性変化を緩和させることがで
きる。

【０１２５】さらに、ＭＯＳトランジスタＴ２４では、
シフト動作中、そのゲートがほぼハイレベルＶddに近い
電位が続くのに対し、そのドレイン（制御端子ＣＴＬＡ
側）はローレベルＶssが続くため、図２６に示すＶｇ−
Ｉｄ特性曲線ＳＰ_２になる傾向があったが、積算電圧調
整動作中にドレイン電位をハイレベルＶａとすることに
より特性変化を緩和させることができる。

【０１２６】したがって、本実施形態に係る構成を有す
るシフトレジスタ回路においては、各信号保持ブロック
を構成するＭＯＳトランジスタのしきい値特性の変動を
一層抑制することができ、誤動作や動作特性の劣化が生
じにくいシフトレジスタ回路を実現することができる。
また、本実施形態に係るシフトレジスタ回路を走査ドラ
イバに適用した液晶表示装置や画像読取装置において
は、走査信号（シフトレジスタ回路からの出力信号）の
電圧変動等が抑制されるので、信頼性の高い液晶表示装
置や画像読取装置を提供することができる。

【０１２７】さらに、本実施形態に係るシフトレジスタ
回路を走査ドライバに適用した画像読取装置において
は、画像読取装置のフォトセンサを構成するＭＯＳトラ
ンジスタに対して、通常の画像読取動作時に繰り返し印
加される走査信号（ゲート信号）に起因するしきい値特
性の変動が生じた場合であっても、上記所定の信号波形
を有する調整信号を前記走査ラインに一括して同時印加
することにより、しきい値特性を一時（瞬時）に改善す
ることができるので、フォトセンサの素子特性の劣化や
画像読取装置の誤動作、読取感度の劣化を抑制すること
ができ、信頼性の高い画像読取装置を提供することがで
きる。

【０１２８】なお、上述した実施形態においては、制御
端子ＣＴＬＡ及びＣＴＬＢに印加される出力制御信号Ｓ
ＥＴＡ及びＳＥＴＢとして、互いに反転関係を有する信
号波形に設定した場合について説明したが、これらの出
力制御信号ＳＥＴＡ及びＳＥＴＢを独立した信号波形に
設定するものであってもよい。

【０１２９】この場合、上述した積算電圧調整動作にお
いて説明したように、出力制御信号ＳＥＴＡは、積算電
圧調整動作の開始直後に次段の各信号保持ブロックに対
してハイレベルの出力信号を出力して、次段の各信号保
持ブロックの接点ＮＣの電位を高い状態にして、パルス
信号ＣＫ１（又はＣＫ２）の信号レベル（ハイレベル）
を出力接点Ｎoutに供給して、この信号レベルに基づく
出力信号を継続的に出力するための、いわゆる、トリガ
ーとしての機能を有するものである。

【０１３０】したがって、積算電圧調整動作の開始直後
に当該トリガーとしての機能を果たした後は、出力制御
信号ＳＥＴＡの信号レベルが各信号保持ブロックの積算
電圧調整動作に影響を及ぼすことはないので、出力制御
信号ＳＥＴＡの信号波形を、図９中、破線Ｐａで示すよ
うに信号幅の極短い瞬時的なパルスに設定するものであ
ってもよい。

【０１３１】＜第３の実施形態＞次に、本発明に係るシ
フトレジスタ回路の第３の実施形態について、図面を参
照して説明する。図１１は、第３の実施形態に係るシフ
トレジスタ回路に適用される信号保持ブロックの具体的
な構成を示す回路構成図である。なお、ここでは、＜ｋ
＞段目（１≦ｋ≦ｎ）の信号保持ブロックの回路構成の
みを示して説明する。

【０１３２】また、本実施形態に係るシフトレジスタ回
路の全体構成は、上述した第２の実施形態（図６）と略
同等であるので、以下の説明においては、適宜図６を参
照することとし、その際、各信号保持ブロックの符号Ｒ
ＳＢ_ｋ−１、ＲＳＢ_ｋ、ＲＳＢ_ｋ＋１、ＲＳＢ
_ｋ＋２を、各々ＲＳＣ_ｋ−１、ＲＳＣ_ｋ、ＲＳ
Ｃ_ｋ＋１、ＲＳＣ_ｋ＋２と読み替えるものとする。さら
に、上述した第２の実施形態と同等の構成については、
同一の符号を付して、その説明を省略又は簡略化する。

【０１３３】本実施形態に係るシフトレジスタ回路は、
各信号保持ブロックＲＳＣ_ｋ−１〜ＲＳＣ_ｋ＋２が直列
に接続され、各信号保持ブロックＲＳＣ_ｋ−１〜ＲＳＣ
_{ｋ＋ ２}の出力信号ＯＴ_ｋ−１〜ＯＴ_ｋ＋２が、各々の次
段の信号保持ブロックＲＳＣ _ｋ〜ＲＳＣ_ｋ＋３の入力信
号として供給される構成を有している。（図６参照）。

【０１３４】また、各信号保持ブロックＲＳＣ_ｋ−１〜
ＲＳＣ_ｋ＋２からの出力信号ＯＴ_{ｋ −１}〜ＯＴ
_ｋ＋２が、各々の前段の信号保持ブロックＲＳＣ_ｋ−２
〜ＲＳＣ_{ｋ＋ １}のリセット信号として供給される構成を
有している。したがって、本実施形態に係るシフトレジ
スタ回路においても、上述した第２の実施形態と同様
に、最終段の信号保持ブロックＲＳＣ_ｎの次段に、ダミ
ーの信号保持ブロックが設けられ、このダミーの信号保
持ブロックからの出力信号が、最終段の信号保持ブロッ
クＲＳＣ_ｎのリセット端子ＲＳＴにリセット信号として
供給される。

【０１３５】ここで、各信号保持ブロックＲＳＣ_ｋ−１
〜ＲＳＣ_ｋ＋２は、図１１に示すように、基本構成とし
て、８個のＭＯＳトランジスタＴ３１〜Ｔ３８を有して
構成されている。具体的には、前段の出力信号保持ブロ
ックＲＳＣ_ｋ−１からの入力信号（出力信号Ｏ
Ｔ_ｋ−１、又は、スタート信号）が供給される入力端子
ＩＮと接点ＮＥ（電圧保持接点）との間にソース、ドレ
イン端子が接続され、かつ、ゲート端子が入力端子ＩＮ
に接続されたＭＯＳトランジスタＴ３１（第１のトラン
ジスタ）と、接点ＮＥと低電位電源Ｖss（第４の電圧信
号）との間に直列に接続され、ゲート端子に次段の出力
信号保持ブロックＲＳＣ_ｋ＋１からの出力信号ＯＴ
_ｋ＋１が印加されるＭＯＳトランジスタＴ３５（第５の
トランジスタ）、及び、出力制御信号ＳＥＴＢ（第６の
電圧信号）が印加される制御端子ＣＴＬＢに、ゲート端
子が接続されたＭＯＳトランジスタＴ３６（第６のトラ
ンジスタ）と、高電位電源Ｖdd（第５の電圧信号）と低
電位電源Ｖss（第４の電圧信号）との間に直列に接続さ
れ、ダイオード接続されたＭＯＳトランジスタＴ３８
（負荷）、及び、接点ＮＥにゲート端子が接続されたＭ
ＯＳトランジスタＴ３２（第２のトランジスタ）と、信
号波形の変更が可能なパルス信号ＣＫ１（又はＣＫ２；
第３の電圧信号）が印加される入力端子ＣＬＫと低電位
電源Ｖss（第４の電圧信号）との間に直列に接続され、
接点ＮＥにゲート端子が接続されたＭＯＳトランジスタ
Ｔ３３（第３のトランジスタ）、及び、ＭＯＳトランジ
スタＴ３２とＴ３８の接続接点ＮＦにゲート端子が接続
されたＭＯＳトランジスタＴ３４（第４のトランジス
タ）と、ＭＯＳトランジスタＴ３３とＴ３４の接続接点
に設けられた出力接点Ｎoutと、高電位電源Ｖdd（第５
の電圧信号）と接点ＮＥとの間にソース、ドレイン端子
が接続され、かつ、出力制御信号ＳＥＴＡ（第２の電圧
信号）が印加される制御端子ＣＴＬＣにゲート端子が接
続されたＭＯＳトランジスタＴ３７（第７のトランジス
タ）と、を有して構成されている。

【０１３６】すなわち、本発明に係る入力制御部は、Ｍ
ＯＳトランジスタＴ３１により構成され、本発明に係る
出力制御部は、ＭＯＳトランジスタＴ３２、Ｔ３３、Ｔ
３４、Ｔ３７、Ｔ３８により構成され、本発明に係る放
電制御部は、ＭＯＳトランジスタＴ３５、Ｔ３６により
構成されている。ここで、上述した信号保持ブロックの
回路を構成するＭＯＳトランジスタＴ３１〜Ｔ３８は、
上述した第１及び第２の実施形態と同様に、全てｎチャ
ネル型の薄膜トランジスタにより構成されており、その
ゲート電圧−ドレイン電流特性は、初期状態において、
図２６に示した特性曲線ＳＰ_０（実線）と同等であるも
のとする。

【０１３７】次に、上述した信号保持ブロックを適用し
たシフトレジスタ回路の駆動制御方法について説明す
る。図１２は、本実施形態に係るシフトレジスタ回路の
動作を示すタイミングチャートである。ここでは、上述
したシフトレジスタ回路（図６参照）及び信号保持ブロ
ックの構成（図１１）を適宜参照しながら説明する。

【０１３８】（シフト動作）まず、本実施形態に係るシ
フトレジスタ回路によるシフト動作の開始に先立って、
図１２に示すように、出力制御信号ＳＥＴＡをローレベ
ルＶssに設定するとともに、出力制御信号ＳＥＴＢをハ
イレベルＶddに設定する。これにより、図１１におい
て、出力制御信号ＳＥＴＡがゲート端子に印加されるＭ
ＯＳトランジスタＴ３７はオフ状態となって、高電位電
源Ｖddの接点ＮＥへの供給が遮断され、また、出力制御
信号ＳＥＴＢがゲート端子に印加されるＭＯＳトランジ
スタＴ３６はオン状態となって、接点ＮＥの電位の低電
位電源Ｖssへの放電が、ＭＯＳトランジスタＴ３５の動
作状態に依存することになるので、シフト動作時におけ
るシフトレジスタ回路（信号保持ブロック）の回路構成
は、実質的に第２の実施形態に示した信号保持ブロック
（図７）の回路構成と同一になる。したがって、本実施
形態に係るシフト動作において、信号保持ブロックを構
成する各ＭＯＳトランジスタ（Ｔ３１〜Ｔ３８）の動作
と各端子及び接点（ＩＮ、ＣＬＫ、ＮＥ、ＮＦ、ＣＬＴ
Ｃ、ＣＴＬＢ、ＯＵＴ、ＲＳＴ）の電位の関係は、上述
した第２の実施形態の場合（図８参照）と同様の関係を
有する。

【０１３９】すなわち、図１２に示すように、初段又は
＜ｋ＞段目の信号保持ブロックＲＳＣ_ｋの入力端子ＩＮ
に、ハイレベルの入力信号（スタート信号又は前段の出
力信号ＯＴ_ｋ−１）が印加されると、ＭＯＳトランジス
タＴ３１がオン動作して、接点ＮＥの電位が上昇する。
これにより、ＭＯＳトランジスタＴ３２及びＴ３３がオ
ン動作し、ＭＯＳトランジスタＴ３４がオフ動作する。

【０１４０】次いで、パルス信号ＣＫ１の信号レベルが
ハイレベルＶ_Ｈに切り替わると、ブートストラップ効果
により接点ＮＥの電位がさらに上昇することにより、パ
ルス信号ＣＫ１と略同等の信号レベル（ハイレベル
Ｖ_Ｈ）を有する出力信号ＯＴ_ｋが、次段の信号保持ブロ
ックＲＳＣ_ｋ＋１に出力される。

【０１４１】これにより、次段の信号保持ブロックＲＳ
Ｃ_ｋ＋１の入力端子ＩＮにハイレベルの出力信号ＯＴ_ｋ
が印加されると、上記信号保持ブロックＲＳＣ_ｋにおけ
る動作と同様に、パルス信号ＣＫ２の信号レベルがハイ
レベルＶ_Ｈに切り替わるタイミングで、パルス信号ＣＫ
２と略同等の信号レベル（ハイレベルＶ_Ｈ）を有する出
力信号ＯＴ_ｋ＋１が、次段の信号保持ブロックＲＳＣ
_ｋ＋２に出力される（信号シフト動作）。

【０１４２】ここで、信号保持ブロックＲＳＣ_ｋ＋１か
ら出力される出力信号ＯＴ_ｋ＋１が、前段の信号保持ブ
ロックＲＳＣ_ｋにリセット信号として供給されることに
より、ＭＯＳトランジスタＴ３５がオン動作し、接点Ｎ
Ｅの電位が低電位電源Ｖssに放電されてローレベルＶss
になる。これにより、ＭＯＳトランジスタＴ３２及びＴ
３３がオフ動作し、ＭＯＳトランジスタＴ３４がオン動
作するので、信号保持ブロックＲＳＣ_ｋからは低電位電
源Ｖssに応じたローレベルＶ_Ｌの出力信号ＯＴ _ｋが出力
される（リセット動作）。

【０１４３】以下、同様の信号シフト動作及びリセット
動作を、パルス信号ＣＫ１及びＣＫ２の印加タイミング
に同期して、各信号保持ブロック毎に順次繰り返すこと
により、各段の信号保持ブロックから所定の信号レベル
（ハイレベルＶ_Ｈ）を有する出力信号が順次出力され
る。

【０１４４】（積算電圧調整動作）次いで、本実施形態
に係るシフトレジスタ回路による積算電圧調整動作につ
いて説明する。まず、積算電圧調整動作の開始に先立っ
て、図１２に示すように、パルス信号ＣＫ１及びＣＫ２
をともにローレベルＶ_Ｌに設定する。また、上述した一
連のシフト動作の終了により、各段の信号保持ブロック
・・・ＲＳＣ_ｋ−１、ＲＳＣ_ｋ、ＲＳＣ_ｋ＋１、ＲＳＣ
_ｋ＋２・・・はリセットされた状態を保持する。すなわ
ち、接点ＮＥの電位がローレベルＶssに設定されるの
で、ＭＯＳトランジスタＴ３２及びＴ３３はオフ状態に
保持され、また、接続接点ＮＦの電位がハイレベルＶdd
に設定されるので、ＭＯＳトランジスタＴ３４はオン状
態に保持される。

【０１４５】このとき、各信号保持ブロック・・・ＲＳ
Ｃ_ｋ−１、ＲＳＣ_ｋ、ＲＳＣ_ｋ＋１、ＲＳＣ_ｋ＋２・・
・の出力接点Ｎoutには低電位電源Ｖssに応じた電位が
印加されるので、出力端子ＯＵＴからは、ローレベルＶ
_Ｌの出力信号・・・ＯＴ_{ｋ− １}、ＯＴ_ｋ、ＯＴ_ｋ＋１、
ＯＴ_ｋ＋２・・・が出力される。

【０１４６】次いで、出力制御信号ＳＥＴＡ及びＳＥＴ
Ｂを制御して、出力制御信号ＳＥＴＡを任意のハイレベ
ルＶ_Ｈ（例えば、≒Ｖdd）及び任意の信号幅Ｔｗ（積算
電圧調整動作期間に相当）を有する信号波形に設定する
とともに、出力制御信号ＳＥＴＢを、出力制御信号ＳＥ
ＴＡと反転関係となる信号レベル（ローレベルＶss）及
び信号幅Ｔｗを有する信号波形に設定する。また、パル
ス信号ＣＫ１、ＣＫ２を制御して、いずれのパルス信号
も、上記出力制御信号ＳＥＴＡ及びＳＥＴＢに対応した
信号幅Ｔｗ及び任意のハイレベルＶｃ（例えば、Ｖｃ≒
Ｖddとなるハイレベル）を有する同一の信号波形に設定
する。

【０１４７】そして、上述したような信号波形に設定さ
れた出力制御信号ＳＥＴＡ、ＳＥＴＢ、及び、パルス信
号ＣＫ１、ＣＫ２を、積算電圧調整動作を開始する任意
のタイミングで、全ての各信号保持ブロック・・・ＲＳ
Ｃ_ｋ−１、ＲＳＣ_ｋ、ＲＳＣ _ｋ＋１、ＲＳＣ_ｋ＋２・・
・の制御端子ＣＴＬＣ、ＣＴＬＢ、及び、入力端子ＣＬ
Ｋに同時に印加する。

【０１４８】これにより、まず、制御端子ＣＴＬＣにハ
イレベルＶ_Ｈの出力制御信号ＳＥＴＡが印加されること
により、ＭＯＳトランジスタＴ３７がオン動作して、高
電位電源Ｖddに応じて接点ＮＥの電位が高い状態になる
と、ＭＯＳトランジスタＴ３２、Ｔ３３がオン動作する
とともに、接続接点ＮＦの電位が低い状態になって、Ｍ
ＯＳトランジスタＴ３４がオフ動作する。

【０１４９】このとき、ＭＯＳトランジスタＴ３６のゲ
ート端子（制御端子ＣＴＬＢ）にはローレベルＶssの出
力制御信号ＳＥＴＢが印加されてオフ状態にあるので、
ＭＯＳトランジスタＴ３５の動作状態に関わらず、接点
ＮＥの電位は放電されることなく保持される。また、Ｍ
ＯＳトランジスタＴ３４がオフ動作することにより、低
電位電源Ｖssの出力接点Ｎoutへの供給が遮断される。

【０１５０】したがって、出力接点Ｎoutには、ＭＯＳ
トランジスタＴ３３を介してパルス信号ＣＫ１の信号レ
ベル（ハイレベルＶｃ）が供給されて、該信号レベルに
応じたハイレベルＶ_Ｈを有する出力信号・・・ＯＴ
_ｋ−１、ＯＴ_ｋ、ＯＴ_ｋ＋１、ＯＴ_ｋ＋２・・・が各信
号保持ブロック・・・ＲＳＣ_ｋ−１、ＲＳＣ_ｋ、ＲＳＣ
_{ｋ ＋１}、ＲＳＣ_ｋ＋２・・・の出力端子ＯＵＴから出力
される。

【０１５１】そして、積算電圧調整動作の終了時には、
出力制御信号ＳＥＴＡがハイレベルＶ_Ｈからローレベル
Ｖ_Ｌに、出力制御信号ＳＥＴＢがローレベルＶssからハ
イレベルＶddに、また、パルス信号ＣＫ１（又はＣＫ
２）がハイレベルＶｃからローレベルＶ_Ｌに同時に切り
替わることにより、ＭＯＳトランジスタＴ３７はオフ動
作して高電位電源Ｖddの接点ＮＥへの供給を遮断すると
ともに、ＭＯＳトランジスタＴ３６がオン動作し、か
つ、次段の各信号保持ブロック・・・ＲＳＣ_ｋ、ＲＳＣ
_ｋ＋１、ＲＳＣ_ｋ＋２、ＲＳＣ_ｋ＋３・・・からのハイ
レベルＶ_Ｈの出力信号・・・ＯＴ_ｋ−１、ＯＴ_ｋ、ＯＴ
_ｋ＋１、ＯＴ_ｋ＋２・・・によりＭＯＳトランジスタＴ
３５がオン状態にあることから、ＭＯＳトランジスタＴ
３５、Ｔ３６を介して接点ＮＥの電位が低電位電源Ｖss
に放電されて低い状態となる。

【０１５２】これにより、ＭＯＳトランジスタＴ３２、
Ｔ３３がオフ動作して、接続接点ＮＦの電極が上昇し、
ＭＯＳトランジスタＴ３４がオン動作することにより、
パルス信号ＣＫ１の出力接点Ｎoutへの供給が遮断され
るとともに、低電位電源Ｖssが出力接点Ｎoutに供給さ
れるので、各信号保持ブロック・・・ＲＳＣ_ｋ−１、Ｒ
ＳＣ_ｋ、ＲＳＣ_ｋ＋１、ＲＳＣ_ｋ＋２・・・の出力端子
ＯＵＴからは、低電位電源Ｖssに基づくローレベルＶ_Ｌ
を有する出力信号・・・ＯＴ_ｋ−１、ＯＴ_ｋ、ＯＴ
_ｋ＋１、ＯＴ_ｋ＋２・・・が同時に出力される。

【０１５３】このとき、ローレベルＶ_Ｌを有する次段の
出力信号・・・ＯＴ_ｋ、ＯＴ_ｋ＋１、ＯＴ_ｋ＋２、ＯＴ
_ｋ＋３・・・が各信号保持ブロック・・・ＲＳ
Ｃ_ｋ−１、ＲＳＣ_ｋ、ＲＳＣ_ｋ＋１、ＲＳＣ_ｋ＋２・・
・にリセット信号として供給され、ＭＯＳトランジスタ
Ｔ３５がオフ動作するが、入力端子ＩＮを介して前段の
出力信号・・・ＯＴ_ｋ−２、ＯＴ_ｋ−１、ＯＴ_ｋ、ＯＴ
_ｋ＋１・・・・・・が取り込まれることにより、接点Ｎ
Ｅの電位は低い状態が保持される。

【０１５４】このようにして、積算電圧調整動作期間に
おいては、各信号保持ブロック・・・ＲＳＣ_ｋ−１、Ｒ
ＳＣ_ｋ、ＲＳＣ_ｋ＋１、ＲＳＣ_ｋ＋２・・・の出力端子
ＯＵＴから、入力端子ＣＬＫに印加されたパルス信号Ｃ
Ｋ１又はＣＫ２の信号レベルＶｃ及び信号幅Ｔｗに対応
した信号波形を有する出力信号（調整信号）・・・ＯＴ
_ｋ−１、ＯＴ_ｋ、ＯＴ_ｋ＋１、ＯＴ_ｋ＋２・・・が同時
に出力される。

【０１５５】したがって、このような構成を有するシフ
トレジスタ回路及びその駆動制御方法によれば、上述し
た第２の実施形態と同等の作用効果を得ることができ
る。特に、ＭＯＳトランジスタＴ３６では、シフト動作
中、そのゲートがほぼハイレベルＶddが続くのに対し、
そのドレインは常にローレベルＶssであるため、図２６
に示すＶｇ−Ｉｄ特性曲線ＳＰ_２になる傾向があった
が、積算電圧調整動作中にゲート電位をローレベルＶss
とすることにより特性変化を緩和させることができる。

【０１５６】なお、本実施形態においても、上述した第
１の実施形態（図５参照）と同様に、積算電圧調整期間
に出力される出力信号（調整信号）は、シフト動作期間
に印加される出力信号の時間積分値の極性の偏りを相殺
又は調整することができる信号波形（信号レベルＶ_Ｈ及
び信号幅Ｔｗ）を有するように設定される。ここで、調
整信号の信号レベルＶ_Ｈを規定するパルス信号ＣＫ１、
ＣＫ２の信号レベルとして、シフト動作において通常用
いられるハイレベルＶddを適用する場合には、パルス信
号ＣＫ１、ＣＫ２の信号幅Ｔｗ（積算電圧調整期間）を
制御することにより、上記時間積分値の極性の偏りを相
殺又は調整することができる信号波形を設定するもので
あってもよい。

【０１５７】＜第４の実施形態＞次に、本発明に係るシ
フトレジスタ回路の第４の実施形態について、図面を参
照して説明する。図１３は、第４の実施形態に係るシフ
トレジスタ回路に適用される信号保持ブロックの具体的
な構成を示す回路構成図である。ここでは、＜ｋ＞段目
（１≦ｋ≦ｎ）の信号保持ブロックの回路構成のみを示
して説明する。なお、上述した第３の実施形態と同等の
構成については、同一の符号を付して説明する。

【０１５８】また、本実施形態に係るシフトレジスタ回
路の全体構成は、上述した第２の実施形態（図６）と略
同等であるので、以下の説明においては、適宜図６を参
照することとし、その際、各信号保持ブロックの符号Ｒ
ＳＢ_ｋ−１、ＲＳＢ_ｋ、ＲＳＢ_ｋ＋１、ＲＳＢ
_ｋ＋２を、各々ＲＳＤ_ｋ−１、ＲＳＤ_ｋ、ＲＳ
Ｄ_ｋ＋１、ＲＳＤ_ｋ＋２と読み替えるものとする。さら
に、上述した第２の実施形態と同等の構成については、
同一の符号を付して、その説明を省略又は簡略化する。

【０１５９】本実施形態に係るシフトレジスタ回路は、
各信号保持ブロックＲＳＤ_ｋ−１〜ＲＳＤ_ｋ＋２が直列
に接続され、各信号保持ブロックＲＳＤ_ｋ−１〜ＲＳＤ
_{ｋ＋ ２}の出力信号ＯＴ_ｋ−１〜ＯＴ_ｋ＋２が、各々の次
段の信号保持ブロックＲＳＤ _ｋ〜ＲＳＤ_ｋ＋３の入力信
号として供給される構成を有している。（図６参照）。

【０１６０】また、各信号保持ブロックＲＳＤ_ｋ−１〜
ＲＳＤ_ｋ＋２からの出力信号ＯＴ_{ｋ −１}〜ＯＴ
_ｋ＋２が、各々の前段の信号保持ブロックＲＳＤ_ｋ−２
〜ＲＳＤ_{ｋ＋ １}のリセット信号として供給される構成を
有している。したがって、本実施形態に係るシフトレジ
スタ回路においても、上述した第２又は第３の実施形態
と同様に、最終段の信号保持ブロックＲＳＤ_ｎの次段
に、ダミーの信号保持ブロックが設けられ、このダミー
の信号保持ブロックからの出力信号が、最終段の信号保
持ブロックＲＳＤ_ｎのリセット端子ＲＳＴにリセット信
号として供給される。

【０１６１】ここで、各信号保持ブロックＲＳＤ_ｋ−１
〜ＲＳＤ_ｋ＋２は、図１３に示すように、基本構成とし
て、８個のＭＯＳトランジスタＴ４１〜Ｔ４８を有して
構成されている。具体的には、前段の出力信号保持ブロ
ックＲＳＤ_ｋ−１からの入力信号（出力信号Ｏ
Ｔ_ｋ−１、又は、スタート信号）が供給される入力端子
ＩＮと接点ＮＧ（電圧保持接点）との間にソース、ドレ
イン端子が接続され、かつ、ゲート端子が入力端子ＩＮ
に接続されたＭＯＳトランジスタＴ４１（第１のトラン
ジスタ）と、接点ＮＧと低電位電源Ｖss（第４の電圧信
号）との間に直列に接続され、ゲート端子に次段の出力
信号保持ブロックＲＳＤ_ｋ＋１からの出力信号ＯＴ
_ｋ＋１が印加されるＭＯＳトランジスタＴ４５（第５の
トランジスタ）、及び、出力制御信号ＳＥＴＢ（第６の
電圧信号）が印加される制御端子ＣＴＬＢに、ゲート端
子が接続されたＭＯＳトランジスタＴ４６（第６のトラ
ンジスタ）と、高電位電源Ｖdd（第５の電圧信号）と低
電位電源Ｖss（第４の電圧信号）との間に直列に接続さ
れ、ダイオード接続されたＭＯＳトランジスタＴ４８
（負荷）、及び、接点ＮＧにゲート端子が接続されたＭ
ＯＳトランジスタＴ４２（第２のトランジスタ）と、信
号波形の変更が可能なパルス信号ＣＫ１（又はＣＫ２；
第３の電圧信号）が印加される入力端子ＣＬＫと低電位
電源Ｖss（第４の電圧信号）との間に直列に接続され、
接点ＮＧにゲート端子が接続されたＭＯＳトランジスタ
Ｔ４３（第３のトランジスタ）、及び、ＭＯＳトランジ
スタＴ４２とＴ４８の接続接点ＮＨにゲート端子が接続
されたＭＯＳトランジスタＴ４４（第４のトランジス
タ）と、ＭＯＳトランジスタＴ４３とＴ４４の接続接点
に設けられた出力接点Ｎoutと、出力制御信号ＳＥＴＡ
（第２の電圧信号）が印加される制御端子ＣＴＬＣと接
点ＮＧとの間にソース、ドレイン端子が接続され、か
つ、ゲート端子が制御端子ＣＴＬＣに接続されたＭＯＳ
トランジスタＴ４７（第８のトランジスタ）と、を有し
て構成されている。

【０１６２】すなわち、本発明に係る入力制御部は、Ｍ
ＯＳトランジスタＴ４１により構成され、本発明に係る
出力制御部は、ＭＯＳトランジスタＴ４２、Ｔ４３、Ｔ
４４、Ｔ４７、Ｔ４８により構成され、本発明に係る放
電制御部は、ＭＯＳトランジスタＴ４５、Ｔ４６により
構成されている。ここで、上述した信号保持ブロックの
回路を構成するＭＯＳトランジスタＴ４１〜Ｔ４８は、
上述した各実施形態と同様に、全てｎチャネル型の薄膜
トランジスタにより構成されており、そのゲート電圧−
ドレイン電流特性は、初期状態において、図２６に示し
た特性曲線ＳＰ_０（実線）と同等であるものとする。

【０１６３】次に、上述した信号保持ブロックを適用し
たシフトレジスタ回路の駆動制御方法について説明す
る。本実施形態に係るシフトレジスタ回路の駆動制御方
法は、上述した第３の実施形態（図１２）と略同等であ
るので、適宜図１２を参照して、その説明を簡略化又は
省略する。また、以下の説明においては、図１２を参照
する際には、各信号保持ブロックの符号ＲＳＣ_ｋ−１、
ＲＳＣ_ｋ、ＲＳＣ_ｋ＋１、ＲＳＣ_ｋ＋２を、各々ＲＳＤ
_ｋ−１、ＲＳＤ_ｋ、ＲＳＤ_ｋ＋１、ＲＳＤ_ｋ＋２と、ま
た、接点ＮＥ、ＮＦを、各々ＮＧ、ＮＨと読み替えるも
のとする。

【０１６４】（シフト動作）まず、本実施形態に係るシ
フトレジスタ回路によるシフト動作の開始に先立って、
上述した第３の実施形態（図１２参照）と同様に、出力
制御信号ＳＥＴＡをローレベルＶssに設定するととも
に、出力制御信号ＳＥＴＢをハイレベルＶddに設定す
る。これにより、図１３において、出力制御信号ＳＥＴ
Ａがゲート端子に印加されるＭＯＳトランジスタＴ４７
はオフ状態となって、出力制御信号ＳＥＴＡの接点ＮＧ
への供給が遮断され、また、出力制御信号ＳＥＴＢがゲ
ート端子に印加されるＭＯＳトランジスタＴ４６はオン
状態となって、接点ＮＧの電位の低電位電源Ｖssへの放
電が、ＭＯＳトランジスタＴ４５の動作状態に依存する
ことになるので、シフト動作時におけるシフトレジスタ
回路（信号保持ブロック）の回路構成は、上述した第３
の実施形態と同様に、実質的に第２の実施形態に示した
信号保持ブロック（図７）の回路構成と同一になる。

【０１６５】したがって、本実施形態に係るシフト動作
は、上述した第２又は第３の実施形態（図１２参照）と
同等となり、初段又は＜ｋ＞段目の信号保持ブロックＲ
ＳＣ _ｋの入力端子ＩＮに印加されたハイレベルの入力信
号が、パルス信号ＣＫ１及びＣＫ２の印加タイミングに
同期して、順次各信号保持ブロック・・・ＲＳ
Ｄ_{ｋ− １}、ＲＳＤ_ｋ、ＲＳＤ_ｋ＋１、ＲＳＤ_ｋ＋２・・
・に転送（シフト）されつつ、出力信号・・・ＯＴ_ｋ、
ＯＴ_ｋ＋１、ＯＴ_ｋ＋２、ＯＴ_ｋ＋３・・・として出力
される。

【０１６６】（積算電圧調整動作）次いで、本実施形態
に係るシフトレジスタ回路による積算電圧調整動作につ
いて説明する。まず、積算電圧調整動作の開始に先立っ
て、上述した第３の実施形態（図１２参照）と同様に、
パルス信号ＣＫ１及びＣＫ２をともにローレベルＶ_Ｌに
設定する。また、上述した一連のシフト動作の終了によ
り、各段の信号保持ブロック・・・ＲＳＤ_ｋ−１、ＲＳ
Ｄ_ｋ、ＲＳＤ_ｋ＋１、ＲＳＤ_ｋ＋２・・・はリセットさ
れた状態を保持する。すなわち、接点ＮＧの電位がロー
レベルＶssに設定されるので、ＭＯＳトランジスタＴ４
２及びＴ４３はオフ状態に保持され、また、接続接点Ｎ
Ｈの電位がハイレベルＶddに設定されるので、ＭＯＳト
ランジスタＴ４４はオン状態に保持される。

【０１６７】このとき、各信号保持ブロック・・・ＲＳ
Ｄ_ｋ−１、ＲＳＤ_ｋ、ＲＳＤ_ｋ＋１、ＲＳＤ_ｋ＋２・・
・の出力接点Ｎoutには低電位電源Ｖssに応じた電位が
印加されるので、出力端子ＯＵＴからは、ローレベルＶ
_Ｌの出力信号・・・ＯＴ_{ｋ− １}、ＯＴ_ｋ、ＯＴ_ｋ＋１、
ＯＴ_ｋ＋２・・・が出力される。

【０１６８】次いで、出力制御信号ＳＥＴＡ及びＳＥＴ
Ｂを制御して、出力制御信号ＳＥＴＡを任意のハイレベ
ルＶ_Ｈ（例えば、≒Ｖdd）及び任意の信号幅Ｔｗ（積算
電圧調整動作期間に相当）を有する信号波形に設定する
とともに、出力制御信号ＳＥＴＢを、出力制御信号ＳＥ
ＴＡと反転関係となる信号レベル（ローレベルＶss）及
び信号幅Ｔｗを有する信号波形に設定する。また、パル
ス信号ＣＫ１、ＣＫ２を制御して、いずれのパルス信号
も、上記出力制御信号ＳＥＴＡ及びＳＥＴＢに対応した
信号幅Ｔｗ及び任意のハイレベルＶｃ（例えば、Ｖｃ≒
Ｖddとなるハイレベル）を有する同一の信号波形に設定
する。

【０１６９】そして、上述したような信号波形に設定さ
れた出力制御信号ＳＥＴＡ、ＳＥＴＢ、及び、パルス信
号ＣＫ１、ＣＫ２を、積算電圧調整動作を開始する任意
のタイミングで、全ての各信号保持ブロック・・・ＲＳ
Ｄ_ｋ−１、ＲＳＤ_ｋ、ＲＳＤ _ｋ＋１、ＲＳＤ_ｋ＋２・・
・の制御端子ＣＴＬＣ、ＣＴＬＢ、及び、入力端子ＣＬ
Ｋに同時に印加する。

【０１７０】これにより、まず、制御端子ＣＴＬＣにハ
イレベルＶ_Ｈの出力制御信号ＳＥＴＡが印加されること
により、ＭＯＳトランジスタＴ４７がオン動作して、出
力制御信号ＳＥＴＡの信号レベル（ハイレベルＶ_Ｈ）に
応じて接点ＮＧの電位が高い状態になると、ＭＯＳトラ
ンジスタＴ４２、Ｔ４３がオン動作するとともに、接続
接点ＮＨの電位が低い状態になって、ＭＯＳトランジス
タＴ４４がオフ動作する。

【０１７１】このとき、ＭＯＳトランジスタＴ４６のゲ
ート端子（制御端子ＣＴＬＢ）にはローレベルＶssの出
力制御信号ＳＥＴＢが印加されてオフ状態にあるので、
ＭＯＳトランジスタＴ４５の動作状態に関わらず、接点
ＮＥの電位は放電されることなく保持される。また、Ｍ
ＯＳトランジスタＴ４４がオフ動作することにより、低
電位電源Ｖssの出力接点Ｎoutへの供給が遮断される。

【０１７２】したがって、出力接点Ｎoutには、ＭＯＳ
トランジスタＴ４３を介してパルス信号ＣＫ１の信号レ
ベル（ハイレベルＶｃ）が供給されて、該信号レベルに
応じたハイレベルＶ_Ｈを有する出力信号・・・ＯＴ
_ｋ−１、ＯＴ_ｋ、ＯＴ_ｋ＋１、ＯＴ_ｋ＋２・・・が各信
号保持ブロック・・・ＲＳＤ_ｋ−１、ＲＳＤ_ｋ、ＲＳＤ
_{ｋ ＋１}、ＲＳＤ_ｋ＋２・・・の出力端子ＯＵＴから出力
される。

【０１７３】そして、積算電圧調整動作の終了時には、
出力制御信号ＳＥＴＡがハイレベルＶ_Ｈからローレベル
Ｖ_Ｌに、出力制御信号ＳＥＴＢがローレベルＶssからハ
イレベルＶddに、また、パルス信号ＣＫ１（又はＣＫ
２）がハイレベルＶｃからローレベルＶ_Ｌに同時に切り
替わることにより、ＭＯＳトランジスタＴ４７はオフ動
作して出力制御信号ＳＥＴＡの接点ＮＧへの供給を遮断
するとともに、ＭＯＳトランジスタＴ４６がオン動作
し、かつ、次段の各信号保持ブロック・・・ＲＳＤ _ｋ、
ＲＳＤ_ｋ＋１、ＲＳＤ_ｋ＋２、ＲＳＤ_ｋ＋３・・・から
のハイレベルＶ_Ｈの出力信号・・・ＯＴ_ｋ−１、Ｏ
Ｔ_ｋ、ＯＴ_ｋ＋１、ＯＴ_ｋ＋２・・・によりＭＯＳトラ
ンジスタＴ４５がオン状態にあることから、ＭＯＳトラ
ンジスタＴ４５、Ｔ４６を介して接点ＮＧの電位が低電
位電源Ｖssに放電されて低い状態となる。

【０１７４】これにより、ＭＯＳトランジスタＴ４２、
Ｔ４３がオフ動作して、接続接点ＮＨの電極が上昇し、
ＭＯＳトランジスタＴ４４がオン動作することにより、
パルス信号ＣＫ１の出力接点Ｎoutへの供給が遮断され
るとともに、低電位電源Ｖssが出力接点Ｎoutに供給さ
れるので、各信号保持ブロック・・・ＲＳＤ_ｋ−１、Ｒ
ＳＤ_ｋ、ＲＳＤ_ｋ＋１、ＲＳＤ_ｋ＋２・・・の出力端子
ＯＵＴからは、低電位電源Ｖssに基づくローレベルＶ_Ｌ
を有する出力信号・・・ＯＴ_ｋ−１、ＯＴ_ｋ、ＯＴ
_ｋ＋１、ＯＴ_ｋ＋２・・・が同時に出力される。

【０１７５】このとき、ローレベルＶ_Ｌを有する次段の
出力信号・・・ＯＴ_ｋ、ＯＴ_ｋ＋１、ＯＴ_ｋ＋２、ＯＴ
_ｋ＋３・・・が各信号保持ブロック・・・ＲＳ
Ｄ_ｋ−１、ＲＳＤ_ｋ、ＲＳＤ_ｋ＋１、ＲＳＤ_ｋ＋２・・
・にリセット信号として供給され、ＭＯＳトランジスタ
Ｔ４５がオフ動作するが、入力端子ＩＮを介して前段の
出力信号・・・ＯＴ_ｋ−２、ＯＴ_ｋ−１、ＯＴ_ｋ、ＯＴ
_ｋ＋１・・・・・・が取り込まれることにより、接点Ｎ
Ｇの電位は低い状態が保持される。

【０１７６】このようにして、積算電圧調整動作期間に
おいては、各信号保持ブロック・・・ＲＳＤ_ｋ−１、Ｒ
ＳＤ_ｋ、ＲＳＤ_ｋ＋１、ＲＳＤ_ｋ＋２・・・の出力端子
ＯＵＴから、入力端子ＣＬＫに印加されたパルス信号Ｃ
Ｋ１又はＣＫ２の信号レベルＶｃ及び信号幅Ｔｗに対応
した信号波形を有する出力信号（調整信号）・・・ＯＴ
_ｋ−１、ＯＴ_ｋ、ＯＴ_ｋ＋１、ＯＴ_ｋ＋２・・・が同時
に出力される。

【０１７７】したがって、このような構成を有するシフ
トレジスタ回路及びその駆動制御方法によれば、上述し
た第２の実施形態と同等の作用効果を得ることができ
る。特に、ＭＯＳトランジスタＴ４６では、シフト動作
中、そのゲートがほぼハイレベルＶddが続くのに対し、
そのドレインは常にローレベルＶssであるため、図２６
に示すＶｇ−Ｉｄ特性曲線ＳＰ_２になる傾向があった
が、積算電圧調整動作中にゲート電位をローレベルＶss
とすることにより特性変化を緩和させることができる。

【０１７８】次に、本発明に係るシフトレジスタ回路の
適用例について、図面を参照して具体的に説明する。 ＜第１の適用例＞図１４は、本発明に係るシフトレジス
タ回路が適用される液晶表示装置の全体構成を示す概略
構成図であり、図１５は、本適用例に係る液晶表示装置
の要部構成を示す詳細図である。なお、ここでは、液晶
表示装置として、アクティブマトリックス型の液晶表示
パネルを用いた液晶表示装置について説明する。

【０１７９】図１４に示すように、本適用例に係る液晶
表示装置は、大別して、液晶表示パネル（表示手段）１
０と、ソースドライバ（信号ドライバ；表示駆動装置）
２０と、ゲートドライバ（走査ドライバ；表示駆動装
置）３０と、ＬＣＤコントローラ４０と、システムコン
トロールＩＣ５０と、デジタル−アナログ変換器（以
下、Ｄ／Ａ変換器と記す）６０と、を有して構成されて
いる。

【０１８０】以下、各構成について説明する。液晶表示
パネル１０は、図１５に示すように、マトリクス状に配
置された画素電極、及び、画素電極に対向して配置され
た共通電極（コモン電極；コモン電圧Ｖcom）、画素電
極と共通電極の間に充填された液晶からなる液晶容量Ｃ
lcと、画素電極にソースが接続された薄膜トランジスタ
（以下、「画素トランジスタ」と記す）ＴＦＴと、マト
リクスの行方向に延伸し、複数の画素トランジスタＴＦ
Ｔのゲートに接続された走査ラインＬｇと、マトリクス
の列方向に延伸し、複数の画素トランジスタＴＦＴのド
レインに接続された信号ラインＬｄと、を有して構成さ
れ、後述するソースドライバ２０及びゲートドライバ３
０により選択される画素電極に信号電圧を印加すること
により、液晶の配列を制御して所定の画像情報を表示出
力する。ここで、Ｃｓは、蓄積容量であり、上記液晶容
量Ｃlc、蓄積容量Ｃｓ及び画素トランジスタＴＦＴは、
液晶画素（表示画素）１１を構成する。

【０１８１】ソースドライバ２０は、後述するＬＣＤコ
ントローラ５０から供給される水平制御信号に基づい
て、画像信号Ｒ、Ｇ、Ｂに対応する信号電圧を信号ライ
ンＬｄを介して各画素電極に供給する。ここで、ソース
ドライバ２０は、図１５に示すように、概略、Ｒ、Ｇ、
Ｂ画像信号が入力されるサンプルホールド回路２２と、
サンプルホールド回路２２のサンプルホールド動作を制
御するシフトレジスタ２１と、を有して構成され、シフ
トレジスタ２１により一定方向にシフトして出力された
サンプルホールド制御信号が、サンプルホールド回路２
２に順次印加されることにより、印加されたＲ、Ｇ、Ｂ
画像信号に対応した信号電圧が、液晶表示パネル１０の
各信号ラインＬｄに送出される。

【０１８２】一方、ゲートドライバ３０は、ＬＣＤコン
トローラ４０から供給される垂直制御信号に基づいて、
各走査ラインＬｇに走査信号を順次印加して選択状態と
し、上記信号ラインＬｄと交差する位置に配置された画
素電極（表示画素）に対して、上記ソースドライバ２０
により信号ラインＬｄに供給された信号電圧を印加する
（書き込む）線順次駆動が行われる。ここで、ゲートド
ライバ３０は、図１５に示すように、概略、シフトレジ
スタ３１とバッファ３２と、を有して構成され、シフト
レジスタ３１により一定方向にシフトして出力された制
御信号が、バッファ３２を介して、所定のゲート信号と
して液晶表示パネル１０の各走査ラインＬｇに印加され
ることにより、各画素トランジスタＴＦＴが駆動制御さ
れ、上記ソースドライバ２０により各信号ラインＬｄに
印加された信号電圧が、画素トランジスタＴＦＴを介し
て、各画素電極に印加される。

【０１８３】ＬＣＤコントローラ４０は、システムコン
トロールＩＣ５０から供給される水平同期信号ＨＤ、垂
直同期信号ＶＤ及びシステムクロックＳＹＳＣＫに基づ
いて水平制御信号や垂直制御信号を生成し、データドラ
イバ２０及びゲートドライバ３０に各々供給することに
より、所定のタイミングで画素電極に信号電圧を印加し
て、液晶表示パネル１０に所望の画像情報を表示させる
制御を行う。

【０１８４】システムコントロールＩＣ５０は、システ
ムクロックＳＹＳＣＫを信号ドライバ２０、ＬＣＤコン
トローラ４０、Ｄ／Ａ変換器６０等に供給するととも
に、このシステムクロックＳＹＳＣＫに同期した水平同
期信号ＨＤ、垂直同期信号ＶＤをＬＣＤコントローラ４
０に供給する。また、デジタルＲＧＢ信号からなる映像
信号を、Ｄ／Ａ変換器６０を介してアナログＲＧＢ信号
（画像信号Ｒ、Ｇ、Ｂ）として信号ドライバ２０に出力
する。

【０１８５】すなわち、ＬＣＤコントローラ４０とシス
テムコントロールＩＣ５０とは、図示を省略したインタ
ーフェースを介して、外部から供給される映像信号に基
づいて、液晶表示パネル１０に所望の画像情報を表示さ
せるための種々の制御信号を生成して、信号ドライバ２
０及び走査ドライバ３０に出力する駆動制御信号生成装
置を構成している。

【０１８６】上述したような構成を有する液晶表示装置
において、ソースドライバ２０に設けられるシフトレジ
スタ２１、及び、ゲートドライバ３０に設けられるシフ
トレジスタ３１として、本発明の第１の実施形態に係る
シフトレジスタ回路（図１）を良好に適用することがで
き、所定の周期を有するパルス信号ＣＫ１、ＣＫ２（及
び、入力制御信号φ１、φ２）に基づいて、上述した各
信号保持ブロック（図２）から順次出力される出力信号
を、上記サンプルホールド制御信号又はバッファ３２に
出力される制御信号として利用することができる。

【０１８７】ここで、シフトレジスタ２１、３１におい
て、本発明に係るシフトレジスタ回路と同等のシフト動
作（第１の信号出力動作）及び積算電圧調整動作（第２
の信号出力動作）を選択的に実行させるための動作制御
信号（入力制御信号φ１、φ２及び出力制御信号ＳＥ
Ｔ）は、例えば、ＬＣＤコントローラ４０によって生
成、出力するように構成することができる。また、ＬＣ
Ｄコントローラ４０によって出力制御信号ＳＥＴのみを
生成、出力して、ソースドライバ２０及びゲートドライ
バ３０内の図示を省略した構成により、パルス信号ＣＫ
１、ＣＫ２に同期する入力制御信号φ１、φ２を生成す
るものであってもよい。

【０１８８】このような本発明に係るシフトレジスタ回
路の液晶表示装置への適用によれば、シフトレジスタ２
１、３１をシフト動作させて、上記線順次駆動を実行す
る際に、シフトレジスタ２１、３１を構成する各信号保
持ブロックの入力制御部（ＭＯＳトランジスタＴ１１の
ゲート端子）に入力制御信号φ１、φ２が繰り返し印加
され、該印加電圧の時間積分値の正負極性の偏りに起因
して、入力制御部の動作特性（ＭＯＳトランジスタＴ１
１のしきい値特性）が変動した場合であっても、任意の
タイミングで、あるいは、所定の周期でシフトレジスタ
２１、３１を積算電圧調整動作させることにより、各信
号保持ブロックの入力制御部（ＭＯＳトランジスタＴ１
１のゲート端子）に対して、上記該印加電圧の時間積分
値の極性の偏りを相殺又は調整する信号波形を有する調
整信号を一括して同時に印加することができるので、上
記入力制御部の動作特性の劣化を抑制して良好なシフト
動作を保証して、誤動作や表示特性の劣化の少ない液晶
表示装置を提供することができる。

【０１８９】＜第２の適用例＞次に、本発明に係るシフ
トレジスタ回路の他の適用例として、本発明に係るシフ
トレジスタ回路を画像読取装置（又は、撮像装置）に適
用した場合について、図面を参照して具体的に説明す
る。まず、本適用例に係る画像読取装置に適用して最適
な読取画素（フォトセンサ）の一例として、ダブルゲー
ト型フォトセンサについて説明する。

【０１９０】図１６は、ダブルゲート型フォトセンサの
概略構成を示す断面構造図である。図１６（ａ）に示す
ように、ダブルゲート型フォトセンサ１１０は、励起光
（例えば、可視光）が入射されると電子−正孔対が生成
されるアモルファスシリコン等の半導体層（チャネル
層）１１１と、半導体層１１１の両端にそれぞれ設けら
れたｎ^＋シリコンからなる不純物層１１７、１１８と、
不純物層１１７、１１８上に形成されたクロム、クロム
合金、アルミ、アルミ合金等から選択された可視光に対
して不透明のドレイン電極１１２及びソース電極１１３
と、半導体層１１１の上方（図面上方）にブロック絶縁
膜１１４及び上部（トップ）ゲート絶縁膜１１５を介し
て形成されたＩＴＯ等の透明導電膜からなり、可視光に
対して透過性を示すトップゲート電極（第１のゲート電
極）１２１と、半導体層１１１の下方（図面下方）に下
部（ボトム）ゲート絶縁膜１１６を介して形成されたク
ロム、クロム合金、アルミ、アルミ合金等の可視光に対
して不透明なボトムゲート電極（第２のゲート電極）１
２２と、を有して構成されている。そして、このような
構成を有するダブルゲート型フォトセンサ１１０が、ガ
ラス基板等の透明な絶縁性基板１１９上にマトリクス状
に複数形成されている。

【０１９１】ここで、図１６（ａ）において、トップゲ
ート絶縁膜１１５、ブロック絶縁膜１１４、ボトムゲー
ト絶縁膜１１６、トップゲート電極１２１上に設けられ
る保護絶縁膜１２０は、いずれも半導体層１１１を励起
する可視光に対して透過率の高い材質、例えば、窒化シ
リコン等により構成されることにより、図面上方から入
射する光のみを検知する構造を有している。なお、この
ようなダブルゲート型フォトセンサ１１０は、一般に、
図１６（ｂ）に示すような等価回路により表される。こ
こで、ＴＧはトップゲート端子、ＢＧはボトムゲート端
子、Ｓはソース端子、Ｄはドレイン端子である。

【０１９２】次いで、上述したダブルゲート型フォトセ
ンサの駆動制御方法について、図面を参照して説明す
る。図１７は、ダブルゲート型フォトセンサの基本的な
駆動制御動作の一例を示すタイミングチャートであり、
図１８は、ダブルゲート型フォトセンサの動作を示す概
念図であり、図１９は、ダブルゲート型フォトセンサの
出力電圧の光応答特性を示す図である。ここでは、上述
したダブルゲート型フォトセンサの構成（図１６）を適
宜参照しながら説明する。

【０１９３】まず、リセット動作（初期化動作、初期化
ステップ）においては、図１７、図１８（ａ）に示すよ
うに、ダブルゲート型フォトセンサ１１０のトップゲー
ト端子ＴＧにパルス電圧（以下、「リセットパルス」と
記す；例えば、Ｖtg＝＋１５Ｖのハイレベル）φＴを印
加して、半導体層１１１、及び、ブロック絶縁膜１１４
における半導体層１１１との界面近傍に蓄積されている
キャリヤ（ここでは、正孔）を放出する（リセット期間
Ｔrst）。

【０１９４】次いで、光蓄積動作においては、図１７、
図１８（ｂ）に示すように、トップゲート端子ＴＧにロ
ーレベル（例えば、Ｖtg＝−１５Ｖ）のバイアス電圧φ
Ｔを印加することにより、リセット動作を終了し、キャ
リヤ蓄積動作による光蓄積期間（電荷蓄積動作）Ｔｓが
スタートする。光蓄積期間Ｔｓにおいては、トップゲー
ト電極１２１側から入射した光量に応じて半導体層１１
１の入射有効領域、すなわち、キャリヤ発生領域で電子
−正孔対が生成され、半導体層１１１、及び、ブロック
絶縁膜１１４における半導体層１１１との界面近傍、す
なわち、チャネル領域周辺に正孔が蓄積される。

【０１９５】そして、プリチャージ動作においては、図
１７、図１８（ｃ）に示すように、光蓄積期間Ｔｓに並
行して、プリチャージ信号φpgに基づいてドレイン端子
Ｄに所定の電圧（プリチャージ電圧）Ｖpgを印加し、ド
レイン電極１１２に電荷を保持させる（プリチャージ期
間Ｔprch）。

【０１９６】次いで、読み出し動作においては、図１
７、図１８（ｄ）に示すように、プリチャージ期間Ｔpr
chを経過した後、ボトムゲート端子ＢＧにハイレベル
（例えば、Ｖbg＝＋１０Ｖ）のバイアス電圧（読み出し
選択信号；以下、「読み出しパルス」と記す）φＢを印
加することにより、ダブルゲート型フォトセンサ１１０
をＯＮ状態にする（読み出し期間Ｔread）。

【０１９７】ここで、読み出し期間Ｔreadにおいては、
チャネル領域に蓄積されたキャリヤ（正孔）が逆極性の
トップゲート端子ＴＧに印加されたＶtg（−１５Ｖ）を
緩和する方向に働くため、ボトムゲート端子ＢＧのＶbg
（＋１５Ｖ）によりｎチャネルが形成され、ドレイン電
流に応じてドレイン端子Ｄの電圧（ドレイン電圧）ＶＤ
は、図１８、図１９（ａ）に示すように、プリチャージ
電圧Ｖpgから時間の経過とともに徐々に低下する傾向を
示す。

【０１９８】すなわち、光蓄積期間Ｔｓにおける光蓄積
状態が暗状態で、チャネル領域にキャリヤ（正孔）が蓄
積されていない場合には、図１８（ｅ）に示すように、
トップゲート端子ＴＧに負バイアスをかけることによっ
て、ボトムゲート端子ＢＧの正バイアスが打ち消され、
ダブルゲート型フォトセンサ１１０はＯＦＦ状態とな
り、図１９（ａ）に示すように、時間の経過に関わら
ず、ドレイン電圧ＶＤがほぼそのまま保持されることに
なる。

【０１９９】一方、光蓄積状態が明状態の場合には、図
１８（ｄ）に示すように、チャネル領域に入射光量に応
じたキャリヤ（正孔）が捕獲されているため、トップゲ
ート端子ＴＧの負バイアスを打ち消すように作用し、こ
の打ち消された分だけボトムゲート端子ＢＧの正バイア
スによって、ダブルゲート型フォトセンサ１１０はＯＮ
状態となる。そして、この入射光量に応じたＯＮ抵抗に
したがって、図１９（ａ）に示すように、時間の経過に
より、ドレイン電圧ＶＤは、徐々に低下することにな
る。

【０２００】したがって、図１９（ａ）に示したよう
に、ドレイン電圧ＶＤの変化傾向は、トップゲート端子
ＴＧへのリセットパルスφＴの印加によるリセット動作
の終了時点から、ボトムゲート端子ＢＧに読み出しパル
スφＢが印加されるまでの時間（光蓄積期間Ｔｓ）に受
光した光量に深く関連し、蓄積されたキャリヤが少ない
場合には緩やかに低下する傾向を示し、また、蓄積され
たキャリヤが多い場合には急峻に低下する傾向を示す。
そのため、読み出し期間Ｔreadがスタートして、所定の
時間経過後のドレイン電圧ＶＤを検出することにより、
あるいは、所定のしきい値電圧を基準にして、その電圧
に至るまでの時間を検出することにより、照射光の光量
が換算される。

【０２０１】なお、図１７に示したタイミングチャート
において、プリチャージ期間Ｔprchの経過後、図１８
（ｆ）、（ｇ）に示すように、ボトムゲート端子ＢＧに
ローレベル（例えば、Ｖbg＝０Ｖ）を印加した状態を継
続すると、ダブルゲート型フォトセンサ１１０はＯＦＦ
状態を持続し、図４（ｂ）に示すように、ドレイン電圧
ＶＤは、プリチャージ電圧Ｖpgを保持する。このよう
に、ボトムゲート端子ＢＧへの電圧の印加状態により、
ダブルゲート型フォトセンサ１１０の読み出し状態を選
択する選択機能が実現される。

【０２０２】次に、本発明に係るシフトレジスタ回路が
適用される画像読取装置について、図面を参照して説明
する。なお、以下に示す適用例においては、読取画素と
して、上述したダブルゲート型フォトセンサを適用した
構成について示すが、本発明の適用例となる画像読取装
置に用いられるフォトセンサは、このダブルゲート型フ
ォトセンサに限定されるものではなく、フォトダイオー
ドや薄膜トランジスタ（ＴＦＴ）等、他の構成のフォト
センサを用いたフォトセンサシステムに対しても同様に
適用することができる。

【０２０３】図２０は、本発明に係るシフトレジスタ回
路が適用される画像読取装置の全体構成を示す概略構成
図であり、図２１は、本適用例に係る画像読取装置の要
部構成を示す詳細図である。図２０に示すように、本適
用例に係る画像読取装置は、大別して、フォトセンサア
レイ（画像読取手段）２００と、トップゲートドライバ
（読取駆動装置）２１０と、ボトムゲートドライバ２２
０（読取駆動装置）と、ドレインドライバ２３０と、ア
ナログ−デジタル変換器（以下、Ａ／Ｄコンバータと記
す）２４０と、コントローラ２５０と、記憶部２６０
と、を有して構成されている。ここで、フォトセンサア
レイ２００、トップゲートドライバ２１０、ボトムゲー
トドライバ２２０及びドレインドライバ２３０からなる
画像読取装置の要部構成を、便宜的に「フォトセンサシ
ステム」と呼ぶ。

【０２０４】以下、各構成について説明する。フォトセ
ンサアレイ２００は、図２１に示すように、透明な絶縁
性基板１１９上に、例えば、ｎ行×ｍ列のマトリクス状
に配列された複数のダブルゲート型フォトセンサ１１０
と、各ダブルゲート型フォトセンサ１１０のトップゲー
ト端子ＴＧ（トップゲート電極２１）及びボトムゲート
端子ＢＧ（ボトムゲート電極２２）を各々行方向に接続
して伸延するトップゲートライン２０１及びボトムゲー
トライン２０２と、各ダブルゲート型フォトセンサ１０
のドレイン端子Ｄ（ドレイン電極１２）を列方向に接続
したドレインライン（データライン）２０３と、ソース
端子Ｓ（ソース電極１３）を列方向に接続するととも
に、接地電位に接続されたソースライン（コモンライ
ン）２０４と、を備えて構成されている。

【０２０５】また、トップゲートドライバ２１０は、ト
ップゲートライン２０１を介して、ダブルゲート型フォ
トセンサ１１０のトップゲート端子ＴＧにリセットパル
スφＴ１、φＴ２、…φＴｉ、…φＴｎを順次印加す
る。ボトムゲートドライバ２２０は、ボトムゲートライ
ン２０２を介して、ダブルゲート型フォトセンサ１１０
のボトムゲート端子ＢＧに読み出しパルスφＢ１、φＢ
２、…φＢｉ、…φＢｎを順次印加する。ここで、トッ
プゲートドライバ２１０及びボトムゲートドライバ２２
０は、上述した液晶表示装置（図１４）におけるゲート
ドライバ３０と同様に、概略、シフトレジスタとバッフ
ァを有して構成されている。

【０２０６】ドレインドライバ２３０は、ドレインライ
ン２０３に接続され、ダブルゲート型フォトセンサ１１
０へのプリチャージ電圧Ｖpgの印加及びドレインライン
電圧ＶＤ１、ＶＤ２、ＶＤ３、…ＶＤｍの読み出しを行
うためのコラムスイッチ２３１、プリチャージスイッチ
２３２、アンプ２３３から構成されている。

【０２０７】なお、図２１において、φtg及びφbgは、
それぞれリセットパルスφＴ１、φＴ２、…φＴｉ、…
φＴｎ、及び、読み出しパルスφＢ１、φＢ２、…φＢ
ｉ、…φＢｎを生成するための制御信号、φpgは、プリ
チャージ電圧Ｖpgを印加するタイミングを制御するプリ
チャージ信号である。Ａ／Ｄコンバータ２４０は、ドレ
インドライバ２３０により読み出されたドレインライン
電圧（アナログ信号）をデジタル信号からなる画像デー
タに変換する。

【０２０８】コントローラ２５０は、トップゲートドラ
イバ２１０及びボトムゲートドライバ２２０に制御信号
φtg、φbgを出力することにより、トップゲートドライ
バ２１０及びボトムゲートドライバ２２０の各々から、
フォトセンサアレイ２００を構成する各ダブルゲート型
フォトセンサ１１０のトップゲート端子ＴＧ及びボトム
ゲート端子ＢＧに所定の信号電圧（リセットパルスφＴ
ｉ、読み出しパルスφＢｉ）を印加するリセット動作や
読み出し動作を制御する。また、プリチャージスイッチ
２３２にプリチャージ信号φpgを出力することにより、
各ダブルゲート型フォトセンサ１１０のドレイン端子Ｄ
にプリチャージ電圧Ｖpgを印加して（プリチャージ動
作）、被検出体の画像パターンに対応して各ダブルゲー
ト型フォトセンサ１１０に蓄積された電荷量に応じたド
レイン電圧ＶＤを検出する動作を制御する。

【０２０９】また、コントローラ２５０には、ドレイン
ドライバ２３０により読み出された出力電圧Ｖoutが、
Ａ／Ｄコンバータ２４０を介してデジタル信号に変換さ
れ、画像データとして入力される。コントローラ２５０
は、この画像データに対して、所定の画像処理を施した
り、ＲＡＭ等の記憶部２６０への書き込み、読み出しを
行うとともに、画像データの照合や加工等の所定の機能
処理を実行する外部機能部３００に対するインタフェー
スとしての機能をも備えている。

【０２１０】このような構成において、トップゲートド
ライバ２１０からトップゲートライン２０１を介して、
トップゲート端子ＴＧに所定の電圧を印加することによ
り、フォトセンス機能が実現され、ボトムゲートドライ
バ２２０からボトムゲートライン２０２を介して、ボト
ムゲート端子ＢＧに所定の電圧を印加し、ドレインライ
ン２０３を介して、ダブルゲート型フォトセンサ１０の
ドレイン電圧をコラムスイッチ２３１に取り込んで出力
電圧Ｖoutとして出力することにより読み出し機能が実
現される。

【０２１１】そして、本適用例に係る画像読取装置にお
いては、上述したようなトップゲートドライバ２１０及
びボトムゲートドライバ２２０に設けられるシフトレジ
スタに、本発明の第１乃至第４の実施形態に係るシフト
レジスタ回路を適用した構成を有し、所定の周期を有す
るパルス信号ＣＫ１、ＣＫ２（及び、入力制御信号φ
１、φ２）に基づいて、上述したシフトレジスタ回路
（図１、図６）の各信号保持ブロック（図２、図７、図
１１、図１３）から順次出力される出力信号をバッファ
を介して、上記トップゲートライン２０１及びボトムゲ
ートライン２０２に出力することにより、フォトセンサ
システムを駆動する信号（リセットパルスφＴｉ、読み
出しパルスφＢｉ）として利用される。

【０２１２】ここで、トップゲートドライバ２１０及び
ボトムゲートドライバ２２０に設けられるシフトレジス
タにおいて、本発明に係るシフトレジスタ回路と同等の
シフト動作（すなわち、画像読取動作；第１の信号出力
動作）、及び、積算電圧調整動作（第２の信号出力動
作）を選択的に実行させるための動作制御信号（本発明
の第１乃至第４の実施形態に示したパルス信号ＣＫ１、
ＣＫ２、入力制御信号φ１、φ２及び出力制御信号ＳＥ
Ｔ、ＳＥＴＡ、ＳＥＴＢ）は、例えば、コントローラ２
５０によって生成、出力するように構成することができ
る。また、コントローラ２５０によって出力制御信号Ｓ
ＥＴ、ＳＥＴＡ、ＳＥＴＢのみを生成、出力して、トッ
プゲートドライバ２１０及びボトムゲートドライバ２２
０内で、パルス信号ＣＫ１、ＣＫ２の信号波形を変更制
御するように構成してもよい。

【０２１３】次に、本適用例に係る画像読取装置の駆動
制御方法の一例について、図面を参照して説明する。な
お、以下に示す各動作においては、上記動作制御信号の
信号波形や印加タイミングは、上述したコントローラ２
５０により設定制御され、トップゲートドライバ２１０
及びボトムゲートドライバ２２０に設けられるシフトレ
ジスタに個別に供給されるものとして説明する。

【０２１４】図２２は、上述したフォトセンサシステム
の駆動制御方法の一例を示すタイミングチャートであ
り、図２３は、画像読取装置の画像読取動作及び積算電
圧調整動作において、トップゲートライン及びボトムゲ
ートラインに印加される信号の信号波形の関係を示す図
である。ここでは、上述した画像読取装置及びフォトセ
ンサシステムの構成（図２０、図２１）を適宜参照しな
がら、駆動制御方法を説明する。

【０２１５】（画像読取動作）本適用例における画像読
取動作（第１の信号出力動作）は、図２２に示すよう
に、まず、トップゲートドライバ２１０からトップゲー
トライン２０１の各々に、リセットパルスφＴ１、φＴ
２、…φＴｎを順次印加して、初期化動作（リセット期
間Ｔrst）をスタートし、各行毎のダブルゲート型フォ
トセンサ１１０を初期化する。

【０２１６】次いで、リセット期間Ｔrst経過後、リセ
ットパルスφＴ１、φＴ２、…φＴｎが順次立ち下が
り、初期化動作が終了することにより、光蓄積動作がス
タートして、所定の光蓄積期間Ｔｓ、各行毎のダブルゲ
ート型フォトセンサ１０のトップゲート電極側から入射
される光量に応じてチャネル領域に電荷（正孔）が発生
し、蓄積される。ここで、図２２に示すように、光蓄積
期間Ｔｓ内に並行して、ドレインドライバ２３０からド
レインライン２０３の各々にプリチャージ電圧Ｖpgを印
加することにより、プリチャージ動作（プリチャージ期
間Ｔprch）をスタートし、ドレインライン２０３を介し
て各列毎のダブルゲート型フォトセンサ１１０のドレイ
ン電極にプリチャージ電圧Ｖpgに基づく所定の電圧を保
持させる。

【０２１７】次いで、光蓄積期間Ｔｓ及びプリチャージ
期間Ｔprchが経過（光蓄積動作及びプリチャージ動作が
終了）したダブルゲート型フォトセンサ１０に対して、
各行毎にボトムゲートドライバ２２０からボトムゲート
ライン２０２を介して、読み出しパルスφＢ１、φＢ
２、…φＢｎを順次印加して、読み出し動作（読み出し
期間Ｔread）をスタートし、各行毎のダブルゲート型フ
ォトセンサ１１０に蓄積された電荷に対応するドレイン
電圧ＶＤ１、ＶＤ２、ＶＤ３、…ＶＤｍの変化を、各ド
レインライン２０３を介して、ドレインドライバ２３０
により同時に検出し、シリアルデータ又はパラレルデー
タからなる出力電圧Ｖoutとして読み出す。

【０２１８】なお、各ダブルゲート型フォトセンサ１１
０における入射光量の検出方法は、各ドレインライン２
０３の電圧ＶＤ１、ＶＤ２、ＶＤ３、…ＶＤｍの低下傾
向を、読み出し動作がスタートして、所定の時間（読み
出し期間Ｔread）経過後の電圧値を検出することによ
り、あるいは、所定のしきい値電圧を基準にして、その
電圧値に至るまでの時間を検出することにより、入射光
量を換算する。

【０２１９】（積算電圧調整動作）次いで、本適用例に
おける積算電圧調整動作（第２の信号出力動作）は、ま
ず、コントローラ２５０において、上述した画像読取動
作期間Ｔｖに、各トップゲートライン２０１に印加され
たリセットパルスφＴｉ（φＴ１、φＴ２、…φＴ
ｎ）、及び、各ボトムゲートライン２０２に印加された
読み出しパルスφＢｉ（φＢ１、φＢ２、…φＢｎ）の
時間積分値を算出し、その正負極性の偏りを相殺又は調
整する信号波形を有する調整信号を設定するための動作
制御信号（本発明の第１乃至第４の実施形態に示したパ
ルス信号ＣＫ１、ＣＫ２、入力制御信号φ１、φ２及び
出力制御信号ＳＥＴ、ＳＥＴＡ、ＳＥＴＢ）を、トップ
ゲートドライバ２１０及びボトムゲートドライバ２２０
に設けられた各シフトレジスタに出力する。

【０２２０】具体的には、図２３（ａ）に示すように、
画像読取動作期間Ｔｖに、トップゲートライン２０１に
リセットパルスφＴｉがリセット期間Ｔrst印加された
場合、トップゲートライン２０１における時間積分値の
平均値Ｖteは、リセットパルスφＴｉのハイレベルを正
電圧ＶtgH、ローレベルを負電圧ＶtgLとすると、上記
（１）式に基づいて、次式のように表される。 Ｖte＝｛ＶtgH×Ｔrst＋ＶtgL×（Ｔｖ−Ｔrst）｝／Ｔｖ・・・（３） ここで、Ｔｖ≫Ｔrstであり、かつ、ＶtgLは、負電圧で
あるので、画像読取動作期間における時間積分値、又
は、その平均値Ｖteは、負電圧側に大きく偏っているこ
とになる。

【０２２１】また、図２３（ｂ）に示すように、画像読
取動作期間Ｔｖに、ボトムゲートライン２０２に読み出
しパルスφＢｉが読み出し期間Ｔread印加された場合、
ボトムゲートライン２０２における時間積分値の平均値
Ｖbeは、読み出しパルスφＢｉのハイレベルを正電圧Ｖ
bgH、ローレベルを負電圧ＶbgLとすると、上記（１）式
に基づいて、次式のように表される。 Ｖbe＝｛ＶbgH×Ｔread＋ＶbgL×（Ｔｖ−Ｔread）｝／Ｔｖ・・・（４） ここで、Ｔｖ≫Ｔreadであり、かつ、ＶbgLは、負電圧
であるので、画像読取動作期間における時間積分値、又
は、その平均値Ｖbeは、リセットパルスφＴｉの場合と
同様に、負電圧側に大きく偏っていることになる。

【０２２２】そのため、このような特定の極性に偏った
リセットパルスφＴｉ及び読み出しパルスφＢｉが各ダ
ブルゲート型フォトセンサのトップゲート端子ＴＧ及び
ボトムゲート端子ＢＧに印加される状態が継続すること
により、従来技術に示した場合（図２６）と同様に、ト
ランジスタ特性の劣化を生じ、ダブルゲート型フォトセ
ンサの受光感度の劣化や誤動作を生じる可能性がある。

【０２２３】そこで、本適用例においては、コントロー
ラ２５０からトップゲートドライバ２１０の動作状態を
制御する動作制御信号ＡＤＴを出力して、画像読取動作
期間における時間積分値、又は、その平均値Ｖteの極性
の偏りに対して、次式に示すような信号波形（信号レベ
ル及び信号幅）を有する調整信号を各トップゲートライ
ン２０１に同時に印加するトップゲート電圧調整動作
（第１の積算電圧調整動作）を実行する。 ｛ＶtgH×Ｔrst＋ＶtgL×（Ｔｖ−Ｔrst）｝＋ＶtgH×Ｔwte＝０・・（５）

【０２２４】また、同様に、コントローラ２５０からボ
トムゲートドライバ２２０の動作状態を制御する動作制
御信号ＡＤＢを出力して、画像読取動作期間における時
間積分値、又は、その平均値Ｖbeの極性の偏りに対し
て、次式に示すような信号波形（信号レベル及び信号
幅）を有する調整信号を各ボトムゲートライン２０２に
同時に印加するボトムゲート電圧調整動作（第２の積算
電圧調整動作）を実行する。 ｛ＶbgH×Ｔread＋ＶbgL×（Ｔｖ−Ｔread）｝＋ＶbgH×Ｔwbe＝０・・（６）

【０２２５】なお、ここでは、調整信号の信号レベルと
して、リセットパルスφＴｉ及び読み出しパルスφＢｉ
に用いられる信号レベル（ハイレベルＶtgH、ＶbgH）を
そのまま適用した場合について示した。このような信号
レベルの設定により、リセットパルスφＴｉや読み出し
パルスφＢｉの信号レベルを設定する電源供給回路の構
成を変更する必要がなく、また、調整信号の信号幅Ｔwt
e、Ｔwbeのみを制御する簡易な手法により、上記
（５）、（６）式の関係を満たす、或いは、近づくよう
な調整信号を設定することができる。

【０２２６】このような積算電圧調整動作によれば、画
像読取動作によりダブルゲート型フォトセンサ１１０に
印加されるリセットパルスφＴｉや読み出しパルスφＢ
ｉの時間積分値の極性の偏りに対して、所定の信号波形
（信号レベル及び信号幅）を有する調整信号を印加する
ことにより、上記時間積分値の極性の偏りを相殺又は調
整することができるので、ダブルゲート型フォトセンサ
の受光感度の劣化や誤動作の発生を抑制して、読取感度
の劣化や誤動作が抑制された信頼性の高い画像読取装置
を提供することができる。

【０２２７】また、トップゲート電圧調整動作及びボト
ムゲート電圧調整動作により、上記調整信号を複数のト
ップゲートライン、又は、複数のボトムゲートラインに
対して、所定のタイミングで一括して同時に印加して、
上記時間積分値の極性の偏りを相殺又は調整することが
できるので、ダブルゲート型フォトセンサの素子特性の
劣化を短時間で補正することができ、画像読取装置の画
像読取機能を良好に維持することができる。

【０２２８】なお、上述した適用例においては、図２２
に示したように、トップゲート電圧調整動作及びボトム
ゲート電圧調整動作を、異なるタイミングで実行する場
合について説明したが、本発明はこれに限定されるもの
ではなく、双方の積算電圧調整動作を同時に、又は、相
互にオーバーラップさせて実行するものであってもよ
い。

【０２２９】また、上述した適用例においては、トップ
ゲート電圧調整動作及びボトムゲート電圧調整動作を、
画像読取動作の直後に実行する駆動制御方法について説
明したが、本発明はこれに限定されるものではなく、画
像読取動作の直前に実行するものであってもよいし、所
定の時間間隔毎に実行するようにしてもよい。要する
に、画像読取動作の際に、ダブルゲート型フォトセンサ
の素子特性の劣化が補正された状態にあればよい。

【０２３０】

【発明の効果】本発明によれば、直列に接続された複数
の信号保持手段を備えたシフトレジスタ回路において、
前記シフトレジスタ回路は、前記複数の信号保持手段を
介して、初段の前記信号保持手段に入力された入力信号
を、順次、次段以降の前記信号保持手段にシフトしつ
つ、前記信号保持手段の各々から第１の出力信号を順次
出力する第１の信号出力動作と、所定の出力制御信号を
入力することにより、前記複数の信号保持手段の各々か
ら、前記第１の信号出力動作によって出力された前記第
１の出力信号の信号レベルの時間積分値の極性の偏りを
調整する所定の信号レべル及び信号幅を有する第２の出
力信号を同時に出力する第２の信号出力動作と、を選択
的に実行することを特徴としている。ここで、上記第２
の出力信号は、前記第１の信号出力動作によって出力さ
れた前記第１の出力信号の信号レベルの時間積分値の極
性の偏りを調整する所定の信号レべル及び信号幅を有す
るように設定されている。

【０２３１】すなわち、第１の信号出力動作において
は、各段の信号保持手段から所定の信号レベルを有する
第１の出力信号（シフト信号）が順次出力されて、通常
のシフト動作が実現される。一方、第２の信号出力動作
においては、出力制御信号の入力をトリガーとして、各
段の信号保持手段から所定の信号波形（信号レべル及び
信号幅）を有する第２の出力信号（調整信号）が同時に
出力されて、第１の信号出力動作における第１の出力信
号の時間積分値の極性の偏りを調整する積算電圧調整動
作が実行される。

【０２３２】このような第１及び第２の信号出力動作を
選択的に繰り返し実行することにより、シフト動作（第
１の信号出力動作）において、各段の信号保持手段を構
成する電界効果トランジスタのゲート電極に、正負極性
の偏ったゲート信号（第１の出力信号）が印加されるこ
とに起因して、電界効果トランジスタのしきい値特性の
変動が生じた場合であっても、積算電圧調整動作（第２
の信号出力動作）において、所定の信号波形を有する調
整信号（第２の出力信号）が、各段の信号保持手段の電
界効果トランジスタのゲート電極に同時に印加されるの
で、シフト動作における上記ゲート信号の信号レベルの
時間積分値（又は、積算電圧の時間平均値）の正又は負
極性への偏りを相殺又は調整することができ、上記電界
効果トランジスタのしきい値特性の変動に起因するシフ
トレジスタ回路の誤動作や動作特性の劣化を抑制して、
信頼性の高いシフトレジスタ回路を提供することができ
る。

【０２３３】また、このような構成を有するシフトレジ
スタ回路を、電界効果トランジスタ構造を有するフォト
センサを画像読取手段に用いた画像読取装置の読取駆動
装置に適用した場合、上記第１及び第２の信号出力動作
を選択的に繰り返し実行することにより、画像読取動作
（第１の信号出力動作）において、各フォトセンサを走
査する際に、各フォトセンサに正負極性の偏った走査信
号（第１の出力信号）が印加されることに起因して、フ
ォトセンサの素子特性の変動が生じた場合であっても、
積算電圧調整動作（第２の信号出力動作）において、所
定の信号波形を有する調整信号（第２の出力信号）が、
各フォトセンサに同時に印加されるので、画像読取動作
における上記走査信号の信号レベルの時間積分値（又
は、積算電圧の時間平均値）の正又は負極性への偏りを
相殺又は調整することができ、上記フォトセンサの素子
特性の変動に起因する画像読取装置の誤動作や読取感度
の劣化を抑制して、信頼性の高い画像読取装置を提供す
ることができる。

【図面の簡単な説明】

【図１】本発明に係るシフトレジスタ回路の第１の実施
形態を示す概略構成図である。

【図２】第１の実施形態に係るシフトレジスタ回路に適
用される信号保持ブロックの具体的な構成を示す回路構
成図である。

【図３】第１の実施形態に適用される信号保持ブロック
の各端子及び接点の電位の変化を示すタイミングチャー
トである。

【図４】第１の実施形態に係るシフトレジスタ回路の動
作を示すタイミングチャートである。

【図５】第１の実施形態に係るシフトレジスタ回路のシ
フト動作及び積算電圧調整動作における出力信号の信号
波形の関係を示す図である。

【図６】本発明に係るシフトレジスタ回路の第２の実施
形態を示す概略構成図である。

【図７】第２の実施形態に係るシフトレジスタ回路に適
用される信号保持ブロックの具体的な構成を示す回路構
成図である。

【図８】第２の実施形態に適用される信号保持ブロック
の各端子及び接点の電位の変化を示すタイミングチャー
トである。

【図９】第２の実施形態に係るシフトレジスタ回路の動
作を示すタイミングチャートである。

【図１０】第２の実施形態に係るシフトレジスタ回路の
積算電圧調整動作の詳細な電圧変化を示すタイミングチ
ャートである。

【図１１】本発明に係るシフトレジスタ回路の第３の実
施形態に適用される信号保持ブロックの具体的な構成を
示す回路構成図である。

【図１２】第３の実施形態に係るシフトレジスタ回路の
動作を示すタイミングチャートである。

【図１３】本発明に係るシフトレジスタ回路の第４の実
施形態に適用される信号保持ブロックの具体的な構成を
示す回路構成図である。

【図１４】本発明に係るシフトレジスタ回路が適用され
る液晶表示装置（第１の適用例）の全体構成を示す概略
構成図である。

【図１５】第１の適用例に係る液晶表示装置の要部構成
を示す詳細図である。

【図１６】ダブルゲート型フォトセンサの概略構成を示
す断面構造図である。

【図１７】ダブルゲート型フォトセンサの基本的な駆動
制御動作の一例を示すタイミングチャートである。

【図１８】ダブルゲート型フォトセンサの動作を示す概
念図である。

【図１９】ダブルゲート型フォトセンサの出力電圧の光
応答特性を示す図である。

【図２０】本発明に係るシフトレジスタ回路が適用され
る画像読取装置（第２の適用例）の全体構成を示す概略
構成図である。

【図２１】第２の適用例に係る画像読取装置の要部構成
を示す詳細図である。

【図２２】フォトセンサシステムの駆動制御方法の一例
を示すタイミングチャートである。

【図２３】第２の適用例に係る画像読取装置の画像読取
動作及び積算電圧調整動作において、トップゲートライ
ン及びボトムゲートラインに印加される信号の信号波形
の関係を示す図である。

【図２４】従来技術におけるシフトレジスタ回路を示す
概略構成図である。

【図２５】従来技術におけるシフトレジスタ回路の動作
を示すタイミングチャートである。

【図２６】電界効果トランジスタにおけるゲート電圧−
ドレイン電流特性（しきい値特性）の変動傾向を示す図
である。

【図２７】フォトセンサに印加されるパルスの電圧波形
と、積算電圧の時間平均値の偏りを示す図である。

【符号の説明】

ＲＳＡ_ｋ−１〜ＲＳＡ_ｋ＋２、ＲＳＢ_ｋ−１〜ＲＳＢ
_ｋ＋２ 信号保持ブロック Ｔ１１〜Ｔ１６、Ｔ２１〜Ｔ２７、Ｔ３１〜Ｔ３８、Ｔ
４１〜Ｔ４８ＭＯＳトランジスタ ＯＴ_ｋ−１〜ＯＴ_ｋ＋２ 出力信号 ＣＫ１、ＣＫ２ パルス信号 φ１、φ２ パルス信号 ＳＥＴ、ＳＥＴＡ、ＳＥＴＢ 出力制御信号 ＮＡ、ＮＣ、ＮＥ、ＮＧ 接点 ＮＢ、ＮＤ、ＮＦ、ＮＨ 接続接点 Ｎout 出力接点 １０ 液晶表示パネル ２０ ソースドライバ ３０ ゲートドライバ ２１、３１ シフトレジスタ ４０ ＬＣＤコントローラ １１０ ダブルゲート型フォトセンサ ２００ フォトセンサアレイ ２１０ トップゲートドライバ ２２０ ボトムゲートドライバ ２３０ ドレインドライバ ２５０ コントローラ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｎ 5/335 Ｈ０４Ｎ 5/335 Ｚ Ｅ 5/66 １０２ 5/66 １０２Ｂ Ｆターム(参考） 5C006 AF51 AF52 AF82 BB11 BC03 BC12 BF02 BF03 BF11 BF25 BF31 FA21 5C024 CX00 GX02 GX03 HX02 5C058 AA08 BA35 5C080 AA10 BB05 DD09 JJ02 JJ03 JJ04 JJ05

Claims (24)

【特許請求の範囲】
1. 【請求項１】 直列に接続された複数の信号保持手段を
   備えたシフトレジスタ回路において、 前記シフトレジスタ回路は、 前記複数の信号保持手段を介して、初段の前記信号保持
   手段に入力された入力信号を、順次、次段以降の前記信
   号保持手段にシフトしつつ、前記信号保持手段の各々か
   ら第１の出力信号を順次出力する第１の信号出力動作
   と、 所定の出力制御信号を入力することにより、前記複数の
   信号保持手段の各々から、前記第１の信号出力動作によ
   って出力された前記第１の出力信号の信号レベルの時間
   積分値の極性の偏りを調整する所定の信号レべル及び信
   号幅を有する第２の出力信号を同時に出力する第２の信
   号出力動作と、を選択的に実行することを特徴とするシ
   フトレジスタ回路。
2. 【請求項２】 前記複数の信号保持手段の各々は、 第１の信号タイミングで前記入力信号を取り込み、該入
   力信号に基づく信号レベルを保持する入力制御部と、 前記保持された信号レベルに基づいて、所定の信号レベ
   ルを有する前記第１又は第２の出力信号を出力する出力
   制御部と、 第２の信号タイミングで前記保持された信号レベルを放
   電する放電制御部と、を備えていることを特徴とする請
   求項１記載のシフトレジスタ回路。
3. 【請求項３】 前記信号保持手段は、前記第１の信号出
   力動作の際、前記入力制御部に印加される入力制御信号
   の印加タイミングに基づいて、前記入力信号を取り込む
   ことを特徴とする請求項２に記載のシフトレジスタ回
   路。
4. 【請求項４】 前記信号保持手段は、前記第１の信号出
   力動作の際、前記入力制御部に入力される前記入力信号
   の入力タイミングに基づいて、前記入力信号を取り込む
   ことを特徴とする請求項２に記載のシフトレジスタ回
   路。
5. 【請求項５】 前記信号保持手段は、周期的に所定の高
   い信号レベルを有する第１の電圧信号と、少なくとも信
   号レベルの変更が可能な第２の電圧信号が、前記出力制
   御部に供給され、 前記第１の信号出力動作の際、前記第１の電圧信号に基
   づく信号レベルを有する前記第１の出力信号を出力し、 前記第２の信号出力動作の際、前記第２の電圧信号を前
   記出力制御信号として入力することにより、前記第２の
   電圧信号に基づく任意の信号レベルを有する前記第２の
   出力信号を出力することを特徴とする請求項２又は３に
   記載のシフトレジスタ回路。
6. 【請求項６】 前記信号保持手段は、少なくとも信号幅
   の変更が可能な第３の電圧信号と、少なくとも信号レベ
   ルの変更が可能な第２の電圧信号が、前記出力制御部に
   供給され、 前記第２の信号出力動作の際、前記第２の電圧信号を前
   記出力制御信号として入力することにより、前記第２の
   電圧信号に基づいて前記第２の出力信号を出力する第１
   の出力状態と、前記第３の電圧信号に基づいて前記第２
   の出力信号を出力する第２の出力状態と、を切り換え
   て、任意の信号レベル及び信号幅を有する前記第２の出
   力信号を出力することを特徴とする請求項２又は４に記
   載のシフトレジスタ回路。
7. 【請求項７】 前記第１の信号出力動作の際に、前記出
   力制御部に供給される前記第２の電圧信号は、所定の低
   い信号レベルを有していることを特徴とする請求項５又
   は６記載のシフトレジスタ回路。
8. 【請求項８】 前記信号保持手段は、少なくとも信号幅
   の変更が可能な第３の電圧信号と、所定の低い信号レベ
   ルを有する第４の電圧信号が、前記出力制御部に供給さ
   れ、 前記第１の信号出力動作の際、前記第３の電圧信号に基
   づく第１の信号幅を有する前記第１の出力信号を出力
   し、 前記第２の信号出力動作の際、前記第３の電圧信号に基
   づく第２の信号幅を有する前記第２の出力信号を出力す
   ることを特徴とする請求項２又は４に記載のシフトレジ
   スタ回路。
9. 【請求項９】 前記第１の信号出力動作の際、前記第１
   の電圧信号又は前記第３の電圧信号は、前記信号保持手
   段のうち、奇数段目の信号保持手段に対しては、第１の
   周期で供給され、偶数段目の信号保持手段に対しては、
   前記第１の周期とは反転関係を有する第２の周期で供給
   されることを特徴とする請求項５乃至８のいずれかに記
   載のシフトレジスタ回路。
10. 【請求項１０】 前記複数の信号保持手段の各々におい
    て、 前記入力制御部は、 前記入力制御信号が印加される前記第１の信号タイミン
    グでオン動作し、前記入力信号を電圧保持接点側に取り
    込む第１のトランジスタを備え、 前記出力制御部は、 前記電圧保持接点側に取り込まれた前記入力信号の信号
    レベルに基づいてオン動作し、所定の負荷を介して、所
    定の高い信号レベルを有する第５の電圧信号から供給さ
    れる信号レベルを放電する第２のトランジスタと、 前記電圧保持接点側に取り込まれた前記入力信号の信号
    レベルに基づいてオン動作し、前記第１の電圧信号に基
    づいて前記第１の出力信号を出力する第３のトランジス
    タと、 前記第２のトランジスタのオフ動作時に、前記負荷を介
    して、前記第５の電圧信号から供給される高い信号レベ
    ルに基づいてオン動作し、前記第２の電圧信号に基づい
    て第１又は第２の出力信号を出力する第４のトランジス
    タと、を備え、 前記放電制御部は、 次段の前記信号保持手段から出力される前記第１又は第
    ２の出力信号の信号レベルに基づいてオン動作し、前記
    電圧保持接点側の信号レベルを放電する第５のトランジ
    スタを備えたことを特徴とする請求項５、７、９のいず
    れかに記載のシフトレジスタ回路。
11. 【請求項１１】 前記複数の信号保持手段の各々におい
    て、 前記入力制御部は、 前記入力信号が印加される前記第１の信号タイミングで
    オン動作し、前記入力信号を電圧保持接点側に取り込む
    第１のトランジスタを備え、 前記出力制御部は、 前記電圧保持接点側に取り込まれた前記入力信号の信号
    レベルに基づいてオン動作し、所定の負荷を介して、所
    定の高い信号レベルを有する第５の電圧信号から供給さ
    れる信号レベルを放電する第２のトランジスタと、 前記電圧保持接点側に取り込まれた前記入力信号の信号
    レベルに基づいてオン動作し、前記第３の電圧信号に基
    づいて前記第１又は第２の出力信号を出力する第３のト
    ランジスタと、 前記第２のトランジスタのオフ動作時に、前記負荷を介
    して、前記第５の電圧信号から供給される高い信号レベ
    ルに基づいてオン動作し、前記第２の電圧信号に基づい
    て第１又は第２の出力信号を出力する第４のトランジス
    タと、を備え、 前記放電制御部は、 次段の前記信号保持手段から出力される前記第１又は第
    ２の出力信号の信号レベルに基づいてオン動作し、前記
    電圧保持接点側の信号レベルを放電可能とする第５のト
    ランジスタと、 前記第５のトランジスタに直列に接続され、少なくとも
    信号レベルの変更が可能な第６の電圧信号に基づいてオ
    ン動作し、前記電圧保持接点側の信号レベルを放電する
    第６のトランジスタと、を備えたことを特徴とする請求
    項６、７、９のいずれかに記載のシフトレジスタ回路。
12. 【請求項１２】 前記複数の信号保持手段の各々におい
    て、 前記入力制御部は、 前記入力信号が印加される前記第１の信号タイミングで
    オン動作し、前記入力信号を電圧保持接点側に取り込む
    第１のトランジスタを備え、 前記出力制御部は、 前記電圧保持接点側の信号レベルに基づいてオン動作
    し、所定の負荷を介して、所定の高い信号レベルを有す
    る第５の電圧信号から供給される信号レベルを放電する
    第２のトランジスタと、 前記電圧保持接点側の信号レベルに基づいてオン動作
    し、前記第３の電圧信号に基づいて前記第１又は第２の
    出力信号を出力する第３のトランジスタと、 前記第２のトランジスタのオフ動作時に、前記負荷を介
    して、前記第５の電圧信号から供給される高い信号レベ
    ルに基づいてオン動作し、前記第４の電圧信号に基づい
    て第１の出力信号を出力する第４のトランジスタと、 前記第２の電圧信号の信号レベルに基づいてオン動作
    し、前記第５の電圧信号に基づく高い信号レベルを前記
    電圧保持接点側に供給する第７のトランジスタと、を備
    え、 前記放電制御部は、 次段の前記信号保持手段から出力される前記第１又は第
    ２の出力信号の信号レベルに基づいてオン動作し、前記
    電圧保持接点側の信号レベルを放電可能とする第５のト
    ランジスタと、 前記第５のトランジスタに直列に接続され、少なくとも
    信号レベルの変更が可能な第６の電圧信号に基づいてオ
    ン動作し、前記電圧保持接点側の信号レベルを放電する
    第６のトランジスタと、を備えたことを特徴とする請求
    項８又は９のいずれかに記載のシフトレジスタ回路。
13. 【請求項１３】 前記複数の信号保持手段の各々におい
    て、 前記入力制御部は、 前記入力信号が印加される前記第１の信号タイミングで
    オン動作し、前記入力信号を電圧保持接点側に取り込む
    第１のトランジスタを備え、 前記出力制御部は、 前記電圧保持接点側の信号レベルに基づいてオン動作
    し、所定の負荷を介して、所定の高い信号レベルを有す
    る第５の電圧信号から供給される信号レベルを放電する
    第２のトランジスタと、 前記電圧保持接点側の信号レベルに基づいてオン動作
    し、前記第３の電圧信号に基づいて前記第１又は第２の
    出力信号を出力する第３のトランジスタと、 前記第２のトランジスタのオフ動作時に、前記負荷を介
    して、前記第５の電圧信号から供給される高い信号レベ
    ルに基づいてオン動作し、前記第４の電圧信号に基づい
    て第１の出力信号を出力する第４のトランジスタと、 前記第２の電圧信号の信号レベルに基づいてオン動作
    し、前記第２の電圧信号に基づく信号レベルを前記電圧
    保持接点側に供給する第８のトランジスタと、を備え、 前記放電制御部は、 次段の前記信号保持手段から出力される前記第１又は第
    ２の出力信号の信号レベルに基づいてオン動作し、前記
    電圧保持接点側の信号レベルを放電可能とする第５のト
    ランジスタと、 前記第５のトランジスタに直列に接続され、少なくとも
    信号レベルの変更が可能な第６の電圧信号に基づいてオ
    ン動作し、前記電圧保持接点側の信号レベルを放電する
    第６のトランジスタと、を備えたことを特徴とする請求
    項８又は９のいずれかに記載のシフトレジスタ回路。
14. 【請求項１４】 前記第６の電圧信号は、前記第２の電
    圧信号と反転関係を有するように設定されていることを
    特徴とする請求項１１乃至１３のいずれかに記載のシフ
    トレジスタ回路。
15. 【請求項１５】 前記信号保持手段を構成する前記各ト
    ランジスタは、同一のチャネル型の電界効果トランジス
    タであることを特徴とする請求項１０乃至１４のいずれ
    かに記載のシフトレジスタ回路。
16. 【請求項１６】 直列に接続された複数の信号保持手段
    を備えたシフトレジスタ回路の駆動制御方法において、 前記複数の信号保持手段を介して、初段の前記信号保持
    手段に入力された入力信号を、順次、次段以降の前記信
    号保持手段にシフトしつつ、前記信号保持手段の各々か
    ら第１の出力信号を順次出力する第１の信号出力ステッ
    プと、 所定の出力制御信号を入力することにより、前記複数の
    信号保持手段の各々から第２の出力信号を同時に出力す
    る第２の信号出力ステップと、を所定の順序で実行する
    ことを特徴とするシフトレジスタ回路の駆動制御方法。
17. 【請求項１７】 前記第２の信号出力ステップの際に出
    力される前記第２の出力信号は、前記第１の信号出力ス
    テップによって出力された前記第１の出力信号の信号レ
    ベルの時間積分値の極性の偏りを調整する所定の信号レ
    べル及び信号幅を有するように設定されていることを特
    徴とする請求項１６記載のシフトレジスタ回路の駆動制
    御方法。
18. 【請求項１８】 複数の表示画素がマトリクス状に配列
    された表示手段に、所望の画像を表示するための駆動信
    号を順次出力するシフトレジスタ回路を備えた表示駆動
    装置において、 前記シフトレジスタ回路は、直列に接続された複数の信
    号保持手段を備え、 前記複数の信号保持手段を介して、初段の前記信号保持
    手段に入力された入力信号を、順次、次段以降の前記信
    号保持手段にシフトしつつ、前記信号保持手段の各々か
    ら第１の出力信号を順次出力して、前記マトリクスの行
    毎の前記表示画素を選択状態にする第１の信号出力動作
    と、 所定の出力制御信号を入力することにより、前記複数の
    信号保持手段の各々から第２の出力信号を同時に出力し
    て、前記複数の信号保持手段の各々に対して、前記入力
    信号として一括して入力する第２の信号出力動作と、を
    選択的に実行することを特徴とする表示駆動装置。
19. 【請求項１９】 前記第２の出力信号は、前記第１の信
    号出力動作によって出力された前記第１の出力信号の信
    号レベルの時間積分値の極性の偏りを調整する所定の信
    号レべル及び信号幅を有していることを特徴とする請求
    項１８記載の表示駆動装置。
20. 【請求項２０】 前記シフトレジスタ回路を構成する前
    記複数の信号保持手段の各々は、 第１の信号タイミングで前記入力信号を取り込み、該入
    力信号に基づく信号レベルを保持する入力制御部と、 前記保持された信号レベルに基づいて、所定の信号レベ
    ルを有する前記第１又は第２の出力信号を出力する出力
    制御部と、 第２の信号タイミングで前記保持された信号レベルを放
    電する放電制御部と、を備えていることを特徴とする請
    求項１８又は２０記載の表示駆動装置。
21. 【請求項２１】 複数の読取画素がマトリクス状に配列
    された画像読取手段に、所望の画像を読み取るための駆
    動信号を、前記マトリクスの行毎に順次出力するシフト
    レジスタ回路を備えた読取駆動装置において、 前記シフトレジスタ回路は、直列に接続された複数の信
    号保持手段を備え、 前記複数の信号保持手段を介して、初段の前記信号保持
    手段に入力された入力信号を、順次、次段以降の前記信
    号保持手段にシフトしつつ、前記信号保持手段の各々か
    ら第１の出力信号を順次出力して、前記マトリクスの行
    毎の前記読取画素を選択状態にする第１の信号出力動作
    と、 所定の出力制御信号を入力することにより、前記複数の
    信号保持手段の各々から第２の出力信号を同時に出力し
    て、前記マトリクスの行毎の前記読取画素に対して一括
    して印加する第２の信号出力動作と、を選択的に実行す
    ることを特徴とする読取駆動装置。
22. 【請求項２２】 前記第２の出力信号は、前記第１の信
    号出力動作によって、前記マトリクスの行毎の前記読取
    画素に印加された信号レベルの時間積分値の極性の偏り
    を調整する所定の信号レべル及び信号幅を有しているこ
    とを特徴とする請求項２１記載の読取駆動装置。
23. 【請求項２３】 前記シフトレジスタ回路を構成する前
    記複数の信号保持手段の各々は、 第１の信号タイミングで前記入力信号を取り込み、該入
    力信号に基づく信号レベルを保持する入力制御部と、 前記保持された信号レベルに基づいて、所定の信号レベ
    ルを有する前記第１又は第２の出力信号を出力する出力
    制御部と、 第２の信号タイミングで前記保持された信号レベルを放
    電する放電制御部と、を備えていることを特徴とする請
    求項２１又は２２記載の読取駆動装置。
24. 【請求項２４】 前記画像読取手段を構成する前記読取
    画素の各々は、励起光によりキャリヤを生成する半導体
    層と、該半導体層からなるチャネル領域を挟んで形成さ
    れたソース電極及びドレイン電極と、第１ゲート絶縁膜
    を介して前記チャネル領域の上方に形成された第１のゲ
    ート電極と、第２ゲート絶縁膜を介して前記チャネル領
    域の下方に設けられた第２のゲート電極と、を備え、 前記読取駆動装置は、 前記シフトレジスタ回路による前記第１の信号出力動作
    によって出力される前記第１の出力信号に基づくリセッ
    トパルスを、前記マトリクスの行毎の前記読取画素の第
    １のゲート電極に対して順次印加して、前記読取画素を
    初期化する初期化動作と、 前記第１の信号出力動作によって出力される前記第１の
    出力信号に基づく読み出しパルスを、前記マトリクスの
    行毎の前記読取画素の前記第２のゲート電極に対して順
    次印加して、前記初期化終了から前記読み出しパルスの
    印加までの電荷蓄積期間に、前記チャネル領域に蓄積さ
    れた電荷に対応する電圧を出力する電圧読出動作と、 前記シフトレジスタ回路による前記第２の信号出力動作
    によって出力される前記第２の出力信号に基づく第１の
    調整信号を、前記画像読取手段を構成する全ての前記読
    取画素の第１のゲート電極に対して一括して同時に印加
    して、前記初期化動作によって、前記第１のゲート電極
    に印加された信号レベルの時間積分値の極性の偏りを調
    整する第１の積算電圧調整動作と、 前記シフトレジスタ回路による前記第２の信号出力動作
    によって出力される前記第２の出力信号に基づく第２の
    調整信号を、前記画像読取手段を構成する全ての前記読
    取画素の第２のゲート電極に対して一括して同時に印加
    して、前記電圧読出動作によって、前記第２のゲート電
    極に印加された信号レベルの時間積分値の極性の偏りを
    調整する第２の積算電圧調整動作と、を所定の順序で実
    行することを特徴とする請求項２１乃至２３のいずれか
    に読取駆動装置。