KR102612946B1 - 게이트 구동부 및 이를 포함하는 표시패널 - Google Patents

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Abstract

본 명세서의 실시예에 따른 표시패널은 게이트 라인들에 연결된 화소들, 및 게이트 라인들 중에서 적어도 어느 하나에 인가되는 게이트 신호를 공급하며, 복수의 스테이지로 이루어진 게이트 구동회로를 포함한다. 복수의 스테이지 각각은 Q 노드 전압에 응답하여 제1 클럭 신호의 턴-온 전압을 출력단에 인가하는 풀업 트랜지스터, 출력단이 턴-오프 전압인 구간에서 턴-온 전압을 유지하는 QB 노드의 전압에 응답하여 턴-오프 전압을 출력단에 인가하는 풀다운 트랜지스터, 및 제1 클럭 신호, 제1 클럭 신호와 역위상인 제2 클럭 신호에 응답하여 턴-온 전압을 QB 노드에 인가하는 QB 노드 제어부를 포함한다. 이에 따라, QB 노드 제어부를 통해 QB 노드의 전압을 셋, 리셋, 홀딩할 수 있는 게이트 구동부를 구비한 표시패널을 구현할 수 있다.

Description

게이트 구동부 및 이를 포함하는 표시패널{GATE DRIVER AND DISPLAY PANEL HAVING THE SAME}
본 명세서는 게이트 구동부 및 이를 포함하는 표시패널로서, 보다 구체적으로는 표시패널에 게이트 구동부가 직접 형성되어 표시패널의 베젤을 줄일 수 있는 게이트 구동부 및 이를 포함하는 표시패널에 관한 것이다.
현재 다양한 표시장치(display device)들이 개발 및 시판되고 있다. 예를 들어, 액정 표시장치(liquid crystal display device; LCD), 전계방출 표시장치(field emission display device; FED), 전기영동 표시장치(electro phoretic display device; EPD), 전기습윤 표시장치(electro-wetting display device; EWD), 유기발광 표시장치(organic light emitting display device; OLED), 및 양자점 표시장치(quantum dot display device; QD) 등의 표시장치들이 있다.
표시장치에는 복수의 서브 픽셀을 포함하는 표시패널, 표시패널을 구동하는 구동부 및 표시패널에 전원을 공급하는 전원 공급부 등이 포함된다. 구동부에는 표시패널에 스캔 신호(또는 게이트 신호)를 공급하는 스캔 구동부 및 표시 패널에 데이터 신호를 공급하는 데이터 구동부 등이 포함된다.
표시장치는 스캔 신호 및 데이터 신호 등이 공급되어 선택된 서브 픽셀을 발광시킴으로써 영상을 표시할 수 있다. 따라서, 서브 픽셀에 정확한 신호를 전달하기 위해 표시패널에 포함된 구동부의 정확도 향상을 위한 방안이 모색되고 있다.
표시패널은 하나 이상의 스캔 신호를 이용하여 구동된다. 표시패널은 서브 픽셀의 집합인 픽셀 어레이가 배치되어 영상을 표시하는 표시 영역과 영상을 표시하지 않는 비표시 영역을 포함한다. 서브 픽셀은 하나 이상의 스캔 신호를 이용하여 구동된다. 스캔 신호를 공급하는 게이트 구동부는 픽셀 어레이와 함께 박막 트랜지스터의 형태로 표시패널에 내장하는 기술이 적용될 수 있는데, 표시패널에 내장된 게이트 구동부는 GIP(gate in panel) 회로로 알려져 있다. GIP 회로는 시프트 레지스터(shift register)의 형태로 구현될 수 있다. 시프트 레지스터는 복수의 스테이지(stage)들로 구현되고, 복수의 스테이지들은 스타트 신호(start signal)에 응답하여 출력을 발생하며, 그 출력을 클럭 신호에 따라 시프트시킬 수 있다. 게이트 구동부는 복수의 박막 트랜지스터(또는 트랜지스터)를 포함하는 스테이지들을 구비하고, 스테이지들은 종속적으로 접속되어 출력을 순차적으로 발생한다. 또한, 게이트 구동부는 게이트 라인의 개수에 대응하는 스테이지를 구비하며, 각 스테이지는 일대일로 대응하는 게이트 라인에 게이트 신호를 출력할 수 있다.
각 스테이지들은 풀업 트랜지스터(pull-up transistor)를 제어하기 위한 Q 노드, 풀다운 트랜지스터(pull-down transistor)를 제어하기 위한 QB 노드를 포함한다. 스테이지는 스타트 신호 및 클럭 신호에 응답하여 Q 노드와 QB 노드 전압을 서로 반대로 충방전시키는 트랜지스터들을 포함할 수 있다. 스타트 신호는 전단 스테이지로부터 출력된 출력 신호일 수 있다.
QB 노드는 Q 노드와 반대로 충방전된다. 예를 들면, Q 노드에 고전위 전압이 인가될 때 QB 노드에는 저전위 전압이 인가되고, Q 노드에 저전위 전압이 인가될 때 QB 노드에는 고전위 전압이 인가된다. 이 경우, 풀업 트랜지스터 및 풀다운 트랜지스터가 턴-온(turn-on)/턴-오프(turn-off)됨으로써 픽셀 어레이에 게이트 온/오프 신호를 제공할 수 있다. 그리고, 풀다운 트랜지스터는 턴-온되는 시간이 턴-오프되는 시간보다 길기 때문에 QB 노드에는 턴-온 전압이 안정적으로 인가될 수 있어야 한다. 예를 들어, 게이트 구동부를 구성하는 트랜지스터들이 P타입 트랜지스터인 경우, 턴-온 전압은 게이트 로우 전압이고, 턴-오프 전압은 게이트 하이 전압이다. 그리고, 게이트 신호에 의해 제어되는 서브 픽셀에 포함된 트랜지스터가 N타입 트랜지스터일 경우, 게이트 온 신호는 게이트 하이 전압이고, 게이트 신호에 의해 제어되는 서브 픽셀에 포함된 트랜지스터가 P타입 트랜지스터일 경우, 게이트 온 신호는 게이트 로우 전압이다. 게이트 구동부 및 서브 픽셀을 구성하는 트랜지스터의 종류는 이에 한정되지 않는다.
게이트 구동부는 다양한 형태로 구현될 수 있으며, 구동의 신뢰성을 높이기 위한 회로 구성을 최적화하기 위한 연구가 진행되고 있다.
이에 본 명세서의 발명자들은 위에서 언급한 문제점을 인식하고, 게이트 구동부가 출력하는 출력 신호의 정확도가 향상된 게이트 구동부를 고안하고, 이를 포함하는 표시패널을 발명하였다.
본 명세서의 실시예에 따른 해결 과제는 QB 노드에 정확한 전압을 제공하기 위한 QB 노드 제어부를 포함하는 게이트 구동부를 제공하는 것이다.
본 명세서의 실시예에 따른 해결 과제는 게이트 구동부로부터 출력되는 출력 신호의 정확성을 향상시킨 게이트 구동부를 표시패널 상에 형성함으로써 베젤이 감소된 표시패널을 제공하는 것이다.
본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 일 실시예에 따른 표시패널에 있어서, 표시패널은 게이트 라인들에 연결된 화소들, 및 게이트 라인들 중에서 적어도 어느 하나에 인가되는 게이트 신호를 공급하며, 복수의 스테이지로 이루어진 게이트 구동회로를 포함한다. 복수의 스테이지 각각은 Q 노드 전압에 응답하여 제1 클럭 신호의 턴-온 전압을 출력단에 인가하는 풀업 트랜지스터, 출력단이 턴-오프 전압인 구간에서 턴-온 전압을 유지하는 QB 노드의 전압에 응답하여 턴-오프 전압을 출력단에 인가하는 풀다운 트랜지스터, 및 제1 클럭 신호, 제1 클럭 신호와 역위상인 제2 클럭 신호에 응답하여 턴-온 전압을 QB 노드에 인가하는 QB 노드 제어부를 포함한다. 이에 따라, QB 노드 제어부를 통해 QB 노드의 전압을 셋, 리셋, 홀딩할 수 있는 게이트 구동부를 구비한 표시패널을 구현할 수 있다.
본 명세서의 일 실시예에 따른 풀다운 트랜지스터의 게이트 노드인 QB 노드를 제어하는 QB 노드 제어부를 포함하는 게이트 구동부에 있어서, QB 노드 제어부는 QP 노드를 제어하기 위해 QP 노드에 각각의 일전극이 연결된 제1 트랜지스터 및 제2 트랜지스터, QB 노드에 게이트 하이 전압을 인가하는 제3 트랜지스터, 및 QP 노드에 게이트 전극이 연결되어 QB 노드에 게이트 로우 전압을 인가하는 제4 트랜지스터를 포함한다. QB 노드를 제어할 수 있는 QB 노드 제어부를 통해 출력 신호의 정확성이 향상된 게이트 구동부를 구현할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서의 실시예들에 따르면, QB 노드 제어부는 커패시터의 커플링에 의해 클럭 신호의 턴-온 전압을 QP 노드에 인가함으로써, QB 노드에 게이트 로우 전압이 인가되어 풀다운 트랜지스터를 턴-온시키고 게이트 오프 전압을 출력할 수 있다.
그리고, 본 명세서의 실시예들에 따르면, QB 노드 제어부는 스타트 신호 또는 Q1 노드의 전압에 의해 게이트 하이 전압을 QB 노드에 인가함으로써, 풀다운 트랜지스터를 턴-오프시키고 Q 노드 제어부가 풀업 트랜지스터를 턴-온시켜 게이트 온 전압을 출력하게 할 수 있다.
그리고, 본 명세서의 실시예들에 따르면, QB 노드 제어부는 클럭 신호가 입력되는 입력단과 QP 노드 사이에 제1 커패시터를 더 포함함으로써, QP 노드는 클럭 신호에 커플링되어 QP 노드에 주기적으로 게이트 로우 전압이 인가되므로 홀딩 기간에서 QB 노드에 주기적으로 게이트 로우 전압을 인가할 수 있다.
그리고, 본 명세서의 실시예들에 따르면, QB 노드 제어부는 QB 노드와 게이트 하이 전압이 입력되는 입력단 사이에 연결된 제3 커패시터를 더 포함함으로써, 셋 기간에서 제1 전극 및 제2 전극 사이에 충전된 전압을 홀딩 기간에서 유지시킬 수 있다.
이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 명세서의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 명세서의 내용에 기재된 사항에 의하여 제한되지 않는다.
도 1은 본 명세서의 일 실시예에 따른 표시장치를 나타낸 도면이다.
도 2는 게이트 구동부를 구성하는 스테이지들의 연결관계를 나타낸 블록도이다.
도 3은 본 명세서의 일 실시예에 따른 게이트 구동부를 나타낸 블록도이다.
도 4a는 본 명세서의 일 실시예에 따른 QB 노드에 전압을 인가하기 위한 게이트 구동부의 일부분을 나타낸 회로도이다.
도 4b는 도 4a의 회로에 입력되는 신호들 및 출력 신호의 파형도이다.
도 5a는 도 4a를 적용한 본 명세서의 제1 실시예에 따른 게이트 구동부를 나타낸 회로도이다.
도 5b는 도 5a의 회로에 입력되는 신호들 및 출력 신호의 파형도이다.
도 6a는 도 4a를 적용한 본 명세서의 제2 실시예에 따른 게이트 구동부를 나타낸 회로도이다.
도 6b는 도 6a의 회로에 입력되는 신호들 및 출력 신호의 파형도이다.
도 7a는 도 4a를 적용한 본 명세서의 제3 실시예에 따른 게이트 구동부를 나타낸 회로도이다.
도 7b는 도 7a의 회로에 입력되는 신호들 및 출력 신호의 파형도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간 적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다. 특허청구범위는 필수 구성 요소를 중심으로 기재되기 때문에 특허 청구범위의 구성 요소 명칭 앞에 붙은 서수와 실시예의 구성 요소 명칭 앞에 붙은 서수가 일치되지 않을 수 있다. 예를 들어, 특허 청구범위에서 정의된 제2 커패시터는 실시예 설명에서 제3 커패시터(C3)에 대응되고, 특허 청구범위에서 정의된 제3 커패시터는 실시예 설명에서 제2 커패시터(C2)에 대응된다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
본 명세서에서 표시패널의 기판 상에 형성되는 화소회로와 게이트 구동부는 n타입 또는 p타입의 트랜지스터로 구현될 수 있다. 예를 들어, 트랜지스터는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 트랜지스터로 구현될 수 있다. 트랜지스터는 게이트(gate), 소스(source), 및 드레인(drain)을 포함한 3전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 예를 들어, 트랜지스터에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n타입 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n타입 트랜지스터에서 전자가 소스로부터 드레인쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p타입 트랜지스터의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p타입 트랜지스터의 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니고, 트랜지스터의 소스와 드레인은 인가 전압에 따라 변경될 수 있다.
이하에서, 게이트 온 전압(gate on voltage)은 트랜지스터가 턴-온(turn-on)될 수 있는 게이트 신호의 전압일 수 있다. 게이트 오프 전압(gate off voltage)은 트랜지스터가 턴-오프(turn-off)될 수 있는 전압일 수 있다. p타입 트랜지스터에서 게이트 온 전압은 게이트 로우 전압(VL)일 수 있고, 게이트 오프 전압은 게이트 하이 전압(VH)일 수 있다. n타입 트랜지스터에서 게이트 온 전압은 게이트 하이 전압일 수 있고, 게이트 오프 전압은 게이트 로우 전압일 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서의 실시예에 따른 게이트 구동부 및 이를 포함한 표시패널에 대하여 설명하기로 한다.
도 1은 본 명세서의 일 실시예에 따른 표시장치를 나타낸 도면이다.
도 1을 참고하면, 표시장치(100)는 표시패널(110), 게이트 구동부(120), 데이터 구동부(130), 및 타이밍 제어부(140)를 포함한다.
표시패널(110)은 게이트 라인들(20) 및 데이터 라인들(30)이 연결된 서브 픽셀(P)들을 포함한다. 표시패널(110)은 적어도 하나의 필름이나 기판, 그리고 필름이나 기판 위에 형성된 서브 픽셀들을 수분이나 산소 등의 외기로부터 보호하기 위해 밀봉된다.
표시패널(110)은 서브 픽셀(P)들이 형성되는 표시 영역(DA)과 표시 영역(DA)의 외곽으로 각종 신호 라인들이나 패드 등이 형성되는 비표시 영역(NDA)을 포함한다. 표시 영역(DA)은 영상을 표시하는 영역이므로 서브 픽셀들이 위치하는 영역이고, 비표시 영역(NDA)은 영상을 표시하지 않는 영역이므로 더미 서브 픽셀들이 위치하거나 서브 픽셀이 위치하지 않는 영역이다.
표시 영역(DA)은 복수의 서브 픽셀(P)을 포함하고, 각각의 서브 픽셀(P)들이 표시하는 계조를 기반으로 영상을 표시한다. 서브 픽셀(P)들은 제1 픽셀라인(HL1) 내지 제n 픽셀라인(HL(n))들을 따라 배열된다. 각각의 서브 픽셀(P)은 컬럼 라인(column line)을 따라 배열되는 데이터 라인과 연결되고, 픽셀라인(HL)을 따라 배열되는 게이트 라인에 연결된다. 동일한 픽셀라인에 배치된 서브 픽셀들은 동일한 게이트 라인을 공유하여 동시에 구동된다. 그리고, 제1 픽셀라인(HL1)에 배치된 서브 픽셀(P)들을 제1 서브 픽셀들이라고 정의하고, 제n 픽셀라인(HL(n))에 배치된 서브 픽셀(P)들을 제n 서브 픽셀들이라고 정의할 때, 제1 서브 픽셀들부터 제n 서브 픽셀들은 순차적으로 구동된다.
표시패널(110)의 서브 픽셀(P)들은 매트릭스 형태로 배치되어 화소 어레이를 구성하며, 이에 한정되지는 않는다. 서브 픽셀(P)들은 매트릭스 형태 이외에도 화소를 공유하는 형태, 스트라이프(stripe) 형태, 다이아몬드(diamond) 형태 등 다양한 형태로 배치될 수 있다.
게이트 구동부(120)는 게이트 라인들(20)에 접속되어 게이트 신호들을 공급한다. 예를 들면, 게이트 구동부(120)는 레벨 쉬프터(level shifter)로부터 클럭 신호들 및 스타트 신호를 포함하는 게이트 제어 신호(GDC)를 입력받는다. 게이트 구동부(120)는 클럭 신호들 및 스타트 신호에 따라 게이트 신호들을 생성하여 게이트 라인들(20)에 제공한다.
레벨 쉬프터는 타이밍 제어부(140)로부터 입력되는 클럭 신호들 및 스타트 신호의 전압 레벨을 서브 픽셀(P)에 배치된 트랜지스터를 스위칭시킬 수 있는 게이트 온 전압과 게이트 오프 전압으로 레벨을 쉬프트시킨다. 레벨 쉬프터는 레벨 쉬프트된 클럭 신호들을 클럭 신호 라인들을 통해 게이트 구동부(120)에 공급하고, 레벨 쉬프트된 스타트 신호를 스타트 신호 라인을 통해 게이트 구동부(120)에 공급한다. 이 경우, 레벨 쉬프터는 게이트 구동부(120)와 별개의 구성요소로 설명하였으나, 게이트 구동부(120)와 통합되어 배치될 수도 있다.
데이터 구동부(130)는 데이터 라인들(30)에 접속된다. 데이터 구동부(130)는 타이밍 제어부(140)로부터 디지털 영상 데이터(DATA)와 데이터 제어 신호(DDC)를 제공 받는다. 데이터 구동부(130)는 데이터 제어 신호(DDC)에 따라 디지털 영상 데이터(DATA)를 아날로그 데이터 전압들로 변환한다. 데이터 구동부(130)는 아날로그 데이터 전압들을 데이터 라인들(30)에 공급한다.
타이밍 제어부(140)는 외부의 시스템 보드로부터 디지털 영상 데이터와 타이밍 신호들을 입력받을 수 있다. 타이밍 신호들은 수직동기신호, 수평동기신호, 및 데이터 인에이블 신호를 포함할 수 있다.
타이밍 제어부(140)는 타이밍 신호들에 기초하여 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 제어 신호(GDC)와 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 제어 신호(DDC)를 생성한다.
게이트 제어 신호(GDC)는 게이트 스타트 신호(gate start signal), 게이트 클럭 신호(gate clock signal) 등을 포함할 수 있으며, 이에 한정되지는 않는다. 게이트 스타트 신호는 첫 번째 출력을 생성하는 스테이지(stage)에 인가되어 그 스테이지의 동작을 활성화한다. 게이트 클럭 신호는 스테이지들에 공통으로 입력되는 클럭 신호로서 게이트 스타트 신호를 시프트시키기 위한 클럭 신호이다.
데이터 구동부(130), 레벨 쉬프터, 및 타이밍 제어부(140)는 하나의 구동 IC(driving integrated circuit)로 형성될 수도 있다. 또한, 하나로 통합된 구동 IC는 표시패널(110) 상에 배치될 수도 있다. 본 명세서의 실시예는 이에 한정되지 않으며, 데이터 구동부(130), 레벨 쉬프터, 및 타이밍 제어부(140) 각각은 별도의 구동 IC로 형성될 수도 있다.
도 2는 게이트 구동부를 구성하는 스테이지들의 연결관계를 나타낸 블록도이다.
게이트 구동부는 한 개의 픽셀 회로에 한 개 이상의 스캔 신호(또는 게이트 신호)를 제공할 수 있다. 그 중 픽셀 회로에 입력되는 한 개의 스캔 신호를 생성하기 위한 게이트 구동부를 설명한다.
게이트 구동부는 서로 종속적으로 연결되는 제1 스테이지(SD1) 내지 제n 스테이지(SD(n))를 포함한다. 제1 스테이지(SD1)는 제1 스캔 신호(SCAN1)를 생성하여, 제1 스캔 신호(SCAN1)를 제1 픽셀라인(HL1)의 스캔 라인에 인가한다. 제2 스테이지(SD2)는 제2 스캔 신호(SCAN2)를 생성하여, 제2 스캔 신호(SCAN2)를 제2 픽셀라인(HL2)의 스캔 라인에 인가한다. 제n 스테이지(SD(n))는 제n 스캔 신호(SCAN(n))를 생성하여, 제n 스캔 신호(SCAN(n))를 제n 픽셀라인(HLn)의 스캔 라인에 인가한다.
제1 스테이지(SD1)는 스타트 신호(VST)를 입력받아 동작하고, 제2 스테이지(SD2) 내지 제n 스테이지(SD(n))는 이전 스테이지의 출력 신호, 즉 스캔 신호를 캐리 신호로 인가받음으로써 동작한다.
이 경우, 제1 스캔 신호 내지 제n 스캔 신호는 각각 제1 게이트 신호 내지 제n 게이트 신호로 지칭할 수 있고, 스캔 라인은 게이트 라인으로 지칭할 수 있다.
이하에서는 각 스테이지들을 구성하는 회로에 대해 설명한다. 각 스테이지들은 복수의 트랜지스터들로 구성되며, 복수의 트랜지스터들은 각각 p형 트랜지스터인 경우를 예로 들어 설명한다.
도 3은 본 명세서의 일 실시예에 따른 게이트 구동부를 나타낸 블록도이다. 구체적으로, 도 3은 도 2에 도시된 제1 스테이지(SD1) 내지 제n 스테이지(SD(n)) 각각을 구성하는 회로를 나타낸 블록도일 수 있다.
각 스테이지들은 풀업부(111), 풀다운부(112), Q 노드 제어부(113), 및 QB 노드 제어부(114)를 포함한다.
풀업부(111)는 Q 노드(Q)에 인가되는 전압에 의해 턴-온 전압을 출력 신호(Out)로 출력한다. 이 경우, 턴-온 전압은 제1 클럭 신호(CLK1)의 게이트 로우 전압이다.
풀다운부(112)는 QB 노드(QB)에 인가되는 전압에 의해 턴-오프 전압을 출력 신호(Out)로 출력한다. 이 경우, 턴-오프 전압은 게이트 하이 전압(VH)이다.
Q 노드 제어부(113)는 출력 신호(Out)가 턴-온 전압인 경우, 스타트 신호(VST)에 의해 스타트 신호(VST)의 게이트 로우 전압(VL)을 Q 노드(Q)에 인가한다. 그리고, 출력 신호(Out)가 턴-오프 전압인 경우, QB 노드(QB)에 의해 게이트 하이 전압(VH)을 Q 노드(Q)에 인가한다.
QB 노드 제어부(114)는 출력 신호(Out)가 턴-오프 전압인 경우, 제2 클럭 신호(CLK2)에 의해 제2 클럭 신호(CLK2)의 게이트 로우 전압(VL)을 QB 노드(QB)에 인가한다. 이 경우, QB 노드(QB)에 온전한 게이트 로우 전압(VL)을 인가하기 위하여 커패시터를 이용할 수 있다. 그리고, 출력 신호(Out)가 턴-온 전압인 경우, QB 노드 제어부(114)는 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2), 또는 스타트 신호(VST)에 의해 게이트 하이 전압(VH)을 QB 노드(QB)에 인가한다.
제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 서로 역위상을 갖는다. 그리고, 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)는 구동의 신뢰성을 위해서 전압레벨이 동시에 반전되지 않도록 턴-온 전압레벨 구간과 턴-오프 전압레벨 구간의 폭을 다르게 설정할 수 있다.
도 4a는 본 명세서의 일 실시예에 따른 QB 노드에 전압을 인가하기 위한 게이트 구동부의 일부분을 나타낸 회로도이다. 구체적으로, 도 4a는 도 2에 도시된 제1 스테이지(SD1) 내지 제n 스테이지(SD(n)) 각각을 구성하는 회로 중 일부분일 수 있다. 도 4b는 도 4a의 회로에 입력되는 신호들 및 출력 신호의 파형도이다.
각 스테이지들은 풀업 트랜지스터 및 풀다운 트랜지스터, 그리고 풀업 트랜지스터를 제어하기 위한 Q 노드 및 풀다운 트랜지스터를 제어하기 위한 QB 노드(QB)를 포함한다. 도 6a는 QB 노드(QB)에 전압을 인가하기 위한 QB 노드 제어부를 나타낸 회로도이다.
QB 노드 제어부는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제1 커패시터(C1)를 포함한다. 그리고, QB 노드 제어부는 QP 노드(QP)에 각각 제1 전극이 연결된 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)로 구성되는 QP 노드 제어부를 포함할 수 있다.
제1 트랜지스터(T1)의 게이트 전극은 스타트 신호(VST)가 입력되는 입력단에 연결되고, 제1 전극은 QP 노드(QP)에 연결되며, 제2 전극은 게이트 하이 전압(VH)이 입력되는 입력단에 연결된다.
제2 트랜지스터(T2)의 게이트 전극은 제1 클럭 신호(CLK1)에 연결되고, 제1 전극은 QP 노드(QP)에 연결되며, 제2 전극은 게이트 하이 전압(VH)이 입력되는 입력단에 연결된다.
제3 트랜지스터(T3)의 게이트 전극은 스타트 신호(VST)가 입력되는 입력단에 연결되고, 제1 전극은 QB 노드(QB)에 연결되며, 제2 전극은 게이트 하이 전압(VH)이 입력되는 입력단에 연결된다.
제4 트랜지스터(T4)의 게이트 전극은 QP 노드(QP)에 연결되고, 제1 전극은 제2 클럭 신호(CLK2)가 입력되는 입력단에 연결되며, 제2 전극은 QB 노드(QB)에 연결된다.
제1 커패시터(C1)는 제2 클럭 신호(CLK2)가 입력되는 입력단과 QP 노드(QP) 사이에 연결된다.
제1 기간(P1)에서 QB 노드(QB)에 게이트 하이 전압(VH)이 인가된다. 게이트 하이 전압(VH)인 제1 클럭 신호(CLK1)에 의해 제2 트랜지스터(T2)가 턴-오프되고, 게이트 로우 전압(VL)인 스타트 신호(VST)에 의해 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)가 턴-온되어, 게이트 하이 전압(VH)이 제1 트랜지스터(T1)를 통해 QP 노드(QP)에 인가되고, 게이트 하이 전압(VH)이 제3 트랜지스터(T3)를 통해 QB 노드(QB)에 인가된다. 그리고, 제4 트랜지스터(T4)는 QP 노드(QP)에 인가된 전압에 의해 턴-오프된다. 따라서, 스타트 신호(VST)의 게이트 하이 전압(VH)에 의해 QB 노드(QB)에 게이트 하이 전압(VH)이 인가된다. 이 경우, 제1 기간(P1)을 QB 노드(QB)의 리셋 기간(reset period)이라고 일컫을 수 있다.
제2 기간(P2)에서 QB 노드(QB)에 게이트 로우 전압(VL)이 인가된다. 게이트 하이 전압(VH)인 스타트 신호(VST)에 의해 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)가 턴-오프되고, 게이트 하이 전압(VH)인 제1 클럭 신호(CLK1)에 의해 제2 트랜지스터(T2)가 턴-오프되므로, QP 노드(QP)는 플로팅된다. 그리고, 제1 커패시터(C1)의 제1 전극으로 인가되는 제2 클럭 신호(CLK2)가 게이트 하이 전압(VH)에서 게이트 로우 전압(VL)으로 낮아지면서, 커플링 현상에 의해 제1 커패시터(C1)의 제2 전극과 연결된 QP 노드(QP)의 전압이 게이트 로우 전압(VL)으로 낮아진다. 따라서, QB 노드(QB)에 게이트 로우 전압(VL)이 인가될 수 있으므로, 풀다운 트랜지스터가 턴-온되어 출력 신호(Out)를 픽셀라인의 게이트 라인에 제공할 수 있다. 이 경우, 제2 기간(P2)을 QB 노드(QB)의 셋 기간(set period)이라고 일컫을 수 있다.
도 5a는 도 4a를 적용한 본 명세서의 제1 실시예에 따른 게이트 구동부를 나타낸 회로도이다. 구체적으로, 도 5a는 도 2에 도시된 제1 스테이지(SD1) 내지 제n 스테이지(SD(n)) 각각을 구성하는 회로일 수 있다. 도 5b는 도 5a의 회로에 입력되는 신호들 및 출력 신호의 파형도이다.
각 스테이지들은 풀업부, 풀다운부, Q 노드 제어부, 및 QB 노드 제어부를 포함한다.
풀업부는 Q 노드에 의해 제1 클럭 신호(CLK1)의 턴-온 전압을 출력 신호(Out)로 출력한다. 풀업부는 풀업 트랜지스터(Tu) 및 제2 커패시터(C2)를 포함할 수 있다. 풀업 트랜지스터(Tu)의 게이트 전극은 Q 노드(또는 Q2 노드)에 연결되고, 제1 전극은 제1 클럭 신호(CLK1)가 입력되는 입력단에 연결되며, 제2 전극은 출력 신호(Out)가 출력되는 출력단에 연결된다. 제2 커패시터(C2)의 제1 전극은 Q 노드(또는 Q2 노드)와 연결되고, 제2 전극은 출력 신호(Out)가 출력되는 출력단에 연결된다.
풀다운부는 QB 노드(QB)에 의해 게이트 하이 전압(VH)을 출력 신호(Out)로 출력한다. 풀다운부는 풀다운 트랜지스터(Td)를 포함한다.
Q 노드 제어부는 제1 기간(P1)에서 Q 노드(또는 Q1 노드)에 게이트 로우 전압(VL)을 인가한다. Q 노드 제어부는 제1 기간(P1)에서 스타트 신호(VST)에 의해 스타트 신호(VST)의 턴-온 전압을 Q 노드(또는 Q1 노드)에 인가한다. 그리고, Q 노드 제어부는 제2 기간(P2)에서 Q 노드(또는 Q1 노드)에 게이트 하이 전압(VH)을 인가한다. Q 노드 제어부는 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)를 포함한다.
Q 노드 제어부는 Q1 노드 안정화부를 더 포함할 수 있다. Q1 노드 안정화부는 제7 트랜지스터(T7)를 포함한다. 이 경우, Q 노드는 Q1 노드 안정화부에 의해 Q1 노드(Q1) 및 Q2 노드(Q2)로 분리되어 제7 트랜지스터(T7)가 Q1 노드(Q1)와 Q2 노드(Q2) 사이에 연결된다. 제7 트랜지스터(T7)의 게이트 전극은 게이트 로우 전압(VL)을 제공받는다. Q1 노드 안정화부는 Q2 노드(Q2)가 제2 커패시터(C2)에 의해 부트스트랩(bootstrap)되는 동안 Q1 노드(Q1)의 전압이 급격히 변하지 않도록 함으로써, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)의 드레인-소스 간 전압 차이가 순간적으로 커지는 것을 방지할 수 있다. Q1 노드 안정화부에 의해서 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)에 가해지는 전기적 스트레스가 감소될 수 있다.
제5 트랜지스터(T5)의 게이트 전극 및 제1 전극은 스타트 신호(VST)가 입력되는 입력단에 연결되고, 제2 전극은 Q1 노드(Q1)에 연결된다.
제6 트랜지스터(T6)의 게이트 전극은 QB 노드(QB)에 연결되고, 제1 전극은 출력 신호(Out)가 출력되는 출력단에 연결되며, 제2 전극은 게이트 하이 전압(VH)이 입력되는 입력단에 연결된다.
제1 기간(P1)에서 Q1 노드(Q1) 및 Q2 노드(Q2)에 게이트 로우 전압(VL)이 인가된다. 게이트 로우 전압(VL)인 스타트 신호(VST)에 의해 제5 트랜지스터(T5)가 턴-온되어, 게이트 로우 전압(VL)이 제5 트랜지스터(T5)를 통해 Q1 노드(Q1)에 인가된다. 그리고, 제7 트랜지스터(T7)는 항상 턴-온 상태이므로 Q2 노드(Q2)에 게이트 로우 전압(VL)이 인가된다. Q2 노드(Q2)에 인가된 게이트 로우 전압(VL)에 의해 풀업 트랜지스터(Tu)가 턴-온된다. 이 경우, 제1 클럭 신호(CLK1)는 게이트 하이 전압(VH)이므로 출력 신호(Out)는 턴-오프 전압이다.
제1 기간(P1)에 이어 제1-1 기간(P1-1)에서 출력 신호(Out)는 턴-온 전압이 다. 게이트 하이 전압(VH)인 스타트 신호(VST)에 의해 Q1 노드(Q1)는 게이트 로우 전압(VL) 상태로 플로팅된다. 그리고, 제1 클럭 신호(CLK1)가 게이트 로우 전압(VL)으로 전환되므로 출력 신호(Out)에 게이트 로우 전압(VL)이 인가되며, 동시에 제2 커패시터(C2)의 부트스트랩에 의해 Q2 노드(Q2)의 전압은 게이트 로우 전압(VL)보다 더 낮아진다. 게이트 로우 전압(VL)보다 낮아진 Q2 노드(Q2)의 전압에 의해 풀업 트랜지스터(Tu)는 안정적으로 출력 신호(Out)를 출력할 수 있다.
제2 기간(P2)에서 Q1 노드(Q1) 및 Q2 노드(Q2)에 게이트 하이 전압(VH)이 인가된다. QB 노드(QB)에 인가된 게이트 로우 전압(VL)에 의해 제6 트랜지스터(T6)가 턴온되고, 게이트 하이 전압(VH)이 제6 트랜지스터(T6)를 통해 Q1 노드(Q1)에 인가된다. 따라서, 풀업 트랜지스터(Tu)는 턴-오프된다.
이하에서는, 제1 기간(P1), 제1-1 기간(P1-1), 및 제2 기간(P2)에서 QB 노드 제어부의 동작을 구체적으로 설명한다.
QB 노드 제어부는 제1 커패시터(C1)의 커플링에 의해 제2 클럭 신호(CLK2)의 턴-온 전압을 QP 노드(QP)에 인가함으로써, QB 노드(QB)에 게이트 로우 전압(VL)을 인가한다. 그리고, 스타트 신호(VST)에 의해 게이트 하이 전압(VH)을 QB 노드(QB)에 인가한다.
QB 노드 제어부는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제1 커패시터(C1)를 포함한다.
제1 트랜지스터(T1)의 게이트 전극은 스타트 신호(VST)가 입력되는 입력단에 연결되고, 제1 전극은 QP 노드(QP)에 연결되며, 제2 전극은 게이트 하이 전압(VH)이 입력되는 입력단에 연결된다.
제2 트랜지스터(T2)의 게이트 전극은 제1 클럭 신호(CLK1)에 연결되고, 제1 전극은 QP 노드(QP)에 연결되며, 제2 전극은 게이트 하이 전압(VH)이 입력되는 입력단에 연결된다.
제3 트랜지스터(T3)의 게이트 전극은 스타트 신호(VST)가 입력되는 입력단에 연결되고, 제1 전극은 QB 노드(QB)에 연결되며, 제2 전극은 게이트 하이 전압(VH)이 입력되는 입력단에 연결된다.
제4 트랜지스터(T4)의 게이트 전극은 QP 노드(QP)에 연결되고, 제1 전극은 제2 클럭 신호(CLK2)가 입력되는 입력단에 연결되며, 제2 전극은 QB 노드(QB)에 연결된다.
제1 커패시터(C1)의 제1 전극은 제2 클럭 신호(CLK2)가 입력되는 입력단에 연결되고, 제2 전극은 QP 노드(QP)에 연결된다.
제1 기간(P1)에서 QB 노드(QB)에 게이트 하이 전압(VH)이 인가된다. 게이트 하이 전압(VH)인 제1 클럭 신호(CLK1)에 의해 제2 트랜지스터(T2)가 턴-오프되고, 게이트 로우 전압(VL)인 스타트 신호(VST)에 의해 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)가 턴-온되어, 게이트 하이 전압(VH)이 제1 트랜지스터(T1)를 통해 QP 노드(QP)에 인가되고, 게이트 하이 전압(VH)이 제3 트랜지스터(T3)를 통해 QB 노드(QB)에 인가된다. 그리고, 제4 트랜지스터(T4)는 QP 노드(QP)에 인가된 전압에 의해 턴-오프된다. 따라서, 스타트 신호(VST)의 게이트 로우 전압(VL)에 의해 QB 노드(QB)에 게이트 하이 전압(VH)이 인가된다. 이 경우, 제1 기간(P1)을 QB 노드(QB)의 리셋 기간(reset period)이라고 일컫을 수 있다. QB 노드(QB)에 인가된 게이트 하이 전압(VH)은 제1-1 기간(P1-1)에도 유지된다.
제2 기간(P2)에서 QB 노드(QB)에 게이트 로우 전압(VL)이 인가된다. 게이트 하이 전압(VH)인 스타트 신호(VST)에 의해 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)가 턴-오프되고, 게이트 하이 전압(VH)인 제1 클럭 신호(CLK1)에 의해 제2 트랜지스터(T2)가 턴-오프되므로, QP 노드(QP)는 플로팅된다. 그리고, 제1 커패시터(C1)의 제1 전극으로 인가되는 제2 클럭 신호(CLK2)가 게이트 하이 전압(VH)에서 게이트 로우 전압(VL)으로 낮아지면서, 커플링 현상에 의해 제1 커패시터(C1)의 제2 전극과 연결된 QP 노드(QP)의 전압이 게이트 로우 전압(VL)으로 낮아진다. 따라서, QP 노드(QP)의 전압에 의해 제4 트랜지스터(T4)가 턴-온되므로 QB 노드(QB)에 게이트 로우 전압(VL)이 온전히 인가될 수 있다. 그리고, QB 노드(QB)에 게이트 로우 전압(VL)이 온전히 인가될 수 있으므로, 풀다운 트랜지스터(Td)가 턴-온되어 게이트 하이 전압(VH)의 출력 신호(Out)를 픽셀라인의 게이트 라인에 제공할 수 있다. 이 경우, 제2 기간(P2)을 QB 노드(QB)의 셋 기간(set period)이라고 일컫을 수 있다.
제3 기간(P3)은 제2 기간(P2)에 이어서 다음 프레임까지의 기간으로, 출력 신호(Out)가 게이트 하이 전압(VH)이기 위해 풀다운 트랜지스터(Td)는 턴-온 상태를 유지한다. 이 경우, QB 노드 제어부는 제3 커패시터(C3)를 더 포함할 수 있다. 제3 트랜지스터(T3)의 제1 전극은 QB 노드(QB)에 연결되고, 제2 전극은 게이트 하이 전압(VH)이 입력되는 입력단에 연결된다. 제3 커패시터(C3)는 제2 기간(P2)에서 제1 전극 및 제2 전극 사이에 충전된 전압을 제3 기간(P3)에서 유지시킬 수 있으므로, QB 노드(QB)의 전압을 게이트 로우 전압(VL)으로 유지시킨다. 제3 기간(P3)동안 주기적으로 게이트 로우 전압(VL)으로 전환되는 제2 클럭 신호(CLK2)에 의해 QP 노드(QP)의 전압이 커플링되어 게이트 로우 전압(VL)으로 낮아지고, 게이트 로우 전압(VL)에 의해 제4 트랜지스터(T4)는 턴-온되므로, QB 노드(QB)에 게이트 로우 전압(VL)이 인가된다. 이 경우, 제3 기간(P3)을 QB 노드(QB)의 홀딩 기간(holding period)이라고 일컫을 수 있다.
따라서, QB 노드 제어부는 QB 노드(QB)와 게이트 하이 전압(VH)이 입력되는 입력단 사이에 연결된 제3 커패시터(C3)를 더 포함함으로써, 셋 기간에서 제1 전극 및 제2 전극 사이에 충전된 전압을 홀딩 기간에서 유지시킬 수 있다.
또한, 제1 커패시터(C1)에 의해 QP 노드(QP)는 제2 클럭 신호(CLK2)에 커플링되어 QP 노드(QP)에 주기적으로 게이트 로우 전압(VL)이 인가되므로 홀딩 기간에서 QB 노드(QB)에 주기적으로 게이트 로우 전압(VL)을 인가할 수 있다.
도 6a는 도 4a를 적용한 본 명세서의 제2 실시예에 따른 게이트 구동부를 나타낸 회로도이다. 도 6b는 도 6a의 회로에 입력되는 신호들 및 출력 신호의 파형도이다. 도 6a는 도 5a의 변형예이므로 도 5a와 중복되는 내용에 대해서는 생략하거나 간략히 설명한다.
각 스테이지들은 풀업부, 풀다운부, Q 노드 제어부, 및 QB 노드 제어부를 포함한다. 도 6a의 풀업부 및 풀다운부는 도 5a의 풀업부 및 풀다운부와 동일하고, 도 6a의 Q 노드 제어부 및 QB 노드 제어부는 도 5a의 Q 노드 제어부 및 QB 노드 제어부가 변형된 것이다. 도 5a에서 언급한바와 같이, Q 노드 제어부는 Q1 노드 안정화부를 더 포함할 수 있으나, 생략될 수도 있다. 이하에서는 도 6a에 도시된바와 같이, Q1 노드 안정화부를 포함한 회로에 대해 설명한다. 따라서, Q 노드 제어부는 Q2 노드 제어부로 지칭하기로 한다.
도 6a 및 도 6b를 참고하면, Q2 노드 제어부는 제1 기간(P1)에서 Q1 노드(Q1)에 게이트 로우 전압(VL)을 인가한다. Q2 노드 제어부는 제1 기간(P1)에서 스타트 신호(VST)에 의해 스타트 신호(VST)의 턴-온 전압을 Q1 노드에 인가한다. 그리고, Q2 노드 제어부는 제2 기간(P2)에서 Q1 노드에 게이트 하이 전압(VH)을 인가한다. Q2 노드 제어부는 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7)를 포함한다.
제5 트랜지스터(T5)의 게이트 전극은 제2 클럭 신호(CLK2)가 입력되는 입력단에 연결되고, 제1 전극은 스타트 신호(VST)가 입력되는 입력단에 연결되며, 제2 전극은 제2 전극은 Q1 노드(Q1)에 연결된다.
제6 트랜지스터(T6)의 게이트 전극은 QB 노드(QB)에 연결되고, 제1 전극은 출력 신호(Out)가 출력되는 출력단에 연결되며, 제2 전극은 게이트 하이 전압(VH)이 입력되는 입력단에 연결된다.
제7 트랜지스터(T7)의 게이트 전극은 게이트 로우 전압(VL)이 입력되는 입력단에 연결되고, 제1 전극은 Q1 노드(Q1)에 연결되며, 제2 전극은 Q2 노드(Q2)에 연결된다.
제1 기간(P1)에서 Q1 노드(Q1) 및 Q2 노드(Q2)에 게이트 로우 전압(VL)이 인가된다. 게이트 로우 전압(VL)인 제2 클럭 신호(CLK2)에 의해 제5 트랜지스터(T5)가 턴-온되어, 스타트 신호(VST)의 게이트 로우 전압(VL)이 제5 트랜지스터(T5)를 통해 Q1 노드(Q1)에 인가된다. 그리고, 제7 트랜지스터(T7)는 항상 턴-온 상태이므로 Q2 노드(Q2)에 게이트 로우 전압(VL)이 인가된다. Q2 노드(Q2)에 인가된 게이트 로우 전압(VL)에 의해 풀업 트랜지스터(Tu)가 턴-온된다. 이 경우, 제1 클럭 신호(CLK1)는 게이트 하이 전압(VH)이므로 출력 신호(Out)는 턴-오프 전압이다.
제1 기간(P1)에 이어 제1-1 기간(P1-1)에서 출력 신호(Out)는 턴-온 전압이다. 게이트 하이 전압(VH)인 제2 클럭 신호(CLK2)에 의해 Q1 노드(Q1)는 게이트 로우 전압(VL) 상태로 플로팅된다. 그리고, 제1 클럭 신호(CLK1)가 게이트 로우 전압(VL)으로 전환되므로 출력 신호(Out)에 게이트 로우 전압(VL)이 인가되며, 동시에 제2 커패시터(C2)의 부트스트랩에 의해 Q2 노드(Q2)의 전압은 게이트 로우 전압(VL)보다 더 낮아진다. 게이트 로우 전압(VL)보다 낮아진 Q2 노드(Q2)의 전압에 의해 풀업 트랜지스터(Tu)는 안정적으로 출력 신호(Out)를 출력할 수 있다.
제2 기간(P2)에서 Q1 노드(Q1) 및 Q2 노드(Q2)에 게이트 하이 전압(VH)이 인가된다. QB 노드(QB)에 인가된 게이트 로우 전압(VL)에 의해 제6 트랜지스터(T6)가 턴온되고, 게이트 하이 전압(VH)이 제6 트랜지스터(T6)를 통해 Q1 노드(Q1)에 인가된다. 또한, 게이트 로우 전압(VL)으로 전환된 제2 클럭 신호(CLK2)에 의해서 제5 트랜지스터(T5)가 턴-온되어, 스타트 신호(VST)의 게이트 하이 전압(VH)이 Q1 노드(Q1)에 인가된다. 따라서, 풀업 트랜지스터(Tu)는 턴-오프된다.
QB 노드 제어부는 제1 커패시터(C1)의 커플링에 의해 제2 클럭 신호(CLK2)의 턴-온 전압을 QP 노드(QP)에 인가함으로써, QB 노드(QB)에 게이트 로우 전압(VL)을 인가한다. 그리고, QB 노드 제어부는 스타트 신호(VST) 또는 Q1 노드(Q1)에 의해 게이트 하이 전압(VH)을 QB 노드(QB)에 인가한다.
QB 노드 제어부는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제1 커패시터(C1)를 포함한다.
제1 트랜지스터(T1)의 게이트 전극은 Q1 노드(Q1)에 연결되고, 제1 전극은 QP 노드(QP)에 연결되며, 제2 전극은 게이트 하이 전압(VH)이 입력되는 입력단에 연결된다.
제2 트랜지스터(T2)의 게이트 전극은 제1 클럭 신호(CLK1)에 연결되고, 제1 전극은 QP 노드(QP)에 연결되며, 제2 전극은 게이트 하이 전압(VH)이 입력되는 입력단에 연결된다.
제3 트랜지스터(T3)의 게이트 전극은 스타트 신호(VST)가 입력되는 입력단 또는 Q1 노드(Q1)에 연결되고, 제1 전극은 QB 노드(QB)에 연결되며, 제2 전극은 게이트 하이 전압(VH)이 입력되는 입력단에 연결된다.
제4 트랜지스터(T4)의 게이트 전극은 QP 노드(QP)에 연결되고, 제1 전극은 제2 클럭 신호(CLK2)가 입력되는 입력단에 연결되며, 제2 전극은 QB 노드(QB)에 연결된다.
제1 커패시터(C1)의 제1 전극은 제2 클럭 신호(CLK2)가 입력되는 입력단에 연결되고, 제2 전극은 QP 노드(QP)에 연결된다.
제1 기간(P1)에서 QB 노드(QB)에 게이트 하이 전압(VH)이 인가된다. 게이트 하이 전압(VH)인 제1 클럭 신호(CLK1)에 의해 제2 트랜지스터(T2)가 턴-오프되고, 게이트 로우 전압(VL)인 스타트 신호(VST) 또는 Q1 노드(Q1)에 의해 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)가 턴-온되어, 게이트 하이 전압(VH)이 제1 트랜지스터(T1)를 통해 QP 노드(QP)에 인가되고, 게이트 하이 전압(VH)이 제3 트랜지스터(T3)를 통해 QB 노드(QB)에 인가된다. 그리고, 제4 트랜지스터(T4)는 QP 노드(QP)에 인가된 전압에 의해 턴-오프된다. 따라서, 스타트 신호(VST)의 게이트 로우 전압(VL)에 의해 QB 노드(QB)에 게이트 하이 전압(VH)이 인가된다. QB 노드(QB)에 인가된 게이트 하이 전압(VH)은 제1-1 기간(P1-1)에도 유지된다.
제2 기간(P2)에서 QB 노드(QB)에 게이트 로우 전압(VL)이 인가된다. 게이트 하이 전압(VH)인 Q1 노드(Q1)에 의해 제1 트랜지스터(T1)가 턴-오프되고, 게이트 하이 전압(VH)인 Q1 노드(Q1) 또는 스타트 신호(VST)에 의해 제3 트랜지스터(T3)가 턴-오프되며, 게이트 하이 전압(VH)인 제1 클럭 신호(CLK1)에 의해 제2 트랜지스터(T2)가 턴-오프되므로, QP 노드(QP)는 플로팅된다. 그리고, 제1 커패시터(C1)의 제1 전극으로 인가되는 제2 클럭 신호(CLK2)가 게이트 하이 전압(VH)에서 게이트 로우 전압(VL)으로 낮아지면서, 커플링 현상에 의해 제1 커패시터(C1)의 제2 전극과 연결된 QP 노드(QP)의 전압이 게이트 로우 전압(VL)으로 낮아진다. 따라서, QP 노드(QP)의 전압에 의해 제4 트랜지스터(T4)가 턴-온되므로 QB 노드(QB)에 게이트 로우 전압(VL)이 온전히 인가될 수 있다. 그리고, 풀다운 트랜지스터(Td)가 턴-온되어 게이트 하이 전압(VH)의 출력 신호(Out)를 픽셀라인의 게이트 라인에 제공할 수 있다.
본 명세서의 제1 실시예에서 언급한바와 같이, 제3 기간(P3)은 제2 기간(P2)에 이어 다음 프레임까지의 기간으로, 출력 신호(Out)가 게이트 하이 전압(VH)이기 위해 풀다운 트랜지스터(Td)는 턴-온 상태를 유지한다. 이 경우, QB 노드 제어부는 제3 커패시터(C3)를 더 포함할 수 있다. 제3 커패시터(C3)는 제2 기간(P2)에서 제1 전극 및 제2 전극 사이에 충전된 전압을 제3 기간(P3)에서 유지시킨다. 제3 기간(P3)동안 주기적으로 게이트 로우 전압(VL)으로 전환되는 제2 클럭 신호(CLK2)에 의해 QP 노드(QP)의 전압이 커플링되어 게이트 로우 전압(VL)으로 낮아지고, 게이트 로우 전압(VL)에 의해 제4 트랜지스터(T4)는 턴-온되므로, QB 노드(QB)에 게이트 로우 전압(VL)이 인가된다.
도 7a는 도 4a를 적용한 본 명세서의 제3 실시예에 따른 게이트 구동부를 나타낸 회로도이다. 도 7b는 도 7a의 회로에 입력되는 신호들 및 출력 신호의 파형도이다. 도 7a는 도 5a의 변형예이므로 도 5a와 중복되는 내용에 대해서는 생략하거나 간략히 설명한다.
각 스테이지들은 풀업부, 풀다운부, Q 노드 제어부, 및 QB 노드 제어부를 포함한다. 도 7a의 풀업부, 풀다운부, 및 Q 노드 제어부는 도 5a의 풀업부, 풀다운부, 및 Q 노드 제어부와 동일하고, 도 7a의 QB 노드 제어부는 도 5a의 QB 노드 제어부가 변형된다. 도 5a에서 언급한 바와 같이, Q 노드 제어부는 Q1 노드 안정화부를 더 포함할 수 있으나, 생략될 수도 있다. 이하에서는 도 7a에 도시된바와 같이, Q1 노드 안정화부를 포함한 회로에 대해 설명한다. 따라서, Q 노드 제어부는 Q2 노드 제어부로 지칭하기로 한다. Q2 노드 제어부는 도 5a와 동일하므로 설명은 생략한다.
도 7a 및 도 7b를 참고하면, QB 노드 제어부는 제1 커패시터(C1)의 커플링에 의해 제2 클럭 신호(CLK2)의 턴-온 전압을 QP 노드(QP)에 인가함으로써, QB 노드(QB)에 게이트 로우 전압(VL)을 인가한다. 그리고, QB 노드 제어부는 스타트 신호(VST)에 의해 게이트 하이 전압(VH)을 QB 노드(QB)에 인가한다.
QB 노드 제어부는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제1 커패시터(C1)를 포함한다.
제1 트랜지스터(T1)의 게이트 전극은 스타트 신호(VST)가 입력되는 입력단에 연결되고, 제1 전극은 QP 노드(QP)에 연결되며, 제2 전극은 게이트 하이 전압(VH)이 입력되는 입력단에 연결된다.
제2 트랜지스터(T2)의 게이트 전극은 제1 클럭 신호(CLK1)에 연결되고, 제1 전극은 QP 노드(QP)에 연결되며, 제2 전극은 출력 신호(Out)가 출력되는 출력단에 연결된다.
제3 트랜지스터(T3)의 게이트 전극은 스타트 신호(VST)가 입력되는 입력단에 연결되고, 제1 전극은 QB 노드(QB)에 연결되며, 제2 전극은 게이트 하이 전압(VH)이 입력되는 입력단에 연결된다.
제4 트랜지스터(T4)의 게이트 전극은 QP 노드(QP)에 연결되고, 제1 전극은 제2 클럭 신호(CLK2)가 입력되는 입력단에 연결되며, 제2 전극은 QB 노드(QB)에 연결된다.
제1 커패시터(C1)의 제1 전극은 제2 클럭 신호(CLK2)가 입력되는 입력단에 연결되고, 제2 전극은 QP 노드(QP)에 연결된다.
제1 기간(P1)에서 QB 노드(QB)에 게이트 하이 전압(VH)이 인가된다. 게이트 하이 전압(VH)인 제1 클럭 신호(CLK1)에 의해 제2 트랜지스터(T2)가 턴-오프되고, 게이트 로우 전압(VL)인 스타트 신호(VST)에 의해 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)가 턴-온되어, 게이트 하이 전압(VH)이 제1 트랜지스터(T1)를 통해 QP 노드(QP)에 인가되고, 게이트 하이 전압(VH)이 제3 트랜지스터(T3)를 통해 QB 노드(QB)에 인가된다. 그리고, 제4 트랜지스터(T4)는 QP 노드(QP)에 인가된 전압에 의해 턴-오프된다. 따라서, 스타트 신호(VST)의 게이트 로우 전압(VL)에 의해 QB 노드(QB)에 게이트 하이 전압(VH)이 인가된다.
QB 노드(QB)에 인가된 게이트 하이 전압(VH)은 제1-1 기간(P1-1)에도 유지된다. 그리고, 출력 신호(Out)는 게이트 로우 전압(VL)이다. 제1-1 기간(P1-1)에서, 게이트 하이 전압(VH)인 스타트 신호(VST)에 의해 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)는 턴-오프되고, 게이트 로우 신호(VL)인 제1 클럭 신호(CLK1)에 의해 제2 트랜지스터(T2)가 턴-온되어, 출력 신호(Out)가 QP 노드(QP)에 인가된다. QP 노드(QP)에 게이트 로우 전압(VL)이 인가되므로 제4 트랜지스터(T4)는 턴-온되어 게이트 하이 전압(VH)인 제2 클럭 신호(CLK2)가 QB 노드(QB)에 인가된다. 제1-1 기간(P1-1)에서, 제2 트랜지스터(T2)를 통해 입력되는 출력 신호(Out)에 의해 QP 노드(QP)가 게이트 로우 전압(VL)이됨으로써, QB 노드(QB)는 플로팅되지 않고 게이트 하이 전압(VH)을 유지할 수 있다.
제2 기간(P2)에서 QB 노드(QB)에 게이트 로우 전압(VL)이 인가된다. 게이트 하이 전압(VH)인 Q1 노드(Q1)에 의해 제1 트랜지스터(T1)가 턴-오프되고, 게이트 하이 전압(VH)인 스타트 신호(VST)에 의해 제3 트랜지스터(T3)가 턴-오프되며, 게이트 하이 전압(VH)인 제1 클럭 신호(CLK1)에 의해 제2 트랜지스터(T2)가 턴-오프되므로, QP 노드(QP)는 플로팅된다. 그리고, 제1 커패시터(C1)의 제1 전극으로 인가되는 제2 클럭 신호(CLK2)가 게이트 하이 전압(VH)에서 게이트 로우 전압(VL)으로 낮아지면서, 커플링 현상에 의해 제1 커패시터(C1)의 제2 전극과 연결된 QP 노드(QP)의 전압이 게이트 로우 전압(VL)보다 더 낮은 전압으로 낮아진다. 따라서, QP 노드(QP)의 전압에 의해 제4 트랜지스터(T4)가 턴-온되므로 QB 노드(QB)에 게이트 로우 전압(VL)이 온전히 인가될 수 있다. 그리고, 풀다운 트랜지스터(Td)가 턴-온되어 게이트 하이 전압(VH)의 출력 신호(Out)를 픽셀라인의 게이트 라인에 제공할 수 있다.
본 명세서의 제1 실시예에서 언급한 바와 같이, 제3 기간(P3)은 제2 기간(P2)에 이어 다음 프레임까지의 기간으로, 출력 신호(Out)가 게이트 하이 전압(VH)이기 위해 풀다운 트랜지스터(Td)는 턴-온 상태를 유지한다. 이 경우, QB 노드 제어부는 제3 커패시터(C3)를 더 포함할 수 있다. 제3 커패시터(C3)는 제2 기간(P2)에서 제1 전극 및 제2 전극 사이에 충전된 전압을 유지시킨다. 제3 기간(P3)동안 주기적으로 게이트 로우 전압(VL)으로 전환되는 제2 클럭 신호(CLK2)에 의해 QP 노드(QP)의 전압이 커플링되어 게이트 로우 전압(VL)보다 더 낮은 전압으로 낮아지고, 게이트 로우 전압(VL)에 의해 제4 트랜지스터(T4)는 턴-온되므로, QB 노드(QB)에 게이트 로우 전압(VL)이 인가된다.
본 명세서의 실시예에 따른 게이트 구동부 및 이를 이용한 표시패널은 다음과 같이 설명될 수 있다.
본 명세서의 실시예에 따른 표시패널에 있어서, 표시패널은 게이트 라인에 연결된 화소들, 및 게이트 라인들 중에서 적어도 어느 하나에 인가되는 게이트 신호를 공급하며, 복수의 스테이지로 이루어진 게이트 구동회로를 포함한다. 복수의 스테이지 각각은 Q 노드 전압에 응답하여 제1 클럭 신호의 턴-온 전압을 출력단에 인가하는 풀업 트랜지스터, 출력단이 턴-오프 전압인 구간에서 턴-온 전압을 유지하는 QB 노드의 전압에 응답하여 턴-오프 전압을 출력단에 인가하는 풀다운 트랜지스터, 및 제1 클럭 신호, 제1 클럭 신호와 역위상인 제2 클럭 신호에 응답하여 턴-온 전압을 QB 노드에 인가하는 QB 노드 제어부를 포함한다. 이에 따라, QB 노드 제어부를 통해 QB 노드의 전압을 셋, 리셋, 홀딩할 수 있는 게이트 구동부를 구비한 표시패널을 구현할 수 있다.
복수의 스테이지 각각은 스타트 신호 또는 제2 클럭 신호에 응답하여 턴-온 전압을 Q 노드에 인가하는 Q 노드 제어부를 더 포함할 수 있다.
Q 노드는 Q1 노드 및 Q2 노드를 포함하며, Q 노드 제어부는 Q1 노드 미 Q2 노드 사이에 연결된 Q 노드 안정화부를 더 포함할 수 있다.
Q 노드 제어부는 QB 노드 전압에 응답하여 게이트 하이 전압을 Q 노드에 인가할 수 있다.
턴-온 전압은 게이트 로우 전압이고, 턴-오프 전압은 게이트 하이 전압일 수 있다.
복수의 스테이지 각각은 QB 노드 및 게이트 하이 전압의 입력단 사이에 연결된 커패시터를 더 포함할 수 있다.
QB 노드 제어부는 제2 클럭 신호에 연결된 제1 커패시터의 일전극을 포함하고, 제1 커패시터의 타전극은 제2 클럭 신호에 커플링되는 QP 노드에 연결될 수 있다.
QB 노드 제어부는 QP 노드를 제어하는 QP 노드 제어부를 더 포함할 수 있다.
QP 노드 제어부는 QP 노드에 각각의 일전극이 연결된 제1 트랜지스터 및 제2 트랜지스터를 포함할 수 있다.
본 명세서의 실시예에 따른 게이트 구동부는 풀다운 트랜지스터의 게이트 노드인 QB 노드를 제어하는 QB 노드 제어부를 포함하고, QB 노드 제어부는 QP 노드를 제어하기 위해 QP 노드에 각각의 일전극이 연결된 제1 트랜지스터 및 제2 트랜지스터, QB 노드에 게이트 하이 전압을 인가하는 제3 트랜지스터, 및 QP 노드에 게이트 전극이 연결되어 QB 노드에 게이트 로우 전압을 인가하는 제4 트랜지스터를 포함한다. QB 노드를 제어할 수 있는 QB 노드 제어부를 통해 출력 신호의 정확성이 향상된 게이트 구동부를 구현할 수 있다.
QB 노드 제어부는 QP 노드와 제2 클럭 신호가 입력되는 입력단 사이에 연결된 제1 커패시터를 포함할 수 있다.
QB 노드 제어부는 QB 노드와 게이트 하이 전압이 인가되는 입력단 사이에 연결된 제2 커패시터를 포함할 수 있다.
제1 트랜지스터는 스타트 신호에 의해 제어되고, 제2 트랜지스터는 제1 클럭 신호에 의해 제어되며, 제1 트랜지스터 및 제2 트랜지스터의 일전극은 게이트 하이 전압이 인가되는 입력단에 연결될 수 있다.
제3 트랜지스터는 스타트 신호에 의해 제어될 수 있다.
게이트 구동부는 풀업 트랜지스터를 더 포함하며, 제1 트랜지스터는 풀업 트랜지스터의 게이트 전극에 인가되는 전압에 의해 제어되고, 제2 트랜지스터는 제1 클럭 신호에 의해 제어되며, 제1 트랜지스터 및 제2 트랜지스터의 일전극은 게이트 하이 전압이 인가되는 입력단에 연결될 수 있다.
제3 트랜지스터는 스타트 신호 또는 풀업 트랜지스터의 게이트 전극에 입력되는 전압에 의해 제어될 수 있다.
제1 트랜지스터는 스타트 신호에 의해 제어되고, 제2 트랜지스터는 제1 클럭 신호에 의해 제어되며, 제1 트랜지스터의 일전극은 게이트 하이 전압이 인가되는 입력단에 연결되고, 제2 트랜지스터의 일전극은 게이트 구동부의 출력 신호가 출력되는 출력단에 연결될 수 있다.
제3 트랜지스터의 게이트 전극은 스타트 신호가 입력되는 입력단 또는 풀업 트랜지스터의 게이트 전극에 연결될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
20 : 게이트 라인들
30 : 데이터 라인들
100 : 표시장치
110 : 표시패널
120 : 게이트 구동부
130 : 데이터 구동부
140 : 타이밍 제어부

Claims (18)

  1. 게이트 라인들에 연결된 화소들; 및
    상기 게이트 라인들 중에서 적어도 어느 하나에 인가되는 게이트 신호를 공급하며, 복수의 스테이지로 이루어진 게이트 구동회로를 포함하고,
    상기 복수의 스테이지 각각은,
    Q2 노드 전압에 응답하여 제1 클럭 신호의 턴-온 전압을 출력단에 인가하는 풀업 트랜지스터;
    상기 출력단이 턴-오프 전압인 구간에서 턴-온 전압을 유지하는 QB 노드의 전압에 응답하여 턴-오프 전압을 상기 출력단에 인가하는 풀다운 트랜지스터;
    상기 제1 클럭 신호, 상기 제1 클럭 신호와 역위상인 제2 클럭 신호, 및 스타트 신호에 응답하여 턴-온 전압을 상기 QB 노드에 인가하는 QB 노드 제어부;
    상기 스타트 신호 또는 상기 제2 클럭 신호에 응답하여 상기 스타트 신호를 Q1 노드에 인가하고, 상기 QB 노드에 응답하여 턴-오프 전압을 상기 Q1 노드에 인가하는 Q 노드 제어부; 및
    상기 Q1 노드 및 상기 Q2 노드 사이에 연결된 Q 노드 안정화부를 포함하는 표시패널.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1 항에 있어서,
    상기 턴-온 전압은 게이트 로우 전압이고,
    상기 턴-오프 전압은 게이트 하이 전압인 표시패널.
  6. 제5 항에 있어서,
    상기 복수의 스테이지 각각은 상기 QB 노드 및 상기 게이트 하이 전압의 입력단 사이에 연결된 커패시터를 더 포함하는 표시패널.
  7. 제1 항에 있어서,
    상기 QB 노드 제어부는 상기 제2 클럭 신호에 연결된 제1 커패시터의 일전극을 포함하고,
    상기 제1 커패시터의 타전극은 상기 제2 클럭 신호에 커플링되는 QP 노드에 연결된 표시패널.
  8. 제7 항에 있어서,
    상기 QB 노드 제어부는 상기 QP 노드를 제어하는 QP 노드 제어부를 더 포함하는 표시패널.
  9. 제8 항에 있어서,
    상기 QP 노드 제어부는 상기 QP 노드에 각각의 일전극이 연결된 제1 트랜지스터 및 제2 트랜지스터를 포함하는 표시패널.
  10. 풀업 트랜지스터, 풀다운 트랜지스터 및 풀다운 트랜지스터의 게이트 노드인 QB 노드를 제어하는 QB 노드 제어부를 포함하고,
    상기 QB 노드 제어부는
    QP 노드에 일전극이 연결되고 스타트 신호가 입력되는 입력단에 게이트 전극이 직접 연결되어, 상기 QP 노드를 제어하는 제1 트랜지스터;
    상기 QP 노드에 일전극이 연결되고 제1 클럭 신호에 응답하여 상기 QP 노드를 제어하는 제2 트랜지스터;
    상기 QB 노드에 게이트 하이 전압을 인가하는 제3 트랜지스터; 및
    상기 QP 노드에 게이트 전극이 연결되어 상기 QB 노드에 게이트 로우 전압을 인가하는 제4 트랜지스터를 포함하는 게이트 구동부.
  11. 제10 항에 있어서,
    상기 QB 노드 제어부는 상기 QP 노드와 제2 클럭 신호가 입력되는 입력단 사이에 연결된 제1 커패시터를 포함하는 게이트 구동부.
  12. 제10 항에 있어서,
    상기 QB 노드 제어부는 상기 QB 노드와 게이트 하이 전압이 인가되는 입력단 사이에 연결된 제2 커패시터를 포함하는 게이트 구동부.
  13. 제10 항에 있어서,
    상기 제1 트랜지스터는 상기 스타트 신호에 의해 제어되고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터의 타전극은 게이트 하이 전압이 인가되는 입력단에 연결된 게이트 구동부.
  14. 제13 항에 있어서,
    상기 제3 트랜지스터는 상기 스타트 신호에 의해 제어되는 게이트 구동부.
  15. 삭제
  16. 삭제
  17. 제10 항에 있어서,
    상기 제1 트랜지스터는 상기 스타트 신호에 의해 제어되고,
    상기 제1 트랜지스터의 타전극은 게이트 하이 전압이 인가되는 입력단에 연결되고,
    상기 제2 트랜지스터의 타전극은 상기 게이트 구동부의 출력 신호가 출력되는 출력단에 연결된 게이트 구동부.
  18. 제17 항에 있어서,
    상기 제3 트랜지스터의 게이트 전극은 상기 스타트 신호가 입력되는 입력단 또는 상기 풀업 트랜지스터의 게이트 전극에 연결된 게이트 구동부.
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