JP2007504660A - ダブルゲート電界効果トランジスタ装置を製造する方法、及びそのようなダブルゲート電界効果トランジスタ装置 - Google Patents

ダブルゲート電界効果トランジスタ装置を製造する方法、及びそのようなダブルゲート電界効果トランジスタ装置 Download PDF

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Abstract

本発明は、ダブルゲート電界効果トランジスタ装置を製造する方法、及び本方法により形成されるような装置を開示する。セミコンダクタ・オン・インシュレータ基板から開始し、第１のゲート、ソース、ドレイン、及びエクステンションを形成し、第２のゲートを形成する。次に、基板が第２の担体に接合され、半導体層の第２のサイドを露出させる。次に、アニーリングステップが、無拡散アニーリングとして実行される。当該無拡散アニーリングステップには、半導体層が、おおむね一様な厚さを有するだけでなく、おおむね平坦な表面を有する、という利点がある。これによって、前記アニーリングステップについて、実現可能な中で最良のアニーリング作用が確保される。ドーパントの非常に高度な活性化によって、エクステンションの非常にシャープな急峻性が達成される。

Description

本発明は、ダブルゲートトランジスタ装置、特に金属−酸化物−半導体型の電界効果トランジスタ（ＭＯＳＦＥＴ）及び金属−絶縁体−半導体型の電界効果トランジスタ（ＭＩＳＦＥＴ）と、同装置を製造する方法とに関する。
国際半導体ロードマップ（ＩＴＲＳ）で提示されている要請によると、より小さな装置寸法が要求されており、特に通常の（シングルゲート）電界効果トランジスタ装置については、より小さなゲート寸法が要求されている。実際上では、ゲート長が非常に短い（例えば約１００ｎｍ以下）と、短チャネル効果のような悪影響を制御するのが非常に難しくなる。この問題を解決するために、ダブルゲートを有する（ほとんどの場合にはチャネルの両側にダブルゲートを有する）ような新しい種類のトランジスタ装置が開発されてきている。そのようなダブルゲートによると、チャネルに対する制御性がより一層良好になるので、現在のところ、最短で２０ｎｍのゲート長まで、満足のいくようなトランジスタの動作が実現可能である。
そのようなダブルゲートをトランジスタ装置に使用することは、当業者に知られていることである。例えば、米国特許６５０４１７３号は、デュアルゲートＦＥＴ及びプロセスについて説明しており、当該プロセスでは、シリコン基板に、第１のゲート領域と、当該ゲートのチャネルに隣接する２つの酸化物領域と、上部酸化層とが形成される。この基板は、ハンドリングウェハに接合される。その後、第２のゲートが、多数のステップにより形成される。次に、ソース領域及びドレイン領域に対する注入処理が行われ、このようにして形成された全構造がアニールされる。
しかしながら、トランジスタ装置につき所望の特性を実現するためには、アニーリングステップが最適な条件下で実行されることが非常に重要である。多くの場合、既知の方法では最適な特性が実現されない（特にジャンクション（特にソース及びドレインのエクステンション領域）の急峻性に関して）ことになる。
本発明の目的は、最小で約１ｎｍ／ｄｅｃａｄｅの急峻性を有するような非常に急峻なジャンクションの作製を可能にするダブルゲート電界効果トランジスタ構造、を実現する方法を提供することである。
上記の目的は、請求項１による方法によって達成される。当該発明は、ダブルゲート構造を有する基板が、当該方法を通じて実現され、次に、当該基板が、無拡散アニーリング法によってアニールされることを特徴とする。留意されたいのは、アニーリングステップの時点で当該基板の全体の厚さはおおむね（ｓｕｂｓｔａｎｔｉａｌｌｙ）一様であり、突き出たゲートはなく、部分部分がエッチング除去されている、等のことである。そのような、厚さが一様な基板を利用すれば、無拡散アニーリング法の特性を最大限利用することが可能であり、それによって、ジャンクションにつき所望の急峻性が実現される。基板の厚さが一様な場合には、基板の全ての部分が、おおむね均一で且つ十分に制御可能な（ｗｅｌｌ−ｃｏｎｔｒｏｌｌａｂｌｅ）アニーリング作用に晒されることになる。半導体層には、突き出ているとアニール中の熱的作用に影響を与えかねないような突き出た部分が存在しないので、蓄熱又は熱的負荷は、最小限に留めることができる。従って、当該基板には、拡散ドーパント又はその他の望ましくない副作用を示す部分が存在しない、ということが確実なものとなる。
用語「おおむね一様な厚さ／おおむね等しい厚さ」及び「おおむね平坦」は、半導体層が、第１の表面と反対側の第２の表面を有し、当該第２の表面が、少なくとも第１のゲート構造及び対応するエクステンションの領域にわたって、５ｎｍ以内の平坦さである、という意味として解釈されるべきである。これは既知の方法と対照的であり、既知の方法では、少なくとも第２のゲートは、基板の表面から突き出ており、その結果、アニーリング中に熱差を引き起こすことがある。ここで利用されるのは、本発明による方法では、第２の担体への接合及び第１の担体と絶縁層の除去の後に、半導体層の露出面が本質的に平坦であるような場面が存在する、という事実である。留意されたいのは、当該露出面は、アニーリングステップの後におおむね平坦であり続ける必要はない、ということである。次のステップでは、新たな層又はその一部を除去し、堆積し、及び／又はパターニングすることによって、当該露出面を加工することができる。これは、以下において更に明確にされることになる。
無拡散アニーリング法は、実質的に周囲の層内にドーパントを拡散させず、半導体層の所定の部分で活性化されるようドーパントを留めておく、ようなアニーリング法を含むものと理解される。
非常に有利な実施形態では、実質的に無拡散のアニーリングステップは、レーザー熱アニーリングステップである。特にレーザー熱アニールの場合には、半導体層がおおむね平坦な表面を有することは有利である。その場合、表面の部分部分のシェーディングは存在しないことになる。更には、レーザーにより加熱されて、同様に半導体の周囲の部分に加熱の影響を与えるような、突き出た構造は存在しないことになる。特に、平坦な半導体基板上に突き出た構造が存在しないことで、過剰なエネルギを供給する必要なしに、前記半導体の一様な加熱により、突き出た部分の周囲の基板部分をも十分なアニーリング温度に確実に加熱することが可能になる。なぜならば、半導体の一様な加熱により、突き出た部分から更に離れた部分が、過剰に加熱されかねなかったからである。この効果は、分離単一構造（ｓｅｐａｒａｔｅ ｓｉｎｇｌｅ ｓｔｒｕｃｔｕｒｅｓ）よりむしろ、高度集積システムのような近接格納構造（ｃｌｏｓｅｌｙ ｐａｃｋｅｄ ｓｔｒｕｃｔｕｒｅｓ）に影響を及ぼす。
レーザー熱アニールでは、アモルファス半導体材料と結晶性半導体材料の性質の違いが利用される。アモルファスシリコンは、融点がより低く、レーザー光の吸収性がより高い。従って、アモルファス層を融解させるには十分であるが周囲の結晶層には影響を及ぼさない量、のレーザー光を供給することが可能である。かつては、突き出た構造等の構造があった場合、完全アモルファス層を融解させるためには、過剰な量のエネルギを供給する（これは結晶層の劣化を意味する）ことが必要又は不可避だった。本発明の方法は、この不都合を首尾よく回避する。
留意されるべきは、原則的に同様な考察が、レーザー熱アニーリングが使用される他の構造についても成り立つということである。即ち、アニールされる（１又は２以上の）層につき、平坦な構造を採用することは有利である。アニーリングの後、次のステップで、その平坦な表面を加工することが可能である。例えば、自己整合的堆積又はエッチングステップで、層を堆積する又はノッチを形成する、等のことができる。
好適には、ソース及びドレインと、ソースエクステンション及びドレインエクステンションとを形成するステップにおいて、廃棄可能なスペーサに係るプロセスが採用される。このプロセスでは、本質的に、第１の側壁スペーサが、既知のプロセスにより第１のゲートの側壁面に堆積される。この後には、不活性層の堆積が続くようにしてもよい。そして、ソース領域及びドレイン領域に、それぞれ所望のドーパントが注入される。続いて、使い捨てスペーサが除去される。その後、所望の深さ（ウルトラシャロージャンクションの場合には非常に浅い）に至るまで、エクステンション領域についてのアモルファス化注入が実行される。アモルファス化ステップの後には、エクステンション領域に対する注入処理が行われる。次に、本発明によるアニーリングステップが実行されるようにしてもよい。
本発明の方法によって形成可能な（ウルトラシャロー）ジャンクションは、横方向と縦方向の両方の急峻性に関して、及び活性化に関して、既知の解決策の中で最善の解決策をもたらすものであり、当該活性化は、ほとんど金属のような活性化である。当該活性化は、ゲート消耗を非常に少なくすると共に、オフ電流の増加なしにオン電流を改善することになる。事実、実際上では、ＮＭＯＳ装置とＰＭＯＳ装置の両装置の第２のゲートについては、最高で１×１０２１原子／ｃｍ３という値まで到達することが可能である。更には、ジャンクションの深さを、層の適切なアモルファス化によって調整する（ＰＡＩ又はプレアモルファス化注入とも呼ばれる）ことが容易である。
他の利点は、ゲートが定位置に保持される点であり、この方法では変形の発生がない。
当該方法では、第２のゲート領域への第２のゲートの形成は、アニーリングの後に完成されるようにしてもよい。これは例えば、高濃度にドープされた第２のゲート領域の自己整合的エッチングステップによって実行されるようにしてもよい。当該技術分野では、例えば高濃度ドープトシリコンのエッチングレートが、非ドープトシリコンのエッチングレートよりはるかに高いということが知られている。従って、選択エッチングについては、第２のゲートの所定の位置にノッチを残すようにしてもよい。その後、電気導電性材料が堆積されて、それが第２のゲートをおおむね満たすようにしてもよい。次に、（化学）機械研磨のような、余分な物質を除去する平坦化ステップが実行されるようにしてもよい。
しかしながら、高濃度にドープされた第２のゲート領域をエッチングし、薄い酸化層を堆積し、例えばアモルファスシリコン材料を満たす、というステップもまた、平坦化ステップの前に実行可能である。そして、次のステップは、アニーリングステップとするようにしてもよい。ここで、ソース、ドレイン、及びエクステンションの活性化と、本発明による平坦な表面という利点を依然として有する第２のゲートの活性化の両方が、１回のアニーリングステップで実行されるようにしてもよい。加えて、望むならば、半導体層内の構造としてではなく、突き出た構造として、第２のゲートを形成することが可能である。無拡散アニーリングステップを開始した後に、上記の表面が平坦であり続けるかどうかについては、当該方法には関係がない。
当該方法の有利な点は、第２のゲートに完全界面が形成されるという点である。第２の絶縁体の界面には、大きな結晶粒による多結晶構造は形成されないからである。
当該方法の他の有利な実施形態では、実質的に拡散の無いアニーリングステップは、固相エピタキシー再成長（ＳＰＥＲ）を含む。ＳＰＥＲは、当該技術分野において知られている方法である。しかしながら、ＳＰＥＲは、本発明による方法において実行される場合には、上述のレーザー熱アニール法に関連して説明したのと同様の利点を有する。
固相エピタキシー再成長の間の温度は、好適には摂氏５００度から８００度の間、より好適には摂氏５５０度から６５０度の間である。これらの温度にて、ＳＰＥＲは、周囲の層内へのドーパントの拡散のおそれのない適度に速い方法である。
請求項５による装置も、ダブルゲート電界効果トランジスタ装置に関する。ここでは、第１のゲート構造及び第２のゲート構造は、半導体材料のチャネルの両側に形成される。知られている限りにおいて、ジャンクションの（特にエクステンションの）ドーパントプロファイルの急峻性が上記のように高いダブルゲートＦＥＴ装置を製造することは、今まで不可能だった。利点は明白であり、例えば、短チャネル効果がより高い精度で制御可能になり、一般的に、当該装置のトランジスタ特性が既知の装置以上に改良される。
好適には、半導体層の露出面は、おおむね平坦である。ふたたび「おおむね平坦」は、半導体層が露出面を有し、当該露出面が、少なくとも第１のゲート構造及び対応するエクステンションの領域にわたって、５ｎｍ以内の平坦さである、という意味である。このようにして、寸法が非常に小さい高品質な装置が実現される。表面の形状（ｔｏｐｏｇｒａｐｈｙ）が平坦であるという利点は、装置を最大限利用するのに有用である。
本発明については、添付の図面と関連付けて好適な実施形態の説明を参照することで、より明確に理解されよう。
同等の部分については、図面を通じて同一の参照数字により示される。図面は、概略図であり、任意スケールである。
図１には、本発明による方法の第１段階に至った電界効果トランジスタ装置１が示されている。
ここでは、２は第１の担体層を示し、３は第１の絶縁層を示し、４は半導体層（第１の表面５を有する）を示す。第１のゲート構造は、おおまかに６で示されており、第１のゲート絶縁層７と第１のゲート電極８とを備える。側壁スペーサ９及び９’は、第１のゲート６の側壁面に形成されている。ソース領域及びドレイン領域は、それぞれ１０及び１１で示されている。
本発明による方法では、装置１の土台部分が、例えばシリコンによる第１の担体層２からなるようにしてもよく、当該第１の担体層２上には、第１の絶縁層３（例えばシリコン酸化物）が堆積されている。この層３上には、半導体の薄い層（例えば約１００ｎｍ）が堆積されている。全ての場合ではないが、大多数の場合には、当該半導体はシリコンである。層２から層４までの３つの層の組み合わせは、しばしばセミコンダクタ・オン・インシュレータ（ＳＯＩ）と呼ばれる。第１の絶縁層３は、たいてい酸化物であり、しばしば埋込酸化物（ＢＯＸ）と呼ばれる。
第１のゲート構造６は、既知の方法によって形成可能である。一般的に、第１のゲート構造６は、第１のゲート絶縁層７（例えば酸化物若しくは窒化物又はその他の材料、好適には誘電率が高いもの）を堆積し、その後、例えば（多結晶状の）シリコン又はその他の適切な材料による第１のゲート電極８を堆積することによって、形成されることになる。既知のパターニング技術を利用して、それらの層が、図示の最終的な第１のゲート構造６にパターニングされる。
次のステップでは、側壁スペーサ９，９’が、第１のゲート構造６の側壁面に形成される。これも、当該技術分野で知られている適切な方法を利用して実行可能である。側壁スペーサ９，９’の目的は、半導体層４の一部を、ソース１０及びドレイン１１を形成するときのドーパント注入から保護することである。以下、ソース及びドレインは、しばしば組み合わせで言及されることになり、ソース及びドレインについては、略語Ｓ／Ｄが使用されることになる。Ｓ／Ｄは、プレアモルファス化ステップ（その後には、当該技術分野で知られているような、所望のドーパントの高深度注入（ｄｅｅｐ ｉｍｐｌａｎｔ）が続く）により形成される。Ｓ／Ｄは、半導体層４の厚さとおおむね等しい厚さを占める。
このようにして、図１に示すような構造に至る。
図２は、第２段階（第２のゲート領域の形成（ｐｒｅｐａｒｉｎｇ）後）に至った図１のＦＥＴ装置を示す。
ここで、装置１はさらに、ソースエクステンション１２及びドレインエクステンション１３を備えている。矢印Ｉ及びＩ’は、注入ビームの方向を示している。
第２のゲート領域は１４で示されている。
図１の装置から開始して、先ず、側壁スペーサ９，９’が、エッチング又は別の手法を利用して除去される。次に、プレアモルファス化注入（ＰＡＩ）が、半導体層４を所望の深さまでアモルファス化するために実行される。一般的には、ＰＡＩは、ゲルマニウムを利用して、５×１０１４から１×１０１５原子／ｃｍ２の間の線量、８から２０ｋｅＶの間のエネルギで実行される。しかしながら、望むならば又は半導体材料にとって必要ならば、他の種類の原子、エネルギ、及び線量が使用されてもよい。もちろん、線量及びエネルギは、所望の深さまでアモルファス化するように調整される。ＰＡＩは、ドレインについては矢印Ｉにより示されるような角度で、ソースについては矢印Ｉ’により示されるような角度で、実行可能である。大多数の場合、角度は０度から４５度の間になる。
次に、エクステンションに、所望のドーパントが注入される（例えば、ボロンが、約１×１０１５原子／ｃｍ２の線量、０．５ｋｅＶのエネルギで注入されて、ヒ素が、約１×１０１５原子／ｃｍ２の線量、約１ｋｅＶのエネルギで注入される）。言うまでもなく、当業者が容易に思い付くような、その他のエネルギ、線量、及びドーパントも選択可能である。留意されたいのは、アニーリングがまだ実行されていないということである。
次のステップは、第２のゲート領域１４の形成である。そのステップに例えば、第１のゲート構造６を貫通する注入ステップを利用することが可能である。そのようなエネルギを有するドーパント（再びボロン及びヒ素）の高線量注入が、既知の技法により実行可能であり、当該高線量注入においては、半導体層４への注入が第１のゲート構造６の真下で行われ、その上、層４の薄い部分がドープされないままとなる。目的は、高い注入濃度を有する領域１４を形成し、これによりドープがなされた半導体材料の特性と、ドープがなされていない半導体の特性とを、著しく異ならせることである。例としては、エッチングレートの違いや、低温酸化レートの違いがあり、これらについては後述することにする。第２のゲート構造１４は、本方法のこの段階で仕上げられている必要はない。
結果的に形成される装置構造が、図２に示されている。
図３は、本方法の第３段階（アニーリングステップ時）に至った図２の装置を示す。留意されたいのは、装置１が、図２から１８０度回転されていることである。
ここでは、１５が第２の絶縁層を示し、１６が第２の担体層を示す。１７は、半導体層４の第２の表面である。
第２のゲート領域には、第２の絶縁層１８と、第２のゲート電極１９とが含まれる。
矢印ｈνは、レーザー光を示す。
図２の装置１は、本方法の次の段階に移行する。この段階では、第２の絶縁層１５が、第１の表面５の側で、完成した装置１の上部に堆積される。第２の絶縁層は、例えばシリコン酸化物の厚い層である。
次に、完成した装置、即ち、ＳＯＩが、例えば接着又は当業者に知られているその他の方法によって、第２の担体層１６に接合される。第２の担体層は、どのようなタイプの材料でもよいが、好適にはシリコンウェハ又はガラスである。
その後、ここでも既知の方法によって、第１の担体層と、第１の絶縁層とが除去される。
結果として、第１のゲート構造６を有する半導体層４と、Ｓ／Ｄ１０，１１と、エクステンション１２，１３と、第２のゲート構造１４が、図２の視点から１８０度回転されている。第１の表面５はここでは完全に埋め込まれており、第１の表面５の反対側の第２の表面１７はここでは露出している。留意されるべきは、第２の表面１７は完全に平坦であるということ、即ち、第２の表面１７には表面の凹凸（ｔｏｐｏｇｒａｐｈｙ）がないということである。
ここで、２つの可能性が存在する。１つの可能性は、先ずアニールを行い、次に第２のゲート１４を仕上げることであり、もう１つの可能性は、先ず第２のゲート１４を仕上げて、次にアニールを行うことである。第２のゲートにアモルファス材料を使用するときには、後者の可能性が有利かもしれない（当該第２のゲートは次に活性化する必要がある）。
アニーリングについて言えば、留意されるのは、少なくともジャンクション、特にエクステンションは、まだアモルファスであるということである。注入されたドーパントは、アニーリングを通じて活性化する必要がある。第１の方法が、レーザー熱アニール（矢印ｈνによって示されている）の形で、図３に示されている。例えば、３０８ｎｍの波長のレーザー放射線（ＸｅＣｌエキシマレーザー）が、ジャンクションの深さ（又は一般的に半導体層の厚さ）と、半導体材料とに応じて、４００から１０００ｍＪ／ｃｍ２の間の強度で、第２の表面１７に照射される。代わりに、他の種類のレーザーが、例えば５３２、８０１、又は１０６４ｎｍ等の波長で同様に使用されるようにしてもよい。もちろん、レーザー強度は、（アモルファス）シリコン材料の様々な吸収特性を許容するために、状況に応じて選択されるべきである。
アモルファスシリコン材料及び結晶性シリコン材料のレーザー吸収性の違い及び融点の違いのために、アモルファス層は、融解されて、結晶層へと再成長する。ドーパントは、その結果結晶格子に組み込まれ、大変高度に活性化される。このいわゆるレーザー熱アニールの非常に有利な点は、それが実質的に無拡散的である点である。より正確には、このアニーリング法では、ドーパントが、周囲の層内に拡散されないのである。結果として、実現されるジャンクションは、高度に活性化され、極度に急峻になる。プロファイルの急峻性は、２ｎｍ／ｄｅｃａｄｅ未満、好適には更に最小で約１ｎｍ／ｄｅｃａｄｅとしてもよい。この急峻性は、ダブルゲートＦＥＴ装置では実現されていなかった。
先ず、第２のゲート１４が仕上げられて、第２のゲート１４がアモルファスシリコンで満たされる（その後、当該アモルファスシリコンに対するドープが行われる）場合には、次に、第２のゲート電極も高度に活性化されることになる。
第２のゲート１４の仕上げは、高濃度にドープされたゲート領域１４のエッチング除去によって実行されるようにしてもよい。次に、第２のゲート絶縁層１８が堆積され、その後、第２ゲート電極材料１９が満たされるようにしてもよい。平坦化ステップが採用されてもよい。第２のゲートを形成して次にそれを仕上げる別の方法では、高濃度ドープトシリコンのエンハンスト低温酸化を利用する。このようにして形成された材料が、次のステップでエッチングされ、電極材料で満たされるようにしてもよい。しかしながら、これについては、これ以上説明しないことにする。
本発明による他のアニーリング法では、固相エピタキシー再成長、即ちＳＰＥＲが実行される。十分な温度に装置１を加熱することによって、アモルファス材料が再結晶化し始め、それによってドーパントが再成長結晶格子に組み込まれる。温度については、ドーパントの拡散を防止するよう、十分に低い温度が選択されるべきである。ＳＰＥＲのための好適な温度は、使用される半導体材料に依存し、シリコンについては、当該温度は５００度から８００度の間である。ＳＰＥＲステップの継続時間は、アモルファス層の厚さと、ジャンクション（エクステンション）の厚さ及び／又は第２のゲート１４の厚さと、更に選択温度とに依存する。当業者は、適切な継続時間を、層厚と選択温度とに基づき簡単に選択することになる。レーザー光アニールを利用する場合と同様に、ＳＰＥＲを利用することにより、周囲の層内へのドーパントの拡散を防止することができる。従って、非常に急峻で且つ高度に活性化されたジャンクション（最小で１ｎｍ／ｄｅｃａｄｅの急峻性を有する）が実現可能である。
ここに至り、図３に示す装置１については、最終製造ステップの準備が完了しており、最終製造ステップについては、例えばシリサイド化等、望むように選択してよい。しかしながら、これについては、これ以上説明しないことにする。
本発明について、図面に示す好適な実施形態によって説明した。しかしながら、本発明は、それによって限定的に解釈されるべきではない。本発明の範囲は、添付の特許請求の範囲によって決定される。
本方法の第１段階（ソース領域及びドレイン領域の形成後）に至ったＦＥＴ装置を示す。 第２段階（第２のゲート領域の形成後）に至った図１のＦＥＴ装置を示す。 本方法の第３段階（アニーリングステップ時）に至った図２の装置を示す。

Claims (6)

  1. ウルトラシャロージャンクションを有するダブルゲート電界効果トランジスタ装置を製造する方法であって、
    第１の担体層と、第１の絶縁層と、半導体層とを有する基板を用意し、
    前記半導体層の第１の表面に、第１のゲート構造を形成し、
    アモルファス化ステップを利用して、前記半導体層内に、ソース及びドレインと、ソースエクステンション及びドレインエクステンションとを形成し、
    前記第１のゲートを貫通する注入プロセスによって、第２のゲート領域を形成し、
    前記基板の前記第１の表面において、前記基板の全面に、第２の絶縁層を堆積し、
    前記基板を第２の担体層に接合し、
    前記第１の担体層と前記第１の絶縁層とを除去する、
    というステップ群を含み、
    その後、少なくとも前記ソースエクステンション及び前記ドレインエクステンションを活性化するステップが、実質的に無拡散のアニーリングステップにより実行される、方法。
  2. 前記実質的に無拡散のアニーリングステップが、レーザー熱アニーリングステップである、請求項１に記載の方法。
  3. 前記実質的に無拡散のアニーリングステップが、固相エピタキシー再成長を含む、請求項１に記載の方法。
  4. 固相エピタキシー再成長の間の温度が、摂氏５５０度から摂氏６５０度の間である、請求項３に記載の方法。
  5. ダブルゲート電界効果トランジスタ装置であって、
    第１のゲート構造と第２のゲート構造とを有する半導体層と、
    ソース及びドレインと、
    前記第１及び第２のゲート構造に接しているソースエクステンション及びドレインエクステンションとを備え、
    前記ソースエクステンション及びドレインエクステンションのドーパントプロファイルの急峻性が、２ｎｍ／ｄｅｃａｄｅよりも良好であり、請求項１乃至４のいずれか１項に記載の方法によって製造可能な装置。
  6. 前記半導体層の露出面が、おおむね平坦である、請求項５に記載の装置。
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